JP4848563B2 - マルチ−ポートメモリ素子 - Google Patents

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Description

本発明は、半導体メモリ設計技術に関し、特に、マルチ−ポートメモリ素子に関し、さらに詳細には、マルチ−ポートメモリ素子のグローバルデータバス駆動方式に関する。
ＲＡＭをはじめとするほとんどのメモリ素子は、１つのポート（１つのポートに複数の入／出力ピンセットが存在する）を備える。すなわち、チップセットとのデータ交換のための１つのポートだけを備えている。しかし、最近には、チップセットとメモリとの機能の区分けが曖昧になっており、チップセットとメモリとの統合が考慮されている。このような傾向に鑑みて、周辺のグラフィックデバイス、ＣＰＵなどと直接データを交換できるマルチ−ポートメモリ素子が要求されている。ところが、このようなマルチ−ポートメモリ素子を具現するためには、複数のポートのうち、どのポートでもすべてのメモリセルに対するアクセスが可能でなければならない。
これに、本発明の出願人は、マルチ−ポートメモリ素子の構造を提案したことがある（２００３年１２月１７日付で出願された大韓民国特許出願第２００３−９２３７５号参照）。
図１は、大韓民国特許出願第２００３−９２３７５号による２５６Ｍマルチ−ポートＤＲＡＭの構造を示した図である。
図１に示すように、提案された２５６Ｍマルチ−ポートＤＲＡＭは、それぞれ複数のメモリセルとローデコーダＲＤＥＣとを含み、コア領域を４分割している各四分面に一定の個数だけロー方向（図面では左右方向）に配置された複数のバンクｂａｎｋ０〜ｂａｎｋ１５と、１、３四分面と２、４四分面との間にコア領域を両分するように配置されて印加されたコマンド、アドレスなどを用いて、内部コマンド信号、内部アドレス信号、制御信号を生成し、メモリ素子をなす各構成要素の動作を仲裁するための仲裁部１００と、各四分面の端部に配置されて、それぞれ異なるターゲットデバイスと独立的な通信を行うための複数のポートｐｏｒｔ０〜ｐｏｒｔ７と、各四分面に対応するバンクとポートとの間にロー方向に配置されて、並列データ送信を行うための第１ないし第４のグローバルデータバスＧＩＯ＿ＬＵ、ＧＩＯ＿ＲＵ、ＧＩＯ＿ＬＤ、ＧＩＯ＿ＲＤと、ロー方向に隣接した２つのグローバルデータバス間に配置されて、２つのグローバルデータバスを選択的に接続するための第１及び第２のグローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄと、各バンクのカラム方向（図面では上下方向）に配置されて、バンク内部のデータ送信を行うための複数のトランスファーバスＴＢと、カラム方向に隣接した２つのバンク間に配置されて、２つのバンクのそれぞれのトランスファーバスＴＢを選択的に接続するための複数のトランスファーバス接続部ＴＧと、各バンクと、当該バンクが属した四分面のグローバルデータバスとの間に配置されて、各トランスファーバスＴＢと、当該グローバルデータバスとの間のデータ交換を行うための複数のバス接続部ＴＬと、各ポートと、そのポートが属した四分面のグローバルデータバスとの間に配置されて、当該ポートとグローバルデータバスとの間のデータ送受信を行うための複数のデータ伝達部ＱＴＲＸとを備える。
以下、上記のような２５６Ｍマルチ−ポートＤＲＡＭの細部構成を説明する。
１６個のバンクｂａｎｋ０〜ｂａｎｋ１５の各々は、１６Ｍ（８ｋロー×２ｋカラム）のＤＲＡＭセルとローデコーダＲＤＥＣとを含み、各バンクの内部には通常のＤＲＡＭコア領域で必須のビットライン感知増幅器、イコライザなどのコア回路を備える。バンクｂａｎｋ０〜ｂａｎｋ１５は、コア領域を４分割している各四分面に４個ずつロー方向に配置される。具体的に、コア領域の１四分面（左側の上）には、バンク０、バンク２、バンク４、バンク６が、２四分面（右側の上）には、バンク８、バンク１０、バンク１２、バンク１４が、３四分面（左側の下）には、バンク1、バンク３、バンク５、バンク７が、4四分面（右側の下）には、バンク９、バンク１１、バンク１３、バンク１５がそれぞれ配置される。一方、ローデコーダＲＤＥＣは、各バンクの一側に隣接バンクのローデコーダＲＤＥＣと対をなすように配置することが好ましい。そして、１つのページ（カラム）は、４個のセグメント（各セグメントは、５１２個のセルからなる）に区分される。
また、仲裁部１００は、パケット形態で送信されたコマンド、アドレスなどを用いて内部活性化コマンド信号ＡＣＴ、内部非活性化コマンド信号ＰＣＧ、内部リードコマンド信号ＲＤ、内部ライトコマンド信号ＷＤなどの内部コマンド信号と、活性化アレイアドレスＡＡＡ、非活性化アレイアドレスＰＡＡ、リードアレイアドレスＲＡＡ、ライトアレイアドレスＷＡＡ、ローアドレスＲＡ、リードセグメントアドレスＲＳＡ、ライトセグメントアドレスＷＳＡなどの内部アドレス信号と、トランスファーゲート制御信号ＴＧＣ、ポート／パイプレジスタフラグ信号ＰＲＦＧ、ポート／パイプレジスタデータ駆動信号ＤＰ、ＤＲＡＭコアテストモードフラグ信号ＤＴＭなどの制御信号を生成し、メモリ素子をなす各構成要素の動作を仲裁するコントロールブロックである。
また、ポートｐｏｒｔ０〜ｐｏｒｔ７は、各四分面のダイ（die）の端部（当該四分面のすべてのバンクが共有する長軸辺部）にそれぞれ２個ずつ配置される。具体的に、1四分面には、ｐｏｒｔ０、ｐｏｒｔ２が、２四分面には、ｐｏｒｔ４、ｐｏｒｔ６が、３四分面には、ｐｏｒｔ１、ｐｏｒｔ３が、４四分面には、ｐｏｒｔ５、ｐｏｒｔ７がそれぞれ配置される。各ポートは、直列Ｉ／Ｏインターフェスを支援し、それぞれ異なるターゲットデバイス（例えば、チップセット、グラフィックチップなど）と独立的な通信を行う。一方、ポートｐｏｒｔ０〜ｐｏｒｔ７が直列入／出力インターフェスを支援するようにする場合、各ポートｐｏｒｔ０〜ｐｏｒｔ７は、データ、アドレス、コマンドなどに対応する複数のパッドと、パッドに伝えられた送／受信信号をバッファリングするためのパッドバッファ（リードバッファ、ライトバッファ）と、受信されたデータをデコードするためのデコーダと、送信するデータをエンコードするためのエンコーダと、受信された直列データを並列データに変換し、送信する並列データを直列データに変換するためのデータ変換器とを備える。
また、1四分面のバンクとポートとの間には、第１のグローバルデータバスＧＩＯ＿ＬＵが、２四分面には、第２のグローバルデータバスＧＩＯ＿ＲＵが、３四分面には、第３のグローバルデータバスＧＩＯ＿ＬＤが、４四分面には、第４のグローバルデータバスＧＩＯ＿ＲＤが配置される。第１ないし第４のグローバルデータバスＧＩＯ＿ＬＵ、ＧＩＯ＿ＲＵ、ＧＩＯ＿ＬＤ、ＧＩＯ＿ＲＤは、それぞれ当該四分面のバンク、ポート及びグローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄと接続される両方向データバス（５１２ビット）である。
一方、第１のグローバルデータバスＧＩＯ＿ＬＵと第２のグローバルデータバスＧＩＯ＿ＲＵとは、第１のグローバルデータバス接続部ＰＲ＿Ｕを介して接続されることができ、第３のグローバルデータバスＧＩＯ＿ＬＤと第４のグローバルデータバスＧＩＯ＿ＲＤとは、第２のグローバルデータバス接続部ＰＲ＿Ｄを介して接続されることができる。第１及び第２のグローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄは、グローバルデータバスのライン数（５１２個）に対応する両方向パイプレジスタを備える。
また、トランスファーバスＴＢは、各バンクのビットライン感知増幅器と、当該バンクに対応するバス接続部ＴＬとを接続するローカルデータバスである。トランスファーバスＴＢのライン数は、１つのセグメントに該当するセルの数（例えば、５１２個）と同じであり、差動バスで具現される。
なお、トランスファーバス接続部ＴＧは、トランスファーバスＴＢのライン数だけのＭＯＳトランジスタで具現できる。トランスファーバスＴＢが差動バスであるため、１つのトランスファーバス接続部ＴＧは、総５１２対のＭＯＳトランジスタで具現できる。このような理由により、トランスファーバス接続部ＴＧをトランスファーゲートと称することとする。
さらに、バス接続部ＴＬは、５１２個のトランスファーラッチが１セットであり、総１６セットが備えられる。各トランスファーラッチは、リード用バス接続回路（ＤＲＡＭのＩＯ感知増幅器に該当する）とライト用バス接続回路（ＤＲＡＭのライトドライバーに該当する）とから構成される。ここで、リード用バス接続回路は、トランスファーバスＴＢに乗せられたリードデータを感知してラッチするためのリード感知増幅器及びラッチされたデータを当該バンクが属した四分面のグローバルデータバスに駆動するためのリードドライバーを備える。また、ライト用バス接続回路は、グローバルデータバスに乗せられたライトデータを感知してラッチするためのライトラッチと、トランスファーバスＴＢにライトデータを駆動するためのライトドライバーとを備える。
また、データ伝達部ＱＴＲＸは、それに対応するポートに印加されたライトデータをグローバルデータバスに伝えるための５１２個の送信機ＱＴｘとグローバルデータバスから印加されたリードデータを受信し、当該ポートに伝えるための５１２個の受信機ＱＲｘとを備える。
その他、図示されてはいないが、提案された２５６Ｍマルチ−ポートＤＲＡＭは、ダイの各隅部に配置され、外部電圧を受け取って内部電圧を生成するための電圧生成器、１四分面及び２四分面に対応するポート間、そして、３四分面及び４四分面に対応するポート間に配置されたテストロジック、ダイの端部に配置されたクロックパッドをはじめとする各種パッドなどをさらに備える。
なお、各四分面には、仲裁部１００からバンクに至るコマンドラインＡＣＴ、ＰＣＧ、ＲＤ、ＷＤと、仲裁部１００からバンクに至るアドレスラインＡＡＡ<０：１>、ＰＡＡ<０：１>、 ＲＡＡ<０：１>、ＷＡＡ<０：１>、 ＲＡ<０：１２>、 ＲＳＡ<０：１>、 ＷＳＡ<０：１>が備えられる。そして、仲裁部１００の左右側には、各々仲裁部１００からトランスファーバス接続部ＴＧに至るトランスファーゲート制御ラインＴＧＣ<０：３>が備えられる。
図２は、前記図１に示された２５６Ｍマルチ−ポートＤＲＡＭのカラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図である。
図２に示すように、提案された２５６Ｍマルチ−ポートＤＲＡＭは、従来の一般なＤＲＡＭのように、複数のメモリセルアレイ２００とビットライン感知増幅器アレイ２１０とを備える。１つのメモリセルアレイ２００を基準とすれば、１対のトランスファーバスＴＢ<０>、ＴＢｂ<０>は、メモリセルアレイ２００の上下部に配置された４個のビットライン感知増幅器ＢＬＳＡと接続される（ボックスＡ参照）。この４個のビットライン感知増幅器ＢＬＳＡは、それぞれ異なるセグメント選択信号ＳＧＳ<０：３>（従来の一般なＤＲＡＭ のカラム選択信号Ｙｉに対応する信号である）に制御される。したがって、２ｋカラムの場合、１つのローと１つのセグメントとが選択されると同時に、５１２個のセルが選択されて、それに対応する５１２ビットのトランスファーバスＴＢ<０：５１１>とデータ交換がなされるようになる。
一方、１四分面の各バンクに対応するトランスファーバスＴＢは、同じカラム軸上に配置された３四分面の各バンクに対応するトランスファーバスＴＢとトランスファーゲートＴＧとを介して接続されることができる（５１２個のＴＧが１セットから構成され、総８セットである）。すなわち、トランスファーゲートＴＧは、同じカラム軸上に配置された２つのバンク（これをアレイと定義する）に対応するトランスファーバスＴＢ間に配置されて、２つのトランスファーバスＴＢを選択的に接続する。トランスファーゲートＴＧを制御するための制御信号ＴＧＣは、仲裁部１００から生成される。
以下、上記のように構成された２５６Ｍマルチ−ポートＤＲＡＭの動作を説明する。
図３Ａは、上記図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのノーマルリード経路を示した図であり、図３Ｂは、ノーマルライト経路を示した図である。
まず、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントのデータ（５１２ビット）をリードする場合を仮定する。
図３Ａに示すように、ポートｐｏｒｔ０を介してリード動作と関連したコマンド、アドレスなどがパケット形態で印加されると、仲裁部１００は、まずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して、特定ロー（ワードライン、ＷＬ）を活性化させ、次いで、バンクｂａｎｋ０に対する内部リードコマンド信号ＲＤ、リードアレイアドレスＲＡＡ及びリードセグメントアドレスＲＳＡを生成する。これにより、ビットライン感知増幅器ＢＬＳＡは、リードセグメントアドレスＲＳＡに対応するセグメントの５１２ビットデータを感知増幅して、トランスファーバスＴＢ、ＴＢｂで駆動する。一方、バンクｂａｎｋ０のバス接続部ＴＬは、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂに乗せられたリードデータを感知して、第１のグローバルデータバスＧＩＯ＿ＬＵでデータを駆動する。次いで、第１のグローバルデータバスＧＩＯ＿ＬＵに伝えられたリードデータは、ポートｐｏｒｔ０に対応するデータ伝達部ＱＴＲＸの受信機ＱＲｘを経てポートｐｏｒｔ０内のリードバッファに格納され、リードバッファに格納されたデータは、一定単位のパケットに変換されて、直列データ形態でポートｐｏｒｔ０と接続したターゲットデバイスに送信される。その後、仲裁部１００は、内部非活性化コマンド信号ＰＣＧ、非活性化アレイアドレスＰＡＡを生成して、当該アレイのローを非活性化させる。この時、当該アレイのトランスファーバス接続部ＴＧは、スイッチ−オフ状態になって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと、同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂとの間の接続が切れるようにする。未説明の図面符号「ＢＬ、ＢＬｂ」は、ビットライン対、「Ｔ」は、セルトランジスタ、「Ｃ」は、セルキャパシタをそれぞれ示したものである。
次に、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントにデータ（５１２ビット）をライトする場合を仮定する。
図３Ｂに示すように、ポートｐｏｒｔ０を介してライト動作と関連したコマンド、アドレス、データなどがパケット形態で印加されると、仲裁部１００は、まずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して、特定ロー（ワードライン、ＷＬ）を活性化させ、次いで、バンクｂａｎｋ０に対する内部ライトコマンド信号ＷＴ、ライトアレイアドレスＷＡＡ及びライトセグメントアドレスＷＳＡを生成する。この時、仲裁部１００のスケジューリングによってポートｐｏｒｔ０のライトバッファに格納された５１２ビットデータが、ライトセグメントアドレスＷＳＡに対応するセグメント（５１２個のメモリセル）に記録される。ポートｐｏｒｔ０で並列データに変換されたデータは、データ伝達部ＱＴＲＸの送信機ＱＴｘを経て第１のグローバルデータバスＧＩＯ＿ＬＵにロードされ、バンクｂａｎｋ０のバス接続部ＴＬを介して再度バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂで駆動され、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされたデータは、ライトセグメントアドレスＷＳＡに対応するビットライン感知増幅器ＢＬＳＡを介して５１２個のメモリセルに格納される。その後、仲裁部１００は、内部非活性化コマンド信号ＰＣＧ、非活性化アレイアドレスＰＡＡを生成して、当該アレイのローを非活性化させる。
図４Ａは、上記図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのクロスリード経路を示した図であり、図４Ｂは、クロスライト経路を示した図である。
まず、ポートｐｏｒｔ１を介してバンクｂａｎｋ０にある特定セグメントのデータ（５１２ビット）をリードする場合を仮定する。
図４Ａに示すように、全般的な動作は前述したノーマルリード時とほぼ類似しているが、当該アレイのトランスファーバス接続部ＴＧがスイッチ−オン状態になって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂとが互いに接続されるようにすることが違う。一方、バンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂにロードされたデータは、バンクｂａｎｋ１に対応するバス接続部ＴＬ、第３のグローバルデータバスＧＩＯ＿ＬＤ、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、ポートｐｏｒｔ１を経てターゲットデバイスに伝えられる。
次に、ポートｐｏｒｔ１を介してバンクｂａｎｋ０にある特定セグメントにデータ（５１２ビット）をライトする場合を仮定する。
図４Ｂに示すように、全般的な動作は前述したノーマルライト時とほぼ類似しているが、やはり当該アレイのトランスファーバス接続部ＴＧがスイッチ−オン状態になって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂとが互いに接続されるようにすることが違う。この場合、ポートｐｏｒｔ１に印加されたデータは、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、第３のグローバルデータバスＧＩＯ＿ＬＤ、バンクｂａｎｋ１に対応するバス接続部ＴＬを経てバンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされ、以後の過程は前述したノーマルライト時と同じである。
一方、第１のグローバルデータバスＧＩＯ＿ＬＵと第２のグローバルデータバスＧＩＯ＿ＲＵとの間にデータ交換が必要な場合には、第１のグローバルデータバス接続部ＰＲ＿Ｕを介して２つのグローバルデータバスを接続し、第３のグローバルデータバスＧＩＯ＿ＬＤと第４のグローバルデータバスＧＩＯ＿ＲＤとの間にデータ交換が必要な場合には、第２のグローバルデータバス接続部ＰＲ＿Ｄを介して２つのグローバルデータバスを接続すればよい。
前述したように、提案されたマルチ−ポートＤＲＡＭは、すべてのポートｐｏｒｔ０〜ｐｏｒｔ７ですべてのセグメントをアクセスでき、複数のポートを介して独立的なアクセスが可能なため（グローバルデータバスが重複使用されない範囲で）、同時にマルチアクセスが可能である。また、新たな構造の採用を介してコア領域の各四分面で５１２ビットのデータを並列に処理でき、ポートでは直列にデータを入／出力できる。したがって、レイアウト面積の増加を最小化し、パッケージングが容易であり、データバスにおけるデータ線路間のスキュー問題を誘発しないながら、バンド幅を大きく増加させることができる。
図５は、前記図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのデータ伝達構造を示した図である。
図５に示すように、マルチ−ポートＤＲＡＭは、入／出力インターフェスであるポートとメモリセルブロックであるバンクとの間には、互いにデータを交換できるグローバルデータバスＧＩＯが存在する。また、グローバルデータバスＧＩ０Ｏとポートとの間のデータ送受信のために、データ伝達部ＱＴＲＸが存在し、グローバルデータバスＧＩＯとバンクとの間のデータ送受信のために、バス接続部ＴＬが存在する。
図６は、前記図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのグローバルデータバスＧＩＯ構造を説明するための図である。
図６に示すように、全体のチップは、各々が独立的なＤＲＡＭのように動作可能な４個の四分面ＱＵＡＤＲＡＮＴ＿ＬＵ、ＱＵＡＤＲＡＮＴ＿ＲＵ、ＱＵＡＤＲＡＮＴ＿ＬＤ、ＱＵＡＤＲＡＮＴ＿ＲＤを有しており、各四分ＱＵＡＤＲＡＮＴ＿ＬＵ、ＱＵＡＤＲＡＮＴ＿ＲＵ、ＱＵＡＤＲＡＮＴ＿ＬＤ、ＱＵＡＤＲＡＮＴ＿ＲＤの構成は同じである。１四分面ＱＵＡＤＲＡＮＴ＿ＬＵを例に挙げて説明すれば、グローバルデータバスＧＩＯには、４個のバンクと２個のポート、そして、グローバルデータバス接続部ＰＲ＿Ｕが接続される。すなわち、１つの幹（グローバルデータバス）に７個の枝（ブロック）が接続された形状をなしている。このように、１つのグローバルデータバスＧＩＯを複数のブロックで共有する場合、グローバルデータバスＧＩＯのロードが大きくなる問題と、データ干渉問題などが発生する。
図７は、上記図１に図示された２５６Ｍマルチ−ポートＤＲＡＭにおけるワーストリードケース及びワーストライトケースを示した図である。
図７に示すように、１つのグローバルデータバスＧＩＯは、５１２個のバスラインを備え、横方向配線と縦方向配線とが存在する。通常のシリコンプロセスにおいて、縦方向配線は、第１の金属配線で具現し、横方向配線は、第２の金属配線で具現する。このように、階層的な金属配線構造を使用する理由は、配線をより容易にするためであり、通常、第２の金属配線より下部に位置した第１の金属配線の抵抗値がさらに大きい。また一方で図示されたように、縦方向配線（第１の金属配線）の長さがバスライン別に大きい差を見せることとなる。これは、場合によって各バスラインのロード値が異なって表れる結果を招く。
このような各バスライン別のロード値の差と共に、データ送信経路によるロード値の差が表れることができる。例えば、ポートｐｏｒｔ０とバンクｂａｎｋ６との間にリードまたはライトが起こる時、データ送信経路が一番長く表れるため、グローバルデータバスＧＩＯのロード値もまた一番大きくなる。しかし、これは、グローバルデータバスＧＩＯのライン配置をどのような方式とするかによって変わることができ、ポートｐｏｒｔ０とバンクｂａｎｋ６との間のデータ送信が常にワーストなケースであると見ることはできない。
前述したように、提案されたマルチ−ポートＤＲＡＭは、５１２ビットに達する拡幅のグローバルデータバスＧＩＯを備えている。従来に提案された一番バンド幅が大きいＤＲＡＭ（ＤＤＲ２）のグローバルデータバスが６４個のバスラインを有していることに比べると、バスラインの数が非常に多いことが分かる。
グローバルデータバスのライン数が６４個以下である場合には、バスを介して伝えられるデータがコア電圧ＶＣＣレベルにプルスイングしても、その電流消費量がそれほど大きい問題とならなかったが、グローバルデータバスのライン数が６４個より増えるようになると、すなわち、１２８、２５６、５１２個などに増えると、データ送信に多くの電流が消費されて電力問題を引き起こす。
このような拡幅のグローバルデータバスにおける電力問題を解決するために、本発明の出願人は、従来の電圧駆動方式でない、電流センサ方式を使用するグローバルデータバス送／受信構造を提案したことがある（２００３年１２月２２日付出願された大韓民国特許出願第２００３−９４６９７号参照）。
図８は、大韓民国特許出願第２００３−９４６９７号によるデータ伝達部ＱＴＲＸとバス接続部ＴＬとの送信機及び受信機の回路構成を示した図である。
図８に示すように、バス接続部ＴＬの送信機ＴＸは、グローバルデータバスＧＩＯと接地電圧端ＶＳＳとの間に順に接続され、各々データ信号ＴＸ１及びデータ駆動パルスＤＰ１をゲート入力とするＮＭＯＳトランジスタＮ５、Ｎ６を備える。
そして、バス接続部ＴＬの受信機ＲＸは、ソースが電源電圧端ＶＤＤに接続され、ドレインとゲートとがダイオード接続されたＰＭＯＳトランジスタＰ１と、ソースが電源電圧端ＶＤＤに接続され、ドレインが出力ノードに接続されたＰＭＯＳトランジスタＰ２と、ドレインがＰＭＯＳトランジスタＰ１のドレイン（ノードＡ１）に接続され、ソースがグローバルデータバスＧＩＯに接続され、ゲートを介して基準電圧ＶＲを受け取るＮＭＯＳトランジスタＮ１と、ドレインがＰＭＯＳトランジスタＰ２のドレイン（出力ノード）に接続され、ゲートを介して基準電圧ＶＲを受け取るＮＭＯＳトランジスタＮ２と、ドレインがＮＭＯＳトランジスタＮ２のソースに接続され、ソースが接地電圧端ＶＳＳに接続され、ゲートを介してデータ評価信号ＥＶＡＬ１を受け取るＮＭＯＳトランジスタＮ９とを備える。
一方、データ伝達部ＱＴＲＸの送信機ＱＴＸは、グローバルデータバスＧＩＯと接地電圧端ＶＳＳとの間に順に接続され、それぞれデータ信号ＴＸ２及びデータ駆動パルスＤＰ２をゲート入力とするＮＭＯＳトランジスタＮ７、Ｎ８を備える。
そして、データ伝達部ＱＴＲＸの受信機ＱＲＸは、ソースが電源電圧端ＶＤＤに接続され、ドレインとゲートとがダイオード接続されたＰＭＯＳトランジスタＰ３と、ソースが電源電圧端ＶＤＤに接続され、ドレインが出力ノードに接続されたＰＭＯＳトランジスタＰ４と、ドレインがＰＭＯＳトランジスタＰ３のドレイン（ノードＡ２）に接続され、ソースがグローバルデータバスＧＩＯに接続され、ゲートを介して基準電圧ＶＲを受け取るＮＭＯＳトランジスタＮ３と、ドレインがＰＭＯＳトランジスタＰ４のドレイン（出力ノード）に接続され、ゲートを介して基準電圧ＶＲを受け取るＮＭＯＳトランジスタＮ４と、ドレインがＮＭＯＳトランジスタＮ４のソースに接続され、ソースが接地電圧端ＶＳＳに接続され、ゲートを介してデータ評価信号ＥＶＡＬ２を受け取るＮＭＯＳトランジスタＮ１０とを備える。
一方、グローバルデータバスＧＩＯは、実際には長い金属配線で具現するが、これは、等価的な抵抗ＲとキャパシタＣとでモデリングできる。
グローバルデータバスＧＩＯを介したバス接続部ＴＬの送信機ＴＸとデータ伝達部ＱＴＲＸの受信機ＱＲＸとの間のデータ送信をリードＲＤといい、グローバルデータバスＧＩＯを介したデータ伝達部ＱＴＲＸの送信機ＱＴＸとバス接続部ＴＬの受信機ＲＸとの間のデータ送信をライトＷＴという。
このようなデータ送信構造は、基本的に送信機ＴＸ、ＱＴＸで送信するデータ信号ＴＸ１、ＴＸ２の状態に応じて、グローバルデータバスＧＩＯを充電または放電し、受信機ＲＸ、ＱＲＸでグローバルデータバスＧＩＯの状態を感知する方式である。
図９Ａは、上記図８に図示された回路の正常なデータ送信時のタイミングダチャートである。
以下、図９Ａを参照してバス接続部ＴＬの送信機ＴＸとデータ伝達部ＱＴＲＸの受信機ＱＲＸとの間のデータ送信、すなわち、リードＲＤ動作時を例に挙げて上記図８に示された回路の動作を説明する。
データ駆動パルスＤＰ１は、リード動作時クロックに同期されて論理レベルハイに活性化され、バンクから出力されたデータがグローバルデータバスＧＩＯに乗せられるようにする信号であり、データ評価信号ＥＶＡＬ２は、データ駆動パルスＤＰ１が論理レベルハイに活性化された時点から一定時間（グローバルデータバスＧＩＯの充／放電がある程度なされることができるマージン）後に、論理レベルハイに活性化されて、グローバルデータバスＧＩＯに乗せられたデータを評価する信号である。
まず、バス接続部ＴＬの送信機ＴＸに入力されるデータ信号ＴＸ１及びデータ駆動パルスＤＰ１がそれぞれ論理レベルハイであれば、ＮＭＯＳトランジスタＮ５及びＮ６がターンオンされて、グローバルデータバスＧＩＯが放電される。この時、データ伝達部ＱＴＲＸの受信機ＱＲＸのノードＡ２の電位がＶＤＤ−Ｖｔｐ（ＰＭＯＳトランジスタのしきい電圧）以下に下がり、これにより、ＰＭＯＳトランジスタＰ３、Ｐ４がターンオンされて、データ伝達部ＱＴＲＸの受信機ＱＲＸの出力信号ＤＡＴＡ２は論理レベルハイとなる。すなわち、論理レベルハイのデータがグローバルデータバスＧＩＯを介して正しく伝えられることが分かる。
次に、データ信号ＴＸ１が論理レベルローであり、データ駆動パルスＤＰ１が論理レベルハイであれば、グローバルデータバスＧＩＯが充電された状態を維持するので、データ伝達部ＱＴＲＸの受信機ＱＲＸのノードＡ２が放電されなくなり、これにより、ＰＭＯＳトランジスタＰ４が出力端を論理レベルハイに強く駆動できなくなる。このような状態でデータ評価信号ＥＶＡＬ２が論理レベルハイになると、ＮＭＯＳトランジスタＮ１０がターンオンされて出力端が放電され、データ伝達部ＱＴＲＸの受信機ＱＲＸの出力信号ＤＡＴＡ２は、論理レベルローとなる。すなわち、論理レベルローのデータがグローバルデータバスＧＩＯを介して正しく伝えられることが分かる。
図９Ａに示すように、データ駆動パルスＤＰ１がハイに４回活性化されるが、これは、４回のデータ送信がなされることを意味する。すなわち、２回は、ハイデータを、次の２回は、ローデータを送信することを意味する。
ところが、ハイデータを送信する時、ＰＭＯＳトランジスタＰ４がＮＭＯＳトランジスタＮ１０に比べてサイズが大きいため、正常的な場合であれば、データ評価信号ＥＶＡＬ２が論理レベルハイになっても、出力信号ＤＡＴＡ２が論理レベルローに下がらず、少しの揺らぎ（fluctuation）現象を生じる。
ところが、図９Ｂに示すように、初期動作時、このような揺れ現象がノイズとして作用して、初めてのハイデータを誤って認識する現象が生じることができる。
このような初めてのハイデータ判別エラーが生じる原理を図１０に示した。
図１０に示すように、まずリードまたはライト動作無しに充分な時間（数μｓ程度）が維持されると、グローバルデータバスＧＩＯが充電され、その電位が引き続き上昇し、ある程度の電位に達すると、これ以上充電がなされないで、その電位レベルで留まるようになる。以下、この電位レベルを飽和されたＧＩＯレベルと称する。
また、図８に示すように、バス接続部ＴＬの受信機ＲＸ及びデータ伝達部ＱＴＲＸの受信機ＱＲＸには、ゲートを介して基準電圧ＶＲを受け取るＮＭＯＳトランジスタＮ１、Ｎ２及びＮ３、Ｎ４が存在する。これらは、基準電圧ＶＲに応じて抵抗値が変化するアクティブロードであって、グローバルデータバスＧＩＯに流れる電流量を調節する役割を果たす。
したがって、前述した飽和されたＧＩＯレベルは、基準電圧ＶＲによって決められる。すなわち、グローバルデータバスＧＩＯに充電される電荷は、つまり、受信機ＲＸ、ＱＲＸ側から提供されるものであるが、基準電圧ＶＲをゲート入力とするＮＭＯＳトランジスタＮ１及びＮ３の状態によってグローバルデータバスＧＩＯに対する充電可否及び速度が決められる。基準電圧ＶＲをゲート入力とするＮＭＯＳトランジスタＮ１及びＮ３は、グローバルデータバスＧＩＯが放電された時、強くターンオンされ、グローバルデータバスＧＩＯが充電されて、ＶＲ−Ｖｔｎ（ＮＭＯＳトランジスタのしきい抵抗）以上の電位まで上昇するようになると、ターンオフされて、これ以上グローバルデータバスＧＩＯに電荷を提供しない。したがって、基準電圧ＶＲが増加すれば、飽和されたＧＩＯレベルも増加し、基準電圧ＶＲが減少すれば、飽和されたＧＩＯレベルも減少する。
リード動作を例に挙げて説明すれば、このように飽和されたＧＩＯレベルがデータ駆動パルスＤＰ１の論理レベルハイ区間Ｈの間、ハイ状態のデータ信号ＴＸ１に対するグローバルデータバスＧＩＯの放電動作時、最初のハイデータと、それ以後のハイデータを判別するのに差異を持ってくる。すなわち、最初のハイデータの場合、グローバルデータバスＧＩＯの放電開始点が飽和されたＧＩＯレベルであり、以後のハイデータの場合には、グローバルデータバスＧＩＯの放電開始点が飽和されたＧＩＯレベルより低いため、最初のハイデータに比べて放電条件が良好である。これは、データ判別信号ＥＶＡＬ２が論理レベルハイに活性化される時点で最初のハイデータの場合Ａと２番目のハイデータの場合ＢとのグローバルデータバスＧＩＯのレベルが互いに異なることを通じても確認することができる。すなわち、最初のハイデータ判別時には、グローバルデータバスＧＩＯが充分に放電されなかった状態であるから、データ伝達部ＱＴＲＸの受信機ＱＲＸ側からこれをローデータに判別する可能性が高い。
このような最初のハイデータ判別エラーの問題は、グローバルデータバスＧＩＯのロードが大きくなるほど深刻になるが、グローバルデータバスＧＩＯの放電に必要な時間がグローバルデータバスＧＩＯのロードに比例して増加するためである。前述したように、マルチ−ポートＤＲＡＭで使用するグローバルデータバスＧＩＯの構造は、１つのグローバルデータバスＧＩＯを複数のデータ送受信ブロック（例えば、４個のバンク、２個のポート、１個のグローバルデータバス接続部ＰＲ）が共有する構造であるから、データ送信経路によってグローバルデータバスＧＩＯのロードが増加しやすく、また、グローバルデータバスＧＩＯのバスラインの配線をどのように設計したのかによっても、グローバルデータバスＧＩＯのロードが敏感に変化する構造であるため、最初のハイデータ判別エラーの問題は一層深刻であるとみることができる。
一方、基準電圧ＶＲのレベルを低めると、グローバルデータバスＧＩＯが充電されるのにかかる時間が増加するため、基準電圧ＶＲのレベルを低めると、最初のハイデータ判別エラーをある程度減らすことができる反面、ローデータを送信する時、問題が発生する。
そして、このように、グローバルデータバスＧＩＯがＶＤＤ〜ＶＳＳレベルにプルスイングする場合、メモリ素子の動作速度を高速化するのに障害として作用するという問題がある。
大韓民国特許出願第２００３−９２３７５号 大韓民国特許出願第２００３−９４６９７号
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、ローデータの送信時、問題を誘発せずに、電流センサ方式のグローバルデータバス送受信構造における初期動作時、最初のハイデータ判別エラーの現象を防止できるマルチ−ポートメモリ素子を提供することにある。
また、本発明は、より速いデータ送信が可能なマルチ−ポートメモリ素子を提供することにその目的がある。
そこで、上記の目的を達成するために、本発明の第１の側面によると、複数のバスラインを備えるグローバルデータバスと、該グローバルデータバスとデータとを交換するための電流センサ方式の送／受信機を備える複数のデータ送受信ブロックと、アクティブモード信号に応答して、前記グローバルデータバスのスイング幅を接地電圧より高い第１の電圧ＶＮと電源電圧より低い第２の電圧ＶＰとに制限して駆動するためのターミネーション手段と、前記第１の電圧ＶＮ及び前記第２の電圧ＶＰを生成するための電圧生成手段とを備えるマルチ−ポートメモリ素子が提供される。
また、本発明の第２の側面によると、第１のマルチ−ポートメモリ素子を基本として、前記ターミネーション手段は、ドレインが電源電圧端に接続され、ＶＮ＋ＶＴＮをゲート入力とする第１のＮＭＯＳトランジスタ（前記ＶＴＮは、前記第１のＮＭＯＳトランジスタのしきい電圧である）と、該第１のＮＭＯＳトランジスタのソースと前記グローバルデータバスとの間に接続され、前記アクティブモード信号の反転信号をゲート入力とする第１のＰＭＯＳトランジスタと、ドレインが接地電圧端に接続され、ＶＰ−｜ＶＴＰ｜をゲート入力とする第２のＰＭＯＳトランジスタ（前記ＶＴＰは、前記第２のＰＭＯＳトランジスタのしきい電圧である）と、該第２のＰＭＯＳトランジスタのソースと前記グローバルデータバスとの間に接続され、前記アクティブモード信号をゲート入力とする第２のＮＭＯＳトランジスタとを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第３の側面によると、第１のマルチ−ポートメモリ素子を基本として、前記ターミネーション手段は、ソースが電源電圧端に接続され、前記アクティブモード信号の反転信号をゲート入力とする第１のＰＭＯＳトランジスタと、該第１のＰＭＯＳトランジスタのドレインと前記グローバルデータバスとの間に接続され、ＶＮ＋ＶＴＮをゲート入力とする第１のＮＭＯＳトランジスタ（前記ＶＴＮは、前記第１のＮＭＯＳトランジスタのしきい電圧である）と、ソースが接地電圧端に接続され、前記アクティブモード信号をゲート入力とする第２のＮＭＯＳトランジスタと、該第２のＮＭＯＳトランジスタのドレインと前記グローバルデータバスとの間に接続され、ＶＰ−｜ＶＴＰ｜をゲート入力とする第２のＰＭＯＳトランジスタ（前記ＶＴＰは、前記第２のＰＭＯＳトランジスタのしきい電圧である）とを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第４の側面によると、第１または３のマルチ−ポートメモリ素子を基本として、前記電圧生成手段は、前記電源電圧を受け取って、定電圧基準電圧を生成するための基準電圧発生器と、前記定電圧基準電圧を受け取って、前記第１の電圧ＶＮ及び前記第２の電圧ＶＰを生成するためのレベルシフタとを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第５の側面によると、第４のマルチ−ポートメモリ素子を基本として、前記レベルシフタは、前記接地電圧端に接続され、バイアス電圧をゲート入力とするシンクＮＭＯＳトランジスタと、該シンクＮＭＯＳトランジスタと第１のノードとの間に接続され、前記定電圧基準電圧をゲート入力とする第１の差動入力ＮＭＯＳトランジスタと、前記シンクＮＭＯＳトランジスタと第２のノードとの間に接続され、フィードバック基準電圧をゲート入力とする第２の差動入力ＮＭＯＳトランジスタと、前記第１のノードと前記電源電圧端との間に接続され、前記第２のノードにかかった電圧をゲート入力とする第１のロードＰＭＯＳトランジスタと、前記第２のノードと前記電源電圧端との間に接続され、第２のノードにかかった電圧をゲート入力とする第２のロードＰＭＯＳトランジスタ（前記第１のロードＰＭＯＳトランジスタと電流ミラーとを構成する）と、第３のノードと前記電源電圧端との間に接続され、前記第１のノードにかかった電圧をゲート入力とする駆動ＰＭＯＳトランジスタと、前記第３のノードと前記接地電圧端との間に接続され、前記フィードバック基準電圧を提供するための電圧ディバイダーを備え、前記第３のノードに前記第１の電圧ＶＮを出力し、前記電圧ディバイダーの出力端に前記第２の電圧ＶＰを出力することを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第６の側面によると、第４のマルチ−ポートメモリ素子を基本として、前記基準電圧発生器は、ワイドラー型またはバンドキャップ型の基準電圧発生回路で具現することを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第７の側面によると、第２または第３のマルチ−ポートメモリ素子を基本として、それぞれの前記データ送受信ブロックに備えられた前記送信機は、前記グローバルデータバスと前記接地電圧端との間に順に接続され、それぞれデータ信号及びデータ駆動パルスをゲート入力とする第３及び第４のＮＭＯＳトランジスタを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第８の側面によると、第７のマルチ−ポートメモリ素子を基本として、それぞれの前記データ送受信ブロックに備えられた前記受信機は、ソースが前記電源電圧端に接続され、ドレインとゲートとがダイオード接続された第３のＰＭＯＳトランジスタと、ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第４のＰＭＯＳトランジスタと、ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続され、ソースが前記グローバルデータバスに接続され、ゲートを介して前記基準電圧を受け取る第５のＮＭＯＳトランジスタと、ドレインが前記第４のＰＭＯＳトランジスタのドレイン（出力ノード）に接続され、ゲートを介して前記基準電圧を受け取る第６のＮＭＯＳトランジスタと、ドレインが前記第６のＮＭＯＳトランジスタのソースに接続され、ソースが前記接地電圧端に接続され、ゲートを介してデータ評価信号を受け取る第７のＮＭＯＳトランジスタとを備えることを特徴とするマルチ−ポートメモリ素子を提供する。
また、本発明の第９の側面によると、複数のバスラインを備えるグローバルデータバスと、該グローバルデータバスとデータとを交換するための電流センサ方式の送／受信器を備える複数のデータ送受信ブロックと、アクティブモード信号に応答して、前記グローバルデータバスのスイング幅を接地電圧と第１の電圧ＶＰ（電源電圧より低いレベルである）に制限して駆動するためのターミネーション手段と、前記第１の電圧ＶＰを生成するための電圧生成手段とを備えるマルチ−ポートメモリ素子が提供される。
また、本発明の第１０の側面によると、第９のマルチ−ポートメモリ素子を基本として、前記ターミネーション手段は、ドレインが接地電圧端に接続され、ＶＰ−｜ＶＴＰ｜をゲート入力とする第１のＰＭＯＳトランジスタ（前記ＶＴＰは、前記第１のＰＭＯＳトランジスタのしきい電圧である）と、前記第１のＰＭＯＳトランジスタのソースと前記グローバルデータバスとの間に接続され、前記アクティブモード信号をゲート入力とする第１のＮＭＯＳトランジスタとを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第１１の側面によると、第９のマルチ−ポートメモリ素子を基本として、前記ターミネーション手段は、ソースが接地電圧端に接続され、前記アクティブモード信号をゲート入力とする第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのドレインと前記グローバルデータバスとの間に接続され、ＶＰ−｜ＶＴＰ｜をゲート入力とする第１のＰＭＯＳトランジスタ（前記ＶＴＰは、前記第１のＰＭＯＳトランジスタのしきい電圧である）とを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第１２の側面によると、第１０または第１１のマルチ−ポートメモリ素子を基本として、前記電圧生成手段は、前記電源電圧を受け取って定電圧基準電圧を生成するための基準電圧発生器と、前記定電圧基準電圧を受け取って、前記第１の電圧ＶＰを生成するためのレベルシフタとを備えることを特徴とする請求項１０または１１に記載のマルチ−ポートメモリ素子が提供される。
また、本発明の第１３の側面によると、第１２のマルチ−ポートメモリ素子を基本として、前記レベルシフタは、前記接地電圧端に接続され、バイアス電圧をゲート入力とするシンクＮＭＯＳトランジスタと、該シンクＮＭＯＳトランジスタと第１のノードとの間に接続され、前記定電圧基準電圧をゲート入力とする第１の差動入力ＮＭＯＳトランジスタと、前記シンクＮＭＯＳトランジスタと第２のノードとの間に接続され、フィードバック基準電圧をゲート入力とする第２の差動入力ＮＭＯＳトランジスタと、前記第１のノードと前記電源電圧端との間に接続され、前記第２のノードにかかった電圧をゲート入力とする第１のロードＰＭＯＳトランジスタと、前記第２のノードと前記電源電圧端との間に接続され、第２のノードにかかった電圧をゲート入力とする第２のロードＰＭＯＳトランジスタ（前記第１のロードＰＭＯＳトランジスタと電流ミラーとを構成する）と、第３のノードと前記電源電圧端との間に接続され、前記第１のノードにかかった電圧をゲート入力とする駆動ＰＭＯＳトランジスタと、前記第３のノードと前記接地電圧端との間に接続され、前記フィードバック基準電圧を提供するための電圧ディバイダーとを備え、該電圧ディバイダーの出力端に前記第１の電圧ＶＰを出力することを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第１４の側面によると、第１２のマルチ−ポートメモリ素子を基本として、前記基準電圧発生器は、ワイドラー型またはバンドキャップ型の基準電圧発生回路で具現することを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第１５の側面によると、第１０または第１１のマルチ−ポートメモリ素子を基本として、それぞれの前記データ送受信ブロックに備えられた前記送信機は、前記グローバルデータバスと前記接地電圧端との間に順に接続され、それぞれデータ信号及びデータ駆動パルスをゲート入力とする第２及び第３のＮＭＯＳトランジスタを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第１６の側面によると、第１５のマルチ−ポートメモリ素子を基本として、それぞれの前記データ送受信ブロックに備えられた前記受信機は、ソースが前記電源電圧端に接続され、ドレインとゲートとがダイオード接続された第２のＰＭＯＳトランジスタと、ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第３のＰＭＯＳトランジスタと、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続され、ソースが前記グローバルデータバスに接続され、ゲートを介して前記基準電圧を受け取る第４のＮＭＯＳトランジスタと、ドレインが前記第３のＰＭＯＳトランジスタのドレイン（出力ノード）に接続され、ゲートを介して前記基準電圧を受け取る第５のＮＭＯＳトランジスタと、ドレインが前記第５のＮＭＯＳトランジスタのソースに接続され、ソースが前記接地電圧端に接続され、ゲートを介してデータ評価信号を受け取る第６のＮＭＯＳトランジスタとを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第１７の側面によると、複数のバスラインを備えるグローバルデータバスと、該グローバルデータバスとデータとを交換するための電流センサ方式の送/受信機を備える複数のデータ送受信ブロックと、アクティブモード信号に応答して、前記グローバルデータバスのスイング幅を第１の電圧ＶＮ（接地電圧より高いレベルである）と電源電圧とに制限して駆動するためのターミネーション手段と、前記第１の電圧ＶＮを生成するための電圧生成手段とを備えるマルチ−ポートメモリ素子が提供される。
また、本発明の第１８の側面によると、第１７のマルチ−ポートメモリ素子を基本として、前記ターミネーション手段は、ドレインが電源電圧端に接続され、 ＶＮ＋ ＶＴＮをゲート入力とする第１のＮＭＯＳトランジスタ（前記ＶＴＮは、前記第１のＮＭＯＳトランジスタのしきい電圧である）と、該第１のＮＭＯＳトランジスタのソースと前記グローバルデータバスとの間に接続され、前記アクティブモード信号の反転信号をゲート入力とする第１のＰＭＯＳトランジスタとを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第１９の側面によると、第１７のマルチ−ポートメモリ素子を基本として、前記ターミネーション手段は、ソースが電源電圧端に接続され、前記アクティブモード信号の反転信号をゲート入力とする第１のＰＭＯＳトランジスタと、該第１のＰＭＯＳトランジスタのドレインと前記グローバルデータバスとの間に接続され、ＶＮ＋ ＶＴＮをゲート入力とする第１のＮＭＯＳトランジスタ（前記ＶＴＮは、前記第１のＮＭＯＳトランジスタのしきい電圧である）とを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第２０の側面によると、第１８または第１９のマルチ−ポートメモリ素子を基本として、前記電圧生成手段は、前記電源電圧を受け取って、定電圧基準電圧を生成するための基準電圧発生器と、前記定電圧基準電圧を受け取って、前記第１の電圧ＶＮを生成するためのレベルシフタとを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第２１の側面によると、第２０のマルチ−ポートメモリ素子を基本として、前記レベルシフタは、前記接地電圧端に接続され、バイアス電圧をゲート入力とするシンクＮＭＯＳトランジスタと、該シンクＮＭＯＳトランジスタと第１のノードとの間に接続され、前記定電圧基準電圧をゲート入力とする第１の差動入力ＮＭＯＳトランジスタと、前記シンクＮＭＯＳトランジスタと第２のノードとの間に接続され、フィードバック基準電圧をゲート入力とする第２の差動入力ＮＭＯＳトランジスタと、前記第１のノードと前記電源電圧端との間に接続され、前記第２のノードにかかった電圧をゲート入力とする第１のロードＰＭＯＳトランジスタと、前記第２のノードと前記電源電圧端との間に接続され、第２のノードにかかった電圧をゲート入力とする第２のロードＰＭＯＳトランジスタ（前記第１のロードＰＭＯＳトランジスタと電流ミラーとを構成する）と、第３のノードと前記電源電圧端との間に接続され、前記第１のノードにかかった電圧をゲート入力とする駆動ＰＭＯＳトランジスタと、前記第３のノードと前記接地電圧端との間に接続され、前記フィードバック基準電圧を提供するための電圧ディバイダーを備え、前記第３のノードに前記第１の電圧ＶＮを出力することを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第２２の側面によると、第２０のマルチ−ポートメモリ素子を基本として、前記基準電圧発生器は、ワイドラー型またはバンドキャップ型の基準電圧発生回路で具現することを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第２３の側面によると、第１８または第１９のマルチ−ポートメモリ素子を基本として、それぞれの前記データ送受信ブロックに備えられた前記送信機は、前記グローバルデータバスと前記接地電圧端との間に順に接続され、それぞれデータ信号及びデータ駆動パルスをゲート入力とする第２及び第３のＮＭＯＳトランジスタを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
また、本発明の第２４の側面によると、第２３のマルチ−ポートメモリ素子を基本として、それぞれの前記データ送受信ブロックに備えられた前記受信機は、ソースが前記電源電圧端に接続され、ドレインとゲートとがダイオード接続された第２のＰＭＯＳトランジスタと、ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第３のＰＭＯＳトランジスタと、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続され、ソースが前記グローバルデータバスに接続され、ゲートを介して前記基準電圧を受け取る第４のＮＭＯＳトランジスタと、ドレインが前記第３のＰＭＯＳトランジスタのドレイン（出力ノード）に接続され、ゲートを介して前記基準電圧を受け取る第５のＮＭＯＳトランジスタと、ドレインが前記第５のＮＭＯＳトランジスタのソースに接続され、ソースが前記接地電圧端に接続され、ゲートを介してデータ評価信号を受け取る第６のＮＭＯＳトランジスタとを備えることを特徴とするマルチ−ポートメモリ素子が提供される。
以上の構成をとる本発明は、電流センサ方式のデータ送受信構造を備えて、グローバルデータバスとデータとを交換するデータ送受信ブロック（バンク、ポート、グローバルデータバス接続部）を備えるマルチ−ポートメモリ素子において、グローバルデータバスを特定の電圧レベル範囲で動作するようにターミネーションさせることによって、初期データ判別時、グローバルデータバスが飽和充電状態にないようにする。一方、このようなグローバルデータバスに対するターミネーションをアクティブモードの場合にのみ行うようにすれば、不要な電流消費を防止できる。本発明を採用すれば、ローデータ送信時、問題を誘発せずに、最初のハイデータ判別エラーを解決できるだけでなく、グローバルデータバスが最適化された電圧範囲内だけで制限されたスイングをするようになり、より速いデータ送信が可能である。
本発明によれば、電流センサ方式のグローバルデータバス送受信構造を有するマルチ−ポートメモリ素子における初期動作時、最初のハイデータ判別エラーの現象を防止でき、これにより、マルチ−ポートメモリ素子の信頼度及び動作特性を改善できる。また、本発明は、グローバルデータバスが最適化された電圧範囲内だけで制限されたスイングをするようになり、より速いデータ送信が可能であるという長所がある。
以下、添付された図面を参照して本発明の好ましい実施の形態をさらに詳細に説明する。
図１１は、本発明の一実施の形態に係るグローバルデータバスターミネーションの回路概略を示した図である。
図１１に示すように、本実施の形態に係るグローバルデータバスターミネーションの回路概略は、ドレインが電源電圧端ＶＤＤに接続され、ＶＮ＋ＶＴＮをゲート入力とする第１のＮＭＯＳトランジスタＮ１１と、第１のＮＭＯＳトランジスタＮ１１のソースとグローバルデータバスＧＩＯとの間に接続され、アクティブモード信号ＡＣＴＥＮの反転信号をゲート入力とする第１のＰＭＯＳトランジスタＰ１１と、ドレインが接地電圧端ＶＳＳに接続され、ＶＰ−｜ＶＴＰ｜をゲート入力とする第２のＰＭＯＳトランジスタＰ１２と、第２のＰＭＯＳトランジスタＰ１２のソースとグローバルデータバスＧＩＯとの間に接続され、アクティブモード信号ＡＣＴＥＮをゲート入力とする第２のＮＭＯＳトランジスタＮ１２とを備える。
ここで、ＶＮは、最低スイングターゲット電圧（接地電圧ＶＳＳより高い電圧レベルを有する）、ＶＰは、最高スイングターゲット電圧（電源電圧ＶＤＤより低い電圧レベルを有する）、ＶＴＮは、第１のＮＭＯＳトランジスタＮ１１のしきい電圧、ＶＴＰは、第２のＰＭＯＳトランジスタＰ１２のしきい電圧をそれぞれ表したものである。
図１２は、上記図１１のグローバルデータバスターミネーションによるシミュレーションタイミングチャートであって、以下、これを参照して本実施の形態に係る動作を説明する。
まず、初期にグローバルデータバスＧＩＯは、飽和されたＧＩＯレベル状態である。
一方、アクティブモードが開始されて、アクティブモード信号ＡＣＴＥＮが論理レベルハイに活性化されると、第１のＰＭＯＳトランジスタＰ１１と第２のＮＭＯＳトランジスタＮ１２とがターンオンされる。この時、グローバルデータバスＧＩＯは、飽和されたＧＩＯレベル状態であり、ＶＰより高い電位を有しているため、ＶＰ−｜ＶＴＰ｜をゲート入力とする第２のＰＭＯＳトランジスタＰ１２がターンオンされる。その理由は、第２のＰＭＯＳトランジスタＰ１２のゲート−ソース電圧Ｖｇｓが｜ＶＴＰ｜以上になるためである。したがって、グローバルデータバスＧＩＯと接地電圧端ＶＳＳとの間に第２のＮＭＯＳトランジスタＮ１２及び第２のＰＭＯＳトランジスタＰ１２を介した放電経路が形成され、グローバルデータバスＧＩＯの電位を下げるようになる。グローバルデータバスＧＩＯの電位が下降して、ＶＰレベルに至るようになると、第２のＰＭＯＳトランジスタＰ１２がターンオフされて、グローバルデータバスＧＩＯは、ＶＰレベルを維持する。
次いで、リードコマンドが印加されてデータ駆動パルスＤＰ１が論理レベルハイに活性化されると、送信機ＴＸの放電用トランジスタがグローバルデータバスＧＩＯを放電駆動するようになる（データ信号ＴＸ１がハイである場合）。このように、グローバルデータバスＧＩＯが放電される場合、データ駆動パルスＤＰ１のパルス幅が十分に広くてもグローバルデータバスＧＩＯの電位がＶＮ以下に下がらないが、これは、グローバルデータバスＧＩＯの電位がＶＮ以下に下がるようになると、第１のＮＭＯＳトランジスタＮ１１のゲート−ソース電圧ＶｇｓがＶＴＮ以上になり、第１のＮＭＯＳトランジスタＮ１１がターンオンされるためである。
次いで、データ駆動パルスＤＰ１が論理レベルローに非活性化されると、受信機ＲＸ、ＱＲＸによる充電作用によりグローバルデータバスＧ１０の電位が上昇する。この時にも、グローバルデータバスＧＩＯの電位は、ＶＰレベルを越えることができない。
以上のように、データ信号ＴＸ１がハイである区間では、データ駆動パルスＤＰ１がパルス出力することによって、グローバルデータバスＧＩＯに対する放電と充電が起こり、グローバルデータバスＧＩＯがスイングすることとなるが、そのスイング幅は、常にＶＮ〜ＶＰに制限される。
一方、データ信号ＴＸ１がローである区間では、データ駆動パルスＤＰ１がパルス出力しても、グローバルデータバスＧＩＯに対する放電は起こらないので、グローバルデータバスＧＩＯの電位がＶＰレベルまで上昇する。
次に、待機モードのように、アクティブモード信号ＡＣＴＥＮが論理レベルローに非活性化される場合には、第１のＰＭＯＳトランジスタＰ１１と第２のＮＭＯＳトランジスタＮ１２とがターンオフされる。したがって、グローバルデータバスＧＩＯの電位はこれ以上ＶＮ〜ＶＰに制限されず、充分な時間が与えられるならば、再度飽和されたＧＩＯレベルに復帰する。
このように、アクティブモード信号ＡＣＴＥＮを用いてグローバルデータバスＧＩＯのスイング幅を制御する理由は、待機モードにおける不要な電流消費を防止するためである。
一方、上記図１１の回路において、プルアップ側のＭＯＳトランジスタＮ１１及びＰ１１の位置を互いに変え、プルダウン側のＭＯＳトランジスタＮ１２及びＰ１２の位置を互いに変える場合にも、上記と類似した動作を期待することができる。
図１３は、上記図１１のＶＮ＋ＶＴＮ電圧及びＶＰ−｜ＶＴＰ｜電圧を生成するための電圧生成回路を例示した図である。
図１３に示すように、図示された電圧生成回路は、定電圧基準電圧ＶＲＥＦ１を生成するための基準電圧発生器１３１０と、定電圧基準電圧ＶＲＥＦ１を受け取って、ＶＮ＋ＶＴＮ電圧と、それに比べて低い電位レベルのＶＰ−｜ＶＴＰ｜電圧を生成するためのレベルシフタ１３２０とを備える。
ここで、基準電圧発生器１３１０は、ワイドラー（Widlar）タイプまたはバンドキャップタイプの基準電圧発生回路で具現できる。
また、レベルシフタ１３２０は、接地電圧端ＶＳＳに接続され、バイアス電圧ＶＢＩＡＳをゲート入力とするシンクＮＭＯＳトランジスタＮ２３と、シンクＮＭＯＳトランジスタＮ２３とノードｎ１との間に接続され、定電圧基準電圧ＶＲＥＦ１をゲート入力とする差動入力ＮＭＯＳトランジスタＮ２１と、シンクＮＭＯＳトランジスタＮ２３とノードｎ２との間に接続され、フィードバック基準電圧ＶＲＥＦ２をゲート入力とする差動入力ＮＭＯＳトランジスタＮ２２と、ノードｎ１と電源電圧端ＶＤＤとの間に接続され、ノードｎ２にかかった電圧をゲート入力とするロードＰＭＯＳトランジスタＰ２１と、ノードｎ２と電源電圧端ＶＤＤとの間に接続され、ノードｎ２にかかった電圧をゲート入力とするロードＰＭＯＳトランジスタＰ２２と、ノードｎ３と電源電圧端ＶＤＤとの間に接続され、ノードｎ１にかかった電圧をゲート入力とする駆動ＰＭＯＳトランジスタＰ２３と、ノードｎ３と接地電圧端ＶＳＳとの間に接続され、フィードバック基準電圧ＶＲＥＦ２を提供するための電圧ディバイダーＲ１及びＲ２とを備える。
ここで、ロードＰＭＯＳトランジスタＰ２１及びＰ２２は、電流ミラーを構成し、ノードｎ３に接続された電圧ディバイダーの場合、図面では等価的な抵抗Ｒ１及びＲ２に表現したが、抵抗の数を複数に構成すれば、所望のレベルの ＶＰ−｜ＶＴＰ｜電圧を得ることができる。したがって、ＶＰ−｜ＶＴＰ｜電圧が常にフィードバック基準電圧ＶＲＥＦ２のようなノードを共有することではない。
図１４は、外部電圧である電源電圧ＶＤＤと定電圧基準電圧ＶＲＥＦ１との関係を示したグラフである。
図１４に示すように、定電圧基準電圧ＶＲＥＦ１は、パワーアップ時、電源電圧ＶＤＤのレベルが増加するにしたがい、電源電圧ＶＤＤのレベルに沿って増加し、特定レベル（例えば、ＶＤＤ／２）に達すれば、電源電圧ＶＤＤが引続き増加しても、そのレベルを維持する定電圧である。
以下、バイアス電圧ＶＢＩＡＳが活性化状態であることを仮定して、上記図１３に例示された電圧生成回路の動作を説明する。
まず、レベルシフタ１３２０に定電圧基準電圧ＶＲＥＦ１が入力されると、差動入力ＮＭＯＳトランジスタＮ２１がターンオンされて、ノードｎ１を放電駆動し、これにより、駆動ＰＭＯＳトランジスタＰ２３がターンオンされて、抵抗Ｒ１及びＲ２に電流を流し、フィードバック基準電圧ＶＲＥＦ２のレベルを上昇させる。
ところが、フィードバック基準電圧ＶＲＥＦ２のレベルが増加すれば、電流ミラーＰ２１及びＰ２２の動作により駆動ＰＭＯＳトランジスタＰ２３のチャネルが次第に縮小され、フィードバック基準電圧ＶＲＥＦ２のレベルが定電圧基準電圧ＶＲＥＦ１に達すれば、フィードバック基準電圧ＶＲＥＦ２のレベルがこれ以上増加しなくなる。つまり、ＶＲＥＦ２＝ＶＲＥＦ１の関係が成立する。
この時、抵抗Ｒ２に流れる電流Ｉ２は、ＶＲＥＦ２／Ｒ２に定義され、この電流Ｉ２は、抵抗Ｒ１にも同じく流れる。
したがって、 ＶＮ＋ＶＴＮ電圧は、下記の数学式１のように定義することができる。
（数１）
ＶＲ＿ＡＣＴ（＝ＶＮ＋ＶＴＮ）＝（ＶＲＥＦ２／Ｒ２）＊（Ｒ１＋Ｒ２）＝ＶＲＥＦ２＊（１＋（Ｒ１／Ｒ２））＝ＶＲＥＦ１＊（１＋（Ｒ１／Ｒ２））
すなわち、ＶＮ＋ＶＴＮ電圧は、定電圧基準電圧ＶＲＥＦ１と抵抗比とにより決められる。
そして、ＶＰ−｜ＶＴＰ｜電圧は、フィードバック基準電圧ＶＲＥＦ２と直接な関係がなく、電圧ディバイダーにおいて、ＶＮ＋ＶＴＮ電圧を分配してＶＮ＋ＶＴＮ電圧より適正水準が低いレベルを有するようにすればよい。
以上から説明したように、本実施の形態に係るグローバルデータバスＧＩＯターミネーションスキームを採用すれば、最初のハイデータの送信時、グローバルデータバスＧＩＯが従来のように飽和されたＧＩＯレベルでない、ＶＰレベルに低められた状態にあるため、最初のハイデータ判別エラーを防止できるだけでなく、受信機ＲＫ、ＱＲＸの基準電圧ＶＲレベルがそのまま維持されるので、ローデータ認識エラーも発生しない。
また、アクティブモードにおいて、グローバルデータバスＧＩＯがＶＮ〜ＶＰに制限されたスイングをするため、グローバルデータバスＧＩＯを、放電駆動のための送信機ＴＸの放電用トランジスタのサイズを減らしても充分な放電駆動が可能であり、より速いデータ送信が可能である。もちろん、設計者は、グローバルデータバスＧＩＯに対する効果的な駆動が可能なように、ＶＮ及びＶＰ値を最適化して設定しなければならない。
図１５は、本発明の他の実施の形態に係るグローバルデータバスターミネーションの回路概略を示した図である。
図１５に示すように、本実施の形態に係るグローバルデータバスターミネーションの回路概略は、ドレインが接地電圧端ＶＳＳに接続され、ＶＰ−｜ＶＴＰ｜をゲート入力とするＰＭＯＳトランジスタＰ３１と、ＰＭＯＳトランジスタＰ３１のソースとグローバルデータバスＧＩＯとの間に接続され、アクティブモード信号ＡＣＴＥＮをゲート入力とするＮＭＯＳトランジスタＮ３１とを備える。
すなわち、本実施の形態では、上記図１１のグローバルデータバスターミネーション回路でプルダウン側だけを使用したものであり、最低スイングターゲット電圧ＶＮは設定しないで、最高スイングターゲット電圧ＶＰだけを設定して、グローバルデータバスＧＩＯのスイング幅を制限している。この場合にも、前述した一実施の形態の効果を期待することができる。
一方、上記図１５の回路において、ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１との位置を互いに変える場合にも類似した効果を期待することができる。
図１６は、本発明のさらに他の実施の形態に係るグローバルデータバスターミネーションの回路概略を示した図である。
図１６に示すように、本実施の形態に係るグローバルデータバスターミネーションの回路概略は、ドレインが電源電圧端ＶＤＤに接続され、ＶＮ＋ＶＴＮをゲート入力とするＮＭＯＳトランジスタＮ３２と、ＮＭＯＳトランジスタＮ３２のソースとグローバルデータバスＧＩＯとの間に接続され、アクティブモード信号ＡＣＴＥＮの反転信号をゲート入力とするＰＭＯＳトランジスタＰ３２とを備える。
すなわち、本実施の形態では、上記図１１のグローバルデータバスターミネーション回路において、プルアップ側だけを使用したものであり、最高スイングターゲット電圧ＶＰは設定しないで、最低スイングターゲット電圧ＶＮだけを設定して、グローバルデータバスＧＩＯのスイング幅を制限している。この場合には、最初のハイデータ判別エラーの改善効果は期待し難いが、グローバルデータバスＧＩＯの制限されたスイング幅だけのより速いデータ送信が可能であるという長所は期待することができる。
一方、上記図１６の回路において、ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ３２との位置を互いに変える場合にも、類似した効果を期待することができる。
そして、前記他の実施の形態及びさらに他の実施の形態において、最高スイングターゲット電圧ＶＰ及び最低スイングターゲット電圧ＶＮは、上記図１３に示す電圧生成回路を用いて生成できる。
本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、上記では、ＤＲＡＭセルを使用するマルチ−ポートＤＲＡＭの場合を一例に挙げて説明したが、本発明は、ＳＲＡＭをはじめとする他のＲＡＭセルを備えたマルチ−ポートメモリ素子にも採用される。
また、発明の詳細な説明において使用されたマルチ−ポートメモリ素子のポートの数、バンクの数などもメモリ素子の容量及びチップサイズによって変更できる。
一方、前述した実施の形態では、アクティブモード信号ＡＣＴＥＮがハイアクティブ信号である場合を一例に挙げて説明したが、アクティブモード信号ＡＣＴＥＮがローアクティブ信号である場合にも本発明は採用される。
大韓民国特許出願第２００３−９２３７５号による２５６Ｍマルチ−ポートＤＲＡＭの構造を示した図 図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのカラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図 図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのノーマルリード経路を示した図 図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのノーマルライト経路を示した図 図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのクロスリード経路を示した図 図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのクロスライト経路を示した図 図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのデータ伝達構造を示した図 図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのグローバルデータバスＧＩＯ構造を説明するための図 図１に図示された２５６Ｍマルチ−ポートＤＲＡＭにおけるワーストリードケース及びワーストライトケースを示した図 大韓民国特許出願第２００３−９４６９７号によるデータ伝達部ＱＴＲＸとバス接続部ＴＬとの送信機及び受信機の回路構成を示した図 図８に図示された回路の正常なデータ送信時のタイミングチャート 図８に図示された回路の正常でないデータ送信時のタイミングチャート 図８に図示された回路の信号レベルを示したシミュレーションタイミングチャート 本発明の一実施の形態に係るグローバルデータバスターミネーションスキームを示した図 図１１のグローバルデータバスターミネーションスキームによるシミュレーションタイミングチャート 図１１のＶＮ＋ＶＴＮ電圧及びＶＰ−｜ＶＴＰ｜電圧を生成するための電圧生成回路を例示した図 電源電圧ＶＤＤと定電圧基準電圧ＶＲＥＦ１との関係を示したグラフ 本発明の他の実施の形態に係るグローバルデータバスターミネーションスキームを示した図 本発明のさらに他の実施の形態に係るグローバルデータバスターミネーションスキームを示した図
符号の説明
ＡＣＴＥＮ アクティブモード信号
１３１０ 基準電圧発生器
１３２０ レベルシフタ

Claims (24)

  1. 複数のバスラインを備えるグローバルデータバスと、
    該グローバルデータバスとデータを交換するための電流センサ方式の送／受信機を備える複数のデータ送受信ブロックと、
    アクティブモード信号に応答して、前記グローバルデータバスのスイング幅を接地電圧より高い第１の電圧ＶＮと電源電圧より低い第２の電圧ＶＰとに制限して駆動するためのターミネーション手段と、
    前記第１の電圧ＶＮ及び前記第２の電圧ＶＰを生成するための電圧生成手段と
    を備えることを特徴とするマルチ−ポートメモリ素子。
  2. 前記ターミネーション手段は、
    ドレインが電源電圧端に接続され、ＶＮ＋ＶＴＮをゲート入力とする第１のＮＭＯＳトランジスタ（前記ＶＴＮは、前記第１のＮＭＯＳトランジスタのしきい電圧である）と、
    該第１のＮＭＯＳトランジスタのソースと前記グローバルデータバスとの間に接続され、前記アクティブモード信号の反転信号をゲート入力とする第１のＰＭＯＳトランジスタと、
    ドレインが接地電圧端に接続され、ＶＰ−｜ＶＴＰ｜をゲート入力とする第２のＰＭＯＳトランジスタ（前記ＶＴＰは、前記第２のＰＭＯＳトランジスタのしきい電圧である）と、
    該第２のＰＭＯＳトランジスタのソースと前記グローバルデータバスとの間に接続され、前記アクティブモード信号をゲート入力とする第２のＮＭＯＳトランジスタとを備えることを特徴とする請求項１に記載のマルチ−ポートメモリ素子。
  3. 前記ターミネーション手段は、
    ソースが電源電圧端に接続され、前記アクティブモード信号の反転信号をゲート入力とする第１のＰＭＯＳトランジスタと、
    該第１のＰＭＯＳトランジスタのドレインと前記グローバルデータバスとの間に接続され、ＶＮ＋ＶＴＮをゲート入力とする第１のＮＭＯＳトランジスタ（前記ＶＴＮは、前記第１のＮＭＯＳトランジスタのしきい電圧である）と、
    ソースが接地電圧端に接続され、前記アクティブモード信号をゲート入力とする第２のＮＭＯＳトランジスタと、
    該第２のＮＭＯＳトランジスタのドレインと前記グローバルデータバスとの間に接続され、ＶＰ−｜ＶＴＰ｜をゲート入力とする第２のＰＭＯＳトランジスタ（前記ＶＴＰは、前記第２のＰＭＯＳトランジスタのしきい電圧である）とを備えることを特徴とする請求項１に記載のマルチ−ポートメモリ素子。
  4. 前記電圧生成手段は、
    前記電源電圧を受け取って、定電圧基準電圧を生成するための基準電圧発生器と、
    前記定電圧基準電圧を受け取って、前記第１の電圧ＶＮ及び前記第２の電圧ＶＰを生成するためのレベルシフタとを備えることを特徴とする請求項１または３に記載のマルチ−ポートメモリ素子。
  5. 前記レベルシフタは、
    前記接地電圧端に接続され、バイアス電圧をゲート入力とするシンクＮＭＯＳトランジスタと、
    該シンクＮＭＯＳトランジスタと第１のノードとの間に接続され、前記定電圧基準電圧をゲート入力とする第１の差動入力ＮＭＯＳトランジスタと、
    前記シンクＮＭＯＳトランジスタと第２のノードとの間に接続され、フィードバック基準電圧をゲート入力とする第２の差動入力ＮＭＯＳトランジスタと、
    前記第１のノードと前記電源電圧端との間に接続され、前記第２のノードにかかった電圧をゲート入力とする第１のロードＰＭＯＳトランジスタと、
    前記第２のノードと前記電源電圧端との間に接続され、第２のノードにかかった電圧をゲート入力とする第２のロードＰＭＯＳトランジスタ（前記第１のロードＰＭＯＳトランジスタと電流ミラーとを構成する）と、
    第３のノードと前記電源電圧端との間に接続され、前記第１のノードにかかった電圧をゲート入力とする駆動ＰＭＯＳトランジスタと、
    前記第３のノードと前記接地電圧端との間に接続され、前記フィードバック基準電圧を提供するための電圧ディバイダーを備え、
    前記第３のノードに前記第１の電圧ＶＮを出力し、前記電圧ディバイダーの出力端に前記第２の電圧ＶＰを出力することを特徴とする請求項４に記載のマルチ−ポートメモリ素子。
  6. 前記基準電圧発生器は、ワイドラー型またはバンドキャップ型の基準電圧発生回路で具現することを特徴とする請求項４に記載のマルチ−ポートメモリ素子。
  7. それぞれの前記データ送受信ブロックに備えられた前記送信機は、
    前記グローバルデータバスと前記接地電圧端との間に順に接続され、それぞれデータ信号及びデータ駆動パルスをゲート入力とする第３及び第４のＮＭＯＳトランジスタを備えることを特徴とする請求項２または３に記載のマルチ−ポートメモリ素子。
  8. それぞれの前記データ送受信ブロックに備えられた前記受信機は、
    ソースが前記電源電圧端に接続され、ドレインとゲートとがダイオード接続された第３のＰＭＯＳトランジスタと、
    ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第４のＰＭＯＳトランジスタと、
    ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続され、ソースが前記グローバルデータバスに接続され、ゲートを介して前記基準電圧を受け取る第５のＮＭＯＳトランジスタと、
    ドレインが前記第４のＰＭＯＳトランジスタのドレイン（出力ノード）に接続され、ゲートを介して前記基準電圧を受け取る第６のＮＭＯＳトランジスタと、
    ドレインが前記第６のＮＭＯＳトランジスタのソースに接続され、ソースが前記接地電圧端に接続され、ゲートを介してデータ評価信号を受け取る第７のＮＭＯＳトランジスタとを備えることを特徴とする請求項７に記載のマルチ−ポートメモリ素子。
  9. 複数のバスラインを備えるグローバルデータバスと、
    該グローバルデータバスとデータとを交換するための電流センサ方式の送／受信器を備える複数のデータ送受信ブロックと、
    アクティブモード信号に応答して、前記グローバルデータバスのスイング幅を接地電圧と第１の電圧ＶＰ（電源電圧より低いレベルである）に制限して駆動するためのターミネーション手段と、
    前記第１の電圧ＶＰを生成するための電圧生成手段と
    を備えることを特徴とするマルチ−ポートメモリ素子。
  10. 前記ターミネーション手段は、
    ドレインが接地電圧端に接続され、ＶＰ−｜ＶＴＰ｜をゲート入力とする第１のＰＭＯＳトランジスタ（前記ＶＴＰは、前記第１のＰＭＯＳトランジスタのしきい電圧である）と、
    前記第１のＰＭＯＳトランジスタのソースと前記グローバルデータバスとの間に接続され、前記アクティブモード信号をゲート入力とする第１のＮＭＯＳトランジスタとを備えることを特徴とする請求項９に記載のマルチ−ポートメモリ素子。
  11. 前記ターミネーション手段は、
    ソースが接地電圧端に接続され、前記アクティブモード信号をゲート入力とする第１のＮＭＯＳトランジスタと、
    前記第１のＮＭＯＳトランジスタのドレインと前記グローバルデータバスとの間に接続され、ＶＰ−｜ＶＴＰ｜をゲート入力とする第１のＰＭＯＳトランジスタ（前記ＶＴＰは、前記第１のＰＭＯＳトランジスタのしきい電圧である）とを備えることを特徴とする請求項９に記載のマルチ−ポートメモリ素子。
  12. 前記電圧生成手段は、
    前記電源電圧を受け取って定電圧基準電圧を生成するための基準電圧発生器と、
    前記定電圧基準電圧を受け取って、前記第１の電圧ＶＰを生成するためのレベルシフタとを備えることを特徴とする請求項１０または１１に記載のマルチ−ポートメモリ素子。
  13. 前記レベルシフタは、
    前記接地電圧端に接続され、バイアス電圧をゲート入力とするシンクＮＭＯＳトランジスタと、
    該シンクＮＭＯＳトランジスタと第１のノードとの間に接続され、前記定電圧基準電圧をゲート入力とする第１の差動入力ＮＭＯＳトランジスタと、
    前記シンクＮＭＯＳトランジスタと第２のノードとの間に接続され、フィードバック基準電圧をゲート入力とする第２の差動入力ＮＭＯＳトランジスタと、
    前記第１のノードと前記電源電圧端との間に接続され、前記第２のノードにかかった電圧をゲート入力とする第１のロードＰＭＯＳトランジスタと、
    前記第２のノードと前記電源電圧端との間に接続され、第２のノードにかかった電圧をゲート入力とする第２のロードＰＭＯＳトランジスタ（前記第１のロードＰＭＯＳトランジスタと電流ミラーとを構成する）と、
    第３のノードと前記電源電圧端との間に接続され、前記第１のノードにかかった電圧をゲート入力とする駆動ＰＭＯＳトランジスタと、
    前記第３のノードと前記接地電圧端との間に接続され、前記フィードバック基準電圧を提供するための電圧ディバイダーとを備え、
    該電圧ディバイダーの出力端に前記第１の電圧ＶＰを出力することを特徴とする請求項１２に記載のマルチ−ポートメモリ素子。
  14. 前記基準電圧発生器は、ワイドラー型またはバンドキャップ型の基準電圧発生回路で具現することを特徴とする請求項１２に記載のマルチ−ポートメモリ素子。
  15. それぞれの前記データ送受信ブロックに備えられた前記送信機は、
    前記グローバルデータバスと前記接地電圧端との間に順に接続され、それぞれデータ信号及びデータ駆動パルスをゲート入力とする第２及び第３のＮＭＯＳトランジスタを備えることを特徴とする請求項１０または１１に記載のマルチ−ポートメモリ素子。
  16. それぞれの前記データ送受信ブロックに備えられた前記受信機は、
    ソースが前記電源電圧端に接続され、ドレインとゲートとがダイオード接続された第２のＰＭＯＳトランジスタと、
    ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第３のＰＭＯＳトランジスタと、
    ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続され、ソースが前記グローバルデータバスに接続され、ゲートを介して前記基準電圧を受け取る第４のＮＭＯＳトランジスタと、
    ドレインが前記第３のＰＭＯＳトランジスタのドレイン（出力ノード）に接続され、ゲートを介して前記基準電圧を受け取る第５のＮＭＯＳトランジスタと、
    ドレインが前記第５のＮＭＯＳトランジスタのソースに接続され、ソースが前記接地電圧端に接続され、ゲートを介してデータ評価信号を受け取る第６のＮＭＯＳトランジスタとを備えることを特徴とする請求項１５に記載のマルチ−ポートメモリ素子。
  17. 複数のバスラインを備えるグローバルデータバスと、
    該グローバルデータバスとデータとを交換するための電流センサ方式の送/受信機を備える複数のデータ送受信ブロックと、
    アクティブモード信号に応答して、前記グローバルデータバスのスイング幅を第１の電圧ＶＮ（接地電圧より高いレベルである）と電源電圧とに制限して駆動するためのターミネーション手段と、
    前記第１の電圧ＶＮを生成するための電圧生成手段と
    を備えることを特徴とするマルチ−ポートメモリ素子。
  18. 前記ターミネーション手段は、
    ドレインが電源電圧端に接続され、 ＶＮ＋ ＶＴＮをゲート入力とする第１のＮＭＯＳトランジスタ（前記ＶＴＮは、前記第１のＮＭＯＳトランジスタのしきい電圧である）と、
    該第１のＮＭＯＳトランジスタのソースと前記グローバルデータバスとの間に接続され、前記アクティブモード信号の反転信号をゲート入力とする第１のＰＭＯＳトランジスタと
    を備えることを特徴とする請求項１７に記載のマルチ−ポートメモリ素子。
  19. 前記ターミネーション手段は、
    ソースが電源電圧端に接続され、前記アクティブモード信号の反転信号をゲート入力とする第１のＰＭＯＳトランジスタと、
    該第１のＰＭＯＳトランジスタのドレインと前記グローバルデータバスとの間に接続され、ＶＮ＋ ＶＴＮをゲート入力とする第１のＮＭＯＳトランジスタ（前記ＶＴＮは、前記第１のＮＭＯＳトランジスタのしきい電圧である）と
    を備えることを特徴とする請求項１７に記載のマルチ−ポートメモリ素子。
  20. 前記電圧生成手段は、
    前記電源電圧を受け取って、定電圧基準電圧を生成するための基準電圧発生器と、
    前記定電圧基準電圧を受け取って、前記第１の電圧ＶＮを生成するためのレベルシフタと
    を備えることを特徴とする請求項１８または１９に記載のマルチ−ポートメモリ素子。
  21. 前記レベルシフタは、
    前記接地電圧端に接続され、バイアス電圧をゲート入力とするシンクＮＭＯＳトランジスタと、
    該シンクＮＭＯＳトランジスタと第１のノードとの間に接続され、前記定電圧基準電圧をゲート入力とする第１の差動入力ＮＭＯＳトランジスタと、
    前記シンクＮＭＯＳトランジスタと第２のノードとの間に接続され、フィードバック基準電圧をゲート入力とする第２の差動入力ＮＭＯＳトランジスタと、
    前記第１のノードと前記電源電圧端との間に接続され、前記第２のノードにかかった電圧をゲート入力とする第１のロードＰＭＯＳトランジスタと、
    前記第２のノードと前記電源電圧端との間に接続され、第２のノードにかかった電圧をゲート入力とする第２のロードＰＭＯＳトランジスタ（前記第１のロードＰＭＯＳトランジスタと電流ミラーとを構成する）と、
    第３のノードと前記電源電圧端との間に接続され、前記第１のノードにかかった電圧をゲート入力とする駆動ＰＭＯＳトランジスタと、
    前記第３のノードと前記接地電圧端との間に接続され、前記フィードバック基準電圧を提供するための電圧ディバイダーを備え、
    前記第３のノードに前記第１の電圧ＶＮを出力することを特徴とする請求項２０に記載のマルチ−ポートメモリ素子。
  22. 前記基準電圧発生器は、ワイドラー型またはバンドキャップ型の基準電圧発生回路で具現することを特徴とする請求項２０に記載のマルチ−ポートメモリ素子。
  23. それぞれの前記データ送受信ブロックに備えられた前記送信機は、
    前記グローバルデータバスと前記接地電圧端との間に順に接続され、それぞれデータ信号及びデータ駆動パルスをゲート入力とする第２及び第３のＮＭＯＳトランジスタを備えることを特徴とする請求項１８または１９に記載のマルチ−ポートメモリ素子。
  24. それぞれの前記データ送受信ブロックに備えられた前記受信機は、
    ソースが前記電源電圧端に接続され、ドレインとゲートとがダイオード接続された第２のＰＭＯＳトランジスタと、
    ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第３のＰＭＯＳトランジスタと、
    ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続され、ソースが前記グローバルデータバスに接続され、ゲートを介して前記基準電圧を受け取る第４のＮＭＯＳトランジスタと、
    ドレインが前記第３のＰＭＯＳトランジスタのドレイン（出力ノード）に接続され、ゲートを介して前記基準電圧を受け取る第５のＮＭＯＳトランジスタと、
    ドレインが前記第５のＮＭＯＳトランジスタのソースに接続され、ソースが前記接地電圧端に接続され、ゲートを介してデータ評価信号を受け取る第６のＮＭＯＳトランジスタと
    を備えることを特徴とする請求項２３に記載のマルチ−ポートメモリ素子。
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