KR20160148345A - 데이터 출력 장치 - Google Patents

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Abstract

본 발명은 데이터 출력 장치에 관한 것으로, 저전력 특성을 향상시킬 수 있도록 하는 기술이다. 이러한 본 발명은 출력 인에이블신호의 활성화시 데이터의 로직 값에 대응하여 풀업 제어신호와 풀다운 제어신호를 출력하는 구동 제어부, 전원전압보다 낮은 구동전압을 생성하는 전압 공급부 및 구동전압에 대응하여 구동되며 풀업 제어신호와 상기 풀다운 제어신호에 따라 글로벌 라인에 공급되는 전압의 진폭 및 슬루율을 제어하는 출력 구동부를 포함한다.

Description

데이터 출력 장치{Data output device}
본 발명은 데이터 출력 장치에 관한 것으로, 저전력 특성을 향상시킬 수 있도록 하는 기술이다.
일반적으로, 반도체 메모리 장치는 컨트롤러를 통해 어드레스와 리드(read) 명령이 인가됨에 따라 메모리 셀로부터 데이터를 독출하고, 컨트롤러로부터 어드레스와 라이트(write) 명령이 인가됨에 따라 메모리 셀에 데이터를 기록하는 동작을 수행한다.
반도체 메모리 장치의 독출 동작시, 메모리 셀로부터 출력되는 데이터 신호는 매우 미세한 수준의 전위를 갖는다. 따라서, 이러한 미세한 신호는 복수의 감지 증폭 동작을 통해 논리 레벨이 판별된다.
그리고, 반도체 메모리 장치는 다수의 뱅크를 포함하며, 리드 명령을 인가받으면 메모리 셀에 저장된 데이터를 다수의 뱅크와 공통으로 연결된 글로벌 라인을 통해 출력한다.
이러한 반도체 메모리 장치는 점차 저전력화되고 있고, 이에 따라 동작 전원이 낮아지고 있으며, 따라서 메모리 셀로부터 출력되는 신호의 전위 레벨은 더욱 미세해져 고성능의 데이터 출력 장치가 요구되고 있다. 특히, 모바일 기기나 제품들은 점점 더 고용량화 및 고속화되고 배터리를 사용하는 휴대용 기기들은 저전력 소모가 중요한 요소가 되고 있다.
현재 모든 전자부품에서 요구되고 있는 전반적인 기술적 추세는 저전력화, 고성능화 및 대용량 데이터의 처리화 등이라고 할 수 있다. 대용량의 데이터를 처리할 수 있도록 하는 것에 대한 소비자의 요구는 그 처리 용량의 증가에 따른 소비 전류의 증가로 이어지고 있는 것이 현실이다.
본 발명은 저전력 소모가 필요한 디바이스에서 내부 데이터 버스의 데이터 전송시 동작 전류 소모를 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 데이터 출력 장치는, 출력 인에이블신호의 활성화시 데이터의 로직 값에 대응하여 풀업 제어신호와 풀다운 제어신호를 출력하는 구동 제어부; 전원전압보다 낮은 구동전압을 생성하는 전압 공급부; 및 구동전압에 대응하여 구동되며 풀업 제어신호와 풀다운 제어신호에 따라 글로벌 라인에 공급되는 전압의 진폭 및 슬루율을 제어하는 출력 구동부를 포함하는 것을 특징으로 한다.
본 발명은 데이터 버스의 스위칭 전류를 감소시켜 모바일 제품에 적합한 디바이스를 구현할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 데이터 출력 장치의 구성도.
도 2는 도 1의 데이터 출력 장치에 관한 동작 타이밍도.
도 3은 도 1의 출력 구동부의 동작을 설명하기 위한 도면.
도 4는 도 1의 구동 제어부에 관한 상세 회로도.
도 5는 도 1의 증폭부에 관한 상세 회로도.
도 6은 도 1의 래치부에 관한 상세 회로도.
도 7은 도 5 및 도 6의 증폭부 및 래치부에 관한 동작 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예는 구동 제어부(100), 출력 구동부(200), 전압 공급부(300), 증폭부(400) 및 래치부(500)를 포함한다.
구동 제어부(100)는 데이터 DATA, DATAB의 로직 값에 따라 풀업 제어신호 UP, UPB와 풀다운 제어신호 DOWN, DOWNB를 제어하여 글로벌 라인 GIO에 데이터를 전달한다. 구동 제어부(100)는 출력 인에이블신호 OUT_EN에 따라 출력 구동부(200)의 동작을 제어하게 된다.
이러한 구동 제어부(100)는 출력 인에이블신호 OUT_EN의 활성화시 구동전압 VREG에 대응하여 데이터 DATA, DATAB를 구동하고 풀업 제어신호 UP, UPB와 풀다운 제어신호 DOWN, DOWNB를 출력한다.
여기서, 풀업 제어신호 UPB는 풀업 제어신호 UP의 반전 신호이다. 그리고, 풀다운 제어신호 DOWNB는 풀다운 제어신호 DOWN의 반전 신호이다. 또한, 풀업 제어신호 UP, UPB는 데이터 DATA에 대응하여 출력되고, 풀다운 제어신호 DOWN, DOWNB는 데이터 DATAB에 대응하여 출력된다. 그리고, 본 발명의 실시예에서 데이터 DATA, DATAB는 반도체 메모리 장치나 시스템 온 칩(System On Chip)에서 리드 된 데이터 일 수 있다.
그리고, 출력 구동부(200)는 풀업 제어신호 UP, UPB와 풀다운 제어신호 DOWN, DOWNB에 따라 글로벌 라인 GIO을 구동전압 VREG 레벨로 풀업 구동하거나 접지전압 VSS 레벨로 풀다운 구동한다. 여기서, 출력 구동부(200)는 3-상태 구동부로 이루어질 수 있다.
이러한 출력 구동부(200)는 구동부(210), 전압 조정부(220)를 포함한다.
구동부(210)는 글로벌 라인 GIO에 공급되는 풀업 전압과 풀다운 전압의 스윙폭을 제어한다. 즉, 구동부(210)는 풀업 제어신호 UP와 풀다운 제어신호 DOWNB에 따라 노드 (A)를 구동전압 VREG 레벨로 풀업 구동하거나 접지전압 VSS 레벨로 풀다운 구동한다.
그리고, 전압 조정부(220)는 글로벌 라인 GIO에 공급되는 풀업 전압의 라지징 에지와 풀다운 전압의 폴링 에지의 슬루율을 조정한다. 이러한 전압 조정부(220)는 풀업 제어신호 UPB와 풀다운 제어신호 DOWN에 따라 노드 (A)를 구동전압 VREG 레벨로 풀업 구동하거나 접지전압 VSS 레벨로 풀다운 구동한다.
구동부(210)는 풀업부(211)와 풀다운부(212)를 포함한다.
풀업부(211)는 구동전압 VREG 인가단과 노드 (A) 사이에 연결되어 게이트 단자를 통해 풀업 제어신호 UP가 인가되는 NMOS 트랜지스터 N1를 포함한다. 이러한 풀업부(211)는 풀업 제어신호 UP가 하이 레벨로 활성화되는 경우 노드 (A)를 구동전압 VREG 레벨로 풀업 구동한다.
풀업부(211)가 전원전압 VDD에 의해 구동되는 경우 외부 환경에 따라 전원전압 VDD의 레벨이 변화되는 경우 글로벌 라인 GIO의 전압이 이에 따라 변화될 수 있다. 하지만, 본 발명의 실시예는 풀업부(211)가 전원전압 VDD 레벨에 의해 구동되는 것이 아니라 일정한 레벨을 갖는 구동전압 VREG에 의해 안정적으로 구동된다.
풀다운부(212)는 접지전압 VSS 인가단과 노드 (A) 사이에 연결되어 게이트 단자를 통해 풀다운 제어신호 DOWNB가 인가되는 PMOS 트랜지스터 P1를 포함한다. 이러한 풀다운부(212)는 풀다운 제어신호 DOWNB가 로우 레벨로 활성화되는 경우 노드 (A)를 접지전압 VSS 레벨로 풀다운 구동한다.
전압 조정부(220)는 풀업 제어부(221)와 풀다운 제어부(222)를 포함한다. 이러한 풀업 제어부(221)와 풀다운 제어부(222)는 트랜지스터 사이즈가 작고 채널 폭이 작아 구동 능력이 약한 위크(Weak) 트랜지스터를 포함한다.
풀업 제어부(221)는 글로벌 라인 GIO에 인가되는 전압의 라이징 슬루율을 조정한다. 이러한 풀업 제어부(221)는 구동전압 VREG 인가단과 노드 (A) 사이에 연결되어 게이트 단자를 통해 풀업 제어신호 UPB가 인가되는 PMOS 트랜지스터 P2를 포함한다. 풀업 제어부(221)는 풀업 제어신호 UPB가 로우 레벨로 활성화되는 경우 노드 (A)를 구동전압 VREG 레벨로 풀업 구동한다. 이에 따라, 풀업 제어부(221)는 글로벌 라인 GIO에 공급되는 풀업 전압의 라이징 슬루율을 조정한다.
풀다운 제어부(222)는 글로벌 라인 GIO에 인가되는 전압의 폴링 슬루율을 조정한다. 이러한 풀다운 제어부(222)는 접지전압 VSS 인가단과 노드 (A) 사이에 연결되어 게이트 단자를 통해 풀다운 제어신호 DOWN가 인가되는 NMOS 트랜지스터 N2를 포함한다. 이러한 풀다운 제어부(222)는 풀다운 제어신호 DOWN가 하이 레벨로 활성화되는 경우 노드 (A)를 접지전압 VSS 레벨로 풀다운 구동한다. 이에 따라, 풀다운 제어부(222)는 글로벌 라인 GIO에 공급되는 풀다운 전압의 폴링 슬루율을 조정한다.
여기서, 풀업부(211)와 풀다운부(212)는 서로 상보적으로 동작하며, 풀업 제어부(221)와 풀다운 제어부(222)는 서로 상보적으로 동작한다. 그리고, 풀업부(211)와 풀업 제어부(221)는 풀업용 제어신호인 풀업 제어신호 PU, PUB에 의해 동작하며, 풀다운부(212)와 풀다운 제어부(222)는 풀다운용 제어신호인 풀다운 제어신호 DOWN, DOWNB에 의해 동작한다.
전압 공급부(300)는 기준전압 VREF_I과 피드백 입력된 구동전압 VREG의 레벨을 비교하여 구동전압 VREG을 생성한다. 전압 공급부(300)는 전압 레벨을 다운시켜 공급하는 전압 다운 컨버터(VDC; Voltage Down Converter)를 포함할 수 있다.
이에 따라, 구동 제어부(100)와 출력 구동부(200)는 전원전압 VDD 보다 낮은 구동전압 VREG 레벨에 의해 동작하게 된다. 구동 전압 VREG는 칩의 내부에서 생성되어 레귤레이팅 된 전원이다.
이러한 전압 공급부(300)는 비교기 A1와 풀업 구동부(310)를 포함한다.
비교기 A1는 기준전압 VREF_I과 구동전압 VREG의 레벨을 비교하여 풀업 구동부(310)에 출력한다. 비교기 A1는 포지티브 (+) 단자를 통해 기준전압 VREF_I이 인가되고, 네가티브 (-) 단자를 통해 구동전압 VREG이 인가된다.
풀업 구동부(310)는 전원전압 VDD 인가단과 노드 (B) 사이에 연결되어 게이트 단자를 통해 비교기 A1의 출력이 인가되는 PMOS 트랜지스터 P3를 포함한다. 이러한 풀업 구동부(310)는 비교기 A1의 출력이 로우 레벨인 경우 전원전압 VDD을 구동하여 구동전압 VREG을 노드(B)에 출력한다. 여기서, 구동전압 VREG은 전원전압 VDD 보다 PMOS 트랜지스터 P3의 문턱전압(Vtn) 만큼 낮은 전압 레벨을 갖는다.
또한, 증폭부(400)는 기준전압 VREF의 레벨에 기초하여 글로벌 라인 GIO의 데이터를 증폭하여 래치부(500)에 출력한다. 증폭부(400)는 클록 DCLK의 라이징 에지에 동기하여 동작하게 된다.
래치부(500)는 클록 DCLK에 대응하여 증폭부(400)의 출력을 래치한다. 이러한 래치부(500)는 클록 DCLK의 활성화 타이밍에 동기하여 증폭부(400)의 출력 데이터를 래치하여 래치된 데이터 OUT를 출력한다.
도 2는 도 1의 데이터 출력 장치에 관한 동작 타이밍도이다.
먼저, 출력 인에이블신호 OUT_EN가 하이 레벨로 활성화되면 구동 제어부(100)에 데이터 DATA, DATAB가 입력된다. 여기서, 데이터 DATA, DATAB는 일정 시간차를 두고 번갈아가며 하이 레벨로 활성화된다. 그러면, 구동 제어부(100)는 데이터 DATA에 대응하여 풀업 제어신호 UP를 하이 레벨로 활성화시키고, 풀업 제어신호 UPB를 로우 레벨로 활성화시킨다.
이후에, 풀업부(211)는 풀업 제어신호 UP에 대응하여 턴 온 된다. NMOS 트랜지스터 N1가 턴 온 되면 글로벌 라인 GIO이 구동전압 VREG 보다 NMOS 트랜지스터 N1의 문턱전압(Vtn) 만큼 낮은 VREG-Vtn 전압 레벨로 풀업 된다.
그리고, 풀업 제어부(221)는 풀업 제어신호 UPB에 대응하여 턴 온 된다. PMOS 트랜지스터 P2가 턴 온 되면 글로벌 라인 GIO에 인가된 풀업 전압의 라이징 에지의 슬루율이 조정된다.
이어서, 글로벌 라인 GIO의 전압은 증폭부(400)에 의해 증폭된다. 그리고, 래치부(500)는 클록 DCLK에 동기하여 증폭부(400)의 출력을 래치하여 출력 데이터 OUT를 출력한다.
한편, 구동 제어부(100)는 데이터 DATAB에 대응하여 풀다운 제어신호 DOWN를 하이 레벨로 활성화시키고, 풀다운 제어신호 DOWNB를 로우 레벨로 활성화시킨다.
이후에, 풀다운부(212)는 풀다운 제어신호 DOWNB에 대응하여 턴 온 된다. PMOS 트랜지스터 P1가 턴 온 되면 글로벌 라인 GIO이 접지전압 VSS 보다 PMOS 트랜지스터 P1의 문턱전압(Vtp) 만큼 높은 VSS+│Vtp│ 전압 레벨로 풀다운 된다.
그리고, 풀다운 제어부(222)는 풀다운 제어신호 DOWN에 대응하여 턴 온 된다. NMOS 트랜지스터 N2가 턴 온 되면 글로벌 라인 GIO에 인가된 풀다운 전압의 폴링 에지의 슬루율이 조정된다.
이어서, 글로벌 라인 GIO의 전압은 증폭부(400)에 의해 증폭된다. 그리고, 래치부(500)는 클록 DCLK에 동기하여 증폭부(400)의 출력을 래치하여 출력 데이터 OUT를 출력한다.
도 3은 도 1의 출력 구동부(200)에서 노드 (A)의 동작 파형을 설명하기 위한 도면이다.
종래에는 노드 (A)의 전압 레벨이 전원전압 VDD 레벨과 접지전압 VSS 레벨 범위에서 큰 스윙폭을 가지며 풀업 및 풀다운 구동된다. 로딩이 큰 전원전압 VDD 레벨과 접지전압 VSS 레벨로 글로벌 라인 GIO의 데이터 전송을 제어하는 경우 전류 소모가 증가하게 된다.
하지만, 본 발명의 실시예는 구동부(210)의 동작에 대응하여 출력 구동부(200)에 전원전압 VDD 레벨이 인가되는 것이 아니라, 전원전압 VDD 보다 낮은 VREG-Vtn(NMOS 트랜지스터 N1의 문턱전압) 전압과, 접지전압 VSS 보다 높은 VSS+│Vtp│(PMOS 트랜지스터 P1의 문턱전압) 전압이 인가된다.
현재 반도체 칩 내부 회로에서 가장 많은 전류를 소비하는 회로는 데이터 버스이다. 데이터의 송신 및 수신을 고속으로 수행하기 위해서는 많은 개수의 데이터 버스가 필요하다. 하지만, 데이터 버스의 수가 많을수록 소비되는 동작 전류가 증가하게 된다.
그런데, 데이터 버스의 수는 고대역폭을 만족하기 위해 점점 늘어나는 추세에 있다. 이에 따라, 개개의 데이터 버스 전송 및 수신 과정에서 전류 소모를 줄이는 것이 중요한 기술적 요소가 되었다.
데이터 버스의 전력은 글로벌 라인 GIO의 커패시턴스에 비례하고 전원전압 VDD의 제곱에 비례한다. 그러므로, 가장 효과적으로 전력 소모를 줄이는 요소는 전원전압 VDD의 레벨을 낮추는 것이다.
이와 같이, 본 발명의 실시예는 구동부(210)의 동작에 의해 글로벌 라인 GIO에 공급되는 풀업 전압과 풀다운 전압의 진폭이 제어된다. 즉, 구동부(210)의 동작에 의해 글로벌 라인 GIO에 인가된 전압이 최소진폭이 되도록 제어한다. 그리고, 전압 조정부(220)의 동작에 대응하여 글로벌 라인 GIO의 풀업 및 풀다운 구동시 라이징 에지와 폴링 에지의 슬루율이 조정된다.
이에 따라, 본 발명의 실시예에서는 글로벌 라인 GIO에서 데이터의 전송시 소모되는 동작 전류를 줄일 수 있도록 한다.
도 4는 도 1의 구동 제어부(100)에 관한 상세 회로도이다.
구동 제어부(100)는 낸드게이트 ND1, ND2와 인버터 IV1, IV2를 포함한다.
여기서, 낸드게이트 ND1는 데이터 DATA와 출력 인에이블신호 OUT_EN를 낸드연산하여 풀업 제어신호 UPB를 출력한다. 그리고, 인버터 IV1는 풀업 제어신호 UPB를 반전하여 풀업 제어신호 UP를 출력한다.
그리고, 낸드게이트 ND2는 데이터 DATAB와 출력 인에이블신호 OUT_EN를 낸드연산하여 풀다운 제어신호 DOWNB를 출력한다. 그리고, 인버터 IV2는 낸드게이트 ND2의 출력을 반전하여 풀다운 제어신호 DOWN를 출력한다.
이러한 구동 제어부(100)는 출력 인에이블신호 OUT_EN의 활성화시 데이터 DATA, DATAB의 값에 따라 글로벌 라인 GIO을 "하이" 또는 "로우" 레벨로 제어한다.
즉, 출력 인에이블신호 OUT_EN의 활성화시 데이터 DATA가 하이 레벨로 활성화되면 풀업 제어신호 UP을 하이 레벨로 출력하고 풀업 제어신호 UPB를 로우 레벨로 출력한다.
그리고, 구동 제어부(100)는 출력 인에이블신호 OUT_EN의 활성화시 데이터 DATAB가 하이 레벨로 활성화되면 풀다운 제어신호 DOWN을 하이 레벨로 출력하고 풀다운 제어신호 DOWNB를 로우 레벨로 출력한다.
반면에, 구동 제어부(100)는 출력 인에이블신호 OUT_EN의 비활성화시 풀업 제어신호 UPB, 풀다운 제어신호 DWONB가 하이 레벨이 되고, 풀업 제어신호 UP, 풀다운 제어신호 DOWN가 로우 레벨이 된다. 이러한 경우 출력 구동부(200)은 트랜지스터가 모두 턴 오프 되어 플로팅 상태가 된다.
도 5는 도 1의 증폭부(400)에 관한 상세 회로도이다.
증폭부(400)는 프리차지부(410), 비교부(420) 및 활성화부(430)를 포함한다.
여기서, 프리차지부(410)는 클록 DCLK에 대응하여 데이터 LAT, LATB를 전원전압 VDD 레벨로 프리차지시킨다. 즉, 프리차지부(410)는 클록 DCLK이 로우 레벨인 경우 PMOS 트랜지스터 P3~P5가 턴 온 되어 데이터 LAT, LATB을 전원전압 VDD 레벨로 프리차지시킨다.
이러한 프리차지부(410)는 복수의 PMOS 트랜지스터 P3~P5를 포함한다. PMOS 트랜지스터 P3~P5는 게이트 단자가 클록 DCLK 인가단에 공통 연결된다. PMOS 트랜지스터 P3는 데이터 LAT, LATB 출력단 사이에 연결된다. 그리고, PMOS 트랜지스터 P4는 전원전압 VDD 인가단과 데이터 LAT 출력단 사이에 연결되며, PMOS 트랜지스터 P5는 전원전압 VDD 인가단과 데이터 LATB 출력단 사이에 연결된다.
그리고, 비교부(420)는 글로벌 라인 GIO의 전압과 기준전압 VREF을 비교하여 데이터 LAT, LATB를 출력한다. 여기서, 데이터 LAT, 데이터 LATB의 차동 데이터이다. 비교부(420)는 클록 DCLK가 하이 레벨인 경우 센싱 및 증폭 동작이 수행되어 차동 출력인 데이터 LAT, LATB가 로우 레벨로 출력된다.
즉, 글로벌 라인 GIO의 전압이 기준전압 VREF 보다 높은 경우 데이터 LATB가 로우 레벨로 천이한다. 반면에, 글로벌 라인 GIO의 전압이 기준전압 VREF 보다 낮은 경우 데이터 LAT가 로우 레벨로 천이한다.
이러한 비교부(420)는 복수의 PMOS 트랜지스터 P6, P7와 복수의 NMOS 트랜지스터 N3~N6를 포함한다.
PMOS 트랜지스터 P6와 NMOS 트랜지스터 N3는 전원전압 VDD 인가단과 NMOS 트랜지스터 N5 사이에 직렬 연결되어 공통 게이트 단자가 데이터 LAT 출력단에 연결된다. 그리고, PMOS 트랜지스터 P7와 NMOS 트랜지스터 N4는 전원전압 VDD 인가단과 NMOS 트랜지스터 N6 사이에 직렬 연결되어 공통 게이트 단자가 데이터 LATB 출력단에 연결된다.
그리고, NMOS 트랜지스터 N5는 NMOS 트랜지스터 N3와 NMOS 트랜지스터 N7 사이에 연결되어 게이트 단자가 글로벌 라인 GIO에 연결된다. 그리고, NMOS 트랜지스터 N6는 NMOS 트랜지스터 N4와 NMOS 트랜지스터 N7 사이에 연결되어 게이트 단자를 통해 기준전압 VREF이 인가된다.
또한, 활성화부(430)는 클록 DCLK에 대응하여 증폭부(400)의 활성화 상태를 제어한다. 이러한 활성화부(430)는 NMOS 트랜지스터 N5, N6와, 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 클록 DCLK가 인가되는 NMOS 트랜지스터 N7를 포함한다. 활성화부(430)는 클록 DCLK이 하이 레벨인 경우 턴 온 되어 비교부(420)의 비교 동작이 이루어지도록 한다.
도 6은 도 1의 래치부(500)에 관한 상세 회로도이다.
래치부(500)는 복수의 낸드게이트 ND3, ND4를 포함하는 SR 래치 구조를 갖는다. 이러한 래치부(500)는 비교부(400)에서 출력되는 데이터 LAT, LATB를 래치하여 출력 데이터 OUT를 출력한다. 데이터 LAT, LATB는 클록 DCLK의 하이 펄스 폭 구간에서만 유효한 값으로 출력되므로, 래치부(500)는 클록 DCLK가 로우 레벨인 구간 동안 데이터 LAT, LATB를 래치하게 된다.
도 7은 도 5의 증폭부(400)와 도 6의 래치부(500)에 관한 동작 타이밍도이다.
증폭부(400)는 클록 DCLK의 라이징 에지에 동기하여 데이터 LAT, LATB를 출력한다. 즉, 클록 DCLK가 하이 레벨로 천이하는 시점에서 데이터 LAT와 데이터 LATB를 번갈아가며 로우 레벨로 활성화된다.
그리고, 래치부(500)는 데이터 LATB가 로우 레벨이 되는 시점에서 출력 데이터 OUT를 하이 레벨로 활성화시켜 래치한다. 그리고, 래치부(500)는 데이터 LAT가 로우 레벨이 되는 시점에서 출력 데이터 OUT를 로우 레벨로 천이시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 출력 인에이블신호의 활성화시 데이터의 로직 값에 대응하여 풀업 제어신호와 풀다운 제어신호를 출력하는 구동 제어부;
    전원전압보다 낮은 구동전압을 생성하는 전압 공급부; 및
    상기 구동전압에 대응하여 구동되며 상기 풀업 제어신호와 상기 풀다운 제어신호에 따라 글로벌 라인에 공급되는 전압의 진폭 및 슬루율을 제어하는 출력 구동부를 포함하는 것을 특징으로 하는 데이터 출력 장치.
  2. 제 1항에 있어서, 상기 구동 제어부는
    제 1데이터의 로직 값에 대응하여 서로 반대 로직을 갖는 제 1풀업 제어신호와 제 2풀업 제어신호를 출력하고,
    제 2데이터의 로직 값에 대응하여 서로 반대 로직을 갖는 제 2풀다운 제어신호와 제 2풀다운 제어신호를 출력하는 것을 특징으로 하는 데이터 출력 장치.
  3. 제 2항에 있어서, 상기 제 1데이터와 상기 제 2데이터는 일정 시간차를 두고 번갈아가며 하이 레벨로 활성화되는 것을 특징으로 하는 데이터 출력 장치.
  4. 제 2항에 있어서, 상기 구동 제어부는
    상기 제 1데이터의 활성화시 상기 제 1풀업 제어신호와 상기 제 2풀업 제어신호가 활성화되고,
    상기 제 2데이터의 활성화시 상기 제 1풀다운 제어신호와 상기 제 2풀다운 제어신호가 활성화되는 것을 특징으로 하는 데이터 출력 장치.
  5. 제 2항에 있어서, 상기 구동 제어부는
    상기 출력 인에이블신호와 상기 제 1데이터를 낸드연산하여 제 2풀업 제어신호를 출력하는 제 1낸드게이트;
    상기 제 2풀업 제어신호를 반전하여 상기 제 1풀업 제어신호를 출력하는 제 1인버터;
    상기 출력 인에이블신호와 상기 제 2데이터를 낸드연산하여 제 2풀다운 제어신호를 출력하는 제 2낸드게이트; 및
    상기 제 2풀다운 제어신호를 반전하여 상기 제 1풀다운 제어신호를 출력하는 제 2인버터를 포함하는 것을 특징으로 하는 데이터 출력 장치.
  6. 제 1항에 있어서, 상기 전압 공급부는
    상기 전원전압을 다운시켜 상기 구동전압을 생성하는 전압 다운 컨버터를 포함하는 것을 특징으로 하는 데이터 출력 장치.
  7. 제 1항에 있어서, 상기 전압 공급부는
    기준전압과 피드백 입력된 상기 구동전압의 레벨을 비교하는 비교기; 및
    상기 비교기의 출력에 의해 상기 전원전압을 구동하여 상기 구동전압을 생성하는 풀업 구동부를 포함하는 것을 특징으로 하는 데이터 출력 장치.
  8. 제 7항에 있어서, 상기 풀업 구동부는
    상기 전원전압의 인가단과 상기 구동전압의 출력단 사이에 연결되어 게이트 단자를 통해 상기 비교기의 출력이 인가되는 제 1PMOS 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 장치.
  9. 제 1항에 있어서, 상기 출력 구동부는
    상기 풀업 제어신호와 상기 풀다운 제어신호에 따라 상기 글로벌 라인에 공급되는 전압의 진폭을 제어하는 구동부; 및
    상기 풀업 제어신호와 상기 풀다운 제어신호에 따라 상기 글로벌 라인에 공급되는 전압의 슬루율을 제어하는 전압 조정부를 포함하는 것을 특징으로 하는 데이터 출력 장치.
  10. 제 9항에 있어서, 상기 구동부는
    상기 글로벌 라인에 상기 구동전압보다 낮고 접지전압보다 높은 전압을 공급하는 것을 특징으로 하는 데이터 출력 장치.
  11. 제 9항에 있어서, 상기 구동부는
    제 1풀업 제어신호에 따라 상기 글로벌 라인을 풀업 구동하는 풀업부; 및
    제 1풀다운 제어신호에 따라 상기 글로벌 라인을 풀다운 구동하는 풀다운부를 포함하는 것을 특징으로 하는 데이터 출력 장치.
  12. 제 11항에 있어서, 상기 풀업부는
    상기 구동전압의 인가단과 상기 글로벌 라인 사이에 연결되어 게이트 단자를 통해 상기 제 1풀업 제어신호가 인가되는 제 1NMOS 트랜지스터를 포함하고,
    상기 글로벌 라인에 상기 구동전압보다 상기 제 1NMOS 트랜지스터의 문턱전압만큼 낮은 전압을 공급하는 것을 특징으로 하는 데이터 출력 장치.
  13. 제 11항에 있어서, 상기 풀다운부는
    접지전압의 인가단과 상기 글로벌 라인 사이에 연결되어 게이트 단자를 통해 상기 제 1풀다운 제어신호가 인가되는 제 2PMOS 트랜지스터를 포함하고,
    상기 글로벌 라인에 상기 접지전압보다 상기 제 2PMOS 트랜지스터의 문턱전압만큼 높은 전압을 공급하는 것을 특징으로 하는 데이터 출력 장치.
  14. 제 9항에 있어서, 상기 전압 조정부는
    제 2풀업 제어신호에 따라 상기 글로벌 라인에 인가되는 전압의 라이징 슬루율을 제어하는 풀업 제어부; 및
    제 2풀다운 제어신호에 따라 상기 글로벌 라인에 인가되는 전압의 폴링 슬루율을 제어하는 풀다운 제어부를 포함하는 것을 특징으로 하는 데이터 출력 장치.
  15. 제 14항에 있어서, 상기 풀업 제어부는
    상기 구동전압의 인가단과 상기 글로벌 라인 사이에 연결되어 게이트 단자를 통해 상기 제 2풀업 제어신호가 인가되는 제 3PMOS 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 장치.
  16. 제 14항에 있어서, 상기 풀다운 제어부는
    접지전압의 인가단과 상기 글로벌 라인 사이에 연결되어 게이트 단자를 통해 상기 제 2풀다운 제어신호가 인가되는 제 2NMOS 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 장치.
  17. 제 14항에 있어서, 상기 전압 조정부는
    상기 구동부보다 트랜지스터의 채널 폭이 작은 위크 트랜지스터를 포함하는 것을 특징으로 하는 데이터 출력 장치.
  18. 제 1항에 있어서,
    상기 글로벌 라인의 전압과 기준전압을 비교 및 증폭하는 증폭부; 및
    상기 증폭부의 출력을 래치하는 래치부를 더 포함하는 것을 특징으로 하는 데이터 출력 장치.
  19. 제 18항에 있어서, 상기 증폭부는
    클록의 활성화 구간 동안 상기 클록의 라이징 에지에 동기하여 로우 레벨을 갖는 제 1출력 데이터와 상기 제 2출력 데이터를 번갈아가며 출력하는 것을 특징으로 하는 데이터 출력 장치.
  20. 제 19항에 있어서, 상기 래치부는
    상기 제 1출력 데이터가 활성화되는 시점으로부터 제 2출력 데이터가 활성화되는 시점까지 데이터를 래치하는 것을 특징으로 하는 데이터 출력 장치.
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