KR20080100538A - 반도체 소자의 내부전압 발생기 및 발생방법 - Google Patents

반도체 소자의 내부전압 발생기 및 발생방법 Download PDF

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Abstract

본 발명은 안정적인 전압레벨 변동폭을 갖는 내부전압을 발생할 수 있는 반도체 소자의 내부전압 발생기에 관한 것으로서, 내부전압단의 전압 레벨을 검출하여 검출신호를 출력하기 위한 전압레벨 검출수단과, 상기 검출신호에 응답하여, 예정된 제1 주기로 발진하고 설정된 후기구간에서 상기 제1 주기보다 큰 제2 주기로 발진하는 발진신호를 생성하기 위한 발진신호 생성수단, 및 상기 발진신호에 응답하여 전하 펌핑 동작을 수행하여 상기 내부전압단으로 내부전압을 출력하기 위한 펌핑수단을 구비하는 반도체 소자의 내부전압 발생기를 제공한다.
내부전압 발생기, 승압전압, 백 바이어스 전압, 발진주기

Description

반도체 소자의 내부전압 발생기 및 발생방법{INTERNAL VOLTAGE GENERATOR AND METHOD FOR GENERATING IN SEMICONDUCTOR DEVICE}
도 1은 종래의 기술에 따른 반도체 소자의 내부전압 발생기를 도시한 블록다이어그램.
도 2A는 도 1에 도시된 종래의 기술에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 전압검출부를 상세히 도시한 회로도.
도 2B는 도 1에 도시된 종래의 기술에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 발진부를 상세히 도시한 회로도.
도 3은 도 1에 도시된 종래의 기술에 따른 반도체 소자의 내부전압 발생기가 동작하여 생성된 내부전압의 레벨변화를 도시한 타이밍 다이어그램.
도 4는 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기를 도시한 블록다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 주기신호 발진부를 상세히 도시한 회로도.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 주기제어부를 상세히 도시한 블록 다이어그램.
도 7은 도 6에 도시된 본 발명의 실시예에 따른 주기제어부의 구성요소 중 발진 제어신호 출력부를 상세히 도시한 회로도.
도 8은 도 6에 도시된 본 발명의 실시예에 따른 주기제어부의 구성요소 중 변동 주기신호 생성부를 상세히 도시한 회로도.
도 9는 도 6에 도시된 본 발명의 실시예에 따른 주기제어부의 구성요소 중 출력 제어신호 생성부를 상세히 도시한 블록 다이어그램.
도 10은 도 9에 도시된 본 발명의 실시예에 따른 출력 제어신호 생성부의 구성요소 중 출력제어신호 논리결정부 및 시점결정부를 상세히 도시한 회로도.
도 11은 도 9에 도시된 본 발명의 실시예에 따른 출력 제어신호 생성부의 구성요소 중 선택신호 생성부를 상세히 도시한 회로도.
도 12는 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 발진부가 동작하여 발진하는 발진신호의 파형을 도시한 타이밍 다이어그램.
도 13은 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기가 동작하여 생성된 승압전압의 레벨을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명.
100, 400 : 전압검출부 120, 420 : 발진부
160, 460 : 펌핑부 430 : 주기신호 발진부
440 : 주기제어부 442 : 변동주기신호 생성부
444 : 신호선택부 445 : 출력 제어신호 생성부
446 : 다중화부 448 : 발진 제어신호 출력부
4452 : 출력제어신호 논리결정부 4454 : 시점결정부
4456 : 선택신호 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 내부전압 발생기에 관한 것이며, 더 자세히는 안정적인 전압레벨 변동폭을 갖는 내부전압을 발생할 수 있는 회로에 관한 것이다.
DRAM을 비롯한 대부분의 반도체 소자는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전위의 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비함으로써 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. 이러한 내부전압 발생기를 설계함에 있어서 주된 이슈는 원하는 레벨의 내부전압을 안정적으로 공급하는 것이다.
반도체 소자의 고속동작화와 더불어 저전력화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다. 이러한 저전압 환경하에서 대부분의 반도체 소자는 전원전압(VDD)을 이용하여 동작하는 경우에 발생하는 전압 손실을 보상하고, 정상적인 데이터를 유지할 수 있도록 전원전압(VDD)보다 높은 전압레벨을 갖는 승압전압(VPP)을 필요로 한다.
특히, DRAM에서는 워드라인 구동회로, 신호라인 분리회로, 데이터 출력 버퍼회로 등에서 MOS 트랜지스터의 문턱전압(threshold voltage)에 의한 손실을 보상하기 위한 목적으로 승압전압(VPP)이 널리 사용되고 있다.
한편, DRAM의 경우, 셀 트랜지스터로 사용되는 NMOS 트랜지스터의 벌크(bulk)에 접지전압(VSS)보다 낮은 전압레벨을 갖는 백바이어스 전압(VBB)을 인가하고 있다.
이러한 승압전압(VPP), 백바이어스 전압(VBB) 등은 전하 펌핑 방식을 이용하여 생성하며, 전압 생성 메커니즘은 동일하기 때문에 그 구성 또한 유사하다.
도 1은 종래의 기술에 따른 반도체 소자의 내부전압 발생기를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래의 기술에 따른 반도체 소자의 내부전압 발생기는 다음과 같은 구성을 갖는다.
내부전압(VPP)단의 전압 레벨을 검출하여 검출신호(PPE)를 출력하기 위한 전압검출부(100)과, 검출신호(PPE)에 응답하여 예정된 주파수의 발진신호(OSC)를 생성하기 위한 발진부(120), 및 발진신호(OSC)에 응답하여 전하 펌핑(Charge PumpINg) 동작을 수행하여 내부전압(VPP)단으로 내부전압(VPP)을 출력하기 위한 펌핑부(160)을 구비한다.
도 2A는 도 1에 도시된 종래의 기술에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 전압검출부를 상세히 도시한 회로도이다.
도 2A를 참조하면, 종래의 기술에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 전압검출부(100)는, 내부전압(VPP)을 예정된 비율로 분배하여 분배전압(DIV_VPP)을 생성하기 위한 전압분배부(102), 및 분배전압(DIV_VPP)과 기준전압(VREF)의 전압레벨을 비교하고, 비교결과에 따라 그 논리레벨이 결정되는 검출신호(PPE)를 출력하는 전압비교부(104)를 구비한다.
여기서, 전압분배부(102)는, 내부전압(VPP)단과 접지전압(VSS)단 사이에 직렬 연결된 예정된 저항값을 갖는 제1고정저항(R1)과 제2고정저항(R2)을 구비하고, 제1고정저항(R1)과 제2고정저항(R2)의 접속노드에서 분배전압(DIV_VPP)을 생성한다.
그리고, 전압비교부(104)는, 분배전압(DIV_VPP)과 기준전압(VREF)의 레벨차이에 대응하여 출력단에 인가되는 전압의 레벨이 변동하는 단위증폭부(1042), 및 출력단에 인가되는 전압의 레벨에 대응하여 검출신호(PPE)를 구동하는 구동부(1044)를 구비한다.
또한, 전압비교부(104)의 구성요소 중 단위증폭부(1042)는, 전류미러형태로 접속되어 있는 제1PMOS트랜지스터(P1)와 제2PMOS트랜지스터(P2)와 게이트를 통해 분배전압(DIV_VPP)과 기준전압(VREF)을 입력받기 위한 제1NMOS트랜지스터(N1)와 제2NMOS트랜지스터(N2) 및 바이어스(bias) 전압에 응답하여 단위증폭부(1042)의 전류원으로서 사용되는 제3NMOS트랜지스터(N3)를 구비한다.
그리고, 전압비교부(104)의 구성요소 중 구동부(1044)는, 단위증폭부(1042)의 출력단(OUTN)에 인가되는 전압의 레벨에 대응하여 예정된 논리문턱전압레벨을 기준으로 출력되는 검출신호(PPE)의 논리레벨을 결정하기 위한 적어도 한 개 이상의 인버터(INV)를 구비한다.
여기서, 논리 값의 변화를 인식할 수 있는 레벨을 논리문턱전압레벨이라 정의한다. 즉, 단위증폭부(1042)의 출력단(OUTN)에 인가되는 전압의 레벨과 논리문턱전압레벨을 비교하여 출력되는 검출신호(PPE)의 논리레벨을 결정한다.
도 2B는 도 1에 도시된 종래의 기술에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 발진부를 상세히 도시한 회로도.
도 2B를 참조하면, 종래의 기술에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 발진부(120)는, 검출신호(PPE)와 피드백 신호(FBS)를 입력받아 출력하는 낸드게이트(NAND)와, 낸드게이트(NAND)의 출력신호를 입력받아 위상을 반전하여 발진신호(OSC)로서 출력하는 제1인버터체인(122), 및 발진신호(OSC)를 입력받아 위상을 반전하여 피드백 신호(FBS)로서 출력하는 제2인버터체인(124)를 구비한다.
여기서, 제1인버터체인(122)은, 적어도 한 개 이상의 홀수개 인버터(INT1, INT2, INT3)를 구비한다.
마찬가지로, 제2인버터체인(124)은, 적어도 한 개 이상의 홀수개 인버터(INT4, INT5, INT6)를 구비한다.
전술한 구성을 바탕으로 종래의 기술에 따른 반도체 소자의 내부전압 발생기의 동작을 설명하면 다음과 같다.
먼저, 전압검출부(100)는, 펌핑부(160)의 내부전압(VPP) 출력단에서 피드백되는 내부전압(VPP)의 전압레벨을 기준전압(VREF)의 전압레벨과 비교하여 검출신 호(PPE)를 출력한다.
예를 들면, 내부전압(VPP)의 레벨이 기준전압(VREF)의 레벨보다 낮은 상태일 때, 내부전압(VPP)을 예정된 비율로 분배한 분배전압(DIV_VPP)에 응답하여 저항값이 가변하는 제1NMOS트랜지스터(N1)에서 드레인-소스 사이에 흐르는 전류의 크기는, 기준전압(VREF)에 응답하여 저항값이 가변하는 제2NMOS트랜지스터(N2)에서 드레인-소스 사이에 흐르는 전류의 크기보다 작은 값을 가진다.
따라서, 입력노드(ZN)에 인가되는 전압의 레벨이 출력노드(OUTN)에 인가되는 전압의 레벨보다 크다. 이렇게, 출력노드(OUTN)에 인가된 전압의 레벨이 낮아져서 구동부(1044)의 논리문턱전압레벨보다 작아지게 되면 로직'하이'(High)로 활성화된 검출신호(PPE)가 생성된다.
또한, 내부전압(VPP)의 레벨이 기준전압(VREF)의 레벨보다 높은 상태일 때 내부전압(VPP)을 예정된 비율로 분배한 분배전압(DIV_VPP)에 응답하여 저항값이 가변하는 제1NMOS트랜지스터(N1)에서 드레인-소스 사이에 흐르는 전류의 크기는, 기준전압(VREF)에 응답하여 저항값이 가변하는 제2NMOS트랜지스터(N2)에서 드레인-소스 사이에 흐르는 전류의 크기보다 큰 값을 가진다.
따라서, 입력노드(ZN)에 인가되는 전압의 레벨이 출력노드(OUTN)에 인가되는 전압의 레벨보다 작다. 이렇게, 출력노드(OUTN)에 인가된 전압의 레벨이 높아져서 구동부(1044)의 논리문턱전압레벨보다 높아지게 되면 로직'로우'(Low)로 비활성화된 검출신호(PPE)가 생성된다.
이때, 검출신호(PPE)의 활성화구간은 내부전압(VPP)과 기준전압(VREF)의 레 벨 차이에 대응하여 달라진다.
즉, 내부전압(VPP)과 기준전압(VREF)의 레벨 차이가 상대적으로 크면 상대적으로 긴 활성화구간을 갖는 검출신호(PPE)가 생성되고, 내부전압(VPP)과 기준전압(VREF)의 레벨 차이가 상대적으로 작으면 상대적으로 짧은 활성화 구간을 갖는 검출신호(PPE)가 생성된다.
여기서, 전압검출부(100)는 내부전압(VPP)을 예정된 비율로 분배하여 기준전압(VREF)과 그 전압레벨을 비교하는 방법을 사용하였는데, 이는 내부전압(VPP)과 기준전압(VREF)의 레벨을 비교하기 위한 다수의 방법 중 하나의 방법일 뿐이다.
또한, 기준전압(VREF)은, PVT(PROCESS, VOLTAGE, TEMPERATURE)의 변동과 상관없이 내부전압(VPP)의 타겟 레벨을 유지하는 전압으로써 밴드 갭 회로에서 생성된다.
그리고, 발진부(120)는, 전압검출부(100)으로부터 입력받은 검출신호(PPE)의 논리레벨에 응답하여 예정된 주파수로 발진하는 발진신호(OSC)를 생성한다.
예를 들면, 검출신호(PPE)가 로직'하이'(Low)로 활성화되어 입력되면 출력되는 발진신호(OSC)가 예정된 주파수로 발진하고, 검출신호(PPE)가 로직'로우'(Low)로 비활성화되어 입력되면 출력되는 발진신호(OSC)가 발진하지 않고 로직'로우'(Low)의 비활성화 상태를 유지한다.
즉, 내부전압(VPP)의 레벨이 기준전압(VREF)의 레벨보다 낮은 상태일 때 출력되는 발진신호(OSC)가 예정된 주파수로 발진하고, 내부전압(VPP)의 레벨이 기준전압(VREF)의 레벨보다 높은 상태일 때 출력되는 발진신호(OSC)가 발진하지 않고 로직'로우'(Low)의 비활성화 상태를 유지한다.
또한, 펌핑부(160)는, 입력받은 발진신호(OSC)가 예정된 주파수로 발진하는 경우 전하 펌핑 동작을 수행하여 내부전압(VPP)을 생성하고, 발진하지 않고 비활성화되어 있는 경우 전하 펌핑 동작을 수행하지 않음으로써 내부전압(VPP)을 생성하지 않는다.
즉, 펌핑부(160)는, 내부전압(VPP)의 레벨이 기준전압(VREF)의 레벨보다 낮은 상태일 때 전하 펌핑 동작을 수행하여 내부전압(VPP)을 생성하고, 내부전압(VPP)의 레벨이 기준전압(VREF)의 레벨보다 높은 상태일 때 전하 펌핑 동작을 수행하지 않음으로써 내부전압(VPP)을 생성하지 않는다.
전술한 종래기술에 따른 반도체 소자의 내부전압 발생기의 동작을 종합해 보면, 내부전압(VPP)의 레벨이 기준전압(VREF)의 레벨보다 낮아질 때, 전하 펌핑 동작을 수행함으로써 내부전압(VPP)의 레벨을 상승시키고, 내부전압(VPP)의 레벨이 기준전압(VREF)의 레벨보다 높아지면 전하 펌핑 동작을 하지 않음으로써 내부전압(VPP)의 전압레벨이 기준전압(VREF)의 레벨보다 낮아지기 - 반도체 소자의 예정된 동작에서 내부전압(VPP)을 사용하거나 또는 자연적인 방전으로 인해 낮아짐 - 를 기다린다는 것을 알 수 있다.
그런데, 전술한 종래기술에 따른 반도체 소자의 내부전압 발생기에서 내부전압(VPP)의 레벨을 검출하기 위해 전압검출부(100)를 사용하여 내부전압(VPP)단의 전압레벨을 검출하는 방법을 사용하였다.
하지만, 전압검출부(100)가 내부전압(VPP)의 레벨을 검출하여 검출신호(PPE) 로서 출력하기 위해서는 내부전압(VPP)을 예정된 비율로 분배하여 분배전압(DIV_VPP)로서 출력하는 단계와 분배전압(DIV_VPP)과 기준전압(VREF)의 전압레벨을 비교하는 단계 및 비교결과에 대응하여 검출신호(PPE)의 논리레벨을 결정하는 단계를 거쳐야하므로 상대적으로 많은 시간이 소요된다.
이렇게, 내부전압(VPP)단의 전압레벨이 변동하는 것에 대응하여 전압검출부(100)가 검출신호(VPP)의 논리레벨을 결정하기까지 걸리는 시간이 길어지게 되면, 다음과 같은 문제점이 발생할 수 있다.
도 3은 도 1에 도시된 종래의 기술에 따른 반도체 소자의 내부전압 발생기가 동작하여 생성된 내부전압의 레벨변화를 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 도 1에 도시된 종래의 기술에 따른 반도체 소자의 내부전압 발생기가 동작하여 생성된 내부전압의 레벨변화폭이 상대적으로 큰 것을 알 수 있다.
구체적으로, 초기상태에서 전압검출부(100)가 내부전압(VPP)의 레벨이 내부전압(VPP) 타겟 레벨보다 낮다는 것을 검출하였을 때, 검출신호(PPE)가 로직'하이'(High)로 활성화되어 펌핑부(160)에서 전하 펌핑 동작을 통해 내부전압(VPP)의 레벨을 상승시킨다(①).
전압레벨이 상승하던 내부전압(VPP)이 내부전압(VPP) 타겟 레벨보다 커지게 되면, 전압검출부(100)가 이를 검출하여 검출신호(PPE)를 로직'로우'(Low)로 비활성화시킴으로써 펌핑부(160)의 전하 펌핑 동작을 중지시켜야 한다.
하지만, 종래기술에 따른 반도체 소자의 내부전압 발생기에서는 전술한 바와 같이 전압검출부(100)에서 검출신호(VPP)의 논리레벨을 결정하기까지 걸리는 시간이 상대적으로 긴 상태이므로 내부전압(VPP)의 전압레벨이 내부전압(VPP) 타겟 레벨보다 커지는 순간 바로 검출신호(PPE)를 로직'로우'(Low)로 비활성화시키지 못하게 되고, 그로 인해 펌핑부(160)의 전하 펌핑 동작이 바로 멈추지 않게 되어 상대적으로 내부전압(VPP)의 전압레벨이 더 많이 상승하게 된다(②).
따라서, 내부전압(VPP)의 전압레벨이 과도하게 상승하게 되고, 이는 반도체 소자의 동작속도를 변화를 주므로 반도체 소자의 불안정한 동작을 유도하는 문제점이 있다.
또한, 내부전압(VPP)의 전압레벨 변동폭이 상대적으로 커지므로 이러한 내부전압(VPP)을 사용하는 반도체 소자가 예측 불가능한 동작을 할 가능성이 높아지는 문제점이 있다. 즉, 반도체 소자가 동작하는데 있어 그 동작을 신뢰할 수 없는 문제점이 있다.
전술한 반도체 소자의 내부전압 발생기에서 전압검출부(100)의 처리 속도를 증가시키는 방법으로서 전압검출부(100)를 구동하기 위한 구동전류를 늘려주는 방법이 있을 수 있는데, 이는 전압검출부(100)가 동작하지 않는 대기 동작의 경우에도 많은 구동전류를 소모하게 되므로 점점더 작은 구동전류를 사용해야하는 최근의 반도체 소자에 적합하지 않은 방법이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로 서, 상대적으로 작은 구동전류를 소모하며, 상대적으로 작은 전압레벨 변동폭을 갖는 안정적인 내부전압을 발생하는 반도체 소자의 내부전압 발생기를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력신호에 응답하여, 예정된 제1 주기로 발진하고 설정된 후기구간에서 상기 제1 주기보다 큰 제2 주기로 발진하는 발진신호를 생성하기 위한 발진부와, 상기 발진신호를 입력신호로 하여 예정된 동작을 수행하는 집적회로부를 구비하는 반도체 소자를 제공한다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 내부전압단의 전압 레벨을 검출하여 검출신호를 출력하기 위한 전압레벨 검출수단;상기 검출신호에 응답하여, 예정된 제1 주기로 발진하고 설정된 후기구간에서 상기 제1 주기보다 큰 제2 주기로 발진하는 발진신호를 생성하기 위한 발진신호 생성수단; 및 상기 발진신호에 응답하여 전하 펌핑 동작을 수행하여 상기 내부전압단으로 내부전압을 출력하기 위한 펌핑수단을 구비하는 반도체 소자의 내부전압 발생기를 제공한다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 내부전압단의 레벨을 검출하여 검출신호를 출력하는 단계; 상기 검출신호에 응답하여 예정된 제1 주기로 발진하고 설정된 후기구간에서 상기 제1 주기보다 큰 제 2 주기로 발진하는 발진신호를 생성하는 단계; 및 상기 발진신호에 응답하여 전하 펌핑 동작을 수행함으로써 상기 내부전압단으로 내부전압을 출력하는 단계를 포함하는 반도체 소자의 내부전압 발생방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하고자 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기를 도시한 블록다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기는, 내부전압(VPP)단의 전압 레벨을 검출하여 검출신호(PPE)를 출력하기 위한 전압레벨 검출부(400)과, 검출신호(PPE)에 응답하여, 예정된 제1 주기로 발진하고 설정된 후기구간에서 제1 주기보다 큰 제2 주기로 발진하는 발진신호(OSCD)를 생성하기 위한 발진신호 생성부(420), 및 발진신호(OSCD)에 응답하여 전하 펌핑(Charge PumpINg) 동작을 수행하여 내부전압(VPP)단으로 내부전압(VPP)을 출력하기 위한 펌핑부(460)를 구비한다.
여기서, 발진신호 생성부(420)는, 발진제어신호(RSTB)에 응답하여 제1 주기 로 발진하는 주기신호(OSC)를 생성하기 위한 주기신호 발진부(430), 및 검출신호(PPE)에 응답하여 발진제어신호(RSTB)의 논리레벨을 제어하고, 그로 인해 생성된 주기신호(OSC)를 입력받아 발진신호(OSCD)로서 출력하되, 검출신호(PPE) 및 옵션에 따라 발진신호(OSCD)의 주기를 제1 주기에서 제2 주기로 변동하는 것을 제어하는 주기제어부(440)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기의 동작을 설명하면 다음과 같다.
먼저, 전압검출부(400)는, 내부전압(VPP)과 기준전압(VREF)의 전압레벨을 비교하고, 비교결과에 대응하여 검출신호(PPE)의 논리레벨을 결정한다.
즉, 내부전압(VPP)의 전압레벨이 기준전압(VREF)의 전압레벨보다 낮은 상태이면, 검출신호(PPE)를 활성화시켜 출력한다. 또한, 내부전압(VPP)의 전압레벨이 기준전압(VREF)의 전압레벨보다 높은 상태이면, 검출신호(PPE)를 비활성화시켜 출력한다.
이러한, 전압검출부(400)의 동작에 대한 자세한 설명은 종래기술에서 이미 설명하였으므로 여기에서는 더 이상 설명하지 않도록 하겠다.
그리고, 발진신호 생성부(420)는, 전압검출부(400)에서 출력된 검출신호(PPE)에 응답하여 발진동작이 제어되는 발진신호(OSCD)를 생성하되, 발진신호(OSCD)는 초기구간에서 예정된 제1 주기로 발진하다가 후기구간에서 제1 주기보다 큰 제2 주기로 발진한다.
여기서, 초기구간의 진입시점은, 전압검출부(400)에서 생성된 검출신호(PPE) 가 활성화되어 입력됨으로써 발진신호(OSCD)가 발진을 시작하는 시점을 의미한다. 즉, 비활성화되어있던 발진신호(OSCD)가 발진동작을 시작하는 시점을 의미한다.
따라서, 발진신호(OSCD)가 초기구간에서 예정된 제1 주기로 발진한다는 것은, 비활성화되어 있던 발진신호(OSCD)가 발진동작을 시작할 때 예정된 제1 주기로 발진한다는 것을 의미한다.
또한, 후기구간의 진입시점은, 설계자에 의해 선택될 수 있는 시점으로써 이미 예정된 제1 주기로 발진동작을 수행 중인 발진신호(OSCD)를 제1 주기보다 큰 제2 주기로 발진함으로써 발진신호(OSCD)의 발진주기가 바뀌는 시점이다.
따라서, 후기구간의 진입시점과 초기구간의 종료시점은 같은 시점을 의미하고, 후기구간의 종료시점은 검출신호(PPE)가 비활성화되어 입력됨으로써 발진신호(OSCD)의 발진동작이 종료되는 시점이다.
그리고, 발진신호 생성부(420)의 구성요소 중 주기신호 발진부(430)는, 입력받은 발진제어신호(RSTB)가 로직'하이'(High)로 활성화되면, 예정된 제1 주기로 발진하는 주기신호(OSC)를 생성하고, 반대로, 입력받은 발진제어신호(RSTB)가 로직'로우'(Low)로 비활성화되면, 로직'로우'(Low)로 비활성화 상태를 유지하는 주기신호(OSC)를 생성한다.
그리고, 발진신호 생성부(420)의 구성요소 중 주기제어부(440)는, 두 가지 동작을 동시에 수행한다.
먼저, 검출신호(PPE)가 로직'하이'(High)로 활성화되어 입력되면, 발진제어신호(RSTB)를 로직'하이'(High)로 활성화하여 출력하고, 검출신호(PPE)가 로직'로 우'(Low)로 입력되면, 발진제어신호(RSTB)를 로직'로우'(Low)로 비활성화하여 출력한다.
이때, 검출신호(PPE)가 로직'하이'(High)로 활성화되어 입력됨으로써 발진제어신호(RSTB)를 로직'하이'(High)로 활성화시켜 출력하게 되면, 주기신호 발진부(430)에서 예정된 제1 주기로 발진하는 주기신호(OSC)를 생성하게 된다.
이렇게, 예정된 제1 주기로 발진하는 주기신호(OSC)와 로직'하이'(High)로 활성화된 검출신호(PPE)에 응답하여 초기구간에서 예정된 제1 주기로 발진하다가 후기구간에서 제1 주기보다 큰 제2 주기로 발진하는 발진신호(OSCD)를 출력한다.
즉, 주기제어부(440)의 첫 번째 동작은, 검출신호(PPE)에 응답하여 발진제어신호(RSTB)의 논리레벨을 결정하는 동작이다. 그리고, 주기제어부(440)의 두 번째 동작은, 검출신호(PPE) 및 주기신호(OSC)에 응답하여 발진신호(OSCD)의 발진주기를 예정된 제1 주기에서 예정된 시점에 예정된 제1 주기보다 큰 제2 주기로 변동하는 것을 제어하는 동작이다.
그리고, 펌핑부(460)는, 입력받은 발진신호(OSCD)가 발진하는 것에 응답하여 전하 펌핑 동작을 수행함으로써 내부전압(VPP)을 생성한다.
이때, 발진신호(OSCD)가 초기동작에서 예정된 제1 주기로 발진하는 경우, 상대적으로 빠른 전하 펌핑 동작을 수행하여 내부전압(VPP)의 전압레벨을 상대적으로 빠르게 상승시킨다.
또한, 발진신호(OSCD)가 후기동작에서 예정된 제1 주기보다 큰 제2 주기로 발진하는 경우, 상대적으로 느린 전하 펌핑 동작을 수행하여 내부전압(VPP)의 전압 레벨을 상대적으로 느리게 상승시킨다.
또한, 입력받은 발진신호(OSCD)가 발진하지 않고 로직'로우'(Low)로 비활성화 상태를 유지하는 경우, 전하 펌핑 동작을 수행하지 않음으로써 내부전압(VPP)을 생성하지 않는다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 주기신호 발진부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 주기신호 발진부(430)는, 발진제어신호(RSTB)와 피드백 신호(FBS)를 입력받아 출력하는 낸드게이트(NAND)와, 낸드게이트(NAND)의 출력신호를 입력받아 위상을 반전하여 주기신호(OSC)로서 출력하는 제1인버터체인(432), 및 주기신호(OSC)를 입력받아 위상을 반전하여 피드백 신호(FBS)로서 출력하는 제2인버터체인(434)을 구비한다.
여기서, 제1인버터체인(432)은, 적어도 한 개 이상의 홀수개 인버터(INT1, INT2, INT3)를 구비한다.
마찬가지로, 제2인버터체인(432)은, 적어도 한 개 이상의 홀수개 인버터(INT4, INT5, INT6)을 구비한다.
즉, 전술한 종래기술에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 발진부(120)와 같은 구성을 갖는다. 하지만, 종래기술에 따른 발진부(120)가 검출신호(PPE)에 응답하여 동작하였던 것과는 달리 본 발명의 실시예에 따른 주기신호 발진부(430)는 주기제어부(440)에서 출력되는 발진제어신호(RSTB)에 응답하여 동작 이 제어된다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 주기제어부를 상세히 도시한 블록 다이어그램이다.
도 6을 참조하면, 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 주기제어부(440)는, 발진제어신호(RSTB) 및 주기신호(OSC)에 응답하여 제1 주기보다 큰 제2 주기를 갖는 다수의 변동주기신호(OSC2, OSC4, OSC8)를 생성하되, 다수의 변동주기신호(OSC2, OSC4, OSC8)는 그 주기가 서로 다른 변동주기신호 생성부(442)와, 초기구간에서 주기신호(OSC)를 발진신호(OSCD)로서 출력하고, 후기구간에서 검출신호(PPE) 및 옵션에 따라 다수의 변동주기신호(OSC2, OSC4, OSC8) 중 어느 하나의 신호를 선택하여 발진신호(OSCD)로서 출력하며, 주기신호(OSC) 및 다수의 변동주기신호(OSC2, OSC4, OSC8)에 응답하여 후기구간의 진입시점이 결정되는 신호 선택부(444), 및 후기구간의 진입시점에서 비활성화되는 신호(CTRL_TB) 및 검출신호(PPE)에 응답하여 그 레벨이 변화하는 발진제어신호(RSTB)를 출력하기 위한 발진제어신호 출력부(448)를 구비한다.
여기서, 변동주기신호 생성부(442)는, 주기신호(OSC) 및 발진제어신호(RSTB)를 입력받아 제1 주기보다 2배 큰 제2 주기를 갖는 제1변동주기신호(OSC2)를 출력하기 위한 제1변동주기신호 출력부(442A)와, 제1변동주기신호(OSC2) 및 발진제어신호(RSTB)를 입력받아 제1 주기보다 4배 큰 제2 주기를 갖는 제2변동주기신호(OSC4)를 출력하기 위한 제2변동주기신호 출력부(442B), 및 제2변동주기신호(OSC4) 및 발진제어신호(RSTB)를 입력받아 제1 주기보다 8배 큰 제2 주기를 갖는 제3변동주기신 호(OSC8)를 출력하기 위한 제3변동주기신호 출력부(442C)를 구비한다.
그리고, 신호선택부(444)는, 출력제어신호(CTRL_TB, CTRL_T, CTRL_2TB, CTRL_2T, CTRL_4TB, CTRL_4T, CTRL_8TB, CTRL_8T)에 응답하여 주기신호(OSC) 및 다수의 변동주기신호(OSC2, OSC4, OSC8) 중 어느 하나의 신호를 선택하여 발진신호(OSCD)로서 출력하는 다중화부(446), 및 검출신호(PPE)와 옵션과 주기신호(OSC) 및 다수의 변동주기신호(OSC2, OSC4)에 응답하여 출력제어신호(CTRL_TB, CTRL_T, CTRL_2TB, CTRL_2T, CTRL_4TB, CTRL_4T, CTRL_8TB, CTRL_8T)를 생성하기 위한 출력제어신호 생성부(445)를 구비한다.
또한, 신호선택부(444)의 구성요소 중 다중화부(446)는, 출력제어신호(CTRL_TB, CTRL_T, CTRL_2TB, CTRL_2T, CTRL_4TB, CTRL_4T, CTRL_8TB, CTRL_8T)에 응답하여 각각 입력받은 주기신호(OSC) 및 다수의 변동주기신호(OSC2, OSC4, OSC8)를 발진신호(OSCD)로서 출력하는 것을 제어하는 다수의 패스게이트(TG1, TG2, TG3, TG4)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 주기제어부(440)의 동작을 설명하면 다음과 같다.
먼저, 변동주기신호 생성부(442)는, 발진제어신호(RSTB)가 로직'하이'(High)로 활성화되어 있을 때, 예정된 제1 주기로 발진하는 주기신호(OSC)에 응답하여 예정된 제1 주기보다 큰 제2 주기를 갖는 다수의 변동주기신호(OSC2, OSC4, OSC8)를 생성한다.
이때, 변동주기신호 생성부(442)는, 다수의 변동주기신호(OSC2, OSC4, OSC8) 를 생성하기 위해서 다수의 변동주기신호 출력부(442A, 442B, 442C)를 구비한다.
즉, 다수의 변동주기신호(OSC2, OSC4, OSC8) 중 예정된 제1 주기로 발진하는 주기신호(OSC)보다 2배 큰 제2 주기로 발진하는 변동주기신호의 제1신호(OSC2)를 생성하기 위한 제1변동주기신호 출력부(442A)와, 다수의 변동주기신호(OSC2, OSC4, OSC8) 중 예정된 제1 주기로 발진하는 주기신호(OSC)보다 4배 큰 제2 주기로 발진하는 변동주기신호의 제2신호(OSC4)를 생성하기 위한 제2변동주기신호 출력부(442B), 및 다수의 변동주기신호(OSC2, OSC4, OSC8) 중 예정된 제1 주기로 발진하는 주기신호(OSC)보다 8배 큰 제2 주기로 발진하는 변동주기신호의 제3신호(OSC8)를 생성하기 위한 제3변동주기신호 출력부(442C)를 구비한다.
여기서, 변동주기신호 생성부(442)가 제1 내지 제3변동주기신호 출력부(442A, 442B, 442C)를 구비하는 것으로 설명하였는데, 변동주기신호 생성부(442)가 구비하는 변동주기신호 출력부의 개수는 설계자에 의해 변경이 가능하다. 즉, 제1 내지 제3변동주기신호 출력부(442A, 442B, 442C)보다 더 많은 변동주기신호 출력부를 구비할 수도 있고, 더 적은 변동주기신호 출력부를 구비할 수도 있다.
또한, 각각의 변동주기신호 출력부(442A, 442B, 442C)가 생성하는 변동주기신호(OSC2, OSC4, OSC8)의 주기도 설계자에 의해 변경이 가능하다. 즉, 변동주기신호의 제1신호(OSC2)가 꼭 예정된 제1 주기로 발진하는 주기신호(OSC)보다 2배 큰 제2 주기로 발진하는 것이 아니라 설계자에 의해 더 큰 주기로 발진할 수도 있고, 더 작은 주기로 발진할 수도 있다.
그리고, 발진 제어신호 출력부(448)는, 검출신호(PPE)가 로직'하이'(High)로 활성화될 때, 로직'하이'(High)로 활성화되며, 후기구간의 진입시점에서 비활성화되는 신호(CTRL_TB)에 응답하여 일정시간동안 로직'로우'(Low)로 비활성화 상태를 유지하는 발진제어신호(RSTB)를 출력한다.
여기서, 후기구간의 진입시점에서 비활성화되는 신호(CTRL_TB)는, 전술한 바와 같이 예정된 제1 주기로 발진하던 발진신호(OSCD)가 예정된 제1 주기보다 큰 제2 주기로 발진을 시작하는 시점에서 활성화되는 신호로서, 신호 선택부(444)로부터 입력받는 신호이다.
또한, 후기구간의 진입시점에서 발진제어신호(RSTB)를 일정시간동안 로직'로우'(Low)로 비활성화시키는 이유는, 후기구간의 진입시점에서 변동주기신호 생성부(442)를 초기화시키기 위한 것이다.
그리고, 신호 선택부(444)는, 검출신호(PPE)가 로직'하이'(High)로 활성화될 때, 변동주기신호 생성부(442)에서 생성된 다수의 변동주기신호(OSC2, OSC4, OSC8)와 주기신호(OSC) 중 어느 하나의 신호를 선택하여 발진신호(OSCD)로서 출력한다.
이때, 발진신호(OSCD)는, 초기구간에서 주기신호(OSC)와 같은 예정된 제1 주기로 발진하고, 후기구간에서 다수의 변동주기신호(OSC2, OSC4, OSC8) 중 어느 하나의 변동주기신호와 같은 예정된 제1 주기보다 큰 제2 주기로 발진한다.
따라서, 신호 선택부(444)는, 옵션과 주기신호(OSC) 및 다수의 변동주기신호(OSC2, OSC4)에 응답하여 후기구간의 시작시점을 결정하는 동작과, 후기구간에서 다수의 변동주기신호(OSC2, OSC4, OSC8) 중 어떠한 변동주기신호를 발진신호(OSCD)로서 출력할지를 결정하는 동작을 수행한다.
그리고, 신호 선택부(444)의 구성요소 중 다중화부(446)는, 출력제어신호의 제1신호 및 제1반전신호(CTRL_TB, CTRL_T)에 응답하여 주기신호(OSC)가 발진신호(OSCD)로서 출력되는 것을 제어하고, 출력제어신호의 제2신호 및 제2반전신호(CTRL_2TB, CTRL_2T)에 응답하여 변동주기신호의 제1신호(OSC2)가 발진신호(OSCD)로서 출력되는 것을 제어하고, 출력제어신호의 제3신호 및 제3반전신호(CTRL_4TB, CTRL_4T)에 응답하여 변동주기신호의 제2신호(OSC4)가 발진신호(OSCD)로서 출력되는 것을 제어하며, 출력제어신호의 제3신호 및 제3반전신호(CTRL_8TB, CTRL_8T)에 응답하여 변동주기신호의 제3신호(OSC8)가 발진신호(OSCD)로서 출력되는 것을 제어한다.
그리고, 신호 선택부(444)의 구성요소 중 출력제어신호 생성부(445)는, 다중화부(446)의 동작을 제어하기 위한 출력제어신호(CTRL_TB, CTRL_T, CTRL_2TB, CTRL_2T, CTRL_4TB, CTRL_4T, CTRL_8TB, CTRL_8T)를 생성한다.
이때, 출력제어신호의 제1신호 및 제1반전신호(CTRL_T, CTRL_TB)는, 검출신호(PPE)가 로직'하이'(High)로 활성화되어 입력되는 시점에서 시작되는 초기구간에서 출력제어신호의 제1신호(CTRL_T)는 로직'하이'(High)로 활성화되고, 출력제어신호의 제1반전신호(CTRL_TB)는 로직'로우'(Low)로 활성화됨으로써 다중화부(446)에서 주기신호(OSC)를 발진신호(OSCD)로서 출력하도록 제어한다.
또한, 검출신호(PPE)가 로직'하이'(High)로 활성화 상태를 유지하고, 주기신호(OSC)와 다수의 변동주기신호(OSC2, OSC4) 및 옵션에 응답하여 후기구간이 시작되는 시점에서 옵션에 응답하여 출력제어신호의 제2신호 및 제2반전신호(CTRL_2T, CTRL_2TB)가 활성화되도록 선택된 경우, 출력제어신호의 제2신호(CTRL_2T)는 로직'하이'(High)로 활성화되고, 출력제어신호의 제2반전신호(CTRL_2TB)는 로직'로우'(Low)로 활성화됨으로써 다중화부(446)에서 제1변동주기신호(OSC2)를 발진신호(OSCD)로서 출력하도록 제어한다.
마찬가지로, 후기구간이 시작되는 시점에서 옵션에 응답하여 출력제어신호의 제3신호 및 제3반전신호(CTRL_4T, CTRL_4TB)가 활성화되도록 선택된 경우, 출력제어신호의 제3신호(CTRL_4T)는 로직'하이'(High)로 활성화되고, 출력제어신호의 제3반전신호(CTRL_4TB)는 로직'로우'(Low)로 활성화됨으로써 다중화부(446)에서 제2변동주기신호(OSC4)를 발진신호(OSCD)로서 출력하도록 제어한다.
또한, 후기구간이 시작되는 시점에서 옵션에 응답하여 출력제어신호의 제4신호 및 제4반전신호(CTRL_8T, CTRL_8TB)가 활성화되도록 선택된 경우, 출력제어신호의 제4신호(CTRL_8T)는 로직'하이'(High)로 활성화되고, 출력제어신호의 제4반전신호(CTRL_8TB)는 로직'로우'(Low)로 활성화됨으로써 다중화부(446)에서 제3변동주기신호(OSC8)를 발진신호(OSCD)로서 출력하도록 제어한다.
그리고, 초기구간에서 출력제어신호의 제1신호(CTRL_T)는 로직'하이'(High)로 활성화되고, 출력제어신호의 제1반전신호(CTRL_TB)는 로직'로우'(Low)로 활성화되므로, 출력제어신호의 제1신호(CTRL_T)가 로직'로우'(Low) 비활성화되고, 출력제어신호의 제1반전신호(CTRL_TB)가 로직'하이'(High)로 비활성화되는 시점이 후기구간에 진입하는 시점이다.
따라서, 발진제어신호 출력부(448)는, 출력제어신호의 제1신호(CTRL_T) 또는 출력제어신호의 제1반전신호(CTRL_TB)가 비활성화되는 것을 사용하여 후기구간 진입시점을 알 수 있다.
도 7은 도 6에 도시된 본 발명의 실시예에 따른 주기제어부의 구성요소 중 발진 제어신호 출력부를 상세히 도시한 회로도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 주기제어부(440)의 구성요소 중 발진 제어신호 출력부(448)는, 후기구간의 진입시점에서 비활성화되는 신호(CTRL_TB)를 일정시간 지연하여 출력하는 딜레이와, 딜레이의 출력신호를 입력받아 출력하는 제1인버터(INV1)와, 후기구간의 진입시점에서 비활성화되는 신호(CTRL_TB)와 제1인버터(INV1)의 출력신호를 입력받아 출력하는 제1낸드게이트(NAND1)와, 제1낸드게이트(NAND1)의 출력신호와 검출신호(PPE)를 입력받아 출력하는 제2낸드게이트(NAND2), 및 제2낸드게이트(NAND2)의 출력신호를 입력받아 발진제어신호(RSTB)로서 출력하는 제2인버터(INV2)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 주기제어부(440)의 구성요소 중 발진 제어신호 출력부(448)의 동작을 설명하면 다음과 같다.
먼저, 검출신호(PPE)가 로직'로우'(Low)로 비활성화되어 입력되면, 제2낸드게이트(NAND2)의 출력신호는 제1낸드게이트(NAND1)에서 출력되는 신호의 논리레벨과 상관없이 로직'하이'(High)가 된다. 따라서, 발진제어신호(RSTB)는 로직'로우'(Low)가 되어 비활성화된다.
하지만, 검출신호(PPE)가 로직'하이'(High)로 활성화되어 입력되면, 제2낸드게이트(NAND2)의 출력신호는 제1낸드게이트(NAND1)에서 출력되는 신호의 논리레벨 에 응답하여 그 논리레벨이 결정된다.
따라서, 제1낸드게이트(NAND1)에서 출력되는 신호의 논리레벨을 살펴보면, 먼저, 검출신호(PPE)가 로직'하이'(High)로 활성화되는 시점에서 시작되는 초기구간에서 후기구간의 진입시점에서 비활성화되는 신호(CTRL_TB)는 로직'로우'(Low)로 활성화되어 입력된다.
즉, 초기구간 동작시 제1낸드게이트(NAND1)에서 출력되는 신호는 로직'하이'(High)가 되고, 제2낸드게이트(NAND2)에서 출력되는 신호는 로직'로우'(Low)가 된다. 따라서, 발진제어신호(RSTB)는 로직'하이'(High)가 되어 활성화된다.
그 후, 후기구간에 진입하는 순간, 후기구간의 진입시점에서 비활성화되는 신호(CTRL_TB)는 로직'하이'(High)로 활성화되고, 제1낸드게이트(NAND1)에서 출력되는 신호는 로직'로우'(Low)가 되어 딜레이에 정의되어 있는 일정시간만큼 진행된 후에 다시 로직'하이'(High)가 된다. 따라서, 제2낸드게이트(NAND2)에서 출력되는 신호는 딜레이에 정의되어 있는 일정시간만큼 로직'하이'(High)가 되었다가 다시 로직'로우'(Low)가 되며, 마찬가지로, 발진제어신호(RSTB)는 딜레이에 정의되어 있는 일정시간만큼 로직'로우'(Low)로 비활성화되었다가 다시 로직'하이'(High)로 활성화된다.
도 8은 도 6에 도시된 본 발명의 실시예에 따른 주기제어부의 구성요소 중 변동 주기신호 생성부를 상세히 도시한 회로도이다.
도 8을 참조하면, 도 6에 도시된 본 발명의 실시예에 따른 주기제어부(440)의 구성요소 중 변동 주기신호 생성부(442)는, 전술한 바와 같이 제1 주기보다 2배 큰 제2 주기를 갖는 제1변동주기신호(OSC2)를 출력하기 위한 제1변동주기신호 출력부(442A)와, 제1 주기보다 4배 큰 제2 주기를 갖는 제2변동주기신호(OSC4)를 출력하기 위한 제2변동주기신호 출력부(442B), 및 제1 주기보다 8배 큰 제2 주기를 갖는 제3변동주기신호(OSC8)를 출력하기 위한 제3변동주기신호 출력부(442C)로 이루어져 있는데, 제1 내지 제3변동주기신호 출력부(442A, 442B, 442C)는 서로 유사한 구성을 갖는다.
즉, 제1변동주기신호 출력부(442A)는 입력단으로 주기신호(OSC)를 입력받아 출력단으로 제1변동주기신호(OSC2)를 출력하고, 제2변동주기신호 출력부(442B)는 입력단으로 제1변동주기신호(OSC2)를 입력받아 출력단으로 제2변동주기신호(OSC4)를 출력하며, 제3변동주기신호 출력부(442C)는 입력단으로 제2변동주기신호(OSC4)를 입력받아 출력단으로 제3변동주기신호(OSC8)를 출력한다는 점이 다를 뿐 내부에서 신호를 처리하는 회로의 구성은 동일하다.
따라서, 제1 내지 제3변동주기신호 출력부(442A, 442B, 442C)에서 입/출력 신호를 구분하지 않고, 입력단과 출력단으로 입/출력 신호를 대신하여 공통으로 적용되는 구성을 설명하면 제1 내지 제3변동주기신호 출력부(442A, 442B, 442C) 각각은 다음과 같은 구성을 갖는다.
입력단에 인가된 신호(IN)를 입력받아 출력하는 제1인버터(INV1)와, 출력단에 인가된 신호(OUT)를 입력받아 출력하는 제2인버터(INV2)와, 입력단에 인가된 신호(IN)와 제1인버터(INV1)의 출력신호(/IN)에 응답하여 제2인버터(INV2)의 출력신호를 A노드에 인가하는 것을 제어하는 제1패스게이트(T1)와, 발진제어신호(RSTB)와 A노드에 인가된 신호를 입력받아 B노드에 인가하는 낸드게이트(NAND)와, B노드에 인가된 신호를 입력받아 출력하는 제3인버터(INV3)와, 입력단에 인가된 신호(IN)와 제1인버터의 출력신호(/IN)에 응답하여 제3인버터(INV3)의 출력신호가 A노드에 인가되는 것을 제어하는 제2패스게이트(T2)와, 입력단에 인가된 신호(IN)와 제1인버터(INV1)의 출력신호(/IN)에 응답하여 B노드에 인가된 신호를 C노드에 인가하는 것을 제어하는 제3패스게이트(T3)와, C노드에 인가된 신호를 입력받아 출력단으로 출력하는 제4인버터(INV4)와, 출력단에 인가된 신호(OUT)를 입력받아 출력하는 제5인버터(INV5), 및 입력단에 인가된 신호(IN)와 제1인버터(INV1)의 출력신호(/IN)에 응답하여 제5인버터(INV5)의 출력신호를 C노드에 인가하는 것을 제어하는 제4패스게이트(T4)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 주기제어부(440)의 구성요소 중 변동 주기신호 생성부(442)에 속하는 제1 내지 제3변동주기신호 출력부(442A, 442B, 442C)에 공통으로 해당되는 동작을 설명하면 다음과 같다.
먼저, 발진제어신호(RSTB)가 로직'로우'(Low)로 입력되어 제1 내지 제3변동주기신호 출력부(442A, 442B, 442C)가 초기화된 상태를 살펴보면, 발진제어신호(RSTB)가 로직'로우'(Low)이므로 B노드에는 로직'하이' 낸드게이트(NAND)의 출력신호가 인가된다. 또한, 입력단에 인가되는 신호(IN) - 전술한 봐와 같이 제1변동주기신호 출력부(442A)는 주기신호(OSC)이고, 제2변동주기신호 출력부(442B)는 제1변동주기신호(OSC2)이며, 제3변동주기신호 출력부(442C)는 제2변동주기신호(OSC4) 임 - 역시 발진하지 않는 상태이므로 로직'로우'(Low)라고 하면, 제3패스게이 트(T3)가 연결(close)되어 B노드에 인가된 신호를 C노드에 인가하여 출력단에 인가되는 신호(OUT) - 전술한 봐와 같이 제1변동주기신호 출력부(442A)는 제1변동주기신호(OSC2)이고, 제2변동주기신호 출력부(442B)는 제2변동주기신호(OSC4)이며, 제3변동주기신호 출력부(442C)는 제3변동주기신호(OSC8) 임 - 가 로직'로우'(Low)가 되도록 한다. 동시에, 제1 및 제4패스게이트(T1, T4)는 연결되지 않고(open), 제2패스게이트(T2)가 연결(close)되어 A노드와 B노드 사이에 낸드게이트(NAND)와 제3인버터(INV3)는 B노드에 인가된 신호가 플로팅되는 것을 방지하기 위한 래치(latch)로서 동작하게 된다.
그리고, 발진제어신호(RSTB)가 로직'하이'(High)되어 입력단에 인가되는 신호(IN)가 발진하기 시작할 때, 입력단에 인가되는 신호가 로직'로우'(Low)에서 로직'하이'(High)로 천이되면, 제2 및 제3패스게이트(T2, T3)는 연결되지 않고(open) , 제1 및 제4패스게이트(T1, T4)는 연결되어(close) 출력단에 인가되어 있는 신호(OUT)의 반전신호가 A노드에 인가된다. 따라서, A노드는 로직'하이'(High)가 되고, B노드는 낸드게이트(NAND)의 출력신호가 인가되어 로직'로우'(Low)가 되며, 출력단에 인가된 신호(OUT)의 논리레벨은 변화가 없다. 또한, C노드와 출력단 사이에 제4인버터(INV4)와 제5인버터(INT5)는 출력단에 인가된 신호(OUT)가 플로팅되는 것을 방지하기 위한 래치로서 동작하게 된다.
그리고, 발진제어신호(RSTB)가 계속 로직'하이'(High) 상태를 유지하고, 입력단에 인가되는 신호(IN)가 계속 발진하여 로직'로우'(Low)에서 로직'하이'(High)로 다시 천이되면, 제1 및 제4패스게이트(T1, T4)는 연결되지 않고(open), 제2 및 제3패스게이트(T2, T3)는 연결되어(close) B노드에 인가되어 있던 신호가 C노드를 거쳐 출력단으로 인가된다. 따라서, 출력단에 인가된 신호(OUT)가 로직'하이'(High)로 천이된다.
그리고, 발진제어신호(RSTB)가 로직'하이'(High)를 유지한 상태에서, 입력단에 인가되는 신호(IN)가 발진하는 동작을 반복하게 되면, 전술한 것과 같은 원리에 의해 입력단에 인가되는 신호(IN)의 폴링 에지(falling edge)에서 출력단에 인가되는 신호(OUT)의 천이가 발생하게 되고, 출력단에 인가되는 신호(OUT)는 입력단에 인가되는 신호(IN)보다 2배 큰 주기로 발진하게 된다.
즉, 제1변동주기신호 출력부(442A)는 입력단으로 입력받은 주기신호(OSC)보다 2배 큰 주기를 갖는 제1변동주기신호(OSC2)를 출력단으로 출력하고, 제2변동주기신호 출력부(442B)는 입력단으로 입력받은 제1변동주기신호(OSC2)보다 2배 큰 주기를 갖는 제2변동주기신호(OSC4)를 출력단으로 출력하며, 제3변동주기신호 출력부(442C)는 입력단으로 입력받은 제2변동주기신호(OSC4)보다 2배 큰 주기를 갖는 제3변동주기신호(OSC8)를 출력단으로 출력한다.
도 9는 도 6에 도시된 본 발명의 실시예에 따른 주기제어부의 구성요소 중 출력 제어신호 생성부를 상세히 도시한 블록 다이어그램이다.
도 9를 참조하면, 도 6에 도시된 본 발명의 실시예에 따른 주기제어부(440)의 구성요소 중 출력 제어신호 생성부(445)는, 옵션에 응답하여 시점선택신호(PUMPING_1, PUMPING_2, PUMPING_4) 및 주기선택신호(PERIOD_2T, PERIOD_4T, PERIOD_8T)를 생성하기 위한 선택신호 생성부(4456)과, 검출신호(PPE) 및 주기선택 신호(PERIOD_2T, PERIOD_4T, PERIOD_8T)에 응답하여 출력제어신호(CTRL_T, CTRL_TB, CTRL_2T, CTRL_2TB, CTRL_4T, CTRL_4TB, CTRL_8T, CTRL_8TB)의 논리레벨을 변동하는 출력제어신호 논리결정부(4452), 및 시점선택신호(PUMPING_1, PUMPING_2, PUMPING_4)와 주기신호(OSC) 및 다수의 변동주기신호(OSC2, OSC4)에 응답하여 후기구간의 진입시점을 결정하는 시점결정부(4454)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 주기제어부(440)의 구성요소 중 출력 제어신호 생성부(4452)의 동작을 설명하면 다음과 같다.
먼저, 선택신호 생성부(4456)는, 옵션에 응답하여 시점선택신호의 제1 내지 제3신호(PUMPING_1, PUMPING_2, PUMPING_4) 중 어느 하나의 신호를 활성화하여 출력하고, 동시에, 옵션에 응답하여 주기선택신호의 제1 내지 제3신호(PERIOD_2T, PERIOD_4T, PERIOD_8T) 중 어느 하나의 신호를 활성화하여 출력한다.
그리고, 시점결정부(4454)는, 선택신호 생성부(4456)에서 입력받은 시점선택신호의 제1 내지 제3신호(PUMPING_1, PUMPING_2, PUMPING_4) 중 어느 하나의 활성화된 신호와 주기신호(OSC) 및 다수의 변동주기신호(OSC2, OSC4)에 응답하여 후기구간의 진입시점을 결정하고, 결정된 후기구간의 진입시점에서 접지전압(VSS)을 출력제어신호 논리결정부(4452)에 제공한다.
그리고, 출력제어신호 논리결정부(4452)는, 선택신호 생성부(4456)에서 입력받은 주기선택신호의 제1 내지 제3신호(PERIOD_2T, PERIOD_4T, PERIOD_8T) 중 어느 하나의 활성화된 신호에 응답하여 출력제어신호의 제1신호 및 제1반전신호(CTRL_T, CTRL_TB)와 출력제어신호의 제2신호 및 제2반전신호(CTRL_2T, CTRL_2TB)와 출력제 어신호의 제3신호 및 제3반전신호(CTRL_4T, CTRL_4TB)와 출력제어신호의 제4신호 및 제4반전신호(CTRL_8T, CTRL_8TB) 중 어느 한 쌍의 신호 및 반전신호를 선택하고, 후기구간 진입시점이 되어 시점결정부(4454)에서 접지전압(VSS)이 입력되는 순간 선택된 신호 및 반전신호를 활성화하여 출력한다.
도 10은 도 9에 도시된 본 발명의 실시예에 따른 출력 제어신호 생성부의 구성요소 중 출력제어신호 논리결정부 및 시점결정부를 상세히 도시한 회로도이다.
도 10을 참조하면, 도 9에 도시된 본 발명의 실시예에 따른 출력 제어신호 생성부(445)의 구성요소 중 출력제어신호 논리결정부(4452)는, 검출신호(PPE)에 응답하여 출력제어신호의 제1신호(CTRL_T) 및 제1반전신호(CTRL_TB)를 출력하기 위한 제1출력부(4452A)와, 출력제어신호의 제1반전신호(CTRL_TB) 및 주기선택신호의 제1신호(PERIOD_2T)에 응답하여 출력제어신호의 제2신호(CTRL_2T) 및 제2반전신호(CTRL_2TB)를 출력하기 위한 제2출력부(4452B)와, 출력제어신호의 제1반전신호(CTRL_TB) 및 주기선택신호의 제2신호(PERIOD_4T)에 응답하여 출력제어신호의 제3신호(CTRL_3T) 및 제3반전신호(CTRL_3TB)를 출력하기 위한 제3출력부(4452C), 및 출력제어신호의 제1반전신호(CTRL_TB) 및 주기선택신호의 제3신호(PERIOD_8T)에 응답하여 출력제어신호의 제4신호(CTRL_8T) 및 제4반전신호(CTRL_8TB)를 출력하기 위한 제4출력부(4452D)를 구비한다.
여기서, 제1출력부(4452A)는, 검출신호(PPE)에 응답하여 출력노드(OND)를 구동하되, 전원전압(VDD)을 사용하여 풀 업 구동하고, 풀 다운 노드(CON_DISCH)에 인가되는 전압을 사용하여 풀 다운 구동을 하는 구동부(4452E)와, 출력노드(OND)에 인가된 신호가 플로팅(floating)되는 것을 방지하기 위한 래치부(4452F), 및 래치부(4452F)의 출력신호를 출력제어신호의 제1신호(CTRL_T) 및 제1반전신호(CTRL_TB)로서 출력하기 위한 신호출력부(4452G)를 구비한다.
또한, 제1출력부(4452A)의 구성요소 중 구동부(4452E)는, 전원전압(VDD)단과 풀 다운 노드(CON_DISCH) 사이에 직렬접속된 PMOS트랜지스터(P1)와 제1NMOS트랜지스터(N1)를 구비하고, PMOS트랜지스터(P1)는 게이트로 입력받은 검출신호(PPE)에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 출력노드(OND)가 연결되는 것을 제어하며, 제1NMOS트랜지스터(N1)는 게이트로 입력받은 검출신호(PPE)에 응답하여 드레인-소스 접속된 출력노드(OND)와 풀 다운 노드(CON_DISCH)가 연결되는 것을 제어한다.
또한, 제1출력부(4452A)의 구성요소 중 신호출력부(4452G)는, 래치부(4452F)의 출력신호를 입력받아 출력제어신호의 제1신호(CTRL_T)로서 출력하는 제1인버터(INT1), 및 출력제어신호의 제1신호(CTRL_T)를 입력받아 출력제어신호의 제1반전신호(CTRL_TB)로서 출력하기 위한 제2인버터(INT2)를 구비한다.
그리고, 제2출력부(4452B)는, 출력제어신호의 제1반전신호(CTRL_TB)와 주기선택신호의 제1신호(PERIOD_2T)를 입력받아 출력제어신호의 제2반전신호(CTRL_2TB)로서 출력하기 위한 낸드게이트(NAND1), 및 출력제어신호의 제2반전신호(CTRL_2TB)를 입력받아 출력제어신호의 제2신호(CTRL_2T)로서 출력하기 위한 인버터(INT3)를 구비한다.
그리고, 제3출력부(4452C)는, 출력제어신호의 제1반전신호(CTRL_TB)와 주기 선택신호의 제2신호(PERIOD_4T)를 입력받아 출력제어신호의 제3반전신호(CTRL_4TB)로서 출력하기 위한 낸드게이트(NAND2), 및 출력제어신호의 제3반전신호(CTRL_4TB)를 입력받아 출력제어신호의 제3신호(CTRL_4T)로서 출력하기 위한 인버터(INT4)를 구비한다.
그리고, 제4출력부(4452D)는, 출력제어신호의 제1반전신호(CTRL_TB)와 주기선택신호의 제3신호(PERIOD_8T)를 입력받아 출력제어신호의 제4반전신호(CTRL_8TB)로서 출력하기 위한 낸드게이트(NAND3), 및 출력제어신호의 제4반전신호(CTRL_8TB)를 입력받아 출력제어신호의 제4신호(CTRL_8T)로서 출력하기 위한 인버터(INT5)를 구비한다.
또한, 도 9에 도시된 본 발명의 실시예에 따른 출력 제어신호 생성부(445)의 구성요소 중 시점결정부(4454)는, 시점선택신호의 제1신호(PUMPING_1) 및 주기신호(OSC)에 응답하여 풀 다운 노드(CON_DISCH)와 접지전압(VSS)단이 연결되는 것을 제어하는 제1풀 다운 제어부(4454A)와, 시점선택신호의 제2신호(PUMPING_2) 및 변동주기신호의 제1신호(OSC2)에 응답하여 풀 다운 노드(CON_DISCH)와 접지전압(VSS)단이 연결되는 것을 제어하는 제2풀 다운 제어부(4454B), 및 시점선택신호의 제3신호(PUMPING_8) 및 변동주기신호의 제2신호(OSC_4)에 응답하여 풀 다운 노드(CON_DISCH)와 접지전압(VSS)단이 연결되는 것을 제어하는 제3풀 다운 제어부(4454C)를 구비한다.
여기서, 제1풀 다운 제어부(4454A)는, 풀 다운 노드(CON_DISCH)와 접지전압(VSS)단 사이에 직렬접속된 제1NMOS트랜지스터(N2)와 제2NMOS트랜지스터(N3)를 구비하고, 제1NMOS트랜지스터(N2)는 게이트로 입력받은 시점선택신호의 제1신호(PUMPING_1)에 응답하여 드레인-소스 접속된 풀 다운 노드(CON_DISCH)와 제1NMOS트랜지스터(N2)와 제2NMOS트랜지스터(N3)의 접속노드가 연결되는 것을 제어하며, 제2NMOS트랜지스터(N3)는 게이트로 입력받은 주기신호(OSC)에 응답하여 드레인-소스 접속된 제1NMOS트랜지스터(N2)와 제2NMOS트랜지스터(N3)의 접속노드와 접지전압(VSS)단이 연결되는 것을 제어한다.
또한, 제2풀 다운 제어부(4454B)는, 풀 다운 노드(CON_DISCH)와 접지전압(VSS)단 사이에 직렬접속된 제1NMOS트랜지스터(N4)와 제2NMOS트랜지스터(N5)를 구비하고, 제1NMOS트랜지스터(N4)는 게이트로 입력받은 시점선택신호의 제2신호(PUMPING_2)에 응답하여 드레인-소스 접속된 풀 다운 노드(CON_DISCH)와 제1NMOS트랜지스터(N4)와 제2NMOS트랜지스터(N5)의 접속노드가 연결되는 것을 제어하며, 제2NMOS트랜지스터(N5)는 게이트로 입력받은 변동주기신호의 제1신호(OSC2)에 응답하여 드레인-소스 접속된 제1NMOS트랜지스터(N4)와 제2NMOS트랜지스터(N5)의 접속노드와 접지전압(VSS)단이 연결되는 것을 제어한다.
또한, 제3풀 다운 제어부(4454C)는, 풀 다운 노드(CON_DISCH)와 접지전압(VSS)단 사이에 직렬접속된 제1NMOS트랜지스터(N6)와 제2NMOS트랜지스터(N7)를 구비하고, 제1NMOS트랜지스터(N6)는 게이트로 입력받은 시점선택신호의 제3신호(PUMPING_4)에 응답하여 드레인-소스 접속된 풀 다운 노드(CON_DISCH)와 제1NMOS트랜지스터(N6)와 제2NMOS트랜지스터(N7)의 접속노드가 연결되는 것을 제어하며, 제2NMOS트랜지스터(N7)는 게이트로 입력받은 변동주기신호의 제2신호(OSC4)에 응답 하여 드레인-소스 접속된 제1NMOS트랜지스터(N6)와 제2NMOS트랜지스터(N7)의 접속노드와 접지전압(VSS)단이 연결되는 것을 제어한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 출력 제어신호 생성부(445)의 구성요소 중 출력제어신호 논리결정부(4452) 및 시점결정부(4454)의 동작을 설명하면 다음과 같다.
먼저, 시점결정부(4454)의 동작을 설명하면, 선택신호 생성부(4456)에서 생성된 시점제어신호의 제1 내지 제3신호(PUMPING_1, PUMPING_2, PUMPING_4) 중 활성화된 어느 하나의 신호에 응답하여 시점결정부(4454)의 구성요소인 제1 내지 제3풀 다운 제어부(4454A, 4454B, 4454C) 중 동작하는 어느 하나의 풀 다운 제어부가 결정된다.
즉, 시점제어신호의 제1신호(PUMPING_1)가 활성화되어 입력되면, 제1풀 다운 제어부(4454A)가 동작하여 예정된 제1 주기로 발진하는 주기신호(OSC)가 로직'로우'(Low)에서 로직'하이'(High)로 한 번 천이할 때, 풀 다운 노드(CON_DISCH)와 접지전압(VSS)단을 연결시켜준다.
마찬가지로, 시점제어신호의 제2신호(PUMPING_2)가 활성화되어 입력되면, 제2풀 다운 제어부(4454B)가 동작하여 예정된 제1 주기보다 2배 큰 제2 주기로 발진하는 제1변동주기신호(OSC2)가 로직'로우'(Low)에서 로직'하이'(High)로 한 번 천이할 때, 풀 다운 노드(CON_DISCH)와 접지전압(VSS)단을 연결시켜준다.
또한, 시점제어신호의 제3신호(PUMPING_4)가 활성화되어 입력되면, 제3풀 다운 제어부(4454C)가 동작하여 예정된 제1 주기보다 4배 큰 제2 주기로 발진하는 제 2변동주기신호(OSC4)가 로직'로우'(Low)에서 로직'하이'(High)로 한 번 천이할 때, 풀 다운 노드(CON_DISCH)와 접지전압(VSS)단을 연결시켜준다.
그리고, 출력제어신호 논리결정부(4452)의 동작을 설명하면, 검출신호(PPE)가 발진하지 않고 로직'로우'(Low)로 비활성화되어 있는 초기상태에서 제1출력부(4452A)는, 출력제어신호의 제1신호(CTRL_T)를 로직'하이'(High), 출력제어신호의 제1반전신호(CTRL_TB)를 로직'로우'(Low)로 활성화시켜 출력한다.
이때, 출력제어신호의 제1반전신호(CTRL_TB)가 로직'로우'(Low)이므로, 주기선택신호(PERIOD_2T, PERIOD_4T, PERIOD_8T)의 논리레벨과 상관없이 제2 내지 제4출력부(4452B, 4452C, 4452D)는, 출력제어신호의 제2 내지 제4신호(CTRL_2T, CTRL_4T, CTRL_8T)를 로직'로우'(Low), 출력제어신호의 제2 내지 제4반전신호(CTRL_2TB, CTRL_4TB, CTRL_8TB)를 로직'하이'(High)로 비활성화하여 출력한다.
또한, 검출신호(PPE)가 로직'하이'(High) 활성화되고, 시점결정부(4454)에서 풀 다운 노드(CON_DISCH)에 접지전압(VSS)을 공급하기 전이면, 즉, 초기구간에 진입하게 되면, 제1출력부(4452A)는, 초기상태와 동일하게 출력제어신호의 제1신호(CTRL_T)를 로직'하이'(High), 출력제어신호의 제1반전신호(CTRL_TB)를 로직'로우'(Low)로 활성화시켜 출력한다.
마찬가지로, 이때, 출력제어신호의 제1반전신호(CTRL_TB)가 로직'로우'(Low)이므로, 주기선택신호(PERIOD_2T, PERIOD_4T, PERIOD_8T)의 논리레벨과 상관없이 제2 내지 제4출력부(4452B, 4452C, 4452D)는, 출력제어신호의 제2 내지 제4신호(CTRL_2T, CTRL_4T, CTRL_8T)를 로직'로우'(Low), 출력제어신호의 제2 내지 제4 반전신호(CTRL_2TB, CTRL_4TB, CTRL_8TB)를 로직'하이'(High)로 비활성화하여 출력한다.
그 후, 검출신호(PPE)가 로직'하이'(High)로 활성화된 상태를 유지하고, 시점결정부(4454)에서 풀 다운 노드(CON_DISCH)에 접지전압(VSS)을 공급하게 되면, 즉, 후기구간에 진입하게 되면, 제1출력부(4452A)는, 출력제어신호의 제1신호(CTRL_T)를 로직'로우'(Low)로, 출력제어신호의 제1반전신호(CTRL_TB)를 로직'하이'(High)로 비활성화시켜 출력한다.
이때, 출력제어신호의 제1반전신호(CTRL_TB)가 로직'하이'(High)이므로, 주기선택신호의 제1 내지 제3신호(PERIOD_2T, PERIOD_4T, PERIOD_8T) 중 어느 하나의 활성화되는 신호에 응답하여 제2 내지 제4출력부(4452B, 4452C, 4452D) 중 어느 하나의 출력부가 동작하게 되고, 동작하는 출력부에 대응되는 제2신호 및 제2반전신호(CTRL_2T, CTRL_2TB)와 출력제어신호의 제3신호 및 제3반전신호(CTRL_4T, CTRL_4TB)와 출력제어신호의 제4신호 및 제4반전신호(CTRL_8T, CTRL_8TB) 중 어느 한 쌍의 신호 및 반전신호가 활성화되어 출력된다.
도 11은 도 9에 도시된 본 발명의 실시예에 따른 출력 제어신호 생성부의 구성요소 중 선택신호 생성부를 상세히 도시한 회로도이다.
도 11을 참조하면, 도 9에 도시된 본 발명의 실시예에 따른 출력 제어신호 생성부(445)의 구성요소 중 선택신호 생성부(4456)는, 옵션에 응답하여 시점선택신호(PUMPING_1, PUMPING_2, PUMPING_4)를 출력하기 위한 시점선택신호 출력부(4457), 및 옵션에 응답하여 주기선택신호(PERIOD_2T, PERIOD_4T, PERIOD_8T) 를 출력하기 위한 주기선택신호 출력부(4458)를 구비한다.
여기서, 시점선택신호 출력부(4457) 및 주기선택신호 출력부(4458)는 유사한 구성을 갖는데, 먼저, 시점선택신호 출력부(4457)의 구성을 살펴보면, 옵션의 제1선택모드 또는 제2선택모드에서 활성화되는 제1신호(P1)를 출력하기 위한 제1신호 출력부(4457A)와, 옵션의 제2선택모드 또는 제3선택모드에서 활성화되는 제2신호(P2)를 출력하기 위한 제2신호 출력부(4457B), 및 제1신호(P1)와 제2신호(P2)에 응답하여 시점선택신호(PUMPING_1, PUMPING_2, PUMPING_4)의 논리레벨을 결정하기 위한 논리레벨 결정부(4457C)를 구비한다.
또한, 시점선택신호 출력부(4457)의 구성요소 중 제1신호 출력부(4457A)는, 옵션에 응답하여 전원전압(VDD)단과 중간노드(ND1)가 연결되는 것을 제어하는 퓨즈(F1)와, 게이트로 입력받은 제1신호(P1)에 응답하여 드레인-소스 접속된 중간노드(ND1)와 접지전압(VSS)단이 연결되는 것을 제어하는 NMOS트랜지스터(N1)와, 중간노드(ND1)와 접지전압(VSS)단 사이에서 NMOS트랜지스터(N1)와 병렬접속되며, 일정한 커패시턴스 값을 갖는 커패시터(C1), 및 중간노드(ND1)에 인가된 전압을 입력받아 제1신호(P1)로서 출력하는 인버터(INV1)를 구비한다.
또한, 시점선택신호 출력부(4457)의 구성요소 중 제2신호 출력부(4457B)는, 옵션에 응답하여 전원전압(VDD)단과 중간노드(ND2)가 연결되는 것을 제어하는 퓨즈(F2)와, 게이트로 입력받은 제2신호(P2)에 응답하여 드레인-소스 접속된 중간노드(ND2)와 접지전압(VSS)단이 연결되는 것을 제어하는 NMOS트랜지스터(N2)와, 중간노드(ND2)와 접지전압(VSS)단 사이에서 NMOS트랜지스터(N2)와 병렬접속되며, 일정 한 커패시턴스 값을 갖는 커패시터(C2), 및 중간노드(ND2)에 인가된 전압을 입력받아 제2신호(P2)로서 출력하는 인버터(INV2)를 구비한다.
또한, 시점선택신호 출력부(4457)의 구성요소 중 논리레벨 결정부(4457C)는, 제1신호(P1)를 입력받아 출력하는 제1인버터(INV3)와, 제2신호(P2)를 입력받아 출력하는 제2인버터(INV4)와, 제1신호(P1)와 제2인버터(INV4)의 출력신호를 입력받아 출력하는 제1낸드게이트(NAND1)와, 제1낸드게이트(NAND1)의 출력신호를 입력받아 시점선택신호의 제1신호(PUMPING_1)로서 출력하는 제3인버터(INV5)와, 제1인버터(INV3)의 출력신호와 제2신호(P2)를 입력받아 출력하는 제2낸드게이트(NAND2)와, 제2낸드게이트(NAND2)의 출력신호를 입력받아 시점선택신호의 제2신호(PUMPING_2)로서 출력하는 제4인버터(INV6)와, 제1신호(P1)와 제2신호(P2)를 입력받아 출력하는 제3낸드게이트(NAND3), 및 제3낸드게이트(NAND3)의 출력신호를 입력받아 시점선택신호의 제3신호(PUMPING_4)로서 출력하는 제5인버터(INV7)를 구비한다.
그리고, 주기선택신호 출력부(4458)의 구성을 살펴보면, 옵션의 제1선택모드 또는 제2선택모드에서 활성화되는 제1신호(T1)를 출력하기 위한 제1신호 출력부(4458A)와, 옵션의 제2선택모드 또는 제3선택모드에서 활성화되는 제2신호(T2)를 출력하기 위한 제2신호 출력부(4458B), 및 제1신호(T1)와 제2신호(T2)에 응답하여 주기선택신호(PERIOD_2T, PERIOD_4T, PERIOD_8T)의 논리레벨을 결정하기 위한 논리레벨 결정부(4458C)를 구비한다.
또한, 주기선택신호 출력부(4458)의 구성요소 중 제1신호 출력부(4458A)는, 옵션에 응답하여 전원전압(VDD)단과 중간노드(ND3)가 연결되는 것을 제어하는 퓨 즈(F3)와, 게이트로 입력받은 제1신호(T1)에 응답하여 드레인-소스 접속된 중간노드(ND3)와 접지전압(VSS)단이 연결되는 것을 제어하는 NMOS트랜지스터(N3)와, 중간노드(ND3)와 접지전압(VSS)단 사이에서 NMOS트랜지스터(N3)와 병렬접속되며, 일정한 커패시턴스 값을 갖는 커패시터(C3), 및 중간노드(ND3)에 인가된 전압을 입력받아 제1신호(T1)로서 출력하는 인버터(INV8)를 구비한다.
또한, 주기선택신호 출력부(4458)의 구성요소 중 제2신호 출력부(4458B)는, 옵션에 응답하여 전원전압(VDD)단과 중간노드(ND4)가 연결되는 것을 제어하는 퓨즈(F4)와, 게이트로 입력받은 제2신호(T2)에 응답하여 드레인-소스 접속된 중간노드(ND4)와 접지전압(VSS)단이 연결되는 것을 제어하는 NMOS트랜지스터(N4)와, 중간노드(ND4)와 접지전압(VSS)단 사이에서 NMOS트랜지스터(N4)와 병렬접속되며, 일정한 커패시턴스 값을 갖는 커패시터(C4), 및 중간노드(ND4)에 인가된 전압을 입력받아 제2신호(T2)로서 출력하는 인버터(INV9)를 구비한다.
또한, 주기선택신호 출력부(4458)의 구성요소 중 논리레벨 결정부(4458C)는, 제1신호(T1)를 입력받아 출력하는 제1인버터(INV10)와, 제2신호(T2)를 입력받아 출력하는 제2인버터(INV11)와, 제1신호(T1)와 제2인버터(INV11)의 출력신호를 입력받아 출력하는 제1낸드게이트(NAND4)와, 제1낸드게이트(NAND4)의 출력신호를 입력받아 주기선택신호의 제1신호(PERIOD_2T)로서 출력하는 제3인버터(INV12)와, 제1인버터(INV10)의 출력신호와 제2신호(T2)를 입력받아 출력하는 제2낸드게이트(NAND5)와, 제2낸드게이트(NAND5)의 출력신호를 입력받아 주기선택신호의 제2신호(PERIOD_4T)로서 출력하는 제4인버터(INV13)와, 제1신호(T1)와 제2신호(T2)를 입 력받아 출력하는 제3낸드게이트(NAND6), 및 제3낸드게이트(NAND6)의 출력신호를 입력받아 주기선택신호의 제3신호(PERIOD_8T)로서 출력하는 제5인버터(INV14)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 출력 제어신호 생성부(445)의 구성요소 중 선택신호 생성부(4456)의 동작을 설명하면 다음과 같다.
먼저, 선택신호 생성부(4456)의 구성요소 중 시점선택신호 출력부(4457)의 동작을 <표1>과 같이 정리할 수 있다.
Figure 112007035267880-PAT00001
<표1>을 살펴보면, 옵션으로 사용되는 제1신호 출력부(4457A)의 퓨즈(F1)와 제2신호 출력부(4457B)의 퓨즈(F2)의 상태에 따라 논리레벨 결정부(4457C)에서 시점선택신호의 제1 내지 제3신호(PUMPING_1, PUMPING_2, PUMPING_4) 중 어느 하나의 신호를 선택적으로 활성화하는 것을 알 수 있다.
그리고, 선택신호 생성부(4456)의 구성요소 중 주기선택신호 출력부(4457)의 동작을 <표2>와 같이 정리할 수 있다.
Figure 112007035267880-PAT00002
<표2>을 살펴보면, 옵션으로 사용되는 제1신호 출력부(4458A)의 퓨즈(F3)와 제2신호 출력부(4458B)의 퓨즈(F4)의 상태에 따라 논리레벨 결정부(4458C)에서 주기선택신호의 제1 내지 제3신호(PERIOD_2T, PERIOD_4T, PERIOD_8T) 중 어느 하나의 신호를 선택적으로 활성화하는 것을 알 수 있다.
전술한 선택신호 생성부(4456)에서 사용되는 옵션은 설계자에 의해 그 값이 자유롭게 선택될 수 있는 값으로써, 옵션으로 퓨즈를 사용하는 방법 이외에도 설계자 의해 동작을 선택할 수 있는 여러 가지 방법, 예를 들어, MRS(MEMORY REGISTER SET) 등을 사용할 수 있다.
도 12는 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 발진부가 동작하여 발진하는 발진신호의 파형을 도시한 타이밍 다이어그램이다.
도 12를 참조하면, 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기의 구성요소 중 발진부(420)가 동작하여 발진하는 발진신호(OSCD)의 파형이 초기구간(①)과 후기구간(②)에 따라 변동하는 것을 알 수 있다.
구체적으로, <A>를 살펴보면, 초기구간(①)에서 발진신호(OSCD)가 예정된 제1 주기로 한 주기만큼 발진한 후 즉시, 후기구간(②)으로 넘어가서 발진신호(OSCD)가 예정된 제1 주기보다 2배 큰 제2 주기로 발진하는 것을 알 수 있다.
그리고, <B>를 살펴보면, 초기구간(①)에서 발진신호(OSCD)가 예정된 제1 주기로 두 주기만큼 발진한 후 즉시, 후기구간(②)으로 넘어가서 발진신호(OSCD)가 예정된 제1 주기보다 4배 큰 제2 주기로 발진하는 것을 알 수 있다.
이렇게, 발진신호(OSCD)의 발진주기를 초기구간(①)과 후기구간(②)으로 나누어서 발진하면 반도체 소자의 내부전압 발생기가 동작하여 생성된 승압전압의 레벨은 다음과 같이 변동한다.
도 13은 도 4에 도시된 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기가 동작하여 생성된 승압전압의 레벨을 도시한 타이밍 다이어그램이다.
도 13을 참조하면, 종래의 기술에 따른 반도체 소자의 내부전압 발생기가 동작하여 생성된 승압전압(VPP)의 레벨(점선)과 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기가 동작하여 생성된 승압전압(VPP)의 레벨(실선)이 서로 다른 것을 알 수 있다.
구체적으로, 초기상태에서 전압검출부(400)가 내부전압(VPP)의 레벨이 내부전압(VPP) 타겟 레벨보다 낮다는 것을 검출하였을 때, 검출신호(PPE)가 로직'하이'(High)로 활성화되어 초기구간에 진입함으로써, 발진부(420)에서 예정된 제1 주기로 발진하는 발진신호(OSCD)를 출력하며, 이로 인해 펌핑부(460)에서 전하 펌핑 동작을 통해 내부전압(VPP)의 레벨을 상대적으로 빠르게 상승시킨다(①).
그 후, 내부전압(VPP)의 레벨이 내부전압(VPP) 타겟 레벨보다 높아지지만, 전압검출부(400)의 상대적으로 느린 동작속도로 인해 내부전압(VPP)의 레벨이 내부전압(VPP) 타겟 레벨보다 높아졌다는 것을 검출하지 못하고, 검출신호(PPE)가 계속 로직'하이'(High)를 유지한다.
하지만, 발진부(420)에서 예정된 옵션을 통해 자동으로 초기구간을 종료하고 후기구간에 진입함으로써, 발진주기가 예정된 제1 주기에서 자동으로 예정된 제1 주기보다 큰 제2 주기로 변동하는 발진신호(OSCD)를 발진부(420)에서 출력하며, 이로 인해 펌핑부(460)에서 수행중인 전하 펌핑 동작이 상대적으로 느려진다. 따라서, 내부전압(VPP)의 레벨 상승폭이 상대적으로 작아진다(②).
따라서, 검출신호(PPE)가 로직'하이'(High) 상태를 유지하는 구간 동안(①+②), 종래기술에 따른 반도체 소자의 내부전압 발생기가 동작하여 생성된 승압전압(VPP)의 레벨(점선)이 본 발명의 실시예에 따른 반도체 소자의 내부전압 발생기가 동작하여 생성된 승압전압(VPP)의 레벨보다 높은 것을 알 수 있다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 전압검출부(400)의 상대적으로 느린 동작속도로 인해 검출신호(PPE)가 계속 로직'하이'(High)를 유지하는 경우에도 발진부(420)에서 출력되는 발진신호(OSCD)의 주기가 자동으로 변동하도록 제어함으로써 펌핑부(460)에서 상대적으로 과다하게 전하 펌핑 동작을 수행하는 것을 방지할 수 있다.
이로 인해, 반도체 소자의 내부전압 발생기에서 생성되는 내부전압(VPP)의 레벨 변동폭이 과다하게 커지는 것을 방지할 수 있으며, 전압검출부(400)에 상대적으로 많은 전류를 소모하지 않고도 상대적으로 많은 전류를 소모한 것과 같은 내부전압(VPP)의 레벨 변동폭을 유지함으로써 반도체 소자의 내부전압 발생기를 구동하는데 사용되는 전류의 크기를 상대적으로 작게 유지할 수 있다.
따라서, 반도체 소자의 내부전압 발생기 효율이 저하되는 것을 방지함으로써 안정적으로 동작하는 반도체 소자의 내부전압 발생기를 구현할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는, 반도체 소자의 내부전압 발생기에 구비되어 초기구간에서 예정된 제1 주기로 발진하고 설정된 후기구간에서 예정된 제1 주기보다 큰 제2 주기로 발진하는 발진신호를 생성하기 위한 발진신호 생성회로로 한정하여 설명하였으나, 본 발명은 반도체 소자의 내부전압 발생기 이외의 내부장치 - 예를 들면, 증폭장치, 구동장치 등의 반도체 소자에 구비된 모든 장치를 의미함 - 에 구비되어 초기구간에서 예정된 제1 주기로 발진하고 설정된 후기구간에서 예정된 제1 주기보다 큰 제2 주기로 발진하는 발진신호를 생성하기 위한 발진신호 생성회로의 경우도 포함된다.
또한, 전술한 실시예에서는 발진신호 생성회로가 초기구간과 후기구간 2구간으로 나누어져 각각의 구간에서 발진주파수가 변동하는 것으로 설명하였으나, 본 발명은 제1구간, 제2구간, …, 제N구간(N은 자연수)으로 나누어서 각각의 구간마다 발진주파수가 변동하는 경우도 포함된다.
또한, 전술한 실시예에서는 옵션의 개수 및 그에 따라 선택할 수 있는 발진신호의 주기변동시점 또는 주기변동범위 개수 등이 3개 또는 4개로 한정되어 설명하였으나, 본 발명은 옵션의 개수 및 그에 따라 선택할 수 있는 발진신호의 주기변동시점 또는 주기변동범위 개수 등이 더 늘어나거나 더 줄어드는 경우에도 적용된다.
또한, 전술한 실시예 및 도면에서는 내부전압으로 승압전압(VPP)을 사용하는 것을 일 예로 들어 설명하였으나, 본 발명은 내부전압으로 전하 펌핑 동작을 사용하여 발생하는 모든 전압 - 승압전압(VPP) 및 백 바이어스 전압(VBB) - 을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 반도체 소자의 내부전압 발생회로에서 내부전압의 레벨이 변동하는 속도에 비해 내부전압의 레벨을 검출하는 회로가 상대적으로 느리게 동작함으로써 내부전압의 레벨을 검출하는 회로에서 출력되는 검출신호의 활성화구간이 과다하게 길어지는 경우에도, 검출신호의 활성화구간 내에서 내부전압의 레벨을 상승시키기 위한 전하 펌핑 동작의 속도를 제어함으로써 내부전압의 레벨이 과다하게 상승하는 것을 방지할 수 있는 효과가 있다.
또한, 내부전압의 레벨을 검출하는 회로의 동작속도를 빠르게 하기 위해 상대적으로 많은 구동전류를 소모하지 않고도 내부전압의 레벨변동폭을 상대적으로 작게 유지함으로써 반도체 소자의 내부전압 발생기에서 소모되는 구동전류의 양을 상대적으로 작게 유지할 수 있는 효과가 있다.
따라서, 반도체 소자의 내부전압 발생기 효율이 저하되는 것을 방지함으로써 안정적으로 동작하는 반도체 소자의 내부전압 발생기를 구현할 수 있는 효과가 있다.

Claims (62)

  1. 입력신호에 응답하여, 예정된 제1 주기로 발진하고 설정된 후기구간에서 상기 제1 주기보다 큰 제2 주기로 발진하는 발진신호를 생성하기 위한 발진부와,
    상기 발진신호를 입력신호로 하여 예정된 동작을 수행하는 내부회로부
    를 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 발진부는,
    발진제어신호에 응답하여 상기 제1 주기로 발진하는 주기신호를 생성하기 위한 주기신호 발진부; 및
    상기 입력신호에 응답하여 상기 발진제어신호의 논리레벨을 제어하고, 그로 인해 생성된 상기 주기신호를 입력받아 상기 발진신호로서 출력하되, 상기 입력신호 및 옵션에 따라 상기 발진신호의 주기를 상기 제1 주기에서 상기 제2 주기로 변동하는 것을 제어하는 주기제어부를 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 주기신호 발진부는,
    상기 발진제어신호와 피드백 신호를 입력받아 출력하는 낸드게이트;
    상기 낸드게이트의 출력신호를 입력받아 위상을 반전하여 상기 주기신호로서 출력하는 제1인버터체인; 및
    상기 주기신호를 입력받아 위상을 반전하여 상기 피드백 신호로서 출력하는 제2인버터체인을 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서,
    상기 주기제어부는,
    상기 발진제어신호 및 상기 주기신호에 응답하여 상기 제1 주기보다 큰 상기 제2 주기를 갖는 다수의 변동주기신호를 생성하되, 다수의 상기 변동주기신호는 그 주기가 서로 다른 변동주기신호 생성부;
    초기구간에서 상기 주기신호를 상기 발진신호로서 출력하고, 상기 후기구간에서 상기 입력신호 및 상기 옵션에 따라 다수의 상기 변동주기신호 중 어느 하나의 신호를 선택하여 상기 발진신호로서 출력하며, 상기 주기신호 및 다수의 상기 변동주기신호에 응답하여 상기 후기구간의 진입시점이 결정되는 신호 선택부
    상기 후기구간의 진입시점에서 비활성화되는 신호 및 상기 입력신호에 응답하여 그 레벨이 변화하는 상기 발진제어신호를 출력하기 위한 발진제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 변동주기신호 생성부는,
    상기 주기신호 및 상기 발진제어신호를 입력받아 상기 제1 주기보다 2배 큰 상기 제2 주기를 갖는 제1변동주기신호를 출력하기 위한 제1변동주기신호 출력부;
    상기 제1변동주기신호 및 상기 발진제어신호를 입력받아 상기 제1 주기보다 4배 큰 상기 제2 주기를 갖는 제2변동주기신호를 출력하기 위한 제2변동주기신호 출력부; 및
    상기 제2변동주기신호 및 상기 발진제어신호를 입력받아 상기 제1 주기보다 8배 큰 상기 제2 주기를 갖는 제3변동주기신호를 출력하기 위한 제3변동주기신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 내지 제3 변동주기신호 출력부는,
    입력단에 인가된 신호를 입력받아 출력하는 제1인버터;
    출력단에 인가된 신호를 입력받아 출력하는 제2인버터;
    상기 입력단에 인가된 신호와 상기 제1인버터의 출력신호에 응답하여 상기 제2인버터의 출력신호를 A노드에 인가하는 것을 제어하는 제1패스게이트;
    상기 발진제어신호와 상기 A노드에 인가된 신호를 입력받아 B노드에 인가하 는 낸드게이트;
    상기 B노드에 인가된 신호를 입력받아 출력하는 제3인버터;
    상기 입력단에 인가된 신호와 상기 제1인버터의 출력신호에 응답하여 상기 제3인버터의 출력신호가 A노드에 인가되는 것을 제어하는 제2패스게이트;
    상기 입력단에 인가된 신호와 상기 제1인버터의 출력신호에 응답하여 상기 B노드에 인가된 신호를 C노드에 인가하는 것을 제어하는 제3패스게이트;
    상기 C노드에 인가된 신호를 입력받아 출력단으로 출력하는 제4인버터;
    상기 출력단에 인가된 신호를 입력받아 출력하는 제5인버터; 및
    상기 입력단에 인가된 신호와 상기 제1인버터의 출력신호에 응답하여 상기 제5인버터의 출력신호를 상기 C노드에 인가하는 것을 제어하는 제4패스게이트를 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제4항에 있어서,
    상기 발진제어신호 출력부는,
    상기 입력신호가 비활성화될 때 상기 발진제어신호를 항상 비활성화하여 출력하는 것을 특징으로 하는 반도체 소자.
  8. 제4항에 있어서,
    상기 발진제어신호 출력부는,
    상기 입력신호가 활성화될 때 상기 발진제어신호를 활성화하여 출력하되, 상기 후기구간의 진입시점에서 비활성화되는 신호에 응답하여 상기 발진제어신호를 일정시간 동안 비활성화시키는 것을 특징으로 하는 반도체 소자.
  9. 제4항에 있어서,
    상기 발진제어신호 출력부는,
    상기 후기구간의 진입시점에서 비활성화되는 신호를 일정시간 지연하여 출력하는 딜레이;
    상기 딜레이의 출력신호를 입력받아 출력하는 제1인버터;
    상기 후기구간의 진입시점에서 비활성화되는 신호와 상기 제1인버터의 출력신호를 입력받아 출력하는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호와 상기 입력신호를 입력받아 출력하는 제2낸드게이트; 및
    상기 제2낸드게이트의 출력신호를 입력받아 상기 발진제어신호로서 출력하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 소자.
  10. 제4항에 있어서,
    상기 신호선택부는,
    출력제어신호에 응답하여 상기 주기신호 및 다수의 상기 변동주기신호 중 어느 하나의 신호를 선택하여 상기 발진신호로서 출력하는 다중화부; 및
    상기 입력신호와 상기 옵션과 상기 주기신호 및 다수의 상기 변동주기신호에 응답하여 상기 출력제어신호를 생성하기 위한 출력제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 다중화부는,
    상기 출력제어신호에 응답하여 각각 입력받은 상기 주기신호 및 다수의 상기 변동주기신호를 상기 발진신호로서 출력하는 것을 제어하는 다수의 패스게이트를 구비하는 것을 특징으로 하는 반도체 소자.
  12. 제10항에 있어서,
    상기 출력제어신호 생성부는,
    상기 옵션에 응답하여 시점선택신호 및 주기선택신호를 생성하기 위한 선택신호 생성부;
    상기 입력신호 및 상기 주기선택신호에 응답하여 상기 출력제어신호의 논리 레벨을 변동하는 출력제어신호 논리결정부; 및
    상기 시점선택신호와 상기 주기신호 및 다수의 상기 변동주기신호에 응답하여 상기 후기구간의 진입시점을 결정하는 시점결정부를 구비하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 선택신호 생성부는,
    상기 옵션에 응답하여 상기 시점선택신호를 출력하기 위한 시점선택신호 출력부; 및
    상기 옵션에 응답하여 상기 주기선택신호를 출력하기 위한 주기선택신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서,
    상기 시점 및 주기선택신호 출력부는,
    상기 옵션의 제1선택모드 또는 제2선택모드에서 활성화되는 제1신호를 출력하기 위한 제1신호 출력부;
    상기 옵션의 제2선택모드 또는 제3선택모드에서 활성화되는 제2신호를 출력하기 위한 제2신호 출력부; 및
    상기 제1신호와 상기 제2신호에 응답하여 상기 시점선택신호 또는 상기 주기선택신호의 논리레벨을 결정하기 위한 논리레벨 결정부를 구비하는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서,
    상기 제1신호 출력부는,
    상기 옵션에 응답하여 전원전압단과 중간노드가 연결되는 것을 제어하는 퓨즈;
    게이트로 입력받은 상기 제1신호에 응답하여 드레인-소스 접속된 상기 중간노드와 접지전압단이 연결되는 것을 제어하는 NMOS트랜지스터;
    상기 중간노드와 접지전압단 사이에서 상기 NMOS트랜지스터와 병렬접속되며, 일정한 커패시턴스 값을 갖는 커패시터; 및
    상기 중간노드에 인가된 전압을 입력받아 상기 제1신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 소자.
  16. 제14항에 있어서,
    상기 제2신호 출력부는,
    상기 옵션에 응답하여 전원전압단과 중간노드가 연결되는 것을 제어하는 퓨 즈;
    게이트로 입력받은 상기 제2신호에 응답하여 드레인-소스 접속된 상기 중간노드와 접지전압단이 연결되는 것을 제어하는 NMOS트랜지스터;
    상기 중간노드와 접지전압단 사이에서 상기 NMOS트랜지스터와 병렬접속되며, 일정한 커패시턴스 값을 갖는 커패시터; 및
    상기 중간노드에 인가된 전압을 입력받아 상기 제2신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 소자.
  17. 제14항에 있어서,
    상기 논리레벨 결정부는,
    상기 제1신호를 입력받아 출력하는 제1인버터;
    상기 제2신호를 입력받아 출력하는 제2인버터;
    상기 제1신호와 상기 제2인버터의 출력신호를 입력받아 출력하는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호를 입력받아 상기 시점선택신호 또는 상기 주기선택신호의 제1신호로서 출력하는 제3인버터;
    상기 제1인버터의 출력신호와 상기 제2신호를 입력받아 출력하는 제2낸드게이트;
    상기 제2낸드게이트의 출력신호를 입력받아 상기 시점선택신호 또는 상기 주 기선택신호의 제2신호로서 출력하는 제4인버터;
    상기 제1신호와 상기 제2신호를 입력받아 출력하는 제3낸드게이트; 및
    상기 제3낸드게이트의 출력신호를 입력받아 상기 시점선택신호 또는 상기 주기선택신호의 제3신호로서 출력하는 제5인버터를 구비하는 것을 특징으로 하는 반도체 소자.
  18. 제12항에 있어서,
    상기 출력제어신호 논리결정부는,
    상기 입력신호에 응답하여 상기 출력제어신호의 제1신호 및 제1반전신호를 출력하기 위한 제1출력부;
    상기 출력제어신호의 제1반전신호 및 상기 주기선택신호의 제1신호에 응답하여 상기 출력제어신호의 제2신호 및 제2반전신호를 출력하기 위한 제2출력부;
    상기 출력제어신호의 제1반전신호 및 상기 주기선택신호의 제2신호에 응답하여 상기 출력제어신호의 제3신호 및 제3반전신호를 출력하기 위한 제3출력부; 및
    상기 출력제어신호의 제1반전신호 및 상기 주기선택신호의 제3신호에 응답하여 상기 출력제어신호의 제4신호 및 제4반전신호를 출력하기 위한 제4출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  19. 제18항에 있어서,
    상기 제1출력부는,
    상기 입력신호에 응답하여 출력노드를 구동하되, 전원전압을 사용하여 풀 업 구동하고, 풀 다운 노드에 인가되는 전압을 사용하여 풀 다운 구동을 하는 구동부;
    상기 출력노드에 인가된 신호가 플로팅되는 것을 방지하기 위한 래치부; 및
    상기 래치부의 출력신호를 상기 출력제어신호의 제1신호 및 제1반전신호로서 출력하기 위한 신호출력부를 구비하는 것을 특징으로 하는 반도체 소자.
  20. 제19항에 있어서,
    상기 구동부는,
    전원전압단과 상기 풀 다운 노드 사이에 직렬접속된 PMOS트랜지스터와 제1NMOS트랜지스터를 구비하고,
    상기 PMOS트랜지스터는 게이트로 입력받은 상기 입력신호에 응답하여 소스-드레인 접속된 전원전압단과 상기 출력노드가 연결되는 것을 제어하며,
    상기 제1NMOS트랜지스터는 게이트로 입력받은 상기 입력신호에 응답하여 드레인-소스 접속된 상기 출력노드와 상기 풀 다운 노드가 연결되는 것을 제어하는 것을 특징으로 하는 반도체 소자.
  21. 제19항에 있어서,
    상기 신호출력부는,
    상기 래치부의 출력신호를 입력받아 상기 출력제어신호의 제1신호로서 출력하는 제1인버터; 및
    상기 출력제어신호의 제1신호를 입력받아 상기 출력제어신호의 제1반전신호로서 출력하기 위한 제2인버터를 구비하는 것을 특징으로 하는 반도체 소자.
  22. 제18항에 있어서,
    상기 제2출력부는,
    상기 출력제어신호의 제1반전신호와 상기 주기선택신호의 제1신호를 입력받아 상기 출력제어신호의 제2반전신호로서 출력하기 위한 낸드게이트; 및
    상기 출력제어신호의 제2반전신호를 입력받아 상기 출력제어신호의 제2신호로서 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자.
  23. 제18항에 있어서,
    상기 제3출력부는,
    상기 출력제어신호의 제1반전신호와 상기 주기선택신호의 제2신호를 입력받아 상기 출력제어신호의 제3반전신호로서 출력하기 위한 낸드게이트; 및
    상기 출력제어신호의 제3반전신호를 입력받아 상기 출력제어신호의 제3신호로서 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자.
  24. 제18항에 있어서,
    상기 제4출력부는,
    상기 출력제어신호의 제1반전신호와 상기 주기선택신호의 제3신호를 입력받아 상기 출력제어신호의 제4반전신호로서 출력하기 위한 낸드게이트; 및
    상기 출력제어신호의 제4반전신호를 입력받아 상기 출력제어신호의 제4신호로서 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자.
  25. 제19항에 있어서,
    상기 시점결정부는,
    상기 시점선택신호의 제1신호 및 상기 주기신호에 응답하여 상기 풀 다운 노드와 접지전압단이 연결되는 것을 제어하는 제1풀 다운 제어부;
    상기 시점선택신호의 제2신호 및 상기 변동주기신호의 제1신호에 응답하여 상기 풀 다운 노드와 접지전압단이 연결되는 것을 제어하는 제2풀 다운 제어부; 및
    상기 시점선택신호의 제3신호 및 상기 변동주기신호의 제2신호에 응답하여 상기 풀 다운 노드와 접지전압단이 연결되는 것을 제어하는 제3풀 다운 제어부를 구비하는 것을 특징으로 하는 반도체 소자.
  26. 제25항에 있어서,
    상기 제1풀 다운 제어부는,
    상기 풀 다운 노드와 접지전압단 사이에 직렬접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터를 구비하고,
    상기 제1NMOS트랜지스터는 게이트로 입력받은 상기 시점선택신호의 제1신호에 응답하여 드레인-소스 접속된 상기 풀 다운 노드와 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드가 연결되는 것을 제어하며,
    상기 제2NMOS트랜지스터는 게이트로 입력받은 상기 주기신호에 응답하여 드레인-소스 접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드와 접지전압단이 연결되는 것을 제어하는 반도체 소자.
  27. 제25항에 있어서,
    상기 제2풀 다운 제어부는,
    상기 풀 다운 노드와 접지전압단 사이에 직렬접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터를 구비하고,
    상기 제1NMOS트랜지스터는 게이트로 입력받은 상기 시점선택신호의 제2신호 에 응답하여 드레인-소스 접속된 상기 풀 다운 노드와 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드가 연결되는 것을 제어하며,
    상기 제2NMOS트랜지스터는 게이트로 입력받은 상기 변동주기신호의 제1신호에 응답하여 드레인-소스 접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드와 접지전압단이 연결되는 것을 제어하는 반도체 소자.
  28. 제25항에 있어서,
    상기 제3풀 다운 제어부는,
    상기 풀 다운 노드와 접지전압단 사이에 직렬접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터를 구비하고,
    상기 제1NMOS트랜지스터는 게이트로 입력받은 상기 시점선택신호의 제3신호에 응답하여 드레인-소스 접속된 상기 풀 다운 노드와 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드가 연결되는 것을 제어하며,
    상기 제2NMOS트랜지스터는 게이트로 입력받은 상기 변동주기신호의 제2신호에 응답하여 드레인-소스 접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드와 접지전압단이 연결되는 것을 제어하는 반도체 소자.
  29. 내부전압단의 전압 레벨을 검출하여 검출신호를 출력하기 위한 전압레벨 검 출수단;
    상기 검출신호에 응답하여, 예정된 제1 주기로 발진하고 설정된 후기구간에서 상기 제1 주기보다 큰 제2 주기로 발진하는 발진신호를 생성하기 위한 발진신호 생성수단; 및
    상기 발진신호에 응답하여 전하 펌핑 동작을 수행하여 상기 내부전압단으로 내부전압을 출력하기 위한 펌핑수단
    을 구비하는 반도체 소자의 내부전압 발생기.
  30. 제29항에 있어서,
    상기 발진신호 생성수단은,
    발진제어신호에 응답하여 상기 제1 주기로 발진하는 주기신호를 생성하기 위한 주기신호 발진부; 및
    상기 검출신호에 응답하여 상기 발진제어신호의 논리레벨을 제어하고, 그로 인해 생성된 상기 주기신호를 입력받아 상기 발진신호로서 출력하되, 상기 검출신호 및 옵션에 따라 상기 발진신호의 주기를 상기 제1 주기에서 상기 제2 주기로 변동하는 것을 제어하는 주기제어부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  31. 제30항에 있어서,
    상기 주기신호 발진부는,
    상기 발진제어신호와 피드백 신호를 입력받아 출력하는 낸드게이트;
    상기 낸드게이트의 출력신호를 입력받아 위상을 반전하여 상기 주기신호로서 출력하는 제1인버터체인; 및
    상기 주기신호를 입력받아 위상을 반전하여 상기 피드백 신호로서 출력하는 제2인버터체인을 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  32. 제30항에 있어서,
    상기 주기제어부는,
    상기 발진제어신호 및 상기 주기신호에 응답하여 상기 제1 주기보다 큰 상기 제2 주기를 갖는 다수의 변동주기신호를 생성하되, 다수의 상기 변동주기신호는 그 주기가 서로 다른 변동주기신호 생성부;
    초기구간에서 상기 주기신호를 상기 발진신호로서 출력하고, 상기 후기구간에서 상기 검출신호 및 상기 옵션에 따라 다수의 상기 변동주기신호 중 어느 하나의 신호를 선택하여 상기 발진신호로서 출력하며, 상기 주기신호 및 다수의 상기 변동주기신호에 응답하여 상기 후기구간의 진입시점이 결정되는 신호 선택부
    상기 후기구간의 진입시점에서 비활성화되는 신호 및 상기 검출신호에 응답하여 그 레벨이 변화하는 상기 발진제어신호를 출력하기 위한 발진제어신호 출력부 를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  33. 제32항에 있어서,
    상기 변동주기신호 생성부는,
    상기 주기신호 및 상기 발진제어신호를 입력받아 상기 제1 주기보다 2배 큰 상기 제2 주기를 갖는 제1변동주기신호를 출력하기 위한 제1변동주기신호 출력부;
    상기 제1변동주기신호 및 상기 발진제어신호를 입력받아 상기 제1 주기보다 4배 큰 상기 제2 주기를 갖는 제2변동주기신호를 출력하기 위한 제2변동주기신호 출력부; 및
    상기 제2변동주기신호 및 상기 발진제어신호를 입력받아 상기 제1 주기보다 8배 큰 상기 제2 주기를 갖는 제3변동주기신호를 출력하기 위한 제3변동주기신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  34. 제33항에 있어서,
    상기 제1 내지 제3 변동주기신호 출력부는,
    입력단에 인가된 신호를 입력받아 출력하는 제1인버터;
    출력단에 인가된 신호를 입력받아 출력하는 제2인버터;
    상기 입력단에 인가된 신호와 상기 제1인버터의 출력신호에 응답하여 상기 제2인버터의 출력신호를 A노드에 인가하는 것을 제어하는 제1패스게이트;
    상기 발진제어신호와 상기 A노드에 인가된 신호를 입력받아 B노드에 인가하는 낸드게이트;
    상기 B노드에 인가된 신호를 입력받아 출력하는 제3인버터;
    상기 입력단에 인가된 신호와 상기 제1인버터의 출력신호에 응답하여 상기 제3인버터의 출력신호가 A노드에 인가되는 것을 제어하는 제2패스게이트;
    상기 입력단에 인가된 신호와 상기 제1인버터의 출력신호에 응답하여 상기 B노드에 인가된 신호를 C노드에 인가하는 것을 제어하는 제3패스게이트;
    상기 C노드에 인가된 신호를 입력받아 출력단으로 출력하는 제4인버터;
    상기 출력단에 인가된 신호를 입력받아 출력하는 제5인버터; 및
    상기 입력단에 인가된 신호와 상기 제1인버터의 출력신호에 응답하여 상기 제5인버터의 출력신호를 상기 C노드에 인가하는 것을 제어하는 제4패스게이트를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  35. 제32항에 있어서,
    상기 발진제어신호 출력부는,
    상기 검출신호가 비활성화될 때 상기 발진제어신호를 항상 비활성화하여 출력하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  36. 제32항에 있어서,
    상기 발진제어신호 출력부는,
    상기 검출신호가 활성화될 때 상기 발진제어신호를 활성화하여 출력하되, 상기 후기구간의 진입시점에서 비활성화되는 신호에 응답하여 상기 발진제어신호를 일정시간 동안 비활성화시키는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  37. 제32항에 있어서,
    상기 발진제어신호 출력부는,
    상기 후기구간의 진입시점에서 비활성화되는 신호를 일정시간 지연하여 출력하는 딜레이;
    상기 딜레이의 출력신호를 입력받아 출력하는 제1인버터;
    상기 후기구간의 진입시점에서 비활성화되는 신호와 상기 제1인버터의 출력신호를 입력받아 출력하는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호와 상기 검출신호를 입력받아 출력하는 제2낸드게이트; 및
    상기 제2낸드게이트의 출력신호를 입력받아 상기 발진제어신호로서 출력하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  38. 제32항에 있어서,
    상기 신호선택부는,
    출력제어신호에 응답하여 상기 주기신호 및 다수의 상기 변동주기신호 중 어느 하나의 신호를 선택하여 상기 발진신호로서 출력하는 다중화부; 및
    상기 검출신호와 상기 옵션과 상기 주기신호 및 다수의 상기 변동주기신호에 응답하여 상기 출력제어신호를 생성하기 위한 출력제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  39. 제38항에 있어서,
    상기 다중화부는,
    상기 출력제어신호에 응답하여 각각 입력받은 상기 주기신호 및 다수의 상기 변동주기신호를 상기 발진신호로서 출력하는 것을 제어하는 다수의 패스게이트를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  40. 제38항에 있어서,
    상기 출력제어신호 생성부는,
    상기 옵션에 응답하여 시점선택신호 및 주기선택신호를 생성하기 위한 선택 신호 생성부;
    상기 검출신호 및 상기 주기선택신호에 응답하여 상기 출력제어신호의 논리레벨을 변동하는 출력제어신호 논리결정부; 및
    상기 시점선택신호와 상기 주기신호 및 다수의 상기 변동주기신호에 응답하여 상기 후기구간의 진입시점을 결정하는 시점결정부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  41. 제40항에 있어서,
    상기 선택신호 생성부는,
    상기 옵션에 응답하여 상기 시점선택신호를 출력하기 위한 시점선택신호 출력부; 및
    상기 옵션에 응답하여 상기 주기선택신호를 출력하기 위한 주기선택신호 출력부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  42. 제41항에 있어서,
    상기 시점 및 주기선택신호 출력부는,
    상기 옵션의 제1선택모드 또는 제2선택모드에서 활성화되는 제1신호를 출력하기 위한 제1신호 출력부;
    상기 옵션의 제2선택모드 또는 제3선택모드에서 활성화되는 제2신호를 출력하기 위한 제2신호 출력부; 및
    상기 제1신호와 상기 제2신호에 응답하여 상기 시점선택신호 또는 상기 주기선택신호의 논리레벨을 결정하기 위한 논리레벨 결정부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  43. 제42항에 있어서,
    상기 제1신호 출력부는,
    상기 옵션에 응답하여 전원전압단과 중간노드가 연결되는 것을 제어하는 퓨즈;
    게이트로 입력받은 상기 제1신호에 응답하여 드레인-소스 접속된 상기 중간노드와 접지전압단이 연결되는 것을 제어하는 NMOS트랜지스터;
    상기 중간노드와 접지전압단 사이에서 상기 NMOS트랜지스터와 병렬접속되며, 일정한 커패시턴스 값을 갖는 커패시터; 및
    상기 중간노드에 인가된 전압을 입력받아 상기 제1신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  44. 제42항에 있어서,
    상기 제2신호 출력부는,
    상기 옵션에 응답하여 전원전압단과 중간노드가 연결되는 것을 제어하는 퓨즈;
    게이트로 입력받은 상기 제2신호에 응답하여 드레인-소스 접속된 상기 중간노드와 접지전압단이 연결되는 것을 제어하는 NMOS트랜지스터;
    상기 중간노드와 접지전압단 사이에서 상기 NMOS트랜지스터와 병렬접속되며, 일정한 커패시턴스 값을 갖는 커패시터; 및
    상기 중간노드에 인가된 전압을 입력받아 상기 제2신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  45. 제42항에 있어서,
    상기 논리레벨 결정부는,
    상기 제1신호를 입력받아 출력하는 제1인버터;
    상기 제2신호를 입력받아 출력하는 제2인버터;
    상기 제1신호와 상기 제2인버터의 출력신호를 입력받아 출력하는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호를 입력받아 상기 시점선택신호 또는 상기 주기선택신호의 제1신호로서 출력하는 제3인버터;
    상기 제1인버터의 출력신호와 상기 제2신호를 입력받아 출력하는 제2낸드게 이트;
    상기 제2낸드게이트의 출력신호를 입력받아 상기 시점선택신호 또는 상기 주기선택신호의 제2신호로서 출력하는 제4인버터;
    상기 제1신호와 상기 제2신호를 입력받아 출력하는 제3낸드게이트; 및
    상기 제3낸드게이트의 출력신호를 입력받아 상기 시점선택신호 또는 상기 주기선택신호의 제3신호로서 출력하는 제5인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  46. 제40항에 있어서,
    상기 출력제어신호 논리결정부는,
    상기 검출신호에 응답하여 상기 출력제어신호의 제1신호 및 제1반전신호를 출력하기 위한 제1출력부;
    상기 출력제어신호의 제1반전신호 및 상기 주기선택신호의 제1신호에 응답하여 상기 출력제어신호의 제2신호 및 제2반전신호를 출력하기 위한 제2출력부;
    상기 출력제어신호의 제1반전신호 및 상기 주기선택신호의 제2신호에 응답하여 상기 출력제어신호의 제3신호 및 제3반전신호를 출력하기 위한 제3출력부; 및
    상기 출력제어신호의 제1반전신호 및 상기 주기선택신호의 제3신호에 응답하여 상기 출력제어신호의 제4신호 및 제4반전신호를 출력하기 위한 제4출력부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  47. 제46항에 있어서,
    상기 제1출력부는,
    상기 검출신호에 응답하여 출력노드를 구동하되, 전원전압을 사용하여 풀 업 구동하고, 풀 다운 노드에 인가되는 전압을 사용하여 풀 다운 구동을 하는 구동부;
    상기 출력노드에 인가된 신호가 플로팅되는 것을 방지하기 위한 래치부; 및
    상기 래치부의 출력신호를 상기 출력제어신호의 제1신호 및 제1반전신호로서 출력하기 위한 신호출력부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  48. 제47항에 있어서,
    상기 구동부는,
    전원전압단과 상기 풀 다운 노드 사이에 직렬접속된 PMOS트랜지스터와 제1NMOS트랜지스터를 구비하고,
    상기 PMOS트랜지스터는 게이트로 입력받은 상기 검출신호에 응답하여 소스-드레인 접속된 전원전압단과 상기 출력노드가 연결되는 것을 제어하며,
    상기 제1NMOS트랜지스터는 게이트로 입력받은 상기 검출신호에 응답하여 드레인-소스 접속된 출력노드와 상기 풀 다운 노드가 연결되는 것을 제어하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  49. 제47항에 있어서,
    상기 신호출력부는,
    상기 래치부의 출력신호를 입력받아 상기 출력제어신호의 제1신호로서 출력하는 제1인버터; 및
    상기 출력제어신호의 제1신호를 입력받아 상기 출력제어신호의 제1반전신호로서 출력하기 위한 제2인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  50. 제46항에 있어서,
    상기 제2출력부는,
    상기 출력제어신호의 제1반전신호와 상기 주기선택신호의 제1신호를 입력받아 상기 출력제어신호의 제2반전신호로서 출력하기 위한 낸드게이트; 및
    상기 출력제어신호의 제2반전신호를 입력받아 상기 출력제어신호의 제2신호로서 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  51. 제46항에 있어서,
    상기 제3출력부는,
    상기 출력제어신호의 제1반전신호와 상기 주기선택신호의 제2신호를 입력받아 상기 출력제어신호의 제3반전신호로서 출력하기 위한 낸드게이트; 및
    상기 출력제어신호의 제3반전신호를 입력받아 상기 출력제어신호의 제3신호로서 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  52. 제46항에 있어서,
    상기 제4출력부는,
    상기 출력제어신호의 제1반전신호와 상기 주기선택신호의 제3신호를 입력받아 상기 출력제어신호의 제4반전신호로서 출력하기 위한 낸드게이트; 및
    상기 출력제어신호의 제4반전신호를 입력받아 상기 출력제어신호의 제4신호로서 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  53. 제47항에 있어서,
    상기 시점결정부는,
    상기 시점선택신호의 제1신호 및 상기 주기신호에 응답하여 상기 풀 다운 노 드와 접지전압단이 연결되는 것을 제어하는 제1풀 다운 제어부;
    상기 시점선택신호의 제2신호 및 상기 변동주기신호의 제1신호에 응답하여 상기 풀 다운 노드와 접지전압단이 연결되는 것을 제어하는 제2풀 다운 제어부; 및
    상기 시점선택신호의 제3신호 및 상기 변동주기신호의 제2신호에 응답하여 상기 풀 다운 노드와 접지전압단이 연결되는 것을 제어하는 제3풀 다운 제어부를 구비하는 것을 특징으로 하는 반도체 소자의 내부전압 발생기.
  54. 제53항에 있어서,
    상기 제1풀 다운 제어부는,
    상기 풀 다운 노드와 접지전압단 사이에 직렬접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터를 구비하고,
    상기 제1NMOS트랜지스터는 게이트로 입력받은 상기 시점선택신호의 제1신호에 응답하여 드레인-소스 접속된 상기 풀 다운 노드와 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드가 연결되는 것을 제어하며,
    상기 제2NMOS트랜지스터는 게이트로 입력받은 상기 주기신호에 응답하여 드레인-소스 접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드와 접지전압단이 연결되는 것을 제어하는 반도체 소자의 내부전압 발생기.
  55. 제53항에 있어서,
    상기 제2풀 다운 제어부는,
    상기 풀 다운 노드와 접지전압단 사이에 직렬접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터를 구비하고,
    상기 제1NMOS트랜지스터는 게이트로 입력받은 상기 시점선택신호의 제2신호에 응답하여 드레인-소스 접속된 상기 풀 다운 노드와 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드가 연결되는 것을 제어하며,
    상기 제2NMOS트랜지스터는 게이트로 입력받은 상기 변동주기신호의 제1신호에 응답하여 드레인-소스 접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드와 접지전압단이 연결되는 것을 제어하는 반도체 소자의 내부전압 발생기.
  56. 제53항에 있어서,
    상기 제3풀 다운 제어부는,
    상기 풀 다운 노드와 접지전압단 사이에 직렬접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터를 구비하고,
    상기 제1NMOS트랜지스터는 게이트로 입력받은 상기 시점선택신호의 제3신호에 응답하여 드레인-소스 접속된 상기 풀 다운 노드와 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드가 연결되는 것을 제어하며,
    상기 제2NMOS트랜지스터는 게이트로 입력받은 상기 변동주기신호의 제2신호 에 응답하여 드레인-소스 접속된 제1NMOS트랜지스터와 제2NMOS트랜지스터의 접속노드와 접지전압단이 연결되는 것을 제어하는 반도체 소자의 내부전압 발생기.
  57. 내부전압단의 레벨을 검출하여 검출신호를 출력하는 단계;
    상기 검출신호에 응답하여 예정된 제1 주기로 발진하고 설정된 후기구간에서 상기 제1 주기보다 큰 제2 주기로 발진하는 발진신호를 생성하는 단계; 및
    상기 발진신호에 응답하여 전하 펌핑 동작을 수행함으로써 상기 내부전압단으로 내부전압을 출력하는 단계
    를 포함하는 반도체 소자의 내부전압 발생방법.
  58. 제57항에 있어서,
    상기 발진신호를 생성하는 단계는,
    발진제어신호에 응답하여 상기 제1 주기로 발진하는 주기신호를 생성하는 단계; 및
    상기 검출신호에 응답하여 상기 발진제어신호의 논리레벨을 제어하고, 그로인해 생성된 상기 주기신호를 입력받아 상기 발진신호로서 출력하되, 상기 검출신호 및 옵션에 따라 상기 발진신호의 주기를 상기 제1 주기에서 상기 제2 주기로 변동하는 것을 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 내부전 압 발생방법.
  59. 제58항에 있어서,
    상기 제어하는 단계는,
    상기 발진제어신호 및 상기 주기신호에 응답하여 상기 제1 주기보다 큰 상기 제2 주기를 갖으며, 그 주기가 서로 다른 다수의 변동주기신호를 생성하는 단계;
    초기구간에서 상기 주기신호를 상기 발진신호로서 출력하고, 상기 주기신호 및 다수의 상기 변동주기신호에 응답하여 진입시점이 결정되는 상기 후기구간에서 상기 검출신호 및 상기 옵션에 따라 다수의 상기 변동주기신호 중 어느 하나의 신호를 선택하여 상기 발진신호로서 출력하는 단계; 및
    상기 후기구간의 진입시점에서 비활성화되는 신호 및 상기 검출신호에 응답하여 그 레벨이 변화하는 상기 발진제어신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 발생방법.
  60. 제59항에 있어서,
    상기 변동주기신호를 생성하는 단계는,
    상기 주기신호 및 상기 발진제어신호를 입력받아 상기 제1 주기보다 2배 큰 상기 제2 주기를 갖는 제1변동주기신호를 출력하는 단계;
    상기 제1변동주기신호 및 상기 발진제어신호를 입력받아 상기 제1 주기보다 4배 큰 상기 제2 주기를 갖는 제2변동주기신호를 출력하는 단계; 및
    상기 제2변동주기신호 및 상기 발진제어신호를 입력받아 상기 제1 주기보다 8배 큰 상기 제2 주기를 갖는 제3변동주기신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 발생방법.
  61. 제59항에 있어서,
    상기 발진신호로서 출력하는 단계는,
    출력제어신호에 응답하여 상기 주기신호 및 다수의 상기 변동주기신호 중 어느 하나의 신호를 선택하여 상기 발진신호로서 출력하는 단계; 및
    상기 검출신호와 상기 옵션과 상기 주기신호 및 상기 다수의 상기 변동주기신호에 응답하여 상기 출력제어신호를 생성하기 위한 단계를 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 발생방법.
  62. 제61항에 있어서,
    상기 출력제어신호를 생성하기 위한 단계는,
    상기 옵션에 응답하여 시점선택신호 및 주기선택신호를 생성하기 위한 단계;
    상기 검출신호 및 상기 주기선택신호에 응답하여 상기 출력제어신호의 논리 레벨을 변동하는 단계; 및
    상기 시점선택신호와 상기 주기신호 및 다수의 상기 변동주기신호에 응답하여 상기 후기구간의 진입시점을 결정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 내부전압 발생방법.
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