KR100313095B1 - 반도체메모리의 파이프라인 카운터 - Google Patents

반도체메모리의 파이프라인 카운터 Download PDF

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Abstract

본 발명은 반도체메모리의 파이프라인 카운터에 관한 것으로, 인에이블신호에 의하여 구동되는 제1PMOS트랜지스터; 출력인에이블신호의 반전신호 및 상기 제어부로부터의 클럭신호의 논리연산된 신호에 의하여 구동되는 제2PMOS트랜지스터; 상기 논리연산신호의 반전신호에 의하여 구동되어, 해당 파이프라인 카운트신호의 라인을 디스챠지시키는 제2NMOS트랜지스터; 상기 클럭신호와, 상기 출력인에이블신호 및 상기 인에이블신호의 논리연산된 신호에 응답하여, 제1 및 제2PMOS트랜지스터와 공통연결된 노드를 디스챠지시키는 디스챠지부; 상기 노드의 전위에 의하여 구동되어 상기 해당 파이프라인 카운트신호의 라인에 전원전압을 공급하는 제3PMOS트랜지스터; 및 다음단의 파이프라인부에서 발생되는 파이프라인 카운트신호에 의하여 구동되어 상기 해당 파이프라인 카운트신호의 라인을 디스챠지시키는 제3NMOS트랜지스터;로 구성되는 복수개의 파이프라인부를 구비한다. 본 고주파수에서도 안정적으로 동작하고 보다 간단한 구조로 이루어져 전력소모를 줄일 수 있는 반도체메모리의 파이프라인 카운터를 제공한다.

Description

반도체메모리의 파이프라인 카운터{Pipeline counter of semiconductor memory}
본 발명은 반도체메모리의 데이타 출력에 관한 것으로, 특히 고주파수에서도 안정적으로 동작하고 보다 간단한 구조로 이루어져 전력소모를 줄일 수 있는 반도체메모리의 파이프라인 카운터에 관한 것이다.
일반적으로 반도체 메모리에 저장된 데이터를 리드(read)할 경우 메모리의 데이터를 출력버퍼에 순차적으로 보내는 프리패치동작이 수행된다. 프리패치란 미리 데이터를 가져온다는 뜻으로, 프리패치신호는 리드라인(read line)에 실린 리드라인신호가 버스트(burst)된 동안 메모리의 데이터를 순차적으로 패치하기 위한 신호이다. 리드라인신호는 데이터가 리드라인에 실리게 되면 로우레벨로 바뀌어 인에이블되고, 이때 프리패치신호는 인에이블된 리드라인신호가 파이프라인 카운트(pipeline count)신호와 잘 매치가 될 수 있도록 로우레벨로 인에이블된다.여기서, 파이프라인 카운트신호는 데이터를 출력버퍼로 내보내게 하는 신호이고, 파이프라인 카운터회로에서 발생된다. 이러한 파이프라인 카운터회로는 MML (Memory Merged Logic)에 사용되는 매크로 SDRAM(Synchronous Dynamic Access Memory)을 구성할 때 쓰이고, 예를 들어 웨이브-파이프라인(Wave-Pipelined) 방식의 카운터회로가 사용될 수 있다.
도 1은 종래의 파이프라인 카운터의 구성을 보인 블럭도이다. 도 1을 참조하면, 외부로부터 메인클럭신호(Clock) 및 출력인에이블신호 (Out_Enable)를 입력받아 클럭신호(Clkt_b), 리세트신호(reset), 인에이블시작신호 (Estat) 그리고 인에이블카운트신호(Ecount)를 발생하여, 파이프라인 카운터의 전체동작을 제어하는 제어부(10)와, 그 제어부(10)로부터 인가된 인에이블시작신호(Estat) 및 인에이블카운트신호(Ecount)에 따라 인에이블신호 (en0),(en1),(en2)를 발생하는 인에이블부(12)와, 인가된 파이프라인 카운트신호 (PCNT0),(PCNT1),(PCNT2)에 응답하여 상기 제어부(10)를 리세트시키기 위한 신호(self_reset)를 공급하는 리세트부(14)를 포함한다.
또한, 종래의 종래의 파이프라인 카운터는 상기 제어부(10)로부터의 클럭신호(Clkt_b)를 각각 공급받고, 상기 인에이블부(12)로부터의 인에이블신호 (en0,en1),(en1,en2),(en2,en0)에 의하여 구동되어 상기 파이프라인 카운트신호 (PCNT0),(PCNT1),(PCNT2)를 발생하는 파이프라인부(16),(18),(20)들을 포함한다. 여기서, 상기 파이프라인 카운트신호(PCNT0),(PCNT1),(PCNT2)는 외부로 출력됨과 아울러 상기 리세트부(14)에 인가된다. 또한, 파이프라인 카운트신호 (PCNT0),(PCNT1),(PCNT2)는 파이프라인부(20),(16),(18)에 각각 인가된다.
도 2는 상기 파이프라인부(16),(18),(20)들 중에서 상기 파이프라인부(16)의 구성을 보인 상세 회로도이다. 도 2에 도시된 바와 같이, 파이프라인부(16)는 상기 인에이블부(12)로부터의 인에이블신호(en1)를 입력받는 인버터(I1)와, 그 인버터(I1)의 출력신호에 의하여 구동되는 PMOS트랜지스터(P1)와, 상기 제어부(10)로부터의 리세트신호(reset)에 의하여 구동되는 PMOS트랜지스터(P2)와, 리세트신호(reset)를 입력받는 인버터(I2)를 포함한다.
또한, 상기 파이프라인부(16)는 상기 인에이블부(12)로부터의 인에이블신호(en0)에 의하여 구동되는 NMOS트랜지스터(n1)와, 상기 인버터(I2)의출력신호에 의하여 구동되고 상기 제어부(10)로부터의 클럭신호(Clkt_b)가 그 드레인에 인가되는 NMOS트랜지스터(n2)와, 상기 파이프라인부(18)로부터 출력되는 카운트신호(PCNT1)에 의하여 구동되는 NMOS트랜지스터(n3)를 포함한다.
상기 PMOS트랜지스터(P1),(P2)의 드레인 및 상기 NMOS트랜지스터(N1)의 소스는 노드(aa)에 공통 접속된다.
또한, 상기 파이프라인부(16)는 상기 노드(aa)의 전압신호를 순차적을 반전시켜 그 노드(aa)에 래치시키는 인버터(I3),(I4)와, 그 노드(aa)의 전압신호에 의하여 구동되는 PMOS트랜지스터(P3)와, 그 PMOS트랜지스터(P3)의 드레인에 나타나는 전압신호를 순차적으로 반전시켜 파이프라인 카운트신호(PCNT0)의 라인에 래치시키는 인버터(I5),(I6)를 포함한다.
상기 NMOS트랜지스터(n2),(n3)의 드레인은 상기 PMOS트랜지스터(P3)의 드레인과 각각 연결되고, 그 소스는 각각 접지되어 있다.
한편, 파이프라인부(18),(20)는 전술한 파이프라인부(16)와 동일하게 구성된다.
상기와 같이 구성되는 종래의 파이프라인 카운터의 동작을 도 1 내지 도 4를 참조하여 설명하면 다음과 같다.
먼저, 도 3을 참조하여 종래의 파이프라인 카운트가 저주파수로 동작할 경우에 관하여 설명한다.
제어부(10)는 하이레벨의 출력인에이블신호(Out_Enable)를 입력받으면, 인에이블시작신호(Estat) 및 인에이블카운트신호(Ecount)를 인에이블부(12)에 인가한다. 이에 따라 인에이블부(12)는 하이레벨의 인에이블신호(en0),(en1),(en2)를 순차적으로 발생하여 파이프라인부(16),(18),(20)에 인가한다. 이때, 파이프라인부(16)는 인에이블신호(en0),(en1)를, 파이프라인부(18)는 인에이블신호 (en1),(en2)를 그리고 파이프라인부(20)는 인에이블신호(en0),(en2)를 각각 입력받는다.
예를 들어, 도 2에 도시된 파이프라인부(16)의 경우, 하이레벨의 인에이블신호(en0)에 의하여 NMOS트랜지스터(n1)가 턴온되고, 이때 인에이블신호(en1)는 로우레벨이므로 인버터(I1)는 하이레벨의 신호를 PMOS트랜지스터(P1)의 게이트에 인가한다. 그리고, 제어부(10)로부터의 클럭신호(Clkt_b)가 하이레벨에서 로우레벨로 변하면, 그 로우레벨의 클럭신호(Clkt_b)가 NMOS트랜지스터(n1)를 통하여 노드(aa)에 인가된다. 그러므로, 노드(aa)의 전위는 로우레벨이 되어 PMOS트랜지스터(p3)가 턴온된다. 결과적으로, 하이레벨의 파이프라인 카운트신호(PCNT0)가 출력되고 그 출력은 인버터(I5),(I6)에 의하여 래치된다.
또한, 하이레벨의 파이프라인 카운트신호(PCNT0)는 리세트부(14)에 입력되는데, 리세트부(14)는 파이프라인 카운트신호(PCNT0)의 레벨을 감지하여 신호(self_reset)를 제어부(10)에 인가한다. 그 후. 일정한 시간(t1)이 지난 다음 제어부(10)로부터의 리세트신호(reset)는 하이레벨에서 로우레벨로 변한다, 여기서, 상기 시간(t1)은 클럭신호(Clkt_b)가 로우레벨에서 하이레벨로 트랜지션된 후 노드(aa)의 전위가 하이레벨로 변할 때까지의 시간이다.
로우레벨의 리세트신호(reset)에 의하여, 파이프라인부(16)의 PMOS트랜지스터(P2)가 턴온되고 따라서 노드(aa)의 전위는 하이레벨이 된다. 이때, 하이레벨의 클럭신호(Clkt_b)가 NMOS트랜지스터(n1)를 통하여 노드(aa)에 인가되고, PMOS트랜지스터(p1),(p2)는 각각 턴오프 상태가 된다.
그리고, 로우레벨의 리세트신호(reset)는 인버터(I2)에서 반전되어 하이레벨의 신호가 NMOS트랜지스터(n2)의 게이트에 인가되고, 이에 따라 NMOS트랜지스터(n2)가 턴온된다. 이때, NMOS트랜지스터(n3)는 로우레벨의 파이프라인 카운트신호(PCNT1)에 의하여 턴오프된 상태이다. 결과적으로, 파이프라인 카운트신호(PCNT0) 라인으로부터 NMOS트랜지스터(n2)를 통하여 전류패스(path)가 형성되고, 그러므로 전술한 바와 같이 하이레벨로 래치되었던 파이프라인 카운트신호(PCNT0)는 로우레벨로 변한다.
이와 같이, 한 클럭의 파이프라인 카운트신호(PCNT0)가 출력된 후, 그 다음 파이프라인 카운트신호(PCNT1)를 발생시키기 위하여 인에이블부(12)는 인에이블신호(en0)의 레벨을 로우레벨로 떨어뜨리고, 그 다음 인에이블신호(en1)의 레벨을 하이레벨로 만든다.
이어서, 전술한 파이프라인부(16)의 동작과 동일한 방식으로, 파이프라인부(18),(20)는 파이프라인 카운트신호(PCNT1),(PCNT2)를 각각 발생한다.
상기와 같이, 저주파수에서는 클럭신호(Clkt_b)가 로우레벨에서 하이레벨로 트랜지션된 후 노드(aa)의 전위가 하이레벨로 상승할 때까지의 시간(t1)이 어느 정도 마진을 가지므로 파이프라인 카운트신호(PCNT0),(PCNT1),(PCNT2)를 발생시키는데 큰 문제점이 없다. 그러나, 파이프라인 카운터가 고주파수로 동작할수록, 메인클럭신호(Clock)와 이와 동기되어 발생되는 클럭신호(Clkt_b)간의 차이가 적어져서 리세트신호(reset)의 마진도 줄어들게 된다.
도 4를 참조하여, 이러한 고주파수에서의 동작을 설명하면 다음과 같다.
전술한 바와 같은 과정에 따라, 노드(aa)의 전위가 로우레벨이 되면 하이레벨의 파이프라인 카운트신호(PCNT0)가 발생된다. 이에 따라, 리세트신호(reset)가 하이레벨에서 로우레벨로 변하게 되어 노드(aa)는 다시 하이레벨로 프리챠지되기 시작한다. 그런데, 이때 클럭신호(Clkt_b)는 아직 로우레벨인 상태에서, 즉 노드(aa)의 전위는 로우레벨인 상태에서, 로우레벨의 리세트신호(reset)가 입력되므로, 노드(aa)의 전위는 서서히 상승하게 된다. 그러므로, 노드(aa)에 나타나는 전압신호의 상승에지가 어느정도의 슬로프(slope)를 가지게 된다. 그 결과, 시간마진(t1)지 감소하여 정상적인 파이프라인 카운트신호(PCNT0),(PCNT1),(PCNT2)가 발생되지 않는 문제점이 있었다. 또한, 최악의 경우 노드(aa)의 전위가 충분히 로우레벨로 내려가지 못하여 파이프라인 카운트신호(PCNT0),(PCNT1),(PCNT2)가 발생되지 못하는 경우가 생기기도 한다.
물론, 클럭신호(Clkt_b)가 하이레벨로 변하고 인에이블신호(en1)가 하이레벨로 변하면, PMOS트랜지스터(p1)가 턴온되어 노드(aa)를 하이레벨로 프리챠지시킬 수 있지만, 노드(aa)가 하이레벨이 되기전에 NMOS트랜지스터(n1)을 통하여 형성되는 전류패스를 방지할 수는 없어, 동작이 불안정하였다.
즉, 일반적인 SDRAM의 경우, 동기식의 데이타버스트 동작을 위한 파이프라인 카운터는 저속동작(133MHz 이하)에서의 효율을 맞추기 위하여 펄스타입의 파이프라인 카운터가 사용되었다. 그러나, 이러한 종래의 파이프라인 카운터가 166HHz 내지 200MHz의 고주파수로 동작할 때, 회로내부에서 문제가 생겨 파이프라인 카운트신호가 불안정하게 되고 이에 따라 그 동작이 불안정하게 된다.
게다가, MML(Momery Merged Logic) SDRAM의 경우 많은 갯수의 입/출력회로를 구성하기 위해 여러개의 파이프라인 카운터가 구비된다면, 그에 따른 전력소모도 무시할 수 없게 된다.
따라서, 고주파수에서도 안정적으로 동작할 수 있고 전력소모를 줄일 수 있는 새로운 파이프라인 카운터가 요구되고 있었다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 고주파수에서도 안정적으로 동작하고 보다 간단한 구조로 이루어져 전력소모를 줄일 수 있는 반도체메모리의 파이프라인 카운터를 제공함을 그 목적으로 한다.
도 1은 종래의 파이프라인(pipeline) 카운터의 구성을 보인 블럭도.
도 2는 도 1의 파이프라인부의 구성을 보인 상세 회로도.
도 3은 종래의 파이프라인 카운터가 저주파수로 동작할 때의 타이밍도.
도 4는 종래의 파이프라인 카운터가 고주파수로 동작할 때의 타이밍도.
도 5는 본 발명에 따른 반도체메모리의 파이프라인 카운터의 구성을 보인 블럭도.
도 6은 도 5의 파이프라인부의 구성을 보인 상세 회로도.
도 7은 본 발명에 따른 파이프라인 카운터의 동작에 관한 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
10,30 : 제어부 12,32 : 인에이블부
14 : 리세트부 16,18,20,34,36,38 : 파이프라인부
상기와 같은 목적을 달성하기 위한 본 발명은 외부로부터 메인클럭신호 및 출력인에이블신호를 입력받아 회로 전체의 동작을 제어하기 위한 제어신호들을 출력하는 제어부와, 그 제어부로부터의 제어신호에 따라 인에이블신호를 발생하는 인에이블부와, 그 인에이블신호 및 상기 제어신호를 입력받아 각각 파이프라인 카운트신호를 발생하는 복수의 파이프라인부를 구비한 파이프라인 카운터에 있어서, 상기 파이프라인부는 상기 인에이블신호에 의하여 구동되는 제1PMOS트랜지스터; 상기 출력인에이블신호의 반전신호 및 상기 제어부로부터의 클럭신호의 논리연산된 신호에 의하여 구동되는 제2PMOS트랜지스터; 상기 논리연산신호의 반전신호에 의하여 구동되어, 해당 파이프라인 카운트신호의 라인을 디스챠지시키는 제2NMOS트랜지스터; 상기 클럭신호와, 상기 출력인에이블신호 및 상기 인에이블신호의 논리연산된 신호에 응답하여, 제1 및 제2PMOS트랜지스터와 공통연결된 노드를 디스챠지시키는 디스챠지부; 상기 노드의 전위에 의하여 구동되어 상기 해당 파이프라인 카운트신호의 라인에 전원전압을 공급하는 제3PMOS트랜지스터; 및 다음단의 파이프라인부에서 발생되는 파이프라인 카운트신호에 의하여 구동되어 상기 해당 파이프라인 카운트신호의 라인을 디스챠지시키는 제3NMOS트랜지스터;를 포함하여 구성된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 5를 참조하면, 본 발명에 따른 반도체메모리의 파이프라인 카운터는 외부로부터 메인클럭신호(Clock) 및 출력인에이블신호(Out_Enable)를 입력받아 클럭신호(Clkt_p), 인에이블시작신호(E_start) 그리고 인에이블카운트신호(E_count)를 발생하여, 파이프라인 카운터의 전체동작을 제어하는 제어부(30)와, 그 제어부(30)로부터 인가된 인에이블시작신호(E_start) 및 인에이블카운트신호(E_count)에 따라 인에이블신호(en0),(en1),(en2)를 발생하는 인에이블부(32)와, 상기 출력인에이블신호(Out_Enable)와 상기 제어부(30)로부터의 클럭신호(Clkt_p)를 각각 공급받고 상기 인에이블부(32)로부터의 인에이블신호(en0),(en1),(en2)에 의하여 구동되어 파이프라인 카운트신호(PCNT0),(PCNT1),(PCNT2)를 각각 발생하는 파이프라인부(34),(36),(38)들을 포함한다. 여기서, 상기 파이프라인 카운트신호 (PCNT0),(PCNT1),(PCNT2)는 외부로 출력됨과 아울러 파이프라인부(38),(34),(36)에 각각 인가된다.
도 6은 상기 파이프라인부(34),(36),(38)들 중에서 상기 파이프라인부(30)의 구성을 보인 상세 회로도이다.
도 6에 도시된 바와 같이, 파이프라인부(34)는 출력인에이블신호 (Out_Enable)를 입력받는 인버터(I1)와, 그 인버터(I1)의 출력신호 및 상기 제어부(30)로부터의 클럭신호(Clkt_p)를 입력받는 제1낸드게이트(ND1)와, 상기 인에이블부(32)로부터의 인에이블신호(en0)에 의하여 구동되는 제1PMOS트랜지스터(p1)와, 상기 제1낸드게이트(ND1)의 출력신호, 즉 노드(a)의 전위에 의하여 구동되는 제2PMOS트랜지스터(p2)와, 상기 제1낸드게이트(ND1)의 출력신호를 입력받는 인버터(I3)를 포함한다.
또한, 상기 파이프라인부(30)는 출력인에이블신호(Out_Enable) 및 인에이블신호(en0)를 입력받는 제2낸드게이트(ND2)와, 그 제2낸드게이트(ND2)의 출력신호를 입력받는 인버터(I2)와, 그 인버터(I2)의 출력신호 및 상기 클럭신호(Clkt_p)에 따라, 제1 및 제2PMOS트랜지스터(p1),(p2)의 드레인과 공통연결된 노드(aa)를 디스챠지(discharge)시키는 디스챠지부(340)를 포함한다.
또한, 상기 파이프라인부(30)는 노드(aa)의 전위를 래치시키기 위한 인버터(I4),(I5)와, 상기 노드(aa)의 전위에 의하여 구동되는 제3PMOS트랜지스터(p3)와, 상기 인버터(I3)의 출력신호에 의하여 구동되는 제2NMOS트랜지스터(n2)와, 파이프라인 카운트신호(PCNT1)에 의하여 구동되는 제3NMOS트랜지스터(n3)와, 파이프라인 카운트신호(PCNT0)를 래치하기 위한 인버터(I6),(I7)를 포함한다.
상기 제2 및 제3NMOS트랜지스터(n2),(n3)의 드레인은 상기 제3PMOS트랜지스터(p3)의 드레인과 각각 연결되고, 그 소스는 각각 접지되어 있다. 또한, 제3PMOS트랜지스터(p3)의 드레인은 파이프라인 카운트신호(PCNT0) 라인과 연결된다.
상기 디스챠지부(340)는 상기 제어부(30)로부터의 클럭신호(Clkt_p)에 의하여 구동되고 그 드레인이 상기 노드(aa)와 연결되는 제1NMOS트랜지스터(n1)와, 그 제1NMOS트랜지스터(n1)와 직렬연결되고 상기 인버터(I2)에 의하여 구동되며 그 소스가 접지된 제4NMOS트랜지스터(n4)로 구성된다.
한편, 파이프라인부(36),(38)는 전술한 파이프라인부(34)와 동일하게 구성된다.
상기와 같이 구성되는 본 발명에 따른 파이프라인 카운터의 동작을 도 5 내지 도 7을 참조하여 설명하면 다음과 같다.
출력인에이블신호(Out_Enable)가 로우레벨에서 하이레벨로 바뀌면, 제어부(30)는 이를 감지하여 인에이블시작신호(E_start)를 인에이블부(32)에 인가한다. 인에이블시작신호(E_start)가 인가되면, 인에이블부(32)는 순차적으로 하이레벨을 갖는 인에이블신호(en0),(en1),(en2)를 해당 파이프라인부(34),(36),(38)에 인가한다.
예를 들어, 파이프라인부(34)의 경우에는, 인버터(I1)는 하이레벨의 출력인에이블신호(Out_Enable)를 반전시켜 로우레벨의 신호를 제1낸드게이트(ND1)에 인가한다. 그러므로, 노드(a)에는 클럭신호(Clkt_p)의 레벨에 관계없이 하이레벨의 신호가 나타나고, 제2PMOS트랜지스터(p2)는 턴오프된다.
제2낸드게이트(ND2)는 하이레벨의 출력인에이블신호(Out_Enable) 및 인에이블신호(en0)를 입력받아 로우레벨의 신호를 인버터(I2)에 인가하고, 인버터(I2)는 하이레벨의 신호를 노드(b)에 공급한다.
결과적으로, 인에이블신호(en0)가 하이레벨로 변하면, 노드(b)에는 하이레벨의 신호가 나타난다.
또한, 하이레벨의 인에이블신호(en0)에 의하여 PMOS트랜지스터(p1)는 턴오프되고, 노드(a)의 전압신호가 인버터(I3)에서 반전되어 로우레벨의 신호가 제2NMOS트랜지스터(n2)의 게이트에 인가된다. 그러므로, 제2NMOS트랜지스터(n2)는 턴오프된다.
한편, 디스챠지부(340)의 제1NMOS트랜지스터(n1)와 제4NMOS트랜지스터(n4)는 클럭신호(Clkt_p) 및 노드(b)의 전압신호에 의하여 각각 턴온된다. 따라서, 노드(aa)는 디스챠지되어 로우레벨의 전위가 되고, 제3PMOS트랜지스터(p3)가 턴온되어 파이프라인 카운트신호(PCNT0) 라인에 하이레벨의 신호가 래치된다. 이때, 제3NMOS트랜지스터(n3)는 로우레벨의 파이프라인 카운트신호(PCNT1)에 의하여 턴오프된 상태이다.
그 후, 인에이블신호(en0)가 하이레벨에서 로우레벨로 변하면, 제2낸드게이트(ND2) 및 인버터(I2)를 통하여 출력된 로우레벨의 신호에 의하여디스챠지부(340)의 제4NMOS트랜지스터(n4)가 턴오프된다. 그러므로, 클럭신호(Clkt_p)에 의하여 제1NMOS트랜지스터(n1)가 턴온되더라도, 노드(aa)로부터 디스챠지부(340)를 통하여 형성되었던 전류패스는 차단된다. 이때, 제1PMOS트랜지스터(P1)는 로우레벨의 인에이블신호(en0)에 의하여 턴온되므로, 노드(aa)는 다시 하이레벨로 프리챠지된다.
이어서, 파이프라인 카운트신호(PCNT1)가 로우레벨에서 하이레벨로 변하면, 제3NMOS트랜지스터(n3)가 턴온되므로 파이프라인 카운트신호(PCNT0)는 로우레벨이 된다.
상기와 같은 방식으로 파이프라인 카운트신호(PCNT0),(PCNT1),(PCNT2)의 클럭이 순차적으로 발생된다.
여기서, 출력인에이블신호(Out-Enable)가 오프되어 연속된 파이프라인 카운트동작이 끝나는 타이밍을 살펴보면 다음과 같다. 인에이블신호(en0)의 마지막 클럭이 로우레벨로 떨어지면 제4NMOS트랜지스터(n4)는 턴오프되고 제1PMOS트랜지스터(p1)에 의하여 노드(aa)는 다시 하이레벨로 프리챠지된다. 노드(aa)의 전위가 로우레벨일 때 제3PMOS트랜지스터(p3)를 통하여 공급되는 하이레벨을 갖는 카운트신호(PCNT2) 라인은 다음 카운트신호의 클럭이 발생되지 않기 때문에 제3NMOS트랜지스터(n3)를 통하여 디스챠지되지 않는다. 그러나, 출력인에이블신호(Out-Enable)가 로우레벨이 되면서 클럭신호(Clkt_p)가 하이레벨이 되는 순간 노드(a)의 전위가 로우레벨이 되어 제2NMOS트랜지스터(n2)를 통하여 카운트신호(PCNT2) 라인이 디스챠지된다. 이때, 노드(aa)는 제1PMOS트랜지스터(p1)를 통하여 공급된 전원전압에 의하여 하이레벨로 프리챠지된다.
상기와 같이, 본 발명은 파이프라인 카운터를 종래의 펄스타입 대신에 레벨타입으로 구성하였다. 즉, 종래에는 파이프라인 카운트신호(PCNT0~PCNT2)를 다시 피드백 받아 리세트신호(reset)를 이용하여 파이프라인 카운트신호(PCNT0~PCNT2)를 오프시켰지만, 본 발명에서는 인에이블신호(en0~en2)와 클럭신호(Clkt_b)의 조합만으로 파이프라인 카운트신호(PCNT0~PCNT2)를 온 또는 오프시킨다. 이러한 레벨타입의 파이프라인 카운터에 의하면, 200NHz의 고속동작시에도 도 7의 타이밍도에서 보여진 바와 같이 종래와 같은 문제점이 발생되지 않으므로 안정적인 동작이 보장될 수 있다.
한편, 본 발명은 MML의 매크로 SDRAM뿐만아니라 고주파수에 의한 동작이 필요한 일반 SDRAM의 파이프라인 카운터에도 사용될 수 있다.
상기와 같이, 본 발명은 종래의 펄스타입 대신에 레벨타입으로 파이프라인 카운터를 구성하여 파이프라인 카운터가 고주파수에서도 안정적으로 동작될 수 있도록 하고, 고속의 데이타출력 및 안정적인 동작이 요구되는 매트로 SDRAM등에 적용될 수 있다. 또한, 본 발명에 따른 파이프라인 카운터는 종래보다 간단한 구조로 이루어져 전력소모를 줄일 수 있는 효과가 있다.

Claims (4)

  1. 외부로부터 메인클럭신호 및 출력인에이블신호를 입력받아 회로 전체의 동작을 제어하기 위한 제어신호들을 출력하는 제어부와, 그 제어부로부터의 제어신호에 따라 인에이블신호를 발생하는 인에이블부와, 그 인에이블신호 및 상기 제어신호를 입력받아 각각 파이프라인 카운트신호를 발생하는 복수의 파이프라인부를 구비한 파이프라인 카운터에 있어서, 상기 파이프라인부는
    상기 인에이블신호에 의하여 구동되는 제1PMOS트랜지스터;
    상기 출력인에이블신호의 반전신호 및 상기 제어부로부터의 클럭신호의 논리연산된 신호에 의하여 구동되는 제2PMOS트랜지스터;
    상기 논리연산신호의 반전신호에 의하여 구동되어, 해당 파이프라인 카운트신호의 라인을 디스챠지시키는 제2NMOS트랜지스터;
    상기 클럭신호와, 상기 출력인에이블신호 및 상기 인에이블신호의 논리연산된 신호에 응답하여, 제1 및 제2PMOS트랜지스터와 공통연결된 노드를 디스챠지시키는 디스챠지부;
    상기 노드의 전위에 의하여 구동되어 상기 해당 파이프라인 카운트신호의 라인에 전원전압을 공급하는 제3PMOS트랜지스터; 및
    다음단의 파이프라인부에서 발생되는 파이프라인 카운트신호에 의하여 구동되어 상기 해당 파이프라인 카운트신호의 라인을 디스챠지시키는 제3NMOS트랜지스터;를 포함하여 구성되는 반도체메모리의 파이프라인 카운터.
  2. 제1항에 있어서, 상기 디스챠지부는
    상기 제어부로부터의 클럭신호에 의하여 구동되고 그 드레인이 상기 노드와 연결되는 제1NMOS트랜지스터; 및
    그 제1NMOS트랜지스터와 직렬연결되고 상기 출력인에이블신호 및 상기 인에이블신호의 논리연산된 신호에 의하여 구동되며 그 소스가 접지된 제4NMOS트랜지스터;를 포함하여 구성되는 반도체메모리의 파이프라인 카운터.
  3. 제1항에 있어서, 상기 제2 및 제3NMOS트랜지스터의 드레인은 상기 제3PMOS트랜지스터의 드레인과 각각 연결되고 그 소스는 각각 접지되며, 상기 제3PMOS트랜지스터의 드레인은 상기 해당 파이프라인 카운트신호 라인과 연결되는 것을 특징으로 하는 반도체메모리의 파이프라인 카운터.
  4. 제1항 또는 제2항에 있어서, 상기 논리연산은 인버터와 낸드게이트에 의하여 이루어지는 것을 특징으로 하는 반도체메모리의 파이프라인 카운터.
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