KR20030002131A - 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자 - Google Patents

레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자 Download PDF

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Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 지연고정루프(delay locked loop, DLL)에 관한 것이며, 더 자세히는 레지스터 제어 지연고정루프(resister controlled DLL)에 관한 것이다. 본 발명은 DLL 클럭의 불필요한 토글링에 의한 전류 소모를 줄일 수 있는 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자를 제공하는데 그 목적이 있다. 본 발명은 DLL 클럭을 인에이블/디스에이블시키는 DLL 클럭 인에이블 신호를 생성하기 위한 회로를 제공함으로써 DLL 클럭이 필요한 구간에서만 토글링을 하도록 한다. 즉, 반도체 소자에서 DLL 클럭이 사용되지 않는 비활성화 상태에서는 DLL 클럭을 마스킹하여 DLL 클럭의 불필요한 토글링에 의한 전류 소모를 크게 줄일 수 있다.

Description

레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자{Register controlled delay locked loop and semiconductor device having the same}
본 발명은 반도체 회로 기술에 관한 것으로, 특히 지연고정루프(delay locked loop, DLL)에 관한 것이며, 더 자세히는 레지스터 제어 지연고정루프(resister controlled DLL)에 관한 것이다.
통상적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다.
한편, DLL은 기존에 사용되어 온 위상고정루프(PLL)에 비해 잡음(noise)의 영향을 덜 받는 장점이 있어 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으며, 그 중에서도 레지스터 제어 DLL(register controlled DLL)이 가장 일반화되어 사용되고 있다.
첨부된 도면 도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어 DLL의 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 DDR SDRAM의 레지스터 제어 DLL은, 반전 외부 클럭(/clk)을 입력으로 하여 외부 클럭(clk)의 폴링 에지에 동기된 내부 클럭(fall_clk)을 생성하기 위한 제1 클럭 버퍼(11)와, 외부 클럭(clk)을 입력으로 하여 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 생성하기 위한 제2 클럭 버퍼(12)와, 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 1/n(n은 양의 정수이며, 통상적으로 n=8)로 분주하여 지연 모니터링 클럭(dly_in) 및 기준 클럭(ref)을 출력하는 클럭 분주기(13)와, 외부 클럭(clk)의 폴링 에지에 동기된 내부 클럭(fall_clk)을 입력으로 하는 제1 지연 라인(14)과, 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 입력으로 하는 제2 지연 라인(15)과, 지연 모니터링 클럭(dly_in)을 입력으로 하는 제3 지연 라인(16)과, 제1, 제2 제3 지연라인(14, 15, 16)의 지연량을 결정하기 위한 쉬프트 레지스터(17)와, 제1 지연 라인(14)의 출력(ifclk)을 구동하여 DLL 클럭(fclk_dll)을 생성하기 위한 제1 DLL 드라이버(20)와, 제2 지연 라인(15)의 출력(irclk)을 구동하여 DLL 클럭(rclk_dll)을 생성하기 위한 제2 DLL 드라이버(21)와, 제3 지연 라인(16)의 출력(feedback_dly)을 입력으로 하여 클럭(feedback_dly)이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된 지연 모델(22)과, 지연 모델(22)의 출력(feedback)과 기준 클럭(ref)의 위상을 비교하기 위한 위상 비교기(19)와, 위상 비교기(19)로부터 출력된 제어신호(ctrl)에 응답하여 쉬프트 레지스터(17)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR, SL) 및 지연고정(locking)이 이루어졌음을 나타내는 지연고정신호(dll_lockb)를 출력하는 쉬프트 제어기(18)를 구비한다.
여기서, 지연 모델(22)은 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함하며, 복제회로(replica circuit)라고도 불리운다. 그리고, 제1, 제2 및 제3 지연 라인(14, 15, 16), 쉬프트 레지스터(17) 및 쉬프트 제어기(18)를 묶어 지연 모니터(10)라 한다.
이하, 상기와 같이 구성된 종래의 레지스터 제어 DLL의 동작을 살펴본다.
우선, 제1 클럭 버퍼(11)는 외부 클럭(clk)의 폴링 에지를 받아 동기된 내부 클럭(fall_clk)을 발생시키고, 제2 클럭 버퍼(12)는 외부 클럭(clk)의 라이징 에지를 받아서 내부 클럭(rise_clk)을 발생시킨다. 클럭 분주기(13)는 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 1/n 분주하여 외부 클럭(clk)과 n번째 클럭마다 한번씩 동기되는 클럭(ref, dly_in)을 만든다.
초기 동작시, 지연 모니터링 클럭(dly_in)은 지연 모니터(10)의 제3 지연 라인(16)의 단위 지연소자 하나만을 통과하여 feedback_dly 클럭으로 출력되고, 이 클럭은 다시 지연 모델(22)를 거치면서 feedback 클럭으로 지연되어 출력된다.
한편, 위상 비교기(19)는 기준 클럭인 기준 클럭(ref)의 라이징 에지와 feedback 클럭의 라이징 에지를 비교하여 제어신호(ctrl)를 생성하고, 쉬프트 제어기(18)는 제어신호(ctrl)에 응답하여 쉬프트 레지스터(17)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR, SL)를 출력한다. 쉬프트 레지스터(17)는 쉬프트 제어신호(SR, SL)에 응답하여 제1, 제2 및 제3 지연 라인(14, 15, 16)의 지연량을 결정한다. 이때, SR(shift right)이 입력되면 레지스터를 왼쪽으로 이동시키고, SL(shift left)가 입력되면 레지스터를 오른쪽으로 이동시킨다. 이후, 지연량이 제어된 feedback 클럭과 기준 클럭(ref)을 비교해 나가면서 두 클럭이 최소의 지터(jitter)를 가지는 순간에 지연고정(locking)이 이루어지게 되고, 쉬프트 제어기(18)로부터 지연고정신호(dll_lockb)가 출력되어 제1 및 제2 DLL 드라이버(20, 21)를 구동함으로써 외부 클럭(clk)과 동일한 위상을 갖는 DLL 클럭(fclk_dll, rclk_dll)을 얻게 된다.
그런데, 일단 위상고정이 이루어지면 DLL 클럭은 첨부된 도면 도 2에 도시된 바와 같이 리프레쉬나 파워다운 모드인 경우를 제외하고는 계속하여 토글링(toggling)하기 때문에 불필요한 전류 소모를 유발하였다. 특히 고주파 동작시 전류 소모가 증가하는 문제점이 있었다. 도 2에서 'ACT'는 활성화 명령, 'WT'는 쓰기 명령, 'PRE'는 프리차지 명령, 'RD'는 읽기 명령을 나타낸 것으로, 이상의 명령에 관계 없이 DLL 클럭이 계속하여 토글링하는 상태를 나타내고 있다.
한편, 반도체 메모리의 주변회로에서는 통상적으로 클럭의 슬로프(slope)를 유지하기 위하여 첨부된 도면 도 3에 도시된 바와 같이 다단의중계기(repeater)(1)를 두고 있는데, 중계기(1)는 그 사이즈가 큰 편이기 때문에 비교적 큰 전류 소모를 유발한다. 보통 10개의 중계기에서 10mA의 전류를 소모한다. 따라서, DLL 클럭이 계속하여 토글링되면 주변회로에서의 전류 소모도 늘어나게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, DLL 클럭의 불필요한 토글링에 의한 전류 소모를 줄일 수 있는 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자를 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어 DLL의 블록 다이어그램.
도 2는 종래기술에 따른 DLL 클럭의 파형도.
도 3은 반도체 메모리의 주변회로에 배치된 중계기를 도시한 도면.
도 4는 본 발명의 일 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL의 블록 다이어그램.
도 5는 상기 도 4의 DLL 클럭 인에이블 신호 발생기의 회로 구성을 예시한 도면.
도 6a 및 도 6b는 각각 상기 도 4의 제1 클럭 제어부의 회로 구성을 예시한 도면.
도 7은 상기 도 5에 예시된 DLL 클럭 인에이블 신호 발생기의 입/출력 신호의 타이밍 다이어그램.
도 8은 상기 도 4에 도시된 DDR SDRAM의 레지스터 제어 DLL의 타이밍 다이어그램.
도 9는 본 발명의 다른 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL의 블록 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
53 : DLL 클럭 인에이블 신호 발생기
54 : 제1 클럭 제어부
55 : 제2 클럭 제어부
dll_en : DLL 클럭 인에이블 신호
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 레지스터 제어 지연고정루프와, 그로부터 출력된 DLL 클럭을 이용하는 내부 회로를 구비한 반도체 소자에 있어서, 상기 반도체 소자에 대한 활성화 명령 및 비활성화 명령에 응답하여, 상기 내부 회로에 인가되는 상기 DLL 클럭을 인에이블/디스에이블시키는 DLL 클럭 인에이블 신호를 생성하기 위한 수단을 구비하는 반도체 소자가 제공된다.
그리고, 본 발명의 다른 측면에 따르면, 반도체 소자의 레지스터 제어 지연고정루프에 있어서, 외부 클럭의 클럭 에지에 동기된 내부 클럭, 지연 모니터링 클럭 및 기준 클럭을 생성하기 위한 내부 클럭 생성 수단; 상기 지연 모니터링 클럭에 실제 내부 클럭 경로의 지연 조건을 반영하기 위한 지연 모델; 상기 지연 모델의 출력 신호와 상기 기준 클럭의 위상을 비교하기 위한 위상 비교 수단; 상기 위상 비교 수단의 비교 결과에 응답하여 상기 지연 모니터링 클럭과 상기 내부 클럭의 지연량을 제어하기 위한 지연 모니터링 수단; 지연량이 제어된 상기 내부 클럭을 입력으로 하여 DLL 클럭을 생성하기 위한 DLL 클럭 구동 수단; 상기 반도체 소자에 대한 활성화 명령 및 비활성화 명령에 응답하여 DLL 클럭 인에이블 신호를 생성하기 위한 DLL 클럭 인에이블 신호 생성 수단; 및 상기 내부 클럭 생성 수단과 상기 지연 모니터링 수단 사이에 제공되며, 상기 DLL 클럭 인에이블 신호에 응답하여 상기 내부 클럭을 상기 지연 모니터링 수단에 선택적으로 전달하기 위한 클럭 제어 수단을 구비하는 반도체 소자의 레지스터 제어 지연고정루프가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 반도체 소자의 레지스터 제어 지연고정루프에 있어서, 외부 클럭의 클럭 에지에 동기된 내부 클럭, 지연 모니터링 클럭 및 기준 클럭을 생성하기 위한 내부 클럭 생성 수단; 상기 지연 모니터링 클럭에 실제 내부 클럭 경로의 지연 조건을 반영하기 위한 지연 모델; 상기 지연 모델의 출력 신호와 상기 기준 클럭의 위상을 비교하기 위한 위상 비교 수단; 상기 위상 비교 수단의 비교 결과에 응답하여 상기 지연 모니터링 클럭과 상기 내부 클럭의 지연량을 제어하기 위한 지연 모니터링 수단; 지연량이 제어된 상기 내부 클럭을 입력으로 하여 DLL 클럭을 생성하기 위한 DLL 클럭 구동 수단; 및 상기 반도체 소자에 대한 활성화 명령 및 비활성화 명령에 응답하여 상기 DLL 클럭 구동 수단을 인에이블/디스에이블시키는 DLL 클럭 인에이블 신호를 생성하기 위한 수단을 구비하는 반도체 소자의 레지스터 제어 지연고정루프가 제공된다.
본 발명은 DLL 클럭을 인에이블/디스에이블시키는 DLL 클럭 인에이블 신호를 생성하기 위한 회로를 제공함으로써 DLL 클럭이 필요한 구간에서만 토글링을 하도록 한다. 즉, 반도체 소자에서 DLL 클럭이 사용되지 않는 비활성화 상태에서는 DLL 클럭을 마스킹하여 DLL 클럭의 불필요한 토글링에 의한 전류 소모를 크게 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
첨부된 도면 도 4는 본 발명의 일 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL의 블록 다이어그램이다.
도 4를 참조하면, 본 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL은, 제1 및 제2 클럭 버퍼(41, 42), 클럭 분주기(43), 위상 비교기(49), 지연 모니터(40), 지연 모델(52), 제1 및 제2 DLL 드라이버(50, 51)를 구비하며, 지연 모니터(40) 또한 제1 내지 제3 지연 라인(44, 45, 46), 쉬프트 레지스터(47), 쉬프트 제어기(48)로 구성되어 있어 상기 도 1에 도시된 종래의 DDR SDRAM의 레지스터 제어 DLL의 기본적인 구성을 따르고 있다. 따라서, 이들 각각의 구성 관계에 대해서는 자세한 설명을 생략하기로 한다.
다만, 본 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL은 DLL 클럭 인에이블 신호(dll_en)를 생성하는 DLL 클럭 인에이블 신호 발생기(53)와, 제1 및 제2 내부 클럭 버퍼(41, 42)과 제1 및 제2 지연 라인(44, 45) 사이의 경로 상에 제공되며, DLL 클럭 인에이블 신호(dll_en)에 응답하여 내부 클럭(fall_clk, rise_clk)을 선택적으로 온/오프시키는 제1 및 제2 클럭 제어부(54, 55)를 더 구비하고 있다. DLL 클럭 인에이블 신호 발생기(53)에서 생성되는 DLL 클럭 인에이블 신호(dll_en)는 소자의 동작 상태에 따라 DLL 클럭(clk_dll)을 인에이블/디스에이블 시키는 역할을 하며, 본 실시예에서는 하이 레벨을 액티브 상태로 사용하였다.
첨부된 도면 도 5는 상기 도 4의 DLL 클럭 인에이블 신호 발생기의 회로 구성을 예시한 것이다.
도 5를 참조하면, 예시된 DLL 클럭 인에이블 신호 발생기의 회로는 크게 드라이버부(60), 리셋부(62) 및 출력부(64)로 구성된다.
드라이버부(60)는 프리차지 펄스(pcgz)를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(M1)와, 인버터(INV1)에 의해 반전된 로우 어드레스 스트로브 활성화 펄스(act_rasz)를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(M2)를 구비한다. 풀업 PMOS 트랜지스터(M1)는 공급전원과 드라이버 출력단(n0) 사이에 접속되며, 풀다운 NMOS 트랜지스터(M2)는 접지전원과 드라이버 출력단(n0) 사이에 접속되어 있다. 여기서, 로우 어드레스 스트로브 활성화 펄스(act_rasz)는 다수의 뱅크 중 하나의 뱅크라도 활성화되는 경우에 발생하는 신호이며, 프리차지 펄스(pcgz)는 모든 뱅크(bank)를 프리차지하는 경우에 발생하는 신호이다.
리셋부(62)는 파워업 신호(pwrup)를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(M3)로 구성하였다. 풀업 PMOS 트랜지스터(M3)는 공급전원과 드라이버 출력단(n0) 사이에 접속되어 있다.
출력부(64)는 두 개의 인버터(INV2, INV3)로 구성된 반전 래치와, 반전 래치의 출력 신호를 버퍼링하여 DLL 클럭 인에이블 신호(dll_en)를 출력하기 위한 인버터(INV4, INV5)로 구성된다.
첨부된 도면 도 6a 및 도 6b는 각각 상기 도 4의 제1 클럭 제어부의 회로 구성을 예시한 것이다.
도 6a를 참조하면, 제1 클럭 제어부(54)는 제1 클럭 버퍼(41)로부터 출력된 내부 클럭(fall_clk)과 DLL 클럭 인에이블 신호(dll_en)를 입력으로 하는 낸드 게이트(ND)와, 낸드 게이트의 출력을 반전시키는 인버터(INV6)로 구성된다.
도 6b를 참조하면, 제1 클럭 제어부(54)는 DLL 클럭 인에이블 신호(dll_en)를 입력으로 하는 인버터(INV7)와, DLL 클럭 인에이블 신호(dll_en) 및 그의 반전 신호에 응답하여 내부 클럭(fall_clk)을 스위칭하는 트랜스퍼 게이트(TG)로 구성된다.
상기 도 6a 및 도 6b에 예시한 제1 클럭 제어부(54)의 회로는 모두 DLL 클럭 인에이블 신호(dll_en)이 하이 레벨(액티브 상태)인 경우에만 내부 클럭(fall_clk)을 통과시키는 구성으로, 제2 클럭 제어부(55) 또한 제1 클럭 제어부(54)와 동일하게 구성한다.
첨부된 도면 도 7은 상기 도 5에 예시된 DLL 클럭 인에이블 신호 발생기의 입/출력 신호의 타이밍 다이어그램이다.
도 7을 참조하면, 초기에 메모리에 전원이 인가되면 파워업 신호(pwrup)가 로우 펄스로 액티브되면 풀업 PMOS 트랜지스터(M3)가 턴온되어 드라이버 출력단(n0)을 공급전원 레벨로 충전하고 논리 레벨 로우의 DLL 클럭 인에이블 신호(dll_en)가 출력된다. 이후, 파워업 신호(pwrup)가 다시 논리 레벨 하이로 천이하게 되는데, 이때에는 래치에 저장된 값이 계속하여 출력되므로 DLL 클럭 인에이블 신호(dll_en)는 논리 레벨 로우를 유지하게 된다.
이 상태에서 뱅크 활성화 명령이 입력되어 로우 어드레스 스트로브 활성화 펄스(act_rasz)가 로우로 액티브 되면 풀다운 NMOS 트랜지스터(M2)가 턴온되어 드라이버 출력단(n0)을 방전시키게 되고, 이에 따라 DLL 클럭 인에이블 신호(dll_en)가 논리 레벨 하이로 액티브 된다.
다음으로, 로우 어드레스 스트로브 활성화 펄스(act_rasz)가 논리 레벨 하이로 천이되면, 출력부(64)의 래치에 저장된 값을 계속 출력하여 DLL 클럭 인에이블 신호(dll_en)는 하이 레벨을 유지하게 된다.
이후, 읽기 명령이나 쓰기 명령이 인가되면 메모리는 DLL 클럭에 맞춰 읽기 또는 쓰기 동작을 수행하게 된다.
한편, 메모리에 대한 액세스 동작이 끝나면 비활성화 명령인 프리차지 명령이 인가되어 메모리의 비트라인에 대한 프리차지 동작을 수행하게 된다. 이때, 프리차지 펄스(pcgz)는 로우로 액티브 되며, 이에 따라 풀업 PMOS 트랜지스터(M1)가 턴온되어 드라이버 출력단(n0)을 논리 레벨 하이로 충전하게 되고, 출력부(64)의 래치의 값이 논리 레벨 로우로 바뀌게 된다. 그리고, 프리차지 펄스(pcgz)가 다시논리 레벨 하이로 천이되더라도 래치에 저장된 논리 레벨 로우 값이 계속하여 출력되기 때문에 DLL 클럭 인에이블 신호(dll_en)는 로우로 비활성화 상태를 유지하게 된다.
즉, DLL 클럭 인에이블 신호(dll_en)는 메모리에 대한 활성화 명령과 비활성화 명령 사이의 구간에서만 활성화된다.
첨부된 도면 도 8은 상기 도 4에 도시된 DDR SDRAM의 레지스터 제어 DLL의 타이밍 다이어그램이다.
도 8을 참조하면, 우선 DLL 클럭 인에이블 신호(dll_en)의 활성화 여부에 관계 없이 클럭 분주기(43), 위상 비교기(49), 쉬프트 제어기(48), 쉬프트 레지스터(47), 지연 모델(52)로 구성된 루프는 계속해서 동작을 수행하여 지연량이 제어된 클럭(feedback_dly)을 계속 출력하게 된다.
이때, 메모리가 비활성화 상태인 경우, 즉 읽기나 쓰기 동작을 수행하지 않는 경우에는 DLL 클럭 인에이블 신호(dll_en)이 비활성화 상태가 되어 제1 및 제2 클럭 제어부(54, 55)에서 내부 클럭(fall_clk, rise_clk)을 차단하기 때문에 제1 및 제2 DLL 드라이버(50, 51)의 출력이 제한된다.
한편, 메모리를 활성화시키는 활성화 명령(ACT)이 인가되면 DLL 클럭 인에이블 신호(dll_en)가 활성화되고, 이에 따라 제1 및 제2 클럭 제어부(54, 55)에서 내부 클럭(fall_clk, rise_clk)을 통과시켜 제1 및 제2 지연 라인(44, 45)에 전달함으로써 제1 및 제2 DLL 드라이버(50, 51)로부터 DLL 클럭(fclk_dll, rclk_dll)이 출력되고, 메모리는 이어서 인가된 읽기 명령(RD)에 따라 읽기 동작을 수행한다.이후, 메모리에 대한 액세스가 완료되고 프리차지 명령(PRE)이 인가되면 이에 응답하여 DLL 클럭 인에이블 신호(dll_en)가 다시 비활성화되고, 이에 따라 제1 및 제2 클럭 제어부(54, 55)에서 내부 클럭(fall_clk, rise_clk)을 다시 차단하여 다음 활성화 명령이 인가될 때가지 DLL 클럭(fclk_dll, rclk_dll)의 출력이 제한된다.
상기와 같이 동작하는 본 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL은 메모리에 대한 활성화 명령과 비활성화 명령 사이의 구간에서만 DLL 클럭을 인에이블 시키고, 나머지 구간에서는 DLL 클럭을 디스에이블 시켜 불필요한 전류 소모를 최소화하도록 한다. 또한, 본 실시예에 따르면 제1 및 제2 지연 라인을 통과하는 클럭에 의한 전류 소모도 줄일 수 있다.
첨부된 도면 도 9는 본 발명의 다른 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL의 블록 다이어그램이다.
도 9를 참조하면, 본 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL은 상기 일 실시예와 같이 기본적인 레지스터 제어 DLL의 구성을 따르고 있다. 다만, DLL 클럭 인에이블 신호 발생기(90)가 제1 및 제2 DLL 드라이버(50, 51)의 전단에 배치되고, DLL 클럭 인에이블 신호(dll_en)가 별도의 클럭 제어부(54, 55)를 거치지 않고 직접 제1 및 제2 DLL 드라이버(50, 51)를 인에이블/디스에이블 시키는 구성이 다르다.
이 경우, 제1 및 제2 DLL 드라이버(50, 51)의 풀업단 및 풀다운단에 각각 DLL 클럭 인에이블 신호(dll_en)에 제어 받는 스위치를 추가하면 된다.
본 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL은 상기 도 8에 도시된 바와 동일하게 동작한다. 즉, 메모리가 비활성화 상태인 경우에는 DLL 클럭 인에이블 신호(dll_en)가 로우 레벨로 비활성화 되기 때문에 제1 및 제2 DLL 드라이버(50, 51)가 디스에이블 되어 DLL 클럭(fclk_dll, rclk_dll)의 출력이 제한되고, 메모리가 활성화 상태인 경우에는 DLL 클럭 인에이블 신호(dll_en)가 하이 레벨로 활성화 되기 때문에 제1 및 제2 DLL 드라이버(50, 51)가 인에이블 되어 DLL 클럭(fclk_dll, rclk_dll)이 출력된다.
이 경우, 상기 일 실시예와 비교할 때 제1 및 제2 지연 라인(44, 45)을 통과하는 클럭에 의한 전류 소모는 줄일 수 없지만, DLL 클럭의 불필요한 토글링을 억제함으로써 그 만큼의 전류 소모를 줄일 수 있다.
본 발명의 또 다른 실시예는 메모리의 주변회로 입구에 DLL 클럭 인에이블 신호 발생기와, DLL 클럭 인에이블 신호(dll_en)에 응답하여 DLL 클럭을 선택적으로 온/오프시키는 클럭 제어부(도 4 참조)를 배치하는 것이다. DLL 클럭 인에이블 신호 발생기를 DLL 회로에 포함시키는 경우가 전류 소모를 줄이는데 있어서 효과적이나, 이처럼 주변회로 입구에 DLL 클럭 인에이블 신호 발생기와 클럭 제어부를 배치하는 경우에도 주변회로의 중계기에서 소모되는 전류를 크게 줄일 수 있다.
한편, 본 발명의 DLL 클럭 인에이블 신호 발생기는 필요한 경우, 읽기 동작시에만 DLL 클럭이 토글링하도록 제어할 수 있다. 즉, 읽기 동작시에만 DLL 클럭을 사용하는 소자의 경우, 읽기 명령을 최단 경로로 받아서 DLL 클럭을 인에이블 시키고, 버스트 동작(burst operation)이 끝이 나거나 읽기 상태가 아닌 다른 상태가 될 경우 DLL 클럭을 디스에이블 시킬 필요가 있다. 이 경우, 상기 도 5에 도시된DLL 클럭 인에이블 신호 발생기에서 인버터(INV1)의 입력으로 로우 어드레스 스트로브 활성화 펄스(act_rasz)를 대신하여 읽기 명령 신호(Rdb)를 사용하면 된다. 읽기 명령 신호(Rdb)는 명령 버퍼(command buffer)의 출력 신호를 조합하여 만든 로우 액티브 신호이다. 한편, 이 경우 데이터가 데이터 출력 버퍼를 통과하는 시점을 고려하여 DLL 클럭을 디스에이블 시키도록 설계해야 하며, 메모리 내에서 읽기 동작을 수행 중인 동안에는 어떤 신호가 인가되더라도 DLL 클럭 인에이블 신호(dll_en)는 로우 레벨로 비활성화 되어서는 안된다. 이는 상기 도 6에서도 마찬가지다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 DDR SDRAM의 레지스터 제어 DLL을 일례로 들어 설명하였으나, 본 발명의 레지스터 제어 DLL은 다른 동기식 반도체 메모리나 기타 동기식 로직에도 적용할 수 있다.
또한, 전술한 실시예에서는 활성화 신호로 로우 어드레스 스트로브 활성화 펄스 또는 읽기 명령 신호를 사용하고, 비활성화 신호로 프리차지 펄스를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 활성화 신호로 활성화 명령, 컬럼 어드레스 스트로브 신호, 쓰기 인에이블 신호 등을 이용할 수 있으며, 비활성화 신호로 다른 신호를 사용하는 경우에도 적용된다.
최근의 반도체 소자 개발에 있어서, 전력 소모 문제는 가장 큰 이슈라 할 수 있다. 본 발명은 불필요한 전류 소모를 최소화하여 저전력 소자의 개발에 기여하는 바가 클 것으로 기대된다.

Claims (14)

  1. 레지스터 제어 지연고정루프와, 그로부터 출력된 DLL 클럭을 이용하는 내부 회로를 구비한 반도체 소자에 있어서,
    상기 반도체 소자에 대한 활성화 명령 및 비활성화 명령에 응답하여, 상기 내부 회로에 인가되는 상기 DLL 클럭을 인에이블/디스에이블시키는 DLL 클럭 인에이블 신호를 생성하기 위한 수단을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 DLL 클럭 인에이블 신호에 응답하여, 입력된 클럭을 온/오프 시키기 위한 클럭 제어 수단을 더 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 DLL 클럭 인에이블 신호를 생성하기 위한 수단은,
    상기 활성화 명령 및 상기 비활성화 명령에 응답하여 풀다운 및 풀업 동작을 수행하기 위한 구동 수단;
    상기 반도체 소자에 대한 기동 신호에 응답하여 상기 구동 수단의 출력 노드를 초기화하기 위한 리셋 수단; 및
    상기 구동 수단의 상기 출력 노드에 인가된 신호를 래치하고 버퍼링하여 출력하기 위한 출력 수단을 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 활성화 명령은 활성화 명령, 읽기 명령, 컬럼 어드레스 스트로브 명령, 로우 어드레스 스트로브 명령 중 어느 하나인 것을 생성한 신호인 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서,
    상기 비활성화 명령은 프리차지 명령인 것을 특징으로 하는 반도체 소자.
  6. 반도체 소자의 레지스터 제어 지연고정루프에 있어서,
    외부 클럭의 클럭 에지에 동기된 내부 클럭, 지연 모니터링 클럭 및 기준 클럭을 생성하기 위한 내부 클럭 생성 수단;
    상기 지연 모니터링 클럭에 실제 내부 클럭 경로의 지연 조건을 반영하기 위한 지연 모델;
    상기 지연 모델의 출력 신호와 상기 기준 클럭의 위상을 비교하기 위한 위상비교 수단;
    상기 위상 비교 수단의 비교 결과에 응답하여 상기 지연 모니터링 클럭과 상기 내부 클럭의 지연량을 제어하기 위한 지연 모니터링 수단;
    지연량이 제어된 상기 내부 클럭을 입력으로 하여 DLL 클럭을 생성하기 위한 DLL 클럭 구동 수단;
    상기 반도체 소자에 대한 활성화 명령 및 비활성화 명령에 응답하여 DLL 클럭 인에이블 신호를 생성하기 위한 DLL 클럭 인에이블 신호 생성 수단; 및
    상기 내부 클럭 생성 수단과 상기 지연 모니터링 수단 사이에 제공되며, 상기 DLL 클럭 인에이블 신호에 응답하여 상기 내부 클럭을 상기 지연 모니터링 수단에 선택적으로 전달하기 위한 클럭 제어 수단
    을 구비하는 반도체 소자의 레지스터 제어 지연고정루프.
  7. 제6항에 있어서,
    상기 DLL 클럭 인에이블 신호 생성 수단은,
    상기 활성화 명령 및 상기 비활성화 명령에 응답하여 풀다운 및 풀업 동작을 수행하기 위한 구동 수단;
    상기 반도체 소자에 대한 기동 신호에 응답하여 상기 구동 수단의 출력 노드를 초기화하기 위한 리셋 수단; 및
    상기 구동 수단의 상기 출력 노드에 인가된 신호를 래치하고 버퍼링하여 출력하기 위한 출력 수단을 구비하는 것을 특징으로 하는 반도체 소자의 레지스터 제어 지연고정루프.
  8. 제6항 또는 제7항에 있어서,
    상기 클럭 제어 수단은,
    상기 DLL 클럭 인에이블 신호와 상기 내부 클럭을 논리곱하기 위한 논리 게이트를 구비하는 것을 특징으로 하는 반도체 소자의 레지스터 제어 지연고정루프.
  9. 제6항 또는 제7항에 있어서,
    상기 클럭 제어 수단은,
    상기 DLL 클럭 인에이블 신호 및 그의 반전 신호에 응답하여 상기 내부 클럭을 스위칭하는 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 반도체 소자의 레지스터 제어 지연고정루프.
  10. 반도체 소자의 레지스터 제어 지연고정루프에 있어서,
    외부 클럭의 클럭 에지에 동기된 내부 클럭, 지연 모니터링 클럭 및 기준 클럭을 생성하기 위한 내부 클럭 생성 수단;
    상기 지연 모니터링 클럭에 실제 내부 클럭 경로의 지연 조건을 반영하기 위한 지연 모델;
    상기 지연 모델의 출력 신호와 상기 기준 클럭의 위상을 비교하기 위한 위상 비교 수단;
    상기 위상 비교 수단의 비교 결과에 응답하여 상기 지연 모니터링 클럭과 상기 내부 클럭의 지연량을 제어하기 위한 지연 모니터링 수단;
    지연량이 제어된 상기 내부 클럭을 입력으로 하여 DLL 클럭을 생성하기 위한 DLL 클럭 구동 수단; 및
    상기 반도체 소자에 대한 활성화 명령 및 비활성화 명령에 응답하여 상기 DLL 클럭 구동 수단을 인에이블/디스에이블시키는 DLL 클럭 인에이블 신호를 생성하기 위한 수단
    을 구비하는 반도체 소자의 레지스터 제어 지연고정루프.
  11. 제10항에 있어서,
    상기 DLL 클럭 인에이블 신호를 생성하기 위한 수단은,
    상기 활성화 명령 및 상기 비활성화 명령에 응답하여 풀다운 및 풀업 동작을 수행하기 위한 구동 수단;
    상기 반도체 소자에 대한 기동 신호에 응답하여 상기 구동 수단의 출력 노드를 초기화하기 위한 리셋 수단; 및
    상기 구동 수단의 상기 출력 노드에 인가된 신호를 래치하고 버퍼링하여 출력하기 위한 출력 수단을 구비하는 것을 특징으로 하는 반도체 소자의 레지스터 제어 지연고정루프.
  12. 제7항 또는 제11항에 있어서,
    상기 활성화 명령은 활성화 명령, 읽기 명령, 컬럼 어드레스 스트로브 명령, 로우 어드레스 스트로브 명령 중 어느 하나인 것을 생성한 신호인 것을 특징으로 하는 반도체 소자.
  13. 제7항 또는 제11항에 있어서,
    상기 비활성화 명령은 프리차지 명령인 것을 특징으로 하는 반도체 소자의 레지스터 제어 지연고정루프.
  14. 제6항 또는 제10항에 있어서,
    상기 내부 클럭 생성 수단은,
    상기 외부 클럭을 입력으로 하여 상기 내부 클럭을 생성하기 위한 클럭 버퍼와,
    상기 내부 클럭을 분주하여 상기 지연 모니터링 클럭 및 상기 기준 클럭을 생성하기 위한 클럭 분주기를 구비하는 것을 특징으로 하는 반도체 소자의 레지스터 제어 지연고정루프.
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