JP2004362757A - レジスタ制御遅延固定ループ - Google Patents
レジスタ制御遅延固定ループ Download PDFInfo
- Publication number
- JP2004362757A JP2004362757A JP2004162524A JP2004162524A JP2004362757A JP 2004362757 A JP2004362757 A JP 2004362757A JP 2004162524 A JP2004162524 A JP 2004162524A JP 2004162524 A JP2004162524 A JP 2004162524A JP 2004362757 A JP2004362757 A JP 2004362757A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- shift
- stage
- nand gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001133 acceleration Effects 0.000 claims description 23
- 239000000872 buffer Substances 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000009467 reduction Effects 0.000 claims description 5
- 238000007599 discharging Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- 230000000630 rising effect Effects 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 9
- 230000001934 delay Effects 0.000 description 8
- 238000012544 monitoring process Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 101100412394 Drosophila melanogaster Reg-2 gene Proteins 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 101100301524 Drosophila melanogaster Reg-5 gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- VWPOSFSPZNDTMJ-UCWKZMIHSA-N nadolol Chemical compound C1[C@@H](O)[C@@H](O)CC2=C1C=CC=C2OCC(O)CNC(C)(C)C VWPOSFSPZNDTMJ-UCWKZMIHSA-N 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
【解決手段】基準クロックとの位相を比較して遅延増加及び遅延減少信号を生成する位相比較手段と、これらの信号に応じてシフト制御信号を生成するシフトレジスタ制御手段と、シフト制御信号に応じて遅延量を決定するシフトレジスタとを備えるレジスタ制御遅延固定ループであって、シフトレジスタが、リセット信号により初期化され正及び負出力段を備えるラッチと、所定ステージ及び前段ステージのラッチ値に応じて遅延選択信号を生成する遅延選択信号生成部と、高速シフトレフト制御信号、ノーマルシフトライト制御信号、隣接ステージのラッチ値に応じてラッチの正及び負出力段を放電させる第1及び第2放電経路を提供するスイッチング部とを備え、第1放電経路が、ノーマルシフトレフト制御信号によって制御される一対のスイッチング素子を一定数のステージ毎に備える。
【選択図】図9
Description
図9は本発明の実施の形態に係るレジスタ制御DLLのシフトレジスタ27の内部構成を示す回路図である。
slo_old、sle_old ノーマルシフトレフト制御信号
sre、sro シフト制御信号
Claims (7)
- 基準クロック及びフィードバッククロックの位相を比較して遅延増加信号及び遅延減少信号を生成する位相比較手段と、前記遅延増加信号及び前記遅延減少信号に応じてシフト制御信号を生成するシフトレジスタ制御手段と、前記シフト制御信号に応じて遅延ラインの遅延量を決定するシフトレジスタとを備えるレジスタ制御遅延固定ループであって、
前記シフトレジスタが、
リセット信号により初期化され正出力段及び負出力段を備えるラッチと、所定ステージのラッチ値及び前記所定ステージの前段のステージのラッチ値に応じて前記所定ステージに対応する遅延選択信号を生成する遅延選択信号生成部と、高速シフトレフト制御信号、ノーマルシフトライト制御信号、隣接ステージのラッチ値によって制御されて前記所定ステージのラッチの正出力段及び負出力段を選択的に放電させる第1及び第2の放電経路を提供するスイッチング部とを各ステージごとに備え、
前記スイッチング部の前記第1放電経路が、ノーマルシフトレフト制御信号によって制御される一対のスイッチング素子を一定数の複数のステージごとに備えることを特徴とするレジスタ制御遅延固定ループ。 - 前記シフトレジスタ制御手段が、
フィードバッククロックが入力されて第1及び第2パルスを生成するフリップフロップ回路と、
リセット信号を生成するリセット信号生成部と、
前記遅延減少信号及び前記リセット信号に応じて加速フラグ信号を生成する加速フラグ信号生成部と、
前記フィードバッククロック、前記第1パルス、前記第2パルス、前記加速フラグ信号、前記遅延増加信号及び前記遅延減少信号を論理演算して、前記ノーマルシフトレフト制御信号、前記高速シフトレフト制御信号及び前記シフトライト制御信号を生成する論理演算部と
を備えることを特徴とする請求項1に記載のレジスタ制御遅延固定ループ。 - 各々の前記ステージの前記第1放電経路が、
前記ラッチの正出力段に接続され、前記前段のステージのラッチの負出力をゲート入力とする第1NMOSトランジスタと、
前記高速シフトレフト制御信号をゲート入力とする第2NMOSトランジスタと
を備えることを特徴とする請求項1に記載のレジスタ制御遅延固定ループ。 - 各々の前記ステージの前記第2放電経路が、
前記ステージのラッチの正出力段に接続され、次段のステージのラッチの正出力をゲート入力とする第3NMOSトランジスタと、
前記第3NMOSトランジスタ及び前記接地の間に接続され、前記ノーマルシフトライト制御信号をゲート入力とする第4NMOSトランジスタと
を備えることを特徴とする請求項3に記載のレジスタ制御遅延固定ループ。 - 前記第1放電経路が、
前記第2NMOSトランジスタ及び接地の間に直列に接続され、前記シフトレフト制御信号をゲート入力とする第5NMOSトランジスタをさらに備えることを特徴とする請求項4に記載のレジスタ制御遅延固定ループ。 - 前記加速フラグ信号生成部が、
前記リセット信号をゲート入力とするプルアップPMOSトランジスタと前記遅延減少信号をゲート入力とするプルダウンNMOSトランジスタとから構成されたバッファと、
前記バッファの出力に接続されたインバータラッチと、
前記インバータラッチの出力を入力として前記加速フラグ信号を出力するインバータと
を備えることを特徴とする請求項2に記載のレジスタ制御遅延固定ループ。 - 前記論理演算部が、
前記第1パルスを入力とする第1インバータと、
前記第2パルスを入力とする第2インバータと、
前記加速フラグ信号及び前記フィードバッククロックを入力とする第1NANDゲートと、
前記第1NANDゲートの出力信号及び前記第1インバータの出力信号を入力とする第2NANDゲートと、
前記第1NANDゲートの出力信号及び前記第2インバータの出力信号を入力とする第3NANDゲートと、
前記遅延増加信号及び前記第1パルスを入力とする第4NANDゲートと、
前記第NANDゲートの出力信号を入力として前記ノーマルシフトレフト制御信号を出力する第3インバータと、
前記遅延増加信号及び前記第2パルスを入力とする第5NANDゲートと、
前記第5NANDゲートの出力信号を入力として前記ノーマルシフトレフト制御信号を出力する第4インバータと、
前記遅延増加信号及び前記第2NANDゲートの出力信号を入力とする第6NANDゲートと、
前記第6NANDゲートの出力信号を入力として前記高速シフトレフト制御信号を出力する第5インバータと、
前記遅延増加信号及び前記第3NANDゲートの出力信号を入力とする第7NANDゲートと、
前記第7NANDゲートの出力信号を入力として前記高速シフトレフト制御信号を出力する第6インバータと、
前記遅延減少信号及び前記第1パルスを入力とする第8NANDゲートと、
前記第8NANDゲートの出力信号を入力として前記ノーマルシフトライト制御信号を出力する第7インバータと、
前記遅延減少信号及び前記第2パルスを入力とする第9NANDゲートと、
前記第9NANDゲートの出力信号を入力として前記ノーマルシフトライト制御信号を出力する第8インバータと
を備えることを特徴とする請求項2に記載のレジスタ制御遅延固定ループ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20030035140 | 2003-05-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004362757A true JP2004362757A (ja) | 2004-12-24 |
JP4480471B2 JP4480471B2 (ja) | 2010-06-16 |
Family
ID=33550144
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004162524A Expired - Fee Related JP4480471B2 (ja) | 2003-05-31 | 2004-05-31 | レジスタ制御遅延固定ループ |
Country Status (3)
Country | Link |
---|---|
US (1) | US7098712B2 (ja) |
JP (1) | JP4480471B2 (ja) |
KR (1) | KR100631166B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7449930B2 (en) | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Delay locked loop circuit |
US7659761B2 (en) | 2007-05-31 | 2010-02-09 | Hynix Semiconductor Inc. | Operation mode setting apparatus, semiconductor integrated circuit including the same, and method of controlling semiconductor integrated circuit |
US7719333B2 (en) | 2007-06-26 | 2010-05-18 | Hynix Semiconductor Inc. | Power control circuit, method of controlling power control circuit, and DLL circuit including power control circuit |
US8085072B2 (en) | 2009-10-29 | 2011-12-27 | Hynix Semiconductor Inc. | Semiconductor integrated circuit having delay locked loop circuit |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100529037B1 (ko) * | 2003-07-29 | 2005-11-17 | 주식회사 하이닉스반도체 | 개선된 지터 특성을 갖는 지연고정루프 및 그의 클럭 지연보상 방법 |
US7428284B2 (en) * | 2005-03-14 | 2008-09-23 | Micron Technology, Inc. | Phase detector and method providing rapid locking of delay-lock loops |
KR100685613B1 (ko) * | 2005-05-30 | 2007-02-22 | 주식회사 하이닉스반도체 | 고속 동작을 위한 dll 회로 |
KR100762259B1 (ko) * | 2005-09-12 | 2007-10-01 | 삼성전자주식회사 | 버스트 읽기 레이턴시 기능을 갖는 낸드 플래시 메모리장치 |
KR100803370B1 (ko) * | 2006-12-27 | 2008-02-13 | 주식회사 하이닉스반도체 | Dll 회로의 리셋 장치 및 방법 |
US7423928B2 (en) * | 2007-01-30 | 2008-09-09 | Atmel Corporation | Clock circuitry for DDR-SDRAM memory controller |
US7701272B2 (en) * | 2007-05-31 | 2010-04-20 | Micron Technology, Inc. | Method and apparatus for output data synchronization with system clock |
US20080315927A1 (en) * | 2007-06-11 | 2008-12-25 | Hynix Semiconductor Inc. | Frequency adjusting apparatus and dll circuit including the same |
JP5448324B2 (ja) * | 2007-10-23 | 2014-03-19 | ピーエスフォー ルクスコ エスエイアールエル | Dll回路及びこれを備える半導体装置、並びに、データ処理システム |
KR100956770B1 (ko) * | 2007-12-10 | 2010-05-12 | 주식회사 하이닉스반도체 | Dll 회로 및 그 제어 방법 |
US7816961B2 (en) * | 2008-02-08 | 2010-10-19 | Qimonda North America | System and method for signal adjustment |
KR100930416B1 (ko) * | 2008-08-11 | 2009-12-08 | 주식회사 하이닉스반도체 | 반도체 집적 회로 및 그 제어 방법 |
US8161313B2 (en) * | 2008-09-30 | 2012-04-17 | Mosaid Technologies Incorporated | Serial-connected memory system with duty cycle correction |
US8181056B2 (en) * | 2008-09-30 | 2012-05-15 | Mosaid Technologies Incorporated | Serial-connected memory system with output delay adjustment |
KR20130098683A (ko) * | 2012-02-28 | 2013-09-05 | 삼성전자주식회사 | 지연 위상 루프 회로 및 이를 포함하는 반도체 메모리 장치 |
KR20130135588A (ko) * | 2012-06-01 | 2013-12-11 | 에스케이하이닉스 주식회사 | 파워 트래킹 회로 및 이를 포함하는 반도체 장치 |
KR102143109B1 (ko) | 2014-03-04 | 2020-08-10 | 삼성전자주식회사 | 지연 고정 루프, 및 그것의 동작 방법 |
US10706916B1 (en) * | 2019-04-03 | 2020-07-07 | Synopsys, Inc. | Method and apparatus for integrated level-shifter and memory clock |
US11049543B2 (en) | 2019-09-03 | 2021-06-29 | Micron Technology, Inc. | Apparatuses and methods for deactivating a delay locked loop update in semiconductor devices |
US11483005B1 (en) * | 2022-06-28 | 2022-10-25 | Iq-Analog, Inc. | System reference (SYSREF) signal system and method |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3388134B2 (ja) | 1997-04-10 | 2003-03-17 | 富士通株式会社 | 位相比較回路、dll回路および半導体集積回路 |
JP3763673B2 (ja) | 1998-06-11 | 2006-04-05 | 富士通株式会社 | Dll回路 |
US6388480B1 (en) * | 1999-08-30 | 2002-05-14 | Micron Technology, Inc. | Method and apparatus for reducing the lock time of DLL |
KR100321755B1 (ko) * | 1999-12-24 | 2002-02-02 | 박종섭 | 록킹 시간이 빠른 지연고정루프 |
KR100416695B1 (ko) * | 2000-06-30 | 2004-02-05 | 주식회사 하이닉스반도체 | 노이즈 제어가 가능한 지연고정루프 |
KR100502675B1 (ko) * | 2001-12-12 | 2005-07-22 | 주식회사 하이닉스반도체 | 레지스터 제어형 지연고정루프회로 |
KR100507877B1 (ko) * | 2002-03-28 | 2005-08-18 | 주식회사 하이닉스반도체 | 면적 축소용 알디엘엘 회로 |
KR100507854B1 (ko) | 2002-10-30 | 2005-08-17 | 주식회사 하이닉스반도체 | 가속화 모드를 구비한 레지스터 제어 지연고정루프 |
KR100484252B1 (ko) * | 2002-11-27 | 2005-04-22 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
-
2004
- 2004-05-31 JP JP2004162524A patent/JP4480471B2/ja not_active Expired - Fee Related
- 2004-05-31 KR KR1020040039242A patent/KR100631166B1/ko not_active IP Right Cessation
- 2004-06-01 US US10/858,976 patent/US7098712B2/en active Active
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7449930B2 (en) | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Delay locked loop circuit |
US7724052B2 (en) | 2005-09-29 | 2010-05-25 | Hynix Semiconductor, Inc. | Delay locked loop circuit |
US7659761B2 (en) | 2007-05-31 | 2010-02-09 | Hynix Semiconductor Inc. | Operation mode setting apparatus, semiconductor integrated circuit including the same, and method of controlling semiconductor integrated circuit |
US7719333B2 (en) | 2007-06-26 | 2010-05-18 | Hynix Semiconductor Inc. | Power control circuit, method of controlling power control circuit, and DLL circuit including power control circuit |
US8154326B2 (en) | 2007-06-26 | 2012-04-10 | Hynix Semiconductor, Inc. | Power control circuit, method of controlling power control circuit, and DLL circuit including power control circuit |
US8742806B2 (en) | 2007-06-26 | 2014-06-03 | SK Hynix Inc. | Power control circuit, method of controlling power control circuit, and DLL circuit including power control circuit |
US8085072B2 (en) | 2009-10-29 | 2011-12-27 | Hynix Semiconductor Inc. | Semiconductor integrated circuit having delay locked loop circuit |
Also Published As
Publication number | Publication date |
---|---|
KR20040103494A (ko) | 2004-12-08 |
US20050001663A1 (en) | 2005-01-06 |
US7098712B2 (en) | 2006-08-29 |
JP4480471B2 (ja) | 2010-06-16 |
KR100631166B1 (ko) | 2006-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4480471B2 (ja) | レジスタ制御遅延固定ループ | |
JP4310636B2 (ja) | デジタル遅延固定ループ | |
US6989700B2 (en) | Delay locked loop in semiconductor memory device and its clock locking method | |
KR100422572B1 (ko) | 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자 | |
US7103133B2 (en) | Register controlled delay locked loop circuit | |
JP4192273B2 (ja) | 半導体記憶素子における遅延同期ループ及びその同期方法 | |
JP4868353B2 (ja) | 遅延固定ループ | |
JP4504581B2 (ja) | リング遅延とカウンタを利用したレジスタ制御遅延固定ループ | |
WO2019160587A1 (en) | Improved timing circuit for command path in a memory device | |
JP2012060660A (ja) | Dramの動作周波数を高める遅延固定ループ | |
JP4533599B2 (ja) | ディレイロックループにおけるクロック分周器及びクロック分周方法 | |
JP2010213308A (ja) | 遅延固定ループ回路の遅延ライン部及び遅延固定ループ回路におけるクロック信号の遅延固定方法 | |
JP2009118458A (ja) | 遅延固定ループ | |
JP3481148B2 (ja) | Dll回路を有する集積回路装置 | |
KR100543937B1 (ko) | 데이터 출력제어회로 | |
JP2004104747A (ja) | ディレイロックループの遅延モデル回路 | |
KR100550633B1 (ko) | 반도체 기억 소자의 지연 고정 루프 및 그의 제어 방법 | |
US20100142296A1 (en) | Semiconductor memory device and delay locked loop control method thereof | |
JPH117768A (ja) | 半導体装置及び信号入力状態検出回路 | |
US11469747B1 (en) | Shift register and electronic device including the same | |
KR100399973B1 (ko) | 레지스터 제어 지연고정루프의 지연 모니터 및 그의 지연라인 제어 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060926 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090507 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090805 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091104 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100125 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100217 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100316 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140326 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |