JP2004362757A - レジスタ制御遅延固定ループ - Google Patents

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Abstract

【課題】遅延固定時間を最小化できるレジスタ制御遅延固定ループを提供すること。
【解決手段】基準クロックとの位相を比較して遅延増加及び遅延減少信号を生成する位相比較手段と、これらの信号に応じてシフト制御信号を生成するシフトレジスタ制御手段と、シフト制御信号に応じて遅延量を決定するシフトレジスタとを備えるレジスタ制御遅延固定ループであって、シフトレジスタが、リセット信号により初期化され正及び負出力段を備えるラッチと、所定ステージ及び前段ステージのラッチ値に応じて遅延選択信号を生成する遅延選択信号生成部と、高速シフトレフト制御信号、ノーマルシフトライト制御信号、隣接ステージのラッチ値に応じてラッチの正及び負出力段を放電させる第1及び第2放電経路を提供するスイッチング部とを備え、第1放電経路が、ノーマルシフトレフト制御信号によって制御される一対のスイッチング素子を一定数のステージ毎に備える。
【選択図】図9

Description

本発明は、半導体回路技術における遅延固定ループ(delay locked loop、DLL)に関し、特にレジスタ制御DLL(Register controlled DLL)に関する。
一般に、システムや回路においてクロックは動作タイミングを合せるためのレファレンス(参照信号)として用いられており、エラーを生じること無くより速い動作を保障するために使用されることもある。外部から入力されるクロックが内部で使用される際、内部回路による時間遅延(以下、クロックスキューともいう)が発生するが、このような時間遅延を補償し、内部クロックが外部クロックと同じ位相になるようにDLLが使用される。
一方、DLLは、従来使用されていた位相固定ループPLLに比べ、雑音の影響を受け難いという長所を有しているため、SDRAM(Synchronous DRAM)、DDR SDRAM(Double Data Rate Synchronous DRAM)をはじめとする同期式半導体メモリに広く使用されており、その中でもデジタルDLLの一種であるレジスタ制御DLLが最も一般的に使用されている。
同期式半導体メモリ素子において、レジスタ制御DLLは、基本的に外部クロックを受信してクロック経路及びデータ経路の遅延成分を補償し、予めネガティブ遅延を反映させることによって、データの出力を外部クロックと同期させる機能を持つ。
図1は、従来技術に係るSDRAMのレジスタ制御DLLの構成を示すブロック図である。
図1を参照すれば、従来技術に係るSDRAMのレジスタ制御DLLは、外部クロックCLKをバッファし、外部クロックCLKの立ち上がりエッジ(または立ち下がりエッジ)に同期されたソースクロックclk_srcを生成するクロックバッファ10と、ソースクロックclk_srcを1/M(Mは正の整数であり、通常M=8)に分周し、遅延モニタリングクロックfb_div及び基準クロックrefを生成するクロック分周器11と、ソースクロックclk_srcを入力とし、プログラム可能な複数の単位遅延を備える遅延ライン12と、遅延ライン12からの信号を出力するDLLドライバ14と、遅延モニタリングクロックfb_divを入力とし、プログラム可能な複数の単位遅延を備えるダミー遅延ライン(遅延ライン12と同じ構成を有する)13と、遅延ライン12及びダミー遅延ライン13の遅延量を決定するためのシフトレジスタ17と、ダミー遅延ライン13の出力を入力とし、実際のクロック経路の遅延成分をモデリングした遅延モデル15と、遅延モデル15から出力されるフィードバッククロックfb_dm及び基準クロックrefの位相を比較する位相比較器16と、位相比較器16の比較結果に応じてシフトレジスタ17のシフト方向を制御するシフトレジスタ制御機18とを備える。
ここで、遅延モデル15は、実際のクロックバッファ10、データ出力バッファ(図示せず)、クロック信号ライン(図示せず)などの遅延時間または経路と同じ遅延条件を有する。
以下、上述したように構成された従来技術に係るレジスタ制御DLLの動作を簡単に説明する。
まず、クロック分周器11はソースクロックclk_srcを1/Mに分周し、外部クロックCLKのM番目のクロックごとに一回ずつ同期するクロックref、fb_divを生成する。基準クロックref及び遅延モニタリングクロックfb_divは、互いに逆の位相を有するのが通常であるが、必ずしもそうでなくてもよい。一方、クロック分周器11はDLLの電流消費を減らし、動作周波数の増加による制御ロジックの複雑性を避けるために使用されるものであり、DLLにおいて必ずしも使用しなければならないものではない。
初期動作時、遅延モニタリングクロックfb_divは、ダミー遅延ライン13の単位遅延を一つだけ(シフトレフト(left)を基本とする方式の場合)を経た後、遅延モデル15を経て、再び予定された遅延量の分だけ遅延されて出力される。
一方、位相比較器16は、基準クロックrefの立ち上がりエッジと、遅延モデル15の出力クロックfb_dmの立ち上がりエッジとを比較し、シフトレジスタ制御機18は、位相比較器16の比較結果に応じてシフトレジスタ17のシフト方向を制御するための複数のシフトレフト(left)制御信号とシフトライト(right)制御信号とを出力する。
そして、シフトレジスタ17は、複数のシフトレフト制御信号とシフトライト制御信号に応じて、遅延ライン12及びダミー遅延ライン13を構成する複数の単位遅延の中の一つの単位遅延をイネーブルさせることによって、遅延ライン12及びダミー遅延ライン13による遅延量を決定する。この場合、シフトライト制御信号がイネーブルされると、シフトレジスタの値を1ビットずつ右側に移動させ、シフトレフト制御信号がイネーブルされると、シフトレジスタの値を1ビットずつ左側に移動させる。
次いで、遅延モデル15の出力クロックfb_dmと基準クロックrefとを比較しながら、2つのクロックが同期する瞬間に遅延固定が行われる。この場合、DLLドライバ14から出力されるDLLクロックclk_dllは、外部クロックCLKに同期してデータ出力をイネーブルさせることができる。
図2は、図1に示した遅延ラインの内部構成を示す回路図であり、遅延ライン12及びダミー遅延ライン13は同じ構成をしている。
図2を参照すれば、遅延ラインはn個の単位遅延UD1、…、UDnから構成される。各単位遅延は、ソースクロックclk_srcを一方の入力とし、シフトレジスタ17から出力された遅延選択信号Reg_1、…、Reg_n-3、Reg_n-2、Reg_n-1、Reg_nをそれぞれ他方の入力とする第1NANDゲートNAND100と、第1NANDゲートNAND100の出力を一方の入力とし、前段の単位遅延の出力を他方の入力とする第2NANDゲートNAND101と、第2NANDゲートNAND101の出力を入力とするインバータINV100とから構成されている。ただし、最初の単位遅延DU1は前段に単位遅延がないため、前段の単位遅延の出力の代りに電源電圧が入力される。
単位遅延UD4を例に挙げて説明すれば、遅延選択信号Reg_n-3が論理レベルハイである場合、第1NANDゲートNAND100はイネーブルされ、ソースクロックclk_srcを反転させて出力し、第2NANDゲートNAND101及びインバータINV100がソースクロックclk_srcを一定時間の間遅延させて出力する。一方、遅延選択信号Reg_n-3が論理レベルローである場合は、第1NANDゲートNAND100がディスエイブルされソースクロックclk_srcを遮断するようになり、第1NANDゲートNAND100の出力は論理レベルハイを維持するため、第2NANDゲートNAND101及びインバータINV100は前段の単位遅延UD3の出力を一定時間の間遅延させて出力する。
図3は、図1に示したシフトレジスタ17の内部構成を示す回路図である。
図3を参照すれば、シフトレジスタはn個のステージから構成される。図3には4個のステージだけを示した。遅延選択信号Reg_2を生成するためのステージを例に挙げて説明すれば、各ステージはNANDゲートNAND102とインバータINV101とから構成された反転ラッチ172と、シフトレフト制御信号slo、sle及びシフトライト制御信号sre、sroによって制御されてラッチ172にラッチされる値を変更するスイッチング部173と、該当ステージのラッチ172の正出力Qと、前段のステージのラッチの負出力Qとを論理演算する論理演算部171とを備える。
ここで、ラッチ172は、初期化信号であるリセット信号/rstを一方の入力とし、負出力/Qを他方の入力とするNANDゲートNAND102と、NANDゲートNAND102の出力である正出力Qを入力として負出力/Qを出力するインバータINV101とから構成される。初期化の際、全てのラッチの正出力Qは論理レベルハイを示す。
スイッチング部173は、各ステージのラッチ172の正出力Qに接続され、前段のステージのラッチの負出力/Qをゲート入力とするNMOSトランジスタM4と、該当ラッチ172の負出力/Qに接続され、次段のステージのラッチの正出力Qをゲート入力とするNMOSトランジスタM3と、シフトライト制御信号sreによって制御され、NMOSトランジスタM3と共に、該当ラッチ172の負出力/Q及び接地の間に選択的に経路を生成するNMOSトランジスタM1と、シフトレフト信号sleによって制御され、NMOSトランジスタM4と共に、該当ラッチ172の正出力Q及び接地の間に選択的に経路を生成するNMOSトランジスタM2とを備えている。一方、該当ステージのスイッチング部173は、シフトレフト信号slo、sle及びシフトライト制御信号sre、sroのうち、シフトライト信号sro及びシフトレフト信号sloによって制御される。
また、論理演算部171は、該当ステージのラッチ172の正出力Qを一方の入力とし、前段のステージのラッチの負出力/Qを他方の入力とするNANDゲートNAND103と、NANDゲートNAND103の出力を入力とするインバータINV102とから構成されている。
上述したように構成されたシフトレジスタ17は、初期化動作時にリセット信号/rstにより全ステージのラッチ値が論理レベルハイとなり、これにより遅延選択信号Reg_1、Reg_2、…、Reg_nは「1、0、…、0」の形態で表され、後続するシフト動作を行いながら、何れか一つの遅延選択信号を論理レベルハイとして出力する。
図4は、従来技術に係るシフトレジスタ及び遅延ラインを模式的に示す図である。
図4を参照すれば、シフトレジスタ17から出力された遅延選択信号Reg_7が論理レベルハイであり、残りの遅延選択信号は全て論理レベルローである場合を仮定すれば、遅延ライン12及びダミー遅延ライン13の単位遅延のうち、7番目の単位遅延UD7がイネーブルされ、ソースクロックclk_src及び遅延モニタリングクロックfb_divはそれぞれ単位遅延UD7に入力され、それぞれ遅延ライン12及びダミー遅延ライン13を経る。
図5は、図1の位相比較器16とシフトレジスタ制御機18の回路図である。図5を参照すれば、位相比較器16はフィードバッククロックfb_dmを利用してフィードバッククロックパルスplsを生成するパルス生成部52と、基準クロックrefとフィードバッククロックfb_dmとを入力とし、フィードバッククロックパルスplsをクロック入力とするRS‐フリップフロップ51とを備え、基準クロックref及びフィードバッククロックfb_dmの立ち上がりエッジの位相を比較し、その結果に応じて遅延増加信号add_delay及び遅延減少信号reduce_delay信号を出力する。
一方、シフトレジスタ制御機18は、フィードバッククロックパルスplsを入力とするT-フリップフロップ回路53と、T-フリップフロップ回路53の出力信号p1及びp2と遅延増加信号add_delay及び遅延減少信号reduce_delayとを論理演算してシフトレフト信号slo、sle及びシフトライト制御信号sre、sroを生成する論理演算部54と、パワーアップ信号pwr_up、セルフリフレッシュ信号self_ref_delay、DLLディセーブル信号disable_dll、DLLリセット信号dll_resetを入力として、シフトレジスタ17をリセットさせるためのリセットバー信号rstを生成するためのリセット信号生成部55とを備える。
図6は、図1に示した位相比較器16及びシフトレジスタ制御機18の動作を示すタイミングチャートであり、シフト制御信号slo及びsreが生成される過程を示す。
図6を参照すれば、基準クロックrefの立ち上がりエッジに比べて、フィードバッククロックfb_dmの立ち上がりエッジの位相が早ければ、遅延増加信号add_delayを論理レベルハイに活性化させ、その結果シフトレフト制御信号sloが活性化される。逆に、基準クロックrefの立ち上がりエッジに比べてフィードバッククロックfb_dmの立ち上がりエッジの位相が遅ければ、遅延減少信号reduce_delayを論理レベルハイに活性化させ、その結果シフトライト制御信号sreが活性化される。
一方、シフトレフト制御信号slo及びsleはオバーラップすることは無く、交互に活性化され、シフトライト制御信号sro及びsreも同様である。
図7は、図3に示したシフトレジスタ17の動作を示すタイミングチャートであり、図7を参照すれば上述した動作の説明が容易に理解できる。ここで、/Q1、/Q2、/Q3は、それぞれ第1番目〜第3番目のステージのラッチLの負出力値/Qを示す。
しかし、上記のような従来技術では、DLLをリセットした後、DLLをセッティング(遅延固定)するのに長い時間がかかる問題があった。すなわち、従来のレジスタ制御DLLでは、シフトレジスタ17において、初期値で単位遅延UDを100個ほど動かすためには、シフトレフト制御信号slo及びsleによる100回のシフトレフト動作を行わなければならない。
このように、DLLをセッティングするのに長い時間が要求される場合、その時間の間には正常なリード動作を行うことが困難であり、万一リ―ド動作が行われた場合、システムの誤動作が発生する可能性がある。
本発明は上述した従来技術の問題に鑑みてなされたものであって、その目的とするところは、遅延固定時間を最小化できるレジスタ制御遅延固定ループを提供することにある。
上記目的を達成するため、本発明に係るレジスタ制御遅延固定ループは、基準クロック及びフィードバッククロックの位相を比較して遅延増加信号及び遅延減少信号を生成する位相比較手段と、前記遅延増加信号及び前記遅延減少信号に応じてシフト制御信号を生成するシフトレジスタ制御手段と、前記シフト制御信号に応じて遅延ラインの遅延量を決定するシフトレジスタとを備えるレジスタ制御遅延固定ループであって、前記シフトレジスタが、リセット信号により初期化され正出力段及び負出力段を備えるラッチと、所定ステージのラッチ値及び前記所定ステージの前段のステージのラッチ値に応じて前記所定ステージに対応する遅延選択信号を生成する遅延選択信号生成部と、高速シフトレフト制御信号、ノーマルシフトライト制御信号、隣接ステージのラッチ値に制御されて前記所定ステージのラッチの正出力段及び負出力段を選択的に放電させる第1及び第2の放電経路を提供するスイッチング部とを各ステージごとに備え、前記スイッチング部の前記第1放電経路が、ノーマルシフトレフト制御信号によって制御される一対のスイッチング素子を一定数の複数のステージごとに備えることを特徴としている。
前記シフトレジスタ制御手段は、フィードバッククロックが入力されて第1及び第2パルスを生成するフリップフロップ回路と、リセット信号を生成するリセット信号生成部と、前記遅延減少信号及び前記リセット信号に応じて加速フラグ信号を生成する加速フラグ信号生成部と、前記フィードバッククロック、前記第1パルス、前記第2パルス、前記加速フラグ信号、前記遅延増加信号及び前記遅延減少信号を論理演算して、前記ノーマルシフトレフト制御信号、前記高速シフトレフト制御信号及び前記シフトライト制御信号を生成する論理演算部とを備えていることができる。
本発明によれば、レジスタ制御DLLの初期動作の際、一定時間の間(具体的には位相比較信号が変わる前まで)一度に複数のステップの単位遅延をシフトするようにする。例えば、遅延ラインにおいて総数35個の単位遅延をシフトさせなければならない場合、大きく10ステップずつ4回シフトレフトさせた後、次の動作で1ステップずつシフトライトを行う。従来技術のレジスタ制御DLLのレジスタ制御方法では、総数で35回のシフト動作が必要であるが、本発明に係るレジスタ制御DLLであれば、総数で10回以内のシフト動作で遅延固定を行うことができるので、遅延固定時間を最小化することができる。
このように、本発明によれば、デジタルDLLのセッティング時間を大きく低減でき、これによって同期式半導体メモリをはじめとする半導体チップの誤動作を防止できるという効果を奏する。
以下、本発明の好ましい実施の形態を添付する図面を参照して説明する。
図8は、本発明の実施の形態に係るレジスタ制御DLLを示すブロック図である。本実施の形態に係るレジスタ制御DLLは、クロックバッファ10、クロック分周器11、遅延ライン12、ダミー遅延ライン13、DLLドライバ14、遅延モデル15、位相比較器16、シフトレジスタ27、及びシフトレジスタ制御機28を備えている。
本実施の形態に係るレジスタ制御DLLは、図1に示した従来のレジスタ制御DLLのブロック図と同様の構成をしている。ただし、本実施の形態に係るレジスタ制御DLLは、シフトレジスタ27及びシフトレジスタ制御機28の内部回路の細部構成が異なる
図9は本発明の実施の形態に係るレジスタ制御DLLのシフトレジスタ27の内部構成を示す回路図である。
図9を参照すれば、本実施の形態に係るレジスタ制御DLLのシフトレジスタ27は、図3に示されたシフトレジスタ17の回路と類似した構成をしている。すなわち、各ステージ別に反転ラッチ272、スイッチング部273、論理演算部271を備えている。
但し、本実施の形態に係るレジスタ制御DLLのシフトレジスタ27の場合、論理演算部271に2本のシフトレフト制御信号を追加している。即ち、高速シフトシフトレフト制御信号slo及びsle、並びにノーマルシフトレフト制御信号slo_old及びsle_oldの4本のシフトレフト制御信号を配設し、追加されたシフトレフト制御信号を考慮してスイッチング部273の構成を変化させた。
遅延選択信号Reg_4を出力するステージを一例としてスイッチング部273の構成をさらに具体的に説明する。
各ステージのラッチの正出力段Qには、その前段のステージのラッチの負出力/Qをゲート入力とするNMOSトランジスタM21が接続され、同じステージのラッチの負出力段/Qには次段のステージのラッチの正出力Qをゲート入力とするNMOSトランジスタM22が接続されている。一方、高速シフトレフト制御信号sleをゲート入力とするNMOSトランジスタM23がNMOSトランジスタM21に直列に接続され、シフトライト制御信号sreをゲート入力とするNMOSトランジスタM24がNMOSトランジスタM22と接地との間に直列に接続されている。また、ノーマルシフトレフト制御信号sle_oldをゲート入力とするNMOSトランジスタM12がNMOSトランジスタM23と接地との間に直列に接続されている。
一方、該当ステージのスイッチング部273は、シフト制御信号sre、sro、slo、sleのうち、シフトライト制御信号sro及び高速シフトレフト制御信号sloによって制御される。
また、一定個数のステージごとに、NMOSトランジスタM12のように、ノーマルシフトレフト制御信号sle_oldまたはsol_oldによって制御され、該当ステージのラッチの正出力Qを放電させるNMOSトランジスタが配置されている。図9では、第3番目のステージのラッチの正出力Qの放電経路には、ノーマルシフトレフト制御信号slo_oldをゲート入力とするNMOSトランジスタM11が配置され、第7番目のステージのラッチの正出力Qの放電経路には、ノーマルシフトレフト制御信号slo_oldをゲート入力とするNMOSトランジスタM13が配置され、第8番目のステージのラッチの正出力Qの放電経路には、ノーマルシフトレフト制御信号sle_oldをゲート入力とするNMOSトランジスタM14が配置されている。特定のステージとその隣接ステージとが一組をなし、上記のNMOSトランジスタの対が一定数のステージごとに繰り返し配置されている。図9では、4個のステージごとにこのようなNMOSトランジスタの対が構成が繰り返されている。
図10は、本発明の実施の形態に係るシフトレジスタ制御機28の内部構成を示す回路図であって、図10では、図5に示されたシフトレジスタ制御機18のブロックのうち、T-フリップフロップ回路53及びリセット信号生成部55以外の変更若しくは追加された回路のみを示している。
図10を参照すれば、本実施の形態に係るシフトレジスタ制御機28は、T-フリップフロップ回路53と、リセット信号生成部55と、リセット信号/rst及び遅延減少信号reduce_delayとに応じて、加速フラグ信号fstを生成する加速フラグ信号生成部91と、位相比較器16から出力されたフィードバッククロックパルスpls、T-フリップフロップ回路53の出力信号p1及びp2、加速フラグ信号fst、遅延増加信号add_delay並びに遅延減少信号reduce_delayを論理演算してシフト制御信号slo_old、sle_old、slo、sle、sro、sreを生成する論理演算部92とを備えている。
図10に示すように、加速フラグ信号生成部91は、リセット信号/rstをゲート入力とするプルアップPMOSトランジスタ、及び遅延減少信号reduce_delayをゲート入力とするプルダウンNMOSトランジスタが直列に接続されて電源電圧及び接地の間に配置されたバッファと、バッファの出力段に接続されたインバータラッチと、インバータラッチの出力を入力として加速フラグ信号fstを出力するインバータとから構成されている。
すなわち、本実施の形態に係るシフトレジスタ制御機18では、図5に示したシフトレジスタ制御機18に加速フラグ信号fstを生成する加速フラグ信号生成部91を追加し、論理演算部92に加速フラグ信号fstに制御される高速シフトレフト信号slo、sleを生成するための構成を追加している。
したがって、従来と比較すれば、本実施の形態に係る論理演算部92では、加速フラグ信号fstと関係した高速シフトレフト制御信号sle、sloをさらに生成し、ノーマルシフトレフト制御信号slo_old、sle_oldは図5のシフトレフト制御信号slo、sleに対応する信号と言える。
図11は本発明の実施の形態に係るレジスタ制御DLLの動作を示すタイミングチャートである。以下、図11を参照して本実施の形態に係るレジスタ制御DLLの動作を説明する。
まず、リセット信号/rstが論理レベルローに活性化されれば、シフトレジスタの各ステージのラッチ値Qが論理レベルハイに初期化される。一方、リセット信号/rstが論理レベルローに活性化されれば、シフトレジスタ制御機28の加速フラグ信号生成部91によって加速フラグ信号fstが論理レベルハイに活性化される。その結果、遅延選択信号Reg_1が論理レベルハイに活性化され、遅延ライン12及びダミー遅延ライン13において1つの単位遅延UDのみが選択されてループ処理が行われるようになる。
次に、位相比較器16でフィードバッククロックfb_dm及び基準クロックrefの立ち上がりエッジの位相を比較し、遅延増加信号add_delayが論理レベルハイに活性化され、これによりシフトレジスタ制御機28からは、シフトレフト制御信号sle、slo、slo_oldが論理レベルハイ状態で、シフトレフト制御信号sle_oldが論理レベルローで出力される。この場合重要な点は、シフトレフト制御信号sle、sloが同時に活性化されてオーバラップするという点である。これにより、シフトレジスタでは第1番目〜第3番目のステージのラッチの正出力Qが放電されてラッチの値が変わり、その結果、遅延選択信号Reg_1、Reg_2、Reg_3は全て論理レベルローとなる。一方、NMOSトランジスタM11及びM12にノーマルシフトレフト制御信号slo_old及びsle_oldが印加されるため、遅延選択信号Reg_4は論理レベルハイとなり、以後の遅延選択信号Reg_5、Reg_6、Reg_7、...などは全て論理レベルローとなる。すなわち、初期化以後の第1番目の比較結果により、遅延ライン12及びダミー遅延ライン13は4個の単位遅延UDに相当する遅延時間を生じるようになる。
以後、位相比較の結果、再び遅延増加信号add_delayの活性化状態が維持されれば、シフトレフト制御信号sle、slo、sle_oldが論理レベルハイ状態で、シフトレフト制御信号slo_oldが論理レベルロー状態で出力される。これにより、遅延選択信号Reg_7が論理レベルハイに活性化され、残りの遅延選択信号は全て論理レベルローに非活性化される。すなわち、初期化以後の第2番目の比較結果により、遅延ライン12及びダミー遅延ライン13は7個の単位遅延UDに相当する遅延時間を生じる。
このような加速化モードは位相比較の結果、遅延減少信号reduce_delayが論理レベルハイに活性化されるまで行なわれ、加速化モード動作区間で高速シフトレフト制御信号sle、sloは同時に活性化されてオバーラップし、ノーマルシフトレフト制御信号slo_old、sle_oldは交互に活性化される。
一方、位相比較の結果、遅延減少信号reduce_delayが論理レベルハイに活性化されれば、シフトレジスタ制御機28の加速フラグ信号生成部91によって加速フラグ信号fstが論理レベルローに非活性化され、以後のシフトライト動作を通じて正確な遅延値が決定される。シフトライト動作は、従来のDLLと同様に、単位遅延UDを一つずつシフトさせる方式で行なわれる。
以上説明したように、本実施の形態を適用すれば、1サイクルの動作でシフトレジスタ内の複数のラッチを同時にプログラミングでき、従来に比べて初期動作の際の遅延固定時間を大きく低減できる。
例えば、上述した実施の形態では、SDRAMのデジタルDLLを例に挙げて説明したが、本発明のデジタルDLLは他の同期式半導体メモリやその他の同期式ロジックにも適用できる。例えば、DDR SDRAMのデジタルDLLの場合には、正外部クロックCLKと負外部クロック(/CLK)とを全て使用するので、1組のクロックバッファ、遅延ライン、クロック入力制御部をさらに備えればよい。
また、上述した実施の形態では加速化モードで3個のステージを同時にプログラミングする場合を一例に挙げて説明したが、本発明では同時にプログラミングするステージの数は3に限定ざれず、いくらでも調節できる。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で種々の変更を行って実施することが可能である。
従来技術に係るSDRAMのレジスタ制御DLLの構成を示すブロック図である。 図1の遅延ラインの構成を示す回路図である。 図1のシフトレジスタの構成を示す回路図である。 従来技術に係るシフトレジスタと遅延ラインを模式的に示す図である。 図3に示されたシフトレジスタの動作を示すタイミングチャートである。 図1に示した位相比較器及びシフトレジスタ制御機の動作を示すタイミングチャートである。 図5に示された位相比較器及びシフトレジスタ制御機の動作を示すタイミングチャートである。 本発明の実施の形態に係るレジスタ制御DLLの構成を示すブロック図である。 本発明の実施の形態に係るレジスタ制御DLLのシフトレジスタの内部構成を示す回路図である。 本発明の実施の形態に係るレジスタ制御DLLのシフトレジスタ制御機の内部構成を示す回路図である。 本発明の実施の形態に係るレジスタ制御DLLの動作を示すタイミングチャートである。
符号の説明
slo、sle 高速シフトレフト制御信号
slo_old、sle_old ノーマルシフトレフト制御信号
sre、sro シフト制御信号

Claims (7)

  1. 基準クロック及びフィードバッククロックの位相を比較して遅延増加信号及び遅延減少信号を生成する位相比較手段と、前記遅延増加信号及び前記遅延減少信号に応じてシフト制御信号を生成するシフトレジスタ制御手段と、前記シフト制御信号に応じて遅延ラインの遅延量を決定するシフトレジスタとを備えるレジスタ制御遅延固定ループであって、
    前記シフトレジスタが、
    リセット信号により初期化され正出力段及び負出力段を備えるラッチと、所定ステージのラッチ値及び前記所定ステージの前段のステージのラッチ値に応じて前記所定ステージに対応する遅延選択信号を生成する遅延選択信号生成部と、高速シフトレフト制御信号、ノーマルシフトライト制御信号、隣接ステージのラッチ値によって制御されて前記所定ステージのラッチの正出力段及び負出力段を選択的に放電させる第1及び第2の放電経路を提供するスイッチング部とを各ステージごとに備え、
    前記スイッチング部の前記第1放電経路が、ノーマルシフトレフト制御信号によって制御される一対のスイッチング素子を一定数の複数のステージごとに備えることを特徴とするレジスタ制御遅延固定ループ。
  2. 前記シフトレジスタ制御手段が、
    フィードバッククロックが入力されて第1及び第2パルスを生成するフリップフロップ回路と、
    リセット信号を生成するリセット信号生成部と、
    前記遅延減少信号及び前記リセット信号に応じて加速フラグ信号を生成する加速フラグ信号生成部と、
    前記フィードバッククロック、前記第1パルス、前記第2パルス、前記加速フラグ信号、前記遅延増加信号及び前記遅延減少信号を論理演算して、前記ノーマルシフトレフト制御信号、前記高速シフトレフト制御信号及び前記シフトライト制御信号を生成する論理演算部と
    を備えることを特徴とする請求項1に記載のレジスタ制御遅延固定ループ。
  3. 各々の前記ステージの前記第1放電経路が、
    前記ラッチの正出力段に接続され、前記前段のステージのラッチの負出力をゲート入力とする第1NMOSトランジスタと、
    前記高速シフトレフト制御信号をゲート入力とする第2NMOSトランジスタと
    を備えることを特徴とする請求項1に記載のレジスタ制御遅延固定ループ。
  4. 各々の前記ステージの前記第2放電経路が、
    前記ステージのラッチの正出力段に接続され、次段のステージのラッチの正出力をゲート入力とする第3NMOSトランジスタと、
    前記第3NMOSトランジスタ及び前記接地の間に接続され、前記ノーマルシフトライト制御信号をゲート入力とする第4NMOSトランジスタと
    を備えることを特徴とする請求項3に記載のレジスタ制御遅延固定ループ。
  5. 前記第1放電経路が、
    前記第2NMOSトランジスタ及び接地の間に直列に接続され、前記シフトレフト制御信号をゲート入力とする第5NMOSトランジスタをさらに備えることを特徴とする請求項4に記載のレジスタ制御遅延固定ループ。
  6. 前記加速フラグ信号生成部が、
    前記リセット信号をゲート入力とするプルアップPMOSトランジスタと前記遅延減少信号をゲート入力とするプルダウンNMOSトランジスタとから構成されたバッファと、
    前記バッファの出力に接続されたインバータラッチと、
    前記インバータラッチの出力を入力として前記加速フラグ信号を出力するインバータと
    を備えることを特徴とする請求項2に記載のレジスタ制御遅延固定ループ。
  7. 前記論理演算部が、
    前記第1パルスを入力とする第1インバータと、
    前記第2パルスを入力とする第2インバータと、
    前記加速フラグ信号及び前記フィードバッククロックを入力とする第1NANDゲートと、
    前記第1NANDゲートの出力信号及び前記第1インバータの出力信号を入力とする第2NANDゲートと、
    前記第1NANDゲートの出力信号及び前記第2インバータの出力信号を入力とする第3NANDゲートと、
    前記遅延増加信号及び前記第1パルスを入力とする第4NANDゲートと、
    前記第NANDゲートの出力信号を入力として前記ノーマルシフトレフト制御信号を出力する第3インバータと、
    前記遅延増加信号及び前記第2パルスを入力とする第5NANDゲートと、
    前記第5NANDゲートの出力信号を入力として前記ノーマルシフトレフト制御信号を出力する第4インバータと、
    前記遅延増加信号及び前記第2NANDゲートの出力信号を入力とする第6NANDゲートと、
    前記第6NANDゲートの出力信号を入力として前記高速シフトレフト制御信号を出力する第5インバータと、
    前記遅延増加信号及び前記第3NANDゲートの出力信号を入力とする第7NANDゲートと、
    前記第7NANDゲートの出力信号を入力として前記高速シフトレフト制御信号を出力する第6インバータと、
    前記遅延減少信号及び前記第1パルスを入力とする第8NANDゲートと、
    前記第8NANDゲートの出力信号を入力として前記ノーマルシフトライト制御信号を出力する第7インバータと、
    前記遅延減少信号及び前記第2パルスを入力とする第9NANDゲートと、
    前記第9NANDゲートの出力信号を入力として前記ノーマルシフトライト制御信号を出力する第8インバータと
    を備えることを特徴とする請求項2に記載のレジスタ制御遅延固定ループ。
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