JP2004362757A - レジスタ制御遅延固定ループ - Google Patents
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Abstract
【課題】遅延固定時間を最小化できるレジスタ制御遅延固定ループを提供すること。
【解決手段】基準クロックとの位相を比較して遅延増加及び遅延減少信号を生成する位相比較手段と、これらの信号に応じてシフト制御信号を生成するシフトレジスタ制御手段と、シフト制御信号に応じて遅延量を決定するシフトレジスタとを備えるレジスタ制御遅延固定ループであって、シフトレジスタが、リセット信号により初期化され正及び負出力段を備えるラッチと、所定ステージ及び前段ステージのラッチ値に応じて遅延選択信号を生成する遅延選択信号生成部と、高速シフトレフト制御信号、ノーマルシフトライト制御信号、隣接ステージのラッチ値に応じてラッチの正及び負出力段を放電させる第１及び第２放電経路を提供するスイッチング部とを備え、第１放電経路が、ノーマルシフトレフト制御信号によって制御される一対のスイッチング素子を一定数のステージ毎に備える。
【選択図】図９
【解決手段】基準クロックとの位相を比較して遅延増加及び遅延減少信号を生成する位相比較手段と、これらの信号に応じてシフト制御信号を生成するシフトレジスタ制御手段と、シフト制御信号に応じて遅延量を決定するシフトレジスタとを備えるレジスタ制御遅延固定ループであって、シフトレジスタが、リセット信号により初期化され正及び負出力段を備えるラッチと、所定ステージ及び前段ステージのラッチ値に応じて遅延選択信号を生成する遅延選択信号生成部と、高速シフトレフト制御信号、ノーマルシフトライト制御信号、隣接ステージのラッチ値に応じてラッチの正及び負出力段を放電させる第１及び第２放電経路を提供するスイッチング部とを備え、第１放電経路が、ノーマルシフトレフト制御信号によって制御される一対のスイッチング素子を一定数のステージ毎に備える。
【選択図】図９
Description
本発明は、半導体回路技術における遅延固定ループ(delay locked loop、ＤＬＬ)に関し、特にレジスタ制御ＤＬＬ(Register controlled DLL)に関する。
一般に、システムや回路においてクロックは動作タイミングを合せるためのレファレンス（参照信号）として用いられており、エラーを生じること無くより速い動作を保障するために使用されることもある。外部から入力されるクロックが内部で使用される際、内部回路による時間遅延（以下、クロックスキューともいう）が発生するが、このような時間遅延を補償し、内部クロックが外部クロックと同じ位相になるようにＤＬＬが使用される。
一方、ＤＬＬは、従来使用されていた位相固定ループＰＬＬに比べ、雑音の影響を受け難いという長所を有しているため、ＳＤＲＡＭ（Synchronous DRAM）、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）をはじめとする同期式半導体メモリに広く使用されており、その中でもデジタルＤＬＬの一種であるレジスタ制御ＤＬＬが最も一般的に使用されている。
同期式半導体メモリ素子において、レジスタ制御ＤＬＬは、基本的に外部クロックを受信してクロック経路及びデータ経路の遅延成分を補償し、予めネガティブ遅延を反映させることによって、データの出力を外部クロックと同期させる機能を持つ。
図１は、従来技術に係るＳＤＲＡＭのレジスタ制御ＤＬＬの構成を示すブロック図である。
図１を参照すれば、従来技術に係るＳＤＲＡＭのレジスタ制御ＤＬＬは、外部クロックＣＬＫをバッファし、外部クロックＣＬＫの立ち上がりエッジ（または立ち下がりエッジ）に同期されたソースクロックｃｌｋ＿ｓｒｃを生成するクロックバッファ１０と、ソースクロックｃｌｋ＿ｓｒｃを１／Ｍ（Ｍは正の整数であり、通常Ｍ＝８）に分周し、遅延モニタリングクロックｆｂ＿ｄｉｖ及び基準クロックｒｅｆを生成するクロック分周器１１と、ソースクロックｃｌｋ＿ｓｒｃを入力とし、プログラム可能な複数の単位遅延を備える遅延ライン１２と、遅延ライン１２からの信号を出力するＤＬＬドライバ１４と、遅延モニタリングクロックｆｂ＿ｄｉｖを入力とし、プログラム可能な複数の単位遅延を備えるダミー遅延ライン（遅延ライン１２と同じ構成を有する）１３と、遅延ライン１２及びダミー遅延ライン１３の遅延量を決定するためのシフトレジスタ１７と、ダミー遅延ライン１３の出力を入力とし、実際のクロック経路の遅延成分をモデリングした遅延モデル１５と、遅延モデル１５から出力されるフィードバッククロックｆｂ＿ｄｍ及び基準クロックｒｅｆの位相を比較する位相比較器１６と、位相比較器１６の比較結果に応じてシフトレジスタ１７のシフト方向を制御するシフトレジスタ制御機１８とを備える。
ここで、遅延モデル１５は、実際のクロックバッファ１０、データ出力バッファ（図示せず）、クロック信号ライン（図示せず）などの遅延時間または経路と同じ遅延条件を有する。
以下、上述したように構成された従来技術に係るレジスタ制御ＤＬＬの動作を簡単に説明する。
まず、クロック分周器１１はソースクロックｃｌｋ＿ｓｒｃを１／Ｍに分周し、外部クロックＣＬＫのＭ番目のクロックごとに一回ずつ同期するクロックｒｅｆ、ｆｂ＿ｄｉｖを生成する。基準クロックｒｅｆ及び遅延モニタリングクロックｆｂ＿ｄｉｖは、互いに逆の位相を有するのが通常であるが、必ずしもそうでなくてもよい。一方、クロック分周器１１はＤＬＬの電流消費を減らし、動作周波数の増加による制御ロジックの複雑性を避けるために使用されるものであり、ＤＬＬにおいて必ずしも使用しなければならないものではない。
初期動作時、遅延モニタリングクロックｆｂ＿ｄｉｖは、ダミー遅延ライン１３の単位遅延を一つだけ（シフトレフト(left)を基本とする方式の場合）を経た後、遅延モデル１５を経て、再び予定された遅延量の分だけ遅延されて出力される。
一方、位相比較器１６は、基準クロックｒｅｆの立ち上がりエッジと、遅延モデル１５の出力クロックｆｂ＿ｄｍの立ち上がりエッジとを比較し、シフトレジスタ制御機１８は、位相比較器１６の比較結果に応じてシフトレジスタ１７のシフト方向を制御するための複数のシフトレフト（left）制御信号とシフトライト（right）制御信号とを出力する。
そして、シフトレジスタ１７は、複数のシフトレフト制御信号とシフトライト制御信号に応じて、遅延ライン１２及びダミー遅延ライン１３を構成する複数の単位遅延の中の一つの単位遅延をイネーブルさせることによって、遅延ライン１２及びダミー遅延ライン１３による遅延量を決定する。この場合、シフトライト制御信号がイネーブルされると、シフトレジスタの値を１ビットずつ右側に移動させ、シフトレフト制御信号がイネーブルされると、シフトレジスタの値を１ビットずつ左側に移動させる。
次いで、遅延モデル１５の出力クロックｆｂ＿ｄｍと基準クロックｒｅｆとを比較しながら、２つのクロックが同期する瞬間に遅延固定が行われる。この場合、ＤＬＬドライバ１４から出力されるＤＬＬクロックｃｌｋ＿ｄｌｌは、外部クロックＣＬＫに同期してデータ出力をイネーブルさせることができる。
図２は、図１に示した遅延ラインの内部構成を示す回路図であり、遅延ライン１２及びダミー遅延ライン１３は同じ構成をしている。
図２を参照すれば、遅延ラインはｎ個の単位遅延ＵＤ１、…、ＵＤｎから構成される。各単位遅延は、ソースクロックｃｌｋ＿ｓｒｃを一方の入力とし、シフトレジスタ１７から出力された遅延選択信号Ｒｅｇ＿１、…、Ｒｅｇ＿ｎ-３、Ｒｅｇ＿ｎ-２、Ｒｅｇ＿ｎ-１、Ｒｅｇ＿ｎをそれぞれ他方の入力とする第１ＮＡＮＤゲートＮＡＮＤ１００と、第１ＮＡＮＤゲートＮＡＮＤ１００の出力を一方の入力とし、前段の単位遅延の出力を他方の入力とする第２ＮＡＮＤゲートＮＡＮＤ１０１と、第２ＮＡＮＤゲートＮＡＮＤ１０１の出力を入力とするインバータＩＮＶ１００とから構成されている。ただし、最初の単位遅延ＤＵ１は前段に単位遅延がないため、前段の単位遅延の出力の代りに電源電圧が入力される。
単位遅延ＵＤ４を例に挙げて説明すれば、遅延選択信号Ｒｅｇ＿ｎ-３が論理レベルハイである場合、第１ＮＡＮＤゲートＮＡＮＤ１００はイネーブルされ、ソースクロックｃｌｋ＿ｓｒｃを反転させて出力し、第２ＮＡＮＤゲートＮＡＮＤ１０１及びインバータＩＮＶ１００がソースクロックｃｌｋ＿ｓｒｃを一定時間の間遅延させて出力する。一方、遅延選択信号Ｒｅｇ＿ｎ-３が論理レベルローである場合は、第１ＮＡＮＤゲートＮＡＮＤ１００がディスエイブルされソースクロックｃｌｋ＿ｓｒｃを遮断するようになり、第１ＮＡＮＤゲートＮＡＮＤ１００の出力は論理レベルハイを維持するため、第２ＮＡＮＤゲートＮＡＮＤ１０１及びインバータＩＮＶ１００は前段の単位遅延ＵＤ３の出力を一定時間の間遅延させて出力する。
図３は、図１に示したシフトレジスタ１７の内部構成を示す回路図である。
図３を参照すれば、シフトレジスタはｎ個のステージから構成される。図３には４個のステージだけを示した。遅延選択信号Ｒｅｇ＿２を生成するためのステージを例に挙げて説明すれば、各ステージはＮＡＮＤゲートＮＡＮＤ１０２とインバータＩＮＶ１０１とから構成された反転ラッチ１７２と、シフトレフト制御信号ｓｌｏ、ｓｌｅ及びシフトライト制御信号ｓｒｅ、ｓｒｏによって制御されてラッチ１７２にラッチされる値を変更するスイッチング部１７３と、該当ステージのラッチ１７２の正出力Ｑと、前段のステージのラッチの負出力Ｑとを論理演算する論理演算部１７１とを備える。
ここで、ラッチ１７２は、初期化信号であるリセット信号/ｒｓｔを一方の入力とし、負出力/Ｑを他方の入力とするＮＡＮＤゲートＮＡＮＤ１０２と、ＮＡＮＤゲートＮＡＮＤ１０２の出力である正出力Ｑを入力として負出力/Ｑを出力するインバータＩＮＶ１０１とから構成される。初期化の際、全てのラッチの正出力Ｑは論理レベルハイを示す。
スイッチング部１７３は、各ステージのラッチ１７２の正出力Ｑに接続され、前段のステージのラッチの負出力/Ｑをゲート入力とするＮＭＯＳトランジスタＭ４と、該当ラッチ１７２の負出力/Ｑに接続され、次段のステージのラッチの正出力Ｑをゲート入力とするＮＭＯＳトランジスタＭ３と、シフトライト制御信号ｓｒｅによって制御され、ＮＭＯＳトランジスタＭ３と共に、該当ラッチ１７２の負出力/Ｑ及び接地の間に選択的に経路を生成するＮＭＯＳトランジスタＭ１と、シフトレフト信号ｓｌｅによって制御され、ＮＭＯＳトランジスタＭ４と共に、該当ラッチ１７２の正出力Ｑ及び接地の間に選択的に経路を生成するＮＭＯＳトランジスタＭ２とを備えている。一方、該当ステージのスイッチング部１７３は、シフトレフト信号ｓｌｏ、ｓｌｅ及びシフトライト制御信号ｓｒｅ、ｓｒｏのうち、シフトライト信号ｓｒｏ及びシフトレフト信号ｓｌｏによって制御される。
また、論理演算部１７１は、該当ステージのラッチ１７２の正出力Ｑを一方の入力とし、前段のステージのラッチの負出力/Ｑを他方の入力とするＮＡＮＤゲートＮＡＮＤ１０３と、ＮＡＮＤゲートＮＡＮＤ１０３の出力を入力とするインバータＩＮＶ１０２とから構成されている。
上述したように構成されたシフトレジスタ１７は、初期化動作時にリセット信号/ｒｓｔにより全ステージのラッチ値が論理レベルハイとなり、これにより遅延選択信号Ｒｅｇ＿１、Ｒｅｇ＿２、…、Ｒｅｇ＿ｎは「１、０、…、０」の形態で表され、後続するシフト動作を行いながら、何れか一つの遅延選択信号を論理レベルハイとして出力する。
図４は、従来技術に係るシフトレジスタ及び遅延ラインを模式的に示す図である。
図４を参照すれば、シフトレジスタ１７から出力された遅延選択信号Ｒｅｇ＿７が論理レベルハイであり、残りの遅延選択信号は全て論理レベルローである場合を仮定すれば、遅延ライン１２及びダミー遅延ライン１３の単位遅延のうち、７番目の単位遅延ＵＤ７がイネーブルされ、ソースクロックｃｌｋ＿ｓｒｃ及び遅延モニタリングクロックｆｂ＿ｄｉｖはそれぞれ単位遅延ＵＤ７に入力され、それぞれ遅延ライン１２及びダミー遅延ライン１３を経る。
図５は、図１の位相比較器１６とシフトレジスタ制御機１８の回路図である。図５を参照すれば、位相比較器１６はフィードバッククロックｆｂ＿ｄｍを利用してフィードバッククロックパルスｐｌｓを生成するパルス生成部５２と、基準クロックｒｅｆとフィードバッククロックｆｂ＿ｄｍとを入力とし、フィードバッククロックパルスｐｌｓをクロック入力とするＲＳ‐フリップフロップ５１とを備え、基準クロックｒｅｆ及びフィードバッククロックｆｂ＿ｄｍの立ち上がりエッジの位相を比較し、その結果に応じて遅延増加信号ａｄｄ＿ｄｅｌａｙ及び遅延減少信号ｒｅｄｕｃｅ＿ｄｅｌａｙ信号を出力する。
一方、シフトレジスタ制御機１８は、フィードバッククロックパルスｐｌｓを入力とするＴ-フリップフロップ回路５３と、Ｔ-フリップフロップ回路５３の出力信号ｐ１及びｐ２と遅延増加信号ａｄｄ＿ｄｅｌａｙ及び遅延減少信号ｒｅｄｕｃｅ＿ｄｅｌａｙとを論理演算してシフトレフト信号ｓｌｏ、ｓｌｅ及びシフトライト制御信号ｓｒｅ、ｓｒｏを生成する論理演算部５４と、パワーアップ信号ｐｗｒ＿ｕｐ、セルフリフレッシュ信号ｓｅｌｆ＿ｒｅｆ＿ｄｅｌａｙ、ＤＬＬディセーブル信号ｄｉｓａｂｌｅ＿ｄｌｌ、ＤＬＬリセット信号ｄｌｌ＿ｒｅｓｅｔを入力として、シフトレジスタ１７をリセットさせるためのリセットバー信号ｒｓｔを生成するためのリセット信号生成部５５とを備える。
図６は、図１に示した位相比較器１６及びシフトレジスタ制御機１８の動作を示すタイミングチャートであり、シフト制御信号ｓｌｏ及びｓｒｅが生成される過程を示す。
図６を参照すれば、基準クロックｒｅｆの立ち上がりエッジに比べて、フィードバッククロックｆｂ＿ｄｍの立ち上がりエッジの位相が早ければ、遅延増加信号ａｄｄ＿ｄｅｌａｙを論理レベルハイに活性化させ、その結果シフトレフト制御信号ｓｌｏが活性化される。逆に、基準クロックｒｅｆの立ち上がりエッジに比べてフィードバッククロックｆｂ＿ｄｍの立ち上がりエッジの位相が遅ければ、遅延減少信号ｒｅｄｕｃｅ＿ｄｅｌａｙを論理レベルハイに活性化させ、その結果シフトライト制御信号ｓｒｅが活性化される。
一方、シフトレフト制御信号ｓｌｏ及びｓｌｅはオバーラップすることは無く、交互に活性化され、シフトライト制御信号ｓｒｏ及びｓｒｅも同様である。
図７は、図３に示したシフトレジスタ１７の動作を示すタイミングチャートであり、図７を参照すれば上述した動作の説明が容易に理解できる。ここで、/Ｑ１、/Ｑ２、/Ｑ３は、それぞれ第１番目〜第３番目のステージのラッチＬの負出力値/Ｑを示す。
しかし、上記のような従来技術では、ＤＬＬをリセットした後、ＤＬＬをセッティング（遅延固定）するのに長い時間がかかる問題があった。すなわち、従来のレジスタ制御ＤＬＬでは、シフトレジスタ１７において、初期値で単位遅延ＵＤを１００個ほど動かすためには、シフトレフト制御信号ｓｌｏ及びｓｌｅによる１００回のシフトレフト動作を行わなければならない。
このように、ＤＬＬをセッティングするのに長い時間が要求される場合、その時間の間には正常なリード動作を行うことが困難であり、万一リ―ド動作が行われた場合、システムの誤動作が発生する可能性がある。
本発明は上述した従来技術の問題に鑑みてなされたものであって、その目的とするところは、遅延固定時間を最小化できるレジスタ制御遅延固定ループを提供することにある。
上記目的を達成するため、本発明に係るレジスタ制御遅延固定ループは、基準クロック及びフィードバッククロックの位相を比較して遅延増加信号及び遅延減少信号を生成する位相比較手段と、前記遅延増加信号及び前記遅延減少信号に応じてシフト制御信号を生成するシフトレジスタ制御手段と、前記シフト制御信号に応じて遅延ラインの遅延量を決定するシフトレジスタとを備えるレジスタ制御遅延固定ループであって、前記シフトレジスタが、リセット信号により初期化され正出力段及び負出力段を備えるラッチと、所定ステージのラッチ値及び前記所定ステージの前段のステージのラッチ値に応じて前記所定ステージに対応する遅延選択信号を生成する遅延選択信号生成部と、高速シフトレフト制御信号、ノーマルシフトライト制御信号、隣接ステージのラッチ値に制御されて前記所定ステージのラッチの正出力段及び負出力段を選択的に放電させる第１及び第２の放電経路を提供するスイッチング部とを各ステージごとに備え、前記スイッチング部の前記第１放電経路が、ノーマルシフトレフト制御信号によって制御される一対のスイッチング素子を一定数の複数のステージごとに備えることを特徴としている。
前記シフトレジスタ制御手段は、フィードバッククロックが入力されて第１及び第２パルスを生成するフリップフロップ回路と、リセット信号を生成するリセット信号生成部と、前記遅延減少信号及び前記リセット信号に応じて加速フラグ信号を生成する加速フラグ信号生成部と、前記フィードバッククロック、前記第１パルス、前記第２パルス、前記加速フラグ信号、前記遅延増加信号及び前記遅延減少信号を論理演算して、前記ノーマルシフトレフト制御信号、前記高速シフトレフト制御信号及び前記シフトライト制御信号を生成する論理演算部とを備えていることができる。
本発明によれば、レジスタ制御ＤＬＬの初期動作の際、一定時間の間（具体的には位相比較信号が変わる前まで）一度に複数のステップの単位遅延をシフトするようにする。例えば、遅延ラインにおいて総数３５個の単位遅延をシフトさせなければならない場合、大きく１０ステップずつ４回シフトレフトさせた後、次の動作で１ステップずつシフトライトを行う。従来技術のレジスタ制御ＤＬＬのレジスタ制御方法では、総数で３５回のシフト動作が必要であるが、本発明に係るレジスタ制御ＤＬＬであれば、総数で１０回以内のシフト動作で遅延固定を行うことができるので、遅延固定時間を最小化することができる。
このように、本発明によれば、デジタルＤＬＬのセッティング時間を大きく低減でき、これによって同期式半導体メモリをはじめとする半導体チップの誤動作を防止できるという効果を奏する。
以下、本発明の好ましい実施の形態を添付する図面を参照して説明する。
図８は、本発明の実施の形態に係るレジスタ制御ＤＬＬを示すブロック図である。本実施の形態に係るレジスタ制御ＤＬＬは、クロックバッファ１０、クロック分周器１１、遅延ライン１２、ダミー遅延ライン１３、ＤＬＬドライバ１４、遅延モデル１５、位相比較器１６、シフトレジスタ２７、及びシフトレジスタ制御機２８を備えている。
本実施の形態に係るレジスタ制御ＤＬＬは、図１に示した従来のレジスタ制御ＤＬＬのブロック図と同様の構成をしている。ただし、本実施の形態に係るレジスタ制御ＤＬＬは、シフトレジスタ２７及びシフトレジスタ制御機２８の内部回路の細部構成が異なる
図９は本発明の実施の形態に係るレジスタ制御ＤＬＬのシフトレジスタ２７の内部構成を示す回路図である。
図９は本発明の実施の形態に係るレジスタ制御ＤＬＬのシフトレジスタ２７の内部構成を示す回路図である。
図９を参照すれば、本実施の形態に係るレジスタ制御ＤＬＬのシフトレジスタ２７は、図３に示されたシフトレジスタ１７の回路と類似した構成をしている。すなわち、各ステージ別に反転ラッチ２７２、スイッチング部２７３、論理演算部２７１を備えている。
但し、本実施の形態に係るレジスタ制御ＤＬＬのシフトレジスタ２７の場合、論理演算部２７１に２本のシフトレフト制御信号を追加している。即ち、高速シフトシフトレフト制御信号ｓｌｏ及びｓｌｅ、並びにノーマルシフトレフト制御信号ｓｌｏ＿ｏｌｄ及びｓｌｅ＿ｏｌｄの４本のシフトレフト制御信号を配設し、追加されたシフトレフト制御信号を考慮してスイッチング部２７３の構成を変化させた。
遅延選択信号Ｒｅｇ＿４を出力するステージを一例としてスイッチング部２７３の構成をさらに具体的に説明する。
各ステージのラッチの正出力段Ｑには、その前段のステージのラッチの負出力/Ｑをゲート入力とするＮＭＯＳトランジスタＭ２１が接続され、同じステージのラッチの負出力段/Ｑには次段のステージのラッチの正出力Ｑをゲート入力とするＮＭＯＳトランジスタＭ２２が接続されている。一方、高速シフトレフト制御信号ｓｌｅをゲート入力とするＮＭＯＳトランジスタＭ２３がＮＭＯＳトランジスタＭ２１に直列に接続され、シフトライト制御信号ｓｒｅをゲート入力とするＮＭＯＳトランジスタＭ２４がＮＭＯＳトランジスタＭ２２と接地との間に直列に接続されている。また、ノーマルシフトレフト制御信号ｓｌｅ＿ｏｌｄをゲート入力とするＮＭＯＳトランジスタＭ１２がＮＭＯＳトランジスタＭ２３と接地との間に直列に接続されている。
一方、該当ステージのスイッチング部２７３は、シフト制御信号ｓｒｅ、ｓｒｏ、ｓｌｏ、ｓｌｅのうち、シフトライト制御信号ｓｒｏ及び高速シフトレフト制御信号ｓｌｏによって制御される。
また、一定個数のステージごとに、ＮＭＯＳトランジスタＭ１２のように、ノーマルシフトレフト制御信号ｓｌｅ＿ｏｌｄまたはｓｏｌ＿ｏｌｄによって制御され、該当ステージのラッチの正出力Ｑを放電させるＮＭＯＳトランジスタが配置されている。図９では、第３番目のステージのラッチの正出力Ｑの放電経路には、ノーマルシフトレフト制御信号ｓｌｏ＿ｏｌｄをゲート入力とするＮＭＯＳトランジスタＭ１１が配置され、第７番目のステージのラッチの正出力Ｑの放電経路には、ノーマルシフトレフト制御信号ｓｌｏ＿ｏｌｄをゲート入力とするＮＭＯＳトランジスタＭ１３が配置され、第８番目のステージのラッチの正出力Ｑの放電経路には、ノーマルシフトレフト制御信号ｓｌｅ＿ｏｌｄをゲート入力とするＮＭＯＳトランジスタＭ１４が配置されている。特定のステージとその隣接ステージとが一組をなし、上記のＮＭＯＳトランジスタの対が一定数のステージごとに繰り返し配置されている。図９では、４個のステージごとにこのようなＮＭＯＳトランジスタの対が構成が繰り返されている。
図１０は、本発明の実施の形態に係るシフトレジスタ制御機２８の内部構成を示す回路図であって、図１０では、図５に示されたシフトレジスタ制御機１８のブロックのうち、Ｔ-フリップフロップ回路５３及びリセット信号生成部５５以外の変更若しくは追加された回路のみを示している。
図１０を参照すれば、本実施の形態に係るシフトレジスタ制御機２８は、Ｔ-フリップフロップ回路５３と、リセット信号生成部５５と、リセット信号/ｒｓｔ及び遅延減少信号ｒｅｄｕｃｅ＿ｄｅｌａｙとに応じて、加速フラグ信号ｆｓｔを生成する加速フラグ信号生成部９１と、位相比較器１６から出力されたフィードバッククロックパルスｐｌｓ、Ｔ-フリップフロップ回路５３の出力信号ｐ１及びｐ２、加速フラグ信号ｆｓｔ、遅延増加信号ａｄｄ＿ｄｅｌａｙ並びに遅延減少信号ｒｅｄｕｃｅ＿ｄｅｌａｙを論理演算してシフト制御信号ｓｌｏ＿ｏｌｄ、ｓｌｅ＿ｏｌｄ、ｓｌｏ、ｓｌｅ、ｓｒｏ、ｓｒｅを生成する論理演算部９２とを備えている。
図１０に示すように、加速フラグ信号生成部９１は、リセット信号/ｒｓｔをゲート入力とするプルアップＰＭＯＳトランジスタ、及び遅延減少信号ｒｅｄｕｃｅ＿ｄｅｌａｙをゲート入力とするプルダウンＮＭＯＳトランジスタが直列に接続されて電源電圧及び接地の間に配置されたバッファと、バッファの出力段に接続されたインバータラッチと、インバータラッチの出力を入力として加速フラグ信号ｆｓｔを出力するインバータとから構成されている。
すなわち、本実施の形態に係るシフトレジスタ制御機１８では、図５に示したシフトレジスタ制御機１８に加速フラグ信号ｆｓｔを生成する加速フラグ信号生成部９１を追加し、論理演算部９２に加速フラグ信号ｆｓｔに制御される高速シフトレフト信号ｓｌｏ、ｓｌｅを生成するための構成を追加している。
したがって、従来と比較すれば、本実施の形態に係る論理演算部９２では、加速フラグ信号ｆｓｔと関係した高速シフトレフト制御信号ｓｌｅ、ｓｌｏをさらに生成し、ノーマルシフトレフト制御信号ｓｌｏ＿ｏｌｄ、ｓｌｅ＿ｏｌｄは図５のシフトレフト制御信号ｓｌｏ、ｓｌｅに対応する信号と言える。
図１１は本発明の実施の形態に係るレジスタ制御ＤＬＬの動作を示すタイミングチャートである。以下、図１１を参照して本実施の形態に係るレジスタ制御ＤＬＬの動作を説明する。
まず、リセット信号/ｒｓｔが論理レベルローに活性化されれば、シフトレジスタの各ステージのラッチ値Ｑが論理レベルハイに初期化される。一方、リセット信号/ｒｓｔが論理レベルローに活性化されれば、シフトレジスタ制御機２８の加速フラグ信号生成部９１によって加速フラグ信号ｆｓｔが論理レベルハイに活性化される。その結果、遅延選択信号Ｒｅｇ＿１が論理レベルハイに活性化され、遅延ライン１２及びダミー遅延ライン１３において１つの単位遅延ＵＤのみが選択されてループ処理が行われるようになる。
次に、位相比較器１６でフィードバッククロックｆｂ＿ｄｍ及び基準クロックｒｅｆの立ち上がりエッジの位相を比較し、遅延増加信号ａｄｄ＿ｄｅｌａｙが論理レベルハイに活性化され、これによりシフトレジスタ制御機２８からは、シフトレフト制御信号ｓｌｅ、ｓｌｏ、ｓｌｏ＿ｏｌｄが論理レベルハイ状態で、シフトレフト制御信号ｓｌｅ＿ｏｌｄが論理レベルローで出力される。この場合重要な点は、シフトレフト制御信号ｓｌｅ、ｓｌｏが同時に活性化されてオーバラップするという点である。これにより、シフトレジスタでは第１番目〜第３番目のステージのラッチの正出力Ｑが放電されてラッチの値が変わり、その結果、遅延選択信号Ｒｅｇ＿１、Ｒｅｇ＿２、Ｒｅｇ＿３は全て論理レベルローとなる。一方、ＮＭＯＳトランジスタＭ１１及びＭ１２にノーマルシフトレフト制御信号ｓｌｏ＿ｏｌｄ及びｓｌｅ＿ｏｌｄが印加されるため、遅延選択信号Ｒｅｇ＿４は論理レベルハイとなり、以後の遅延選択信号Ｒｅｇ＿５、Ｒｅｇ＿６、Ｒｅｇ＿７、．．．などは全て論理レベルローとなる。すなわち、初期化以後の第１番目の比較結果により、遅延ライン１２及びダミー遅延ライン１３は４個の単位遅延ＵＤに相当する遅延時間を生じるようになる。
以後、位相比較の結果、再び遅延増加信号ａｄｄ＿ｄｅｌａｙの活性化状態が維持されれば、シフトレフト制御信号ｓｌｅ、ｓｌｏ、ｓｌｅ＿ｏｌｄが論理レベルハイ状態で、シフトレフト制御信号ｓｌｏ＿ｏｌｄが論理レベルロー状態で出力される。これにより、遅延選択信号Ｒｅｇ＿７が論理レベルハイに活性化され、残りの遅延選択信号は全て論理レベルローに非活性化される。すなわち、初期化以後の第２番目の比較結果により、遅延ライン１２及びダミー遅延ライン１３は７個の単位遅延ＵＤに相当する遅延時間を生じる。
このような加速化モードは位相比較の結果、遅延減少信号ｒｅｄｕｃｅ＿ｄｅｌａｙが論理レベルハイに活性化されるまで行なわれ、加速化モード動作区間で高速シフトレフト制御信号ｓｌｅ、ｓｌｏは同時に活性化されてオバーラップし、ノーマルシフトレフト制御信号ｓｌｏ＿ｏｌｄ、ｓｌｅ＿ｏｌｄは交互に活性化される。
一方、位相比較の結果、遅延減少信号ｒｅｄｕｃｅ＿ｄｅｌａｙが論理レベルハイに活性化されれば、シフトレジスタ制御機２８の加速フラグ信号生成部９１によって加速フラグ信号ｆｓｔが論理レベルローに非活性化され、以後のシフトライト動作を通じて正確な遅延値が決定される。シフトライト動作は、従来のＤＬＬと同様に、単位遅延ＵＤを一つずつシフトさせる方式で行なわれる。
以上説明したように、本実施の形態を適用すれば、１サイクルの動作でシフトレジスタ内の複数のラッチを同時にプログラミングでき、従来に比べて初期動作の際の遅延固定時間を大きく低減できる。
例えば、上述した実施の形態では、ＳＤＲＡＭのデジタルＤＬＬを例に挙げて説明したが、本発明のデジタルＤＬＬは他の同期式半導体メモリやその他の同期式ロジックにも適用できる。例えば、ＤＤＲ ＳＤＲＡＭのデジタルＤＬＬの場合には、正外部クロックＣＬＫと負外部クロック(/ＣＬＫ)とを全て使用するので、１組のクロックバッファ、遅延ライン、クロック入力制御部をさらに備えればよい。
また、上述した実施の形態では加速化モードで３個のステージを同時にプログラミングする場合を一例に挙げて説明したが、本発明では同時にプログラミングするステージの数は３に限定ざれず、いくらでも調節できる。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で種々の変更を行って実施することが可能である。
ｓｌｏ、ｓｌｅ 高速シフトレフト制御信号
ｓｌｏ＿ｏｌｄ、ｓｌｅ＿ｏｌｄ ノーマルシフトレフト制御信号
ｓｒｅ、ｓｒｏ シフト制御信号
ｓｌｏ＿ｏｌｄ、ｓｌｅ＿ｏｌｄ ノーマルシフトレフト制御信号
ｓｒｅ、ｓｒｏ シフト制御信号
Claims (7)
- 基準クロック及びフィードバッククロックの位相を比較して遅延増加信号及び遅延減少信号を生成する位相比較手段と、前記遅延増加信号及び前記遅延減少信号に応じてシフト制御信号を生成するシフトレジスタ制御手段と、前記シフト制御信号に応じて遅延ラインの遅延量を決定するシフトレジスタとを備えるレジスタ制御遅延固定ループであって、
前記シフトレジスタが、
リセット信号により初期化され正出力段及び負出力段を備えるラッチと、所定ステージのラッチ値及び前記所定ステージの前段のステージのラッチ値に応じて前記所定ステージに対応する遅延選択信号を生成する遅延選択信号生成部と、高速シフトレフト制御信号、ノーマルシフトライト制御信号、隣接ステージのラッチ値によって制御されて前記所定ステージのラッチの正出力段及び負出力段を選択的に放電させる第１及び第２の放電経路を提供するスイッチング部とを各ステージごとに備え、
前記スイッチング部の前記第１放電経路が、ノーマルシフトレフト制御信号によって制御される一対のスイッチング素子を一定数の複数のステージごとに備えることを特徴とするレジスタ制御遅延固定ループ。 - 前記シフトレジスタ制御手段が、
フィードバッククロックが入力されて第１及び第２パルスを生成するフリップフロップ回路と、
リセット信号を生成するリセット信号生成部と、
前記遅延減少信号及び前記リセット信号に応じて加速フラグ信号を生成する加速フラグ信号生成部と、
前記フィードバッククロック、前記第１パルス、前記第２パルス、前記加速フラグ信号、前記遅延増加信号及び前記遅延減少信号を論理演算して、前記ノーマルシフトレフト制御信号、前記高速シフトレフト制御信号及び前記シフトライト制御信号を生成する論理演算部と
を備えることを特徴とする請求項１に記載のレジスタ制御遅延固定ループ。 - 各々の前記ステージの前記第１放電経路が、
前記ラッチの正出力段に接続され、前記前段のステージのラッチの負出力をゲート入力とする第１ＮＭＯＳトランジスタと、
前記高速シフトレフト制御信号をゲート入力とする第２ＮＭＯＳトランジスタと
を備えることを特徴とする請求項１に記載のレジスタ制御遅延固定ループ。 - 各々の前記ステージの前記第２放電経路が、
前記ステージのラッチの正出力段に接続され、次段のステージのラッチの正出力をゲート入力とする第３ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタ及び前記接地の間に接続され、前記ノーマルシフトライト制御信号をゲート入力とする第４ＮＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載のレジスタ制御遅延固定ループ。 - 前記第１放電経路が、
前記第２ＮＭＯＳトランジスタ及び接地の間に直列に接続され、前記シフトレフト制御信号をゲート入力とする第５ＮＭＯＳトランジスタをさらに備えることを特徴とする請求項４に記載のレジスタ制御遅延固定ループ。 - 前記加速フラグ信号生成部が、
前記リセット信号をゲート入力とするプルアップＰＭＯＳトランジスタと前記遅延減少信号をゲート入力とするプルダウンＮＭＯＳトランジスタとから構成されたバッファと、
前記バッファの出力に接続されたインバータラッチと、
前記インバータラッチの出力を入力として前記加速フラグ信号を出力するインバータと
を備えることを特徴とする請求項２に記載のレジスタ制御遅延固定ループ。 - 前記論理演算部が、
前記第１パルスを入力とする第１インバータと、
前記第２パルスを入力とする第２インバータと、
前記加速フラグ信号及び前記フィードバッククロックを入力とする第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号及び前記第１インバータの出力信号を入力とする第２ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号及び前記第２インバータの出力信号を入力とする第３ＮＡＮＤゲートと、
前記遅延増加信号及び前記第１パルスを入力とする第４ＮＡＮＤゲートと、
前記第ＮＡＮＤゲートの出力信号を入力として前記ノーマルシフトレフト制御信号を出力する第３インバータと、
前記遅延増加信号及び前記第２パルスを入力とする第５ＮＡＮＤゲートと、
前記第５ＮＡＮＤゲートの出力信号を入力として前記ノーマルシフトレフト制御信号を出力する第４インバータと、
前記遅延増加信号及び前記第２ＮＡＮＤゲートの出力信号を入力とする第６ＮＡＮＤゲートと、
前記第６ＮＡＮＤゲートの出力信号を入力として前記高速シフトレフト制御信号を出力する第５インバータと、
前記遅延増加信号及び前記第３ＮＡＮＤゲートの出力信号を入力とする第７ＮＡＮＤゲートと、
前記第７ＮＡＮＤゲートの出力信号を入力として前記高速シフトレフト制御信号を出力する第６インバータと、
前記遅延減少信号及び前記第１パルスを入力とする第８ＮＡＮＤゲートと、
前記第８ＮＡＮＤゲートの出力信号を入力として前記ノーマルシフトライト制御信号を出力する第７インバータと、
前記遅延減少信号及び前記第２パルスを入力とする第９ＮＡＮＤゲートと、
前記第９ＮＡＮＤゲートの出力信号を入力として前記ノーマルシフトライト制御信号を出力する第８インバータと
を備えることを特徴とする請求項２に記載のレジスタ制御遅延固定ループ。
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|---|---|---|---|---|
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Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100529037B1 (ko) * | 2003-07-29 | 2005-11-17 | 주식회사 하이닉스반도체 | 개선된 지터 특성을 갖는 지연고정루프 및 그의 클럭 지연보상 방법 |
| US7428284B2 (en) * | 2005-03-14 | 2008-09-23 | Micron Technology, Inc. | Phase detector and method providing rapid locking of delay-lock loops |
| KR100685613B1 (ko) * | 2005-05-30 | 2007-02-22 | 주식회사 하이닉스반도체 | 고속 동작을 위한 ｄｌｌ 회로 |
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| KR100803370B1 (ko) * | 2006-12-27 | 2008-02-13 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로의 리셋 장치 및 방법 |
| US7423928B2 (en) * | 2007-01-30 | 2008-09-09 | Atmel Corporation | Clock circuitry for DDR-SDRAM memory controller |
| US7701272B2 (en) * | 2007-05-31 | 2010-04-20 | Micron Technology, Inc. | Method and apparatus for output data synchronization with system clock |
| US20080315927A1 (en) * | 2007-06-11 | 2008-12-25 | Hynix Semiconductor Inc. | Frequency adjusting apparatus and dll circuit including the same |
| JP5448324B2 (ja) * | 2007-10-23 | 2014-03-19 | ピーエスフォー ルクスコ エスエイアールエル | Ｄｌｌ回路及びこれを備える半導体装置、並びに、データ処理システム |
| KR100956770B1 (ko) * | 2007-12-10 | 2010-05-12 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로 및 그 제어 방법 |
| US7816961B2 (en) * | 2008-02-08 | 2010-10-19 | Qimonda North America | System and method for signal adjustment |
| KR100930416B1 (ko) * | 2008-08-11 | 2009-12-08 | 주식회사 하이닉스반도체 | 반도체 집적 회로 및 그 제어 방법 |
| US8181056B2 (en) * | 2008-09-30 | 2012-05-15 | Mosaid Technologies Incorporated | Serial-connected memory system with output delay adjustment |
| US8161313B2 (en) * | 2008-09-30 | 2012-04-17 | Mosaid Technologies Incorporated | Serial-connected memory system with duty cycle correction |
| KR20130098683A (ko) * | 2012-02-28 | 2013-09-05 | 삼성전자주식회사 | 지연 위상 루프 회로 및 이를 포함하는 반도체 메모리 장치 |
| KR20130135588A (ko) * | 2012-06-01 | 2013-12-11 | 에스케이하이닉스 주식회사 | 파워 트래킹 회로 및 이를 포함하는 반도체 장치 |
| KR102143109B1 (ko) | 2014-03-04 | 2020-08-10 | 삼성전자주식회사 | 지연 고정 루프, 및 그것의 동작 방법 |
| US10706916B1 (en) * | 2019-04-03 | 2020-07-07 | Synopsys, Inc. | Method and apparatus for integrated level-shifter and memory clock |
| US11049543B2 (en) | 2019-09-03 | 2021-06-29 | Micron Technology, Inc. | Apparatuses and methods for deactivating a delay locked loop update in semiconductor devices |
| US11483005B1 (en) * | 2022-06-28 | 2022-10-25 | Iq-Analog, Inc. | System reference (SYSREF) signal system and method |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3388134B2 (ja) | 1997-04-10 | 2003-03-17 | 富士通株式会社 | 位相比較回路、ｄｌｌ回路および半導体集積回路 |
| JP3763673B2 (ja) * | 1998-06-11 | 2006-04-05 | 富士通株式会社 | Ｄｌｌ回路 |
| US6388480B1 (en) * | 1999-08-30 | 2002-05-14 | Micron Technology, Inc. | Method and apparatus for reducing the lock time of DLL |
| KR100321755B1 (ko) * | 1999-12-24 | 2002-02-02 | 박종섭 | 록킹 시간이 빠른 지연고정루프 |
| KR100416695B1 (ko) * | 2000-06-30 | 2004-02-05 | 주식회사 하이닉스반도체 | 노이즈 제어가 가능한 지연고정루프 |
| KR100502675B1 (ko) * | 2001-12-12 | 2005-07-22 | 주식회사 하이닉스반도체 | 레지스터 제어형 지연고정루프회로 |
| KR100507877B1 (ko) * | 2002-03-28 | 2005-08-18 | 주식회사 하이닉스반도체 | 면적 축소용 알디엘엘 회로 |
| KR100507854B1 (ko) | 2002-10-30 | 2005-08-17 | 주식회사 하이닉스반도체 | 가속화 모드를 구비한 레지스터 제어 지연고정루프 |
| KR100484252B1 (ko) * | 2002-11-27 | 2005-04-22 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449930B2 (en) | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Delay locked loop circuit |
| US7724052B2 (en) | 2005-09-29 | 2010-05-25 | Hynix Semiconductor, Inc. | Delay locked loop circuit |
| US7659761B2 (en) | 2007-05-31 | 2010-02-09 | Hynix Semiconductor Inc. | Operation mode setting apparatus, semiconductor integrated circuit including the same, and method of controlling semiconductor integrated circuit |
| US7719333B2 (en) | 2007-06-26 | 2010-05-18 | Hynix Semiconductor Inc. | Power control circuit, method of controlling power control circuit, and DLL circuit including power control circuit |
| US8154326B2 (en) | 2007-06-26 | 2012-04-10 | Hynix Semiconductor, Inc. | Power control circuit, method of controlling power control circuit, and DLL circuit including power control circuit |
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