JP2010213308A - 遅延固定ループ回路の遅延ライン部及び遅延固定ループ回路におけるクロック信号の遅延固定方法 - Google Patents
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Abstract
【課題】レイアウトの大きさを増大させず、速やかに位相を固定させることができる遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法を提供すること。
【解決手段】遅延ライン部は、第1の遅延時間d1を各々有する複数の第1の単位遅延セルを有し、クロック信号clkを遅延する第1遅延ラインと、第2の遅延時間d2を各々有する複数の第2の単位遅延セルを有し、第1遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号clkを遅延する第2遅延ラインと、第3の遅延時間d3を各々有する複数の第3の単位遅延セルを有し、第2遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号clkを遅延する第3遅延ラインとを備え、第1の遅延時間d1が第2の遅延時間d2より短く、第2の遅延時間d2が第3の遅延時間d3より短い。
【選択図】図7
【解決手段】遅延ライン部は、第1の遅延時間d1を各々有する複数の第1の単位遅延セルを有し、クロック信号clkを遅延する第1遅延ラインと、第2の遅延時間d2を各々有する複数の第2の単位遅延セルを有し、第1遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号clkを遅延する第2遅延ラインと、第3の遅延時間d3を各々有する複数の第3の単位遅延セルを有し、第2遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号clkを遅延する第3遅延ラインとを備え、第1の遅延時間d1が第2の遅延時間d2より短く、第2の遅延時間d2が第3の遅延時間d3より短い。
【選択図】図7
Description
本発明は、遅延ラインを構成する単位遅延セルの遅延量、すなわち単位遅延セルのレゾリューション値を部分的に変化させることによって、動作周波数帯域に対するジッタ特性を改善することができる遅延固定ループ及び遅延固定ループのクロック遅延固定方法に関する。
通常、システムや電気回路においてクロックは各部の動作タイミングを合わせるためのレファレンス(基準信号)として用いられており、エラーを生じないで、より速い動作を保証するために用いられることもある。外部から入力されるクロックが内部で用いられるとき、内部回路による時間遅延(クロックスキュー)が発生するが、この時間遅延を補償して内部クロックが外部クロックと同じ位相になるように遅延固定ループ(DLL:Delay Locked Loop)が用いられる。すなわち、DLLは、外部クロックを利用してセンシングされたデータがデータ出力バッファを経て出力されるタイミングと、外部から入力されるクロックのタイミングとを一致させるために使用される。
DLLがDDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)に適用される場合を一例として、従来技術について説明する。
図1は、従来技術に係るDDR SDRAMのレジスタ制御型DLLの構成を示すブロック図である。
従来技術に係るDDR SDRAMのレジスタ制御型DLLは、クロックバッファ部11、11’、クロック分周部12、ダミー遅延ライン部13、遅延モデル部14、位相比較部15、遅延制御部16、及び遅延ライン部17を備えている。クロックバッファ部11には、外部クロック信号clk、clkbが入力され、外部クロック信号clk、clkbの立ち上がりエッジ及び立ち下がりエッジに同期して発生する内部クロックrclk、fclkを生成する。クロック分周部12は、クロックバッファ部11’によってバッファされて出力される外部クロックclkを、1/n(nは正の整数)に分周して基準クロックrefとして出力し、基準クロックrefはダミー遅延ライン部13及び位相比較部15に入力される。遅延モデル部14は、ダミー遅延ライン部13から出力されるクロックfbk_dlyを、クロックが実際に通過する経路と同じ遅延条件で遅延するように構成されている。位相比較部15は、遅延モデル部14の出力fbkの位相と基準クロックrefの位相とを比較してシフト制御信号を遅延制御部16に出力する。遅延制御部16は、遅延ライン部17及びダミー遅延ライン部13のクロックの位相をシフトさせる制御信号を出力する。遅延ライン部17は、入力された内部クロックrclk、fclkをシフトさせて出力する。
以下、本DDR SDRAMのレジスタ制御型DLLを構成する各部分について具体的に説明する。
図2は、図1に示した従来技術に係るクロックバッファ部11の内部構成を示す回路図である。
図2のクロックバッファ部11は、差動比較回路に外部クロックclk、clkbが入力されて外部クロックの立ち上がりエッジに同期する内部クロックrclkを生成する。ダミー遅延ライン部13用のクロックバッファ部11’も別途備えているが、その説明は省略する。
図3は、図1に示した従来技術に係るクロック分周部12の内部構成を示す回路図である。
図3のクロック分周部12は、外部クロックの周波数を1/8に分周して出力するが、ここで外部クロックを分周する理由は電力消費量を減らすためである。図3に示したクロック分周回路の具体的な動作については、その説明を省略する。
図4は、図1に示した従来技術に係る位相比較部15の内部構成を示す回路図である。
位相比較部15は、DLLへの入力クロックの位相と出力クロックの位相とを比較して2つのクロックの位相差を検出する。位相比較部15は、クロック分周部12から出力される基準クロックrefの位相と、遅延モデル部14から出力されるフィードバッククロックfbkの位相とを比較し、その比較結果に基づいてリード(lead)、ラグ(lag)及び固定(locking)の3つの情報を遅延制御部16に出力する。図4に示したように、比較信号PC1、PC3によりクロックをシフトライト(shift right)させる信号(sre、sro)が生成され、比較信号PC2、PC4によりシフトレフト(shift left)させる信号(sle、slo)が生成される。そして、分周される前のクロックrclkを利用してシフト動作を行なうか、あるいはクロック分周部12から出力される基準クロックrefとフィードバッククロックfbkとの比較に応じてシフト動作を行なうかが決定される。フィードバッククロックfbkと基準クロックrefとの位相差が長い遅延セル(long delay cell)の遅延時間より大きい場合、信号PC5またはPC6が「H」状態(論理的ハイレベル)になり、信号PC5とPC6の論理和である信号ACが「H」状態になり、分周される前のクロックrclkと信号ACとが図4に示すように論理結合されて位相比較器151から出力され、これによって、シフトレジスタ制御信号発生器152のTフリップフロップF/Fを動作させることができる。すなわち、フィードバッククロックfbkと基準クロックrefとの位相差が大きい場合は、分周前のクロックrclkを利用してシフトレジスタを動作させることによって、フィードバッククロックfbkと基準クロックrefとの位相差を速い速度で小さくする。その後、2つの位相差が所定間隔以下に小さくなると、2つの信号PC5及びPC6がいずれも「L」状態(論理的ローレベル)に遷移して、分周された基準クロックref及びフィードバッククロックfbkに応じてシフトレジスタを動作させる。
図5は、図1に示した従来技術に係る遅延制御部16の内部構成を示す回路図である。
遅延制御部16は、複数のNORゲートを備え、遅延ライン部17に入力されたクロックの通過経路を決める制御信号を出力する部分と、双方向シフトレジスタを備え、経路の位置を変更する部分とから構成されている。遅延制御部16内のシフトレジスタは4つの入力信号を受信してシフト制御動作を行ない、初期状態では、最左側あるいは最右側の入力経路が「H」状態になり、最大あるいは最小の遅延になるようにできる。シフトレジスタに入力される信号は、シフトライト偶数sre、シフトライト奇数sro、シフトレフト偶数sle及びシフトレフト奇数sloの4つの信号から構成されている。ここで、シフト動作を正常に制御するために、「H」状態の2つの信号が互いに時間的にオーバーラップしないようにする。
図6は、図1に示した従来技術に係る遅延ライン部17の内部構成を示す回路図である。
遅延ライン部17は、外部から入力されるクロックの位相を遅延させる回路である。位相遅延量が位相比較部15で決定され、遅延制御部16の出力する制御信号に応じて、遅延ライン部17において内部クロックrclk、fclkの位相遅延が実行される。遅延ライン部17は、複数の単位遅延セルが直列に接続されて構成されている。単位遅延セルは、2つのNANDゲートが直列に接続されて構成されている。それぞれの単位遅延セルの入力は、遅延制御部16内のシフトレジスタと1対1に対応させて接続されており、複数のシフトレジスタのうちのいずれか1つの出力端子のみが「H」状態を出力することによって、遅延ライン部17への入力クロックが通過する経路が決定される。遅延ライン部17は、DDR SDRAMの場合、通常、立ち上がりクロック用の遅延ラインと立ち下がりクロック用の遅延ラインとの2種類の遅延ラインで構成される。これは、立ち上がりエッジ及び立ち下がりエッジを同様に処理してデューティ比の歪み(duty ratio distortion)を最大限抑制するためである。
ダミー遅延ライン部13は、具体的な回路を示していないが、位相比較部15に入力されるフィードバッククロックfbkのための遅延ラインであって、その内部構成は図6に示した遅延ライン部17の構成と同様である。ただし、分周されたクロックrefが入力されるため、電力消費が少ない。遅延モデル部14は、チップに入力された外部クロックが遅延ライン部17に入力される前まで、及び遅延ライン部17の出力クロックがチップの外部に出力されるまでの遅延要素をモデリングした回路である。クロック信号ライン18は、遅延ライン部17から出力バッファ19までクロックが通過する経路である。出力バッファ19は、クロック信号ラインによって伝送されるクロックに同期させてデータを外部出力端子に出力する。
従来のDLL内の遅延ライン部17では、クロックが通過する単位遅延セルの個数を変更して、外部クロックと内部クロックとの位相差を減少させる。この場合、2つのNANDゲートから構成された1つの単位遅延セルは100ps程度のレゾリューションを有し、動作周波数をfとする場合の遅延ライン部17は最大1/fだけの時間を位相遅延に使用する。従って、遅延ライン部17は、1/fを1つの単位遅延セルの遅延時間で割った値に該当する個数の単位遅延セルを備える。
上記したように遅延ライン部内の全ての単位遅延セルが同じ遅延時間を有する従来技術に係るDLLには、次のような問題点がある。
まず、DLLは、高速でも低速でも動作できなければならない。さらに、DLLを特定製品に適用する場合、必要に応じて高速動作から低速動作に、逆に低速動作から高速動作に変更できる必要がある。従って、DLLを高周波動作に対応させるためには、遅延ライン部内の単位遅延セルの遅延時間を減少させなければならず、そのため同じDLLを、低周波動作にも対応させるためには単位遅延セルの個数を増加させなければならない。
その結果、DLLのレイアウトサイズが増大し、DLLを駆動させるための電流が増大する。
従って、レイアウトサイズを増大させずに、要求される電流量をできる限り抑制するには、動作周波数に応じて最適化された単位遅延セルのレゾリューションを探さなければならない。ところが、DLLを使用する電子システムの高速化のために、DLLの動作周波数自体も高周波化への要求が高まっているにも関わらず、低周波での動作も依然として要求されており、最適化の限界に直面している。
このような問題を解決するために、遅延ライン部における遅延を粗遅延(Coarse Delay)と精密遅延(Fine Delay)とに区分したDLLが用いられているが、粗遅延と精密遅延との間の連動性に問題がある。また、互いに独立した遅延ライン部を連動させるために、複雑な制御回路が必要となり、レイアウトサイズの増大をもたらす。
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、レイアウトサイズを増大させずに、速やかに位相を固定させることができる遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法を提供することにある。
また、本発明は、動作周波数の変化にスムーズに対応できる遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法を提供することをも目的とする。
上記の目的を達成するために、本発明に係る遅延固定ループ回路の遅延ライン部(1)は、第1の遅延時間を各々有する複数の第1の単位遅延セルを有し、クロック信号を遅延する第1遅延ラインと、第2の遅延時間を各々有する複数の第2の単位遅延セルを有し、前記第1遅延ラインにおいて遅延固定動作が達成されない場合に、前記クロック信号を遅延する第2遅延ラインと、第3の遅延時間を各々有する複数の第3の単位遅延セルを有し、前記第2遅延ラインにおいて前記遅延固定動作が達成されない場合に、前記クロック信号を遅延する第3遅延ラインとを備え、前記第1の遅延時間が前記第2の遅延時間より短く、前記第2の遅延時間が前記第3の遅延時間より短いことを特徴としている。
また、本発明に係る遅延固定ループ回路の遅延ライン部(2)は、第1の遅延時間を各々有する複数の第1の単位遅延セルを有し、第1の周波数でクロック信号を遅延する第1遅延ラインと、第2の遅延時間を各々有する複数の第2の単位遅延セルを有し、前記第1遅延ラインにおいて遅延固定動作が達成されない場合に、第2の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第1遅延ラインへ出力する第2遅延ラインと、第3の遅延時間を各々有する複数の第3の単位遅延セルを有し、前記第2遅延ラインにおいて前記遅延固定動作が達成されない場合に、第3の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第2遅延ラインへ出力する第3遅延ラインとを備え、前記第1の遅延時間が前記第2の遅延時間より短く、前記第2の遅延時間が前記第3の遅延時間より短く、前記第1の周波数が前記第2の周波数より高く、前記第2の周波数が前記第3の周波数より高いことを特徴としている。
また、本発明に係る遅延固定ループ回路におけるクロック信号の遅延固定方法は、基準信号と、遅延モデル部から生成されるフィードバック信号とを比較するための比較信号を生成するステップ(a)と、前記比較信号に応じて、制御信号を生成するステップ(b)と、互いに異なるレゾリューションを各々有する複数の単位遅延セルを有する遅延ライン部を用いて、前記制御信号に応じて、クロック信号を遅延するステップ(c)とを含むことを特徴としている。
通常、DLLにおける位相遅延量はクロック周期(Tclk)以下であり、全遅延量(total delay)は0以上Tclk以下であるため、常に遅延ライン部で使用する単位遅延セルの数は動作周波数により制限される。すなわち、動作周波数帯域によって遅延ライン部で使用する単位遅延セルの数が決定される。これはDLLの動作でネガティブ遅延を生成するアルゴリズムを使用することによって達成される。
もし、動作周波数の位相遅延量が5nsec(1n=10−9)であり、単位遅延セルのレゾリューションが100psec(1p=10−12)であれば、最大50個の単位遅延セルを利用することになる。そして、動作周波数の位相遅延量が10nsecであり、単位遅延セルのレゾリューションが100psecであれば、100個の単位遅延セルを利用することになる。
このような点を利用して、本発明においては、単位遅延セルのレゾリューションが異なるようにし、高周波数帯域では単位遅延セルのレゾリューションを高くし、低周波数帯域では単位遅延セルのレゾリューションを低くすることによって、レイアウトサイズの増大を少なくし、単位遅延セルのレゾリューションを適正化する。
本発明に係る遅延固定ループを構成する遅延ライン部は、レゾリューションが異なる単位遅延セルから形成され得る。また、本遅延ライン部は、第1レゾリューションを有する単位遅延セルから形成された第1遅延ラインと、第2レゾリューションを有する単位遅延セルから形成された第2遅延ラインとを直列に接続することによって形成されていてもよい。さらに、本遅延ライン部は、第1レゾリューションを有する単位遅延セルから形成された第1遅延ラインと、第2レゾリューションを有する単位遅延セルから形成された第2遅延ラインと、第3レゾリューションを有する単位遅延セルから形成された第3遅延ラインとが順次直列に接続されて形成されていてもよい。もちろん、当業者であれば、さらに異なるレゾリューションを有する単位遅延セルから形成された第4遅延ラインが追加的に接続され得ることが分かるであろう。
そして、単位遅延セルのレゾリューションは、単位遅延セル内のMOSゲートの長さを調節することによって調整できる。あるいは、単位遅延セルのレゾリューションは、単位遅延セル内のインバータを形成するPMOSトランジスタとNMOSトランジスタとに、追加的にPMOSトランジスタとNMOSトランジスタとを直列に接続することによって調整することもできる。あるいは、外部から印加する電圧の大きさを調節することによって、単位遅延セルのレゾリューションを調整してもよい。
このように互いに異なる単位遅延セルを利用することは、動作周波数毎にアクセス時間tACが変わるためである。すなわち、動作周波数が高くなるほど有効データ窓が小さくなり、DLLのジッタ特性とスキュー特性が向上されなければならないためである。DLLのジッタ特性とスキュー特性は種々の方法により向上させることができるが、最も重要な要素は、遅延ライン部を形成する単位遅延セルの遅延量、すなわちレゾリューションが小さくならなければならないことである。
本発明によれば、DLLを用いる電子システムにおいてDLLの面積を大幅に減少させることができ、高周波から低周波までの広い周波数帯域において速やかに位相を固定させることができ、動作周波数の変化にスムーズに対応できるDLLを提供することができる。
また、従来のDLLの回路構成からの変更が僅かであるため、回路設計にかかる時間を短縮することができる。
以下、添付した図面を参照して本発明の実施の形態に関して詳細に説明する。
図7は、本発明の実施の形態に係る遅延固定ループにおける遅延ライン部の構成を示す回路図である。本実施の形態に係る遅延固定ループは、図1のものと基本的構成は同様であるが、遅延ライン部に特徴がある。図7に示したように、本遅延ライン部は、3種類の単位遅延セルを使用して構成されている。例えば、3種類の単位遅延セルの遅延時間を、それぞれd1、d2、d3(d1<d2<d3)とすれば、遅延ライン部を構成する単位遅延セルは、高周波数帯域用の単位遅延セル(遅延時間d1)と、中間周波数帯域用の単位遅延セル(遅延時間d2)と、低周波数帯域用の単位遅延セル(遅延時間d3)とに区分することができる。
例えば、200MHz以上を高周波数帯域、100〜200MHzを中間周波数帯域、100MHz以下を低周波数帯域と定義すると、各周波数帯域に必要な単位遅延セルの数は、高周波数帯域の単位遅延セルに関しては5nsec/d1であり、中間周波数帯域の単位遅延セルに関しては(10nsec−5nsec)/d2であり、低周波数帯域の単位遅延セルに関しては(12nsec−10nsec)/d3である。
従って、200MHz以上での動作を保証するためにd1=65psecのレゾリューションを有する第1遅延ラインと、100〜200MHzでの動作を保証するためにd2=100psecのレゾリューションを有する第2遅延ラインと、100MHz以下での動作を保証するためにd3=150psecのレゾリューションを有する第3遅延ラインとを備えて遅延ライン部を構成すると仮定すると、第1遅延ラインの単位遅延セルは77個、第2遅延ラインの単位遅延セルは50個、そして第3遅延ラインの単位遅延セルは14個であり、全部で141個の単位遅延セルが使用される。
これに対して、200MHz以上での動作を保証するように、遅延ライン部の全ての単位遅延セルがいずれも同じ65psecのレゾリューションを有する場合、185個の単位遅延セルが必要である。従って、図7に示した遅延ライン部を用いてDLLを構成する場合、DLLを形成するレイアウトのうち、最も大きい面積を占める遅延ライン部の面積を、例えば200MHzの動作周波数まで保証する場合には、75%程度に減少させることができる。
図7に示した遅延ライン部の動作を簡単に説明する。遅延制御部から最初にreg_rに「H」状態の制御信号が印加されるとする。reg_rに「H」状態の制御信号が印加されると、入力されるクロック(rclkあるいはfclk)が、制御信号によりイネーブルされた単位遅延セルに入力され、遅延されて出力される。その後、reg_r−1に「H」状態の制御信号が印加されると、クロック(rclkあるいはfclk)は2個の単位遅延セルを通過して出力される。
ここで、遅延ライン部に入力されるクロックの遅延は、第1遅延ラインの最右側の単位遅延セルで最も速く行なわれるため、第1遅延ラインを構成する単位遅延セルの遅延時間を、他の第2、第3遅延ライン内の単位遅延セルの遅延時間よりも短くすることが好ましい。このように構成することによって、高周波動作の場合は第1遅延ラインにおける遅延のみで位相固定がなされ、低周波動作の場合には第2遅延ラインあるいは第3遅延ラインで位相固定がなされる。
本発明は、DDR SDRAMにおいてDLLが用いられる場合を例に説明しているが、本発明に係るDLLはDDR SDRAMに限らず、DLLを使用する種々の電子システムに適用可能である。特に、ユーザによって使用する動作周波数が異なる電子システムや、1つの電子システム内でも動作状況によって動作周波数が異なる電子システムに対して、本発明に係るDLLは有用に用いられる。
尚、本発明は、本実施の形態に限定されるものではなく、本発明の趣旨から逸脱しない範囲内で種々の変更を加えて実施することが可能である。
11 クロックバッファ部
12 クロック分周部
13 ダミー遅延ライン部
14 遅延モデル部
15 位相比較部
16 遅延制御部
17 遅延ライン部
12 クロック分周部
13 ダミー遅延ライン部
14 遅延モデル部
15 位相比較部
16 遅延制御部
17 遅延ライン部
Claims (7)
- 第1の遅延時間を各々有する複数の第1の単位遅延セルを有し、クロック信号を遅延する第1遅延ラインと、
第2の遅延時間を各々有する複数の第2の単位遅延セルを有し、前記第1遅延ラインにおいて遅延固定動作が達成されない場合に、前記クロック信号を遅延する第2遅延ラインと、
第3の遅延時間を各々有する複数の第3の単位遅延セルを有し、前記第2遅延ラインにおいて前記遅延固定動作が達成されない場合に、前記クロック信号を遅延する第3遅延ラインとを備え、
前記第1の遅延時間が前記第2の遅延時間より短く、前記第2の遅延時間が前記第3の遅延時間より短いことを特徴とする、遅延固定ループ回路の遅延ライン部。 - 前記第1遅延ラインと、前記第2遅延ラインと、前記第3遅延ラインとが直列に接続されていることを特徴とする、請求項1に記載の遅延ライン部。
- 第1の遅延時間を各々有する複数の第1の単位遅延セルを有し、第1の周波数でクロック信号を遅延する第1遅延ラインと、
第2の遅延時間を各々有する複数の第2の単位遅延セルを有し、前記第1遅延ラインにおいて遅延固定動作が達成されない場合に、第2の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第1遅延ラインへ出力する第2遅延ラインと、
第3の遅延時間を各々有する複数の第3の単位遅延セルを有し、前記第2遅延ラインにおいて前記遅延固定動作が達成されない場合に、第3の周波数で前記クロック信号を遅延し、遅延した前記クロック信号を前記第2遅延ラインへ出力する第3遅延ラインとを備え、
前記第1の遅延時間が前記第2の遅延時間より短く、前記第2の遅延時間が前記第3の遅延時間より短く、前記第1の周波数が前記第2の周波数より高く、前記第2の周波数が前記第3の周波数より高いことを特徴とする、遅延固定ループ回路の遅延ライン部。 - 前記第1の遅延時間の数が前記第2の遅延時間の数よりも大きく、前記第2の遅延時間の数が前記第3の遅延時間の数よりも大きいことを特徴とする、請求項3に記載の遅延ライン部。
- 同期式メモリ装置の遅延固定ループ回路におけるクロック信号の遅延固定方法であって、
基準信号と、遅延モデル部から生成されるフィードバック信号とを比較するための比較信号を生成するステップ(a)と、
前記比較信号に応じて、制御信号を生成するステップ(b)と、
互いに異なるレゾリューションを各々有する複数の単位遅延セルを有する遅延ライン部を用いて、前記制御信号に応じて、クロック信号を遅延するステップ(c)とを含むことを特徴とする、クロック信号遅延固定方法。 - 前記ステップ(c)が、
第1のレゾリューションを各々有する複数の第1の単位遅延セルを有する第1遅延ラインを通じて、前記クロック信号を遅延するステップ(c1)と、
前記ステップ(c1)において遅延固定動作が達成されない場合に、第2のレゾリューションを各々有する複数の第2の単位遅延セルを有する第2遅延ラインを通じて、前記クロック信号を遅延するステップ(c2)と、
前記ステップ(c2)において前記遅延固定動作が達成されない場合に、第3のレゾリューションを各々有する複数の第3の単位遅延セルを有する第3遅延ラインを通じて、前記クロック信号を遅延するステップ(c3)とを含み、
前記第2のレゾリューションが前記第1のレゾリューションより高く、前記第3のレゾリューションが前記第2のレゾリューションより高いことを特徴とする、請求項5に記載のクロック信号遅延固定方法。 - 前記第1遅延ラインと、前記第2遅延ラインと、前記第3遅延ラインとが直列に接続されていることを特徴とする、請求項6に記載のクロック信号遅延固定方法。
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