KR100917641B1 - 지연회로 - Google Patents

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Abstract

본 발명은 지연량의 변화에 따라 소모되는 전류의 양을 변화시킬 수 있는 반도체 소자의 지연회로에 관한 것이며, 입력신호를 지연시키기 위한 다수의 시리즈 딜레이를 포함하는 지연수단; 선택코드에 응답하여 각 딜레이로부터 출력되는 다수의 지연신호를 선택적으로 출력하기 위한 다중화수단; 상기 선택코드에 응답하여 각 딜레이에 대응하는 다수의 전달 제어신호를 생성하기 위한 전달 제어신호 생성수단; 및 각각의 전달 제어신호에 응답하여 각각의 지연신호가 다음 딜레이로 전달되는 것을 차단하기 위한 차단수단을 구비하는 지연회로를 제공한다.
지연회로, 지연량 변경, 전류소모 감소

Description

지연회로{DELAY CIRCUIT}
본 발명은 반도체 설계에 관한 것으로써, 특히, 반도체 소자의 지연회로에 관한 것이며, 더 자세히는 지연량의 변화에 따라 소모되는 전류의 양을 변화시킬 수 있는 반도체 소자의 지연회로에 관한 것이다.
일반적으로 반도체 소자의 지연회로는 DRAM(Dynamic Random Access Memory)및 ASIC(Application-Specific Integrated circuit) 등에서 내부제어신호의 순서를 결정하거나 입/출력되는 신호의 타이밍을 조절하기 위하여 광범위하게 쓰이는 기본 회로이다.
도 1은 반도체 소자의 일반적인 지연회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 반도체 소자의 일반적인 지연회로는, 시리즈(series) 형태로 접속된 다수의 딜레이 소자(DLY_1, DLY_2, …, DLY_N)를 구비하여 입력신호(IN)를 지연시키는 동작을 수행한다.
이때, 시리즈 형태로 접속된 다수의 딜레이 소자(DLY_1, DLY_2, …, DLY_N) 를 구비하는 이유는, 상대적으로 큰 지연량을 갖는 한 개의 딜레이 소자로 입력신호(IN) 지연시키기 보다는, 상대적으로 작은 지연량을 갖는 다수개의 딜레이 소자를 시리즈(series) 형태로 배열시킴으로써 상대적으로 큰 지연량을 만들어 내는 것이 면적측면에서 이익이기 때문이다.
참고로, 각각의 딜레이 소자(DLY_1, DLY_2, …, DLY_N)는, 다수 개의 인버터(inveter)가 시리즈 형태로 접속되어 각 인버터의 순수한 로직지연시간만으로 각 딜레이 소자의 지연량을 결정하는 인버터(inverter) - 인버터(inverter) 형태의 딜레이 소자가 될 수도 있고, 다수 개의 인버터(inverter)가 시리즈 형태로 접속되고 각각의 인버터 사이에 다수 개의 커패시터(capacitor)를 구비하여 각 커패시터를 충/방전시키는 시간으로 각 딜레이 소자의 지연량을 결정하는 인버터(inverter) - 커패시터(Capacitor) 형태의 딜레이 소자가 될 수도 있으며, 다수 개의 인버터(inverter)가 시리즈 형태로 접속되고 각각의 인버터 사이에 다수의 저항(resistor)과 커패시터(capacitor)를 구비하여 각 저항의 특정 출력을 통해 각 커패시터를 충/방전시키는 시간으로 각 딜레이 소자의 지연량을 결정하는 저항(resistor) - 커패시터(capacitor) 형태의 딜레이 소자가 될 수도 있다.
그런데, 도 1과 같은 구성을 갖는 반도체 소자의 일반적인 지연회로는 반도체 소자를 설계할 때 그 지연량이 결정되면 다시 바꿀 수 없는 문제점이 있다.
따라서, 다음과 같이 지연회로의 구성을 변경함으로써 그 지연량을 변경할 수 있었다.
도 2a는 종래기술에 따라 스위치(switch)를 사용하여 그 지연량을 변경할 수 있는 반도체 소자의 지연회로를 도시한 블록 다이어그램이다.
도 2a를 참조하면, 종래기술에 따라 스위치(switch)를 사용하여 그 지연량을 변경할 수 있는 반도체 소자의 지연회로는, 시리즈(series) 형태로 접속된 다수의 딜레이 소자(DLY_1, DLY_2, …, DLY_N)를 구비하되, 각각의 딜레이 소자(DLY_1, DLY_2, …, DLY_N) 사이에서 옵션에 따라 신호의 흐름을 온/오프(On/Off) 제어할 수 있는 스위치(switch)를 구비하여 입력신호(IN)를 옵션에 따라 변화하는 지연량만큼 지연시켜 지연신호로서(IN_DAY_1, IN_DLY_2, … IN_DLY_N-1, IN_DLY_N) 출력하는 동작을 수행한다.
이렇게, 도 2a에서와 같이 스위치(switch)를 사용하여 그 지연량을 변경하게 되면, 원하는 지연량만큼에 해당하는 지연소자를 정확히 선택하여 그 지연소자에서 출력되는 신호를 사용하고, 사용하지 않는 딜레이 소자에는 아예 입력을 주지 않을 수 있으므로 지연회로 전체에서 소모되는 전류량을 최소한으로 유지할 수 있는 장점이 있다.
하지만, 지연량을 변경할 때마다 각 스위치에 해당하는 옵션을 변경해주어야만 하는데, 이는 설계자 또는 사용자가 직접적으로 제어해주어야 함을 의미하므로 실제적으로 사용되기 힘들다는 문제점이 발생한다.
도 2b는 종래기술에 따라 전달 게이트(transmission gate)를 사용하여 그 지연량을 변경할 수 있는 반도체 소자의 지연회로를 도시한 블록 다이어그램이다.
도 2b를 참조하면, 종래기술에 따라 전달 게이트(transmission gate)를 사용하여 그 지연량을 변경할 수 있는 반도체 소자의 지연회로는, 시리즈(series) 형태로 접속된 다수의 딜레이 소자(DLY_1, DLY_2, …, DLY_N)를 구비하되, 선택코드(D0, D1, D2, …, Dm)에 응답하여 각각의 딜레이 소자(DLY_1, DLY_2, …, DLY_N)에서 출력되는 지연신호(IN_DAY_1, IN_DLY_2, … IN_DLY_N-1, IN_DLY_N) 중 어느 하나의 신호를 선택적으로 출력(OUT)하는 동작을 수행한다.
즉, 선택코드(D0, D1, D2, …, Dm)에 따라 그 논리레벨이 결정되는 다수의 제어신호(A0, A1, A2, …, AN-1, AN)를 생성하고, 각각의 제어신호(A0, A1, A2, …, AN-1, AN)에 응답하여 각각의 전달 게이트(TG0, TG1, TG2, …, TGN-1, TGN)로 인가되는 다수의 지연신호(IN_DAY_1, IN_DLY_2, … IN_DLY_N-1, IN_DLY_N) 중 어느 하나의 신호를 선택하여 출력단(OUT)에 인가하는 동작을 수행한다.
이때, 선택코드(D0, D1, D2, …, Dm)와 선택되는 지연신호(IN_DAY_1, IN_DLY_2, … IN_DLY_N-1, IN_DLY_N)의 관계는 <표 1> 과 같다.
Dm … D2 D1 D0 활성화되는 제어신호 출력단(OUT)
0 … 0 0 0 A0 IN
0 … 0 0 1 A1 IN_DLY_1
0 … 0 1 0 A2 IN_DLY_2
… … …
0 … 1 1 0 AN-1 IN_DLY_N-1
0 … 1 1 1 AN IN_DLY_N
이렇게, 도 2b에서와 같이 전달 게이트(transmission gate)를 사용하여 그 지연량을 변경하게 되면, 도 2a에서와 같이 옵션을 사용하는 것이 아니라 선택코드(D0, D1, D2, …, Dm)를 사용하므로 설계자 또는 사용자가 직접 제어할 필요 없다는 장점이 있다.
하지만, 선택코드(D0, D1, D2, …, Dm) 값과 상관없이 한 번 지연회로로 입력신호(IN)가 인가되면 무조건 모든 딜레이 소자(DLY_1, DLY_2, …, DLY_N)를 거쳐야 하므로 지연회로 전체에서 소모되는 전류량이 항상 최대 값을 갖는다는 문제점이 발생한다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위한 것으로서, 선택코드에 대응하는 전달 제어신호를 사용하여 각각의 딜레이 소자에서 출력되는 각 지연신호가 다음 딜레이 소자로 전달되는 것을 차단함으로써 지연량의 변화에 따라 소모되는 전류의 양을 변화시킬 수 있는 반도체 소자의 지연회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력신호를 지연시키기 위한 다수의 시리즈 딜레이를 포함하는 지연수단; 선택코드에 응답하여 각 딜레이로부터 출력되는 다수의 지연신호를 선택적으로 출력하기 위한 다중화수단; 상기 선택코드에 응답하여 각 딜레이에 대응하는 다수의 전달 제어신호를 생성하기 위한 전달 제어신호 생성수단; 및 각각의 전달 제어신호에 응답하여 각각의 지연신호가 다음 딜레이로 전달되는 것을 차단하기 위한 차단수단을 구비하는 지연회로가 제공된다.
전술한 본 발명은 선택코드에 대응하는 전달 제어신호를 사용하여 각각의 딜레이 소자에서 출력되는 각 지연신호가 다음 딜레이 소자로 전달되는 것을 차단함 으로써 지연량의 변화에 따라 소모되는 전류의 양을 변화시킬 수 있는 효과가 있다.
이로 인해, 원하는 지연량을 쉽게 선택하면서도 소모되는 전류의 양을 최소화할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 지연회로를 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 소자의 지연회로는, 입력신호(IN)를 지연시키기 위한 다수의 시리즈 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N)를 포함하는 지연부(300)와, 선택코드(D0, D1, …, Dm)에 응답하여 각 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N)로부터 출력되는 다수의 지연신호(IN_DLY_1, IN_DLY_2, …, IN_DLY_N-1, IN_DLY_N)를 선택적으로 출력하기 위한 다중화부(320)와, 선택코드(D0, D1, …, Dm) 에 응답하여 각 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N)에 대응하는 다수의 전달 제어신호(IN_D1_FLAG, IN_D2_FLAG, …, IN_N-1_FLAG, IN_N_FLAG)를 생성하기 위한 전달 제어신호 생성부(340), 및 각각의 전달 제어신호(IN_D1_FLAG, IN_D2_FLAG, …, IN_N-1_FLAG, IN_N_FLAG)에 응답하여 각각의 지연신호(IN_DLY_1, IN_DLY_2, …, IN_DLY_N-1, IN_DLY_N)가 다음 딜레이(DLY_2, DLY_3, …, DLY_N-1, DLY_N)로 전달되는 것을 차단하기 위한 차단부(360)을 구비한다.
참고로, 다수의 제어신호(A0, A1, A2, …, AN-1, AN)의 논리레벨은 선택코드(D0, D1, D2, …, Dm) 값에 따라 결정된다.
여기서, 다중화부(320)는, 다수의 전달 게이트(TG0, TG1, TG2, …, TGN-1, TGN)를 구비하며, 각각의 전달 게이트(TG0, TG1, TG2, …, TGN-1, TGN)는 각각의 제어신호(A0, A1, A2, …, AN-1, AN) 및 각각의 제어신호(A0, A1, A2, …, AN-1, AN)를 반전한 신호(A0B, A1B, A2B, …, AN-1B, ANB)에 응답하여 각각의 입력노드(IND_0, IND_1, IND_2, …, IND_N-1, IND_N)로 인가되는 다수의 지연신호(IN_DAY_1, IN_DLY_2, … IN_DLY_N-1, IN_DLY_N) 중 어느 하나의 신호를 선택하여 출력단(OUT)에 인가하는 동작을 수행한다.
그리고, 차단부(360)는, 각각의 전달 제어신호(IN_D1_FLAG, IN_D2_FLAG, …, IN_N-1_FLAG, IN_N_FLAG)를 제1입력으로 인가받고, 각각의 지연신호(IN_DLY_1, IN_DLY_2, …, IN_DLY_N-1, IN_DLY_N)를 제2입력으로 인가받아 출력하는 다수의 낸드게이트(NAND_1, NAND_2, …, NAND_N-1, NAND_N) 및 각각의 낸드게이트(NAND_1, NAND_2, …, NAND_N-1, NAND_N)의 출력신호를 입력받아 출력하는 다수의 인버 터(INV_1, INV_2, …, INV_N-1, INV_N)를 구비하며, 각각의 전달 제어신호(IN_D1_FLAG, IN_D2_FLAG, …, IN_N-1_FLAG, IN_N_FLAG)과 각각의 지연신호(IN_DLY_1, IN_DLY_2, …, IN_DLY_N-1, IN_DLY_N) 사이에서 논리합 연산을 수행한다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 소자의 지연회로의 구성요소 중 전달 제어신호 생성부를 상세히 도시한 회로도이다.
도 4를 참조하면, 도 3에 도시된 본 발명의 실시예에 따른 반도체 소자의 지연회로의 구성요소 중 전달 제어신호 생성부(340)는, 각 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N)로 전달되는 신호(IN, IN_DLY_1, IN_DLY_2, …, IN_DLY_N-1) 가 활성화(IN_RCLK, IN_DLY_1_RCLK, …, IN_DLY_N-1_RCLK)되는 시점에서 선택코드(D0, D1, …, Dm)에 응답하여 각각의 전달 제어신호(IN_D1_FLAG, IN_D2_FLAG, …, IN_N-1_FLAG, IN_N_FLAG)를 활성화시키기 위한 활성화제어부(342)와, 각 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N)로부터 출력되는 각 지연신호(IN_DLY_1, IN_DLY_2, …, IN_DLY_N-1, IN_DLY_N)의 비활성화(IN_DLY_1_FCLK, IN_DLY_2_FCLK, …, IN_DLY_N-1_FCLK, IN_DLY_N_FCLK)에 응답하여 각각의 전달 제어신호(IN_D1_FLAG, IN_D2_FLAG, …, IN_N-1_FLAG, IN_N_FLAG)를 비활성화시키기 위한 비활성화제어부(344), 및 각각의 전달 제어신호(IN_D1_FLAG, IN_D2_FLAG, …, IN_N-1_FLAG, IN_N_FLAG)가 플로팅(floating)되는 것을 방지하기 위한 래치(346)를 구비한다.
여기서, 활성화제어부(342)는 두 가지 구성으로 나누어지는데, 첫 번째 구성 은, 선택코드(D0, D1, …, Dm)에 대응하여 그 논리레벨이 결정되는 다수의 제어신호(A0, A1, A2, …, AN-1, AN) 중 적어도 두 개 이상의 신호를 입력받아 출력하는 제1노아게이트(NOR_A1, NOR_A2, …, NOR_AN-1)와, 각 딜레이(DLY_1, DLY_2, …, DLY_N-1)로 전달되는 신호(IN, IN_DLY_1, IN_DLY_2, …, IN_DLY_N-2)의 상승에지에서 토글링하는 신호(IN_RCLK, IN_DLY_1_RCLK, …, IN_DLY_N-2_RCLK)를 입력받아 출력하는 제1인버터(INV_A1, INV_A2, …, INV_AN-1)와, 제1노아게이트(NOR_A1, NOR_A2, …, NOR_AN-1)의 출력신호와 제1인버터(INV_A1, INV_A2, …, INV_AN-1)의 출력신호를 입력받아 출력하는 제2노아게이트(NOR_B1, NOR_B2, …, NOR_BN-1), 및 제2노아게이트(NOR_B1, NOR_B2, …, NOR_BN-1)의 출력신호에 응답하여 드레인-소스 접속된 플래그노드(FLAG_ND)와 접지전압(VSS)단이 연결되는 것을 제어하기 위한 NMOS 트랜지스터(N1, N2, …, N_N-1)를 구비한다.
두 번째 구성은, 선택코드(D0, D1, …, Dm)에 대응하여 그 논리레벨이 결정되는 다수의 제어신호(A0, A1, A2, …, AN-1, AN) 중 어느 하나의 신호(AN)와 각 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N)로 전달되는 신호(IN, IN_DLY_1, IN_DLY_2, …, IN_DLY_N-2, IN_DLY_N-1)의 상승에지에서 토글링하는 신호(IN_RCLK, IN_DLY_1_RCLK, …, IN_DLY_N-2_RCLK, IN_DLY_N-1_RCLK) 중 어느 하나의 신호(IN_DLY_N-1_RCLK)를 입력받아 출력하는 낸드게이트(NAND)와, 낸드게이트(NAND)의 출력신호에 응답하여 드레인-소스 접속된 플래그노드(FLAG_ND)와 접지전압(VSS)단이 연결되는 것을 제어하기 위한 NMOS 트랜지스터(N_N)를 구비한다.
그리고, 비활성화제어부(344)는, 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N)로부터 출력되는 각 지연신호(IN_DLY_1, IN_DLY_2, …, IN_DLY_N-1, IN_DLY_N)의 하강에지에서 토글링하는 신호(IN_DLY_1_FCLK, IN_DLY_2_FCLK, …, IN_DLY_N-1_FCLK, IN_DLY_N_FCLK)를 입력받아 출력하는 제2인버터(INV_B1, INV_B2, …, INV_BN-1, INV_BN), 및 제2인버터(INV_B1, INV_B2, …, INV_BN-1, INV_BN)의 출력신호에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 플래그노드(FLAG_ND)가 연결되는 것을 제어하기 위한 PMOS 트랜지스터(P1, P2, …, P_N-1, P_N)를 구비한다.
도 5는 본 발명의 실시예에 따른 반도체 소자의 지연회로의 구성요소 중 전달 제어신호 생성부의 동작파형을 도시한 타이밍 다이어그램이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 지연회로의 구성요소 중 전달 제어신호 생성부(340)는, 입력신호(IN)를 인가받아 각 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N)에서 출력하는 각 지연신호(IN_DLY_1, IN_DLY_2, …, IN_DLY_N-1, IN_DLY_N)가 도면과 같이 일정한 지연시간 간격을 두고 배열되어 있을 때 다음과 같은 순서로 동작한다.
먼저, 입력신호(IN)가 활성화되어 인가되는 시점에서 이를 감지하여 제1상승클록(IN_RCLK)을 생성한다. 즉, 입력신호(IN)의 상승에지에 응답하여 제1상승클록(IN_RCLK)을 토글링시킨다.
이때, 제1상승클록(IN_RCLK)이 토글링하는 동안, 즉, 제1상승클록(IN_RCLK)의 활성화구간동안, 선택코드(D0, D1, …, Dm)가 '1'이상의 값을 갖는다면, 즉, 선 택코드(D0, D1, …, Dm)가 이진수이므로 선택코드(D0, D1, …, Dm) 중 최상위 비트를 Dm이라하고 최하위 비트를 D0라고 하였을 때 선택코드(D0, D1, …, Dm)가 'Dm Dm-1 … D2 D1 D0 = 0 0 … 0 0 1'이상의 값을 갖는다면, 선택코드(D0, D1, D2, …, Dm)에 따라 그 논리레벨이 결정되는 다수의 제어신호(A0, A1, A2, …, AN-1, AN) 중 제0제어신호(A0)를 제외한 나머지 제어신호(A1, A2, …, AN-1, AN) 중에서는 적어도 어느 하나 이상의 신호가 로직'하이'(High)로 활성화될 것이다. 따라서, 제1전달 제어신호(IN_D1_FLAG)는 활성화된다.
만약, 선택코드(D0, D1, …, Dm)가 '0'이 되어 가장 작은 값을 갖는다면, 즉, 선택코드(D0, D1, …, Dm)가 'Dm Dm-1 … D2 D1 D0 = 0 0 … 0 0 0'이라면, 다수의 제어신호(A0, A1, A2, …, AN-1, AN) 중 제0제어신호(A0)만 로직'하이'(High)로 활성화되고, 나머지 제어신호(A1, A2, …, AN-1, AN)는 모두 로직'로우'로 비활성화되므로 제1상승클록(IN_RCLK)이 토글링하더라도 제1전달 제어신호(IN_D1_FLAG)는 활성화되지 못한다.
그 후, 입력신호(IN)를 일정한 지연시간만큼 지연한 제1지연신호(IN_DLY_1)의 하강에지에 응답하여 토글링하는 제1하강클록(IN_DLY_1_FCLK)을 생성하고, 이 제1하강클록(IN_DLY_1_FCLK)이 토글링하는 것에 응답하여 제1전달 제어신호(IN_D1_FLAG)를 비활성화시킨다.
이렇게, 제1전달 제어신호(IN_D1_FLAG)는, 입력신호(IN)의 상승에지에 대응하는 제1상승클록(IN_RCLK)이 토글링하는 것에 응답하여 활성화구간이 시작되고, 제1지연신호(IN_DLY_1)의 하강에지에 대응하는 제2하강클록(IN_DLY_1_FCLK)이 토글 링하는 것에 응답하여 활성화구간이 끝난다.
이때, 제1전달 제어신호(IN_D1_FLAG)가 활성화상태를 유지하는 동안에는 제1딜레이(DLY_1)에서 출력된 제1지연신호(IN_DLY_1)가 제2딜레이(DLY_2)로 전달될 수 있지만, 제1전달 제어신호(IN_D1_FLAG)가 비활성화되면 제1딜레이(DLY_1)에서 출력된 제1지연신호(IN_DLY_1)가 제2딜레이(DLY_2)로 전달될 수 없다.
따라서, 선택코드(D0, D1, …, Dm)가 '0'이 되어, 즉, 가장 작은 값을 갖게 되어 제1전달 제어신호(IN_D1_FLAG)가 비활성화된다면, 제1딜레이(DLY_1)에서 출력된 제1지연신호(IN_DLY_1)가 제2딜레이(DLY_2)로 전달될 수 없고, 제2딜레이(DLY_2)로 전달되는 신호가 없다는 것은 제2딜레이(DLY_2)에서 출력되는 신호도 없다는 뜻이므로 제2 내지 제N딜레이(DLY_2, …, DLY_N)는 아무런 동작을 수행하지 않게 된다.
즉, 본 발명의 실시예에 따른 지연회로는, 입력신호(IN) 및 입력신호(IN)를 일정한 지연시간만큼 지연한 제1지연신호(IN_DLY_1) 중 어느 하나의 신호가 선택적으로 출력될 수 있다.
그리고, 입력신호(IN)가 활성화된 후 일정한 지연시간이 흐르면, 제1지연신호(IN_DLY_1)가 활성화되는데 이를 감지하여 제2상승클록(IN_DLY_1_RCLK)을 생성한다. 즉, 제1지연신호(IN_DLY_1)의 상승에지에 응답하여 제2상승클록(IN_DLY_1_RCLK)을 토글링시킨다.
이때, 제2상승클록(IN_DLY_1_RCLK)이 토글링하는 동안, 즉, 제2상승클록(IN_DLY_1_RCLK)의 활성화구간동안, 선택코드(D0, D1, …, Dm)가 '2'이상의 값을 갖는다면, 즉, 선택코드(D0, D1, …, Dm)가 'Dm Dm-1 … D2 D1 D0 = 0 0 … 0 1 0'이상의 값을 갖는다면, 선택코드(D0, D1, D2, …, Dm)에 따라 그 논리레벨이 결정되는 다수의 제어신호(A0, A1, A2, …, AN-1, AN) 중 제0 및 제1제어신호(A0, A1)를 제외한 나머지 제어신호(A1, A2, …, AN-1, AN) 중에서는 적어도 어느 하나 이상의 신호가 로직'하이'(High)로 활성화될 것이므로 제2전달 제어신호(IN_D2_FLAG)는 활성화된다.
만약, 선택코드(D0, D1, …, Dm)가 '0' 또는 '1'이라면, 즉, 선택코드(D0, D1, …, Dm)가 'Dm Dm-1 … D2 D1 D0 = 0 0 … 0 0 0' 또는 'Dm Dm-1 … D2 D1 D0 = 0 0 … 0 0 1'이라면, 다수의 제어신호(A0, A1, A2, …, AN-1, AN) 중 제0 및 제1제어신호(A0, A1) 중 어느 하나의 신호만 로직'하이'(High)로 활성화되고, 나머지 제어신호(A2, …, AN-1, AN)는 모두 로직'로우'로 비활성화되므로 제2상승클록(IN_DLY_1_RCLK)이 토글링하더라도 제2전달 제어신호(IN_D2_FLAG)는 활성화되지 못한다.
그 후, 제1지연신호(IN_DLY_1)를 일정한 지연시간만큼 지연한 제2지연신호(IN_DLY_2)의 하강에지에 응답하여 토글링하는 제2하강클록(IN_DLY_2_FCLK)을 생성하고, 이 제2하강클록(IN_DLY_2_FCLK)이 토글링하는 것에 응답하여 제2전달 제어신호(IN_D2_FLAG)를 비활성화시킨다.
이렇게, 제2전달 제어신호(IN_D2_FLAG)는, 제1지연신호(IN_DLY_1)의 상승에지에 대응하는 제2상승클록(IN_DLY_1_RCLK)이 토글링하는 것에 응답하여 활성화구간이 시작되고, 제2지연신호(IN_DLY_2)의 하강에지에 대응하는 제2하강클 록(IN_DLY_2_FCLK)이 토글링하는 것에 응답하여 활성화구간이 끝난다.
이때, 제2전달 제어신호(IN_D2_FLAG)가 활성화상태를 유지하는 동안에는 제2딜레이(DLY_1)에서 출력된 제2지연신호(IN_DLY_2)가 제3딜레이(DLY_3)로 전달될 수 있지만, 제2전달 제어신호(IN_D2_FLAG)가 비활성화되면 제2딜레이(DLY_2)에서 출력된 제2지연신호(IN_DLY_1)가 제3딜레이(DLY_3)로 전달될 수 없다.
따라서, 선택코드(D0, D1, …, Dm)가 '1'이 되어 제1전달 제어신호(IN_D1_FLAG)가 비활성화된다면, 제2딜레이(DLY_2)에서 출력된 제2지연신호(IN_DLY_2)가 제3딜레이(DLY_3)로 전달될 수 없고, 제3딜레이(DLY_3)로 전달되는 신호가 없다는 것은 제3딜레이(DLY_3)에서 출력되는 신호도 없다는 뜻이므로 제3 내지 제N딜레이(DLY_3, …, DLY_N)는 아무런 동작을 수행하지 않게 된다.
즉, 본 발명의 실시예에 따른 지연회로는, 입력신호(IN), 입력신호(IN)를 일정한 지연시간만큼 지연한 제1지연신호(IN_DLY_1), 제1지연신호(IN_DLY_1)을 일정한 지연시간만큼 지연한 제2지연신호(IN_DLY_2) 중 어느 하나의 신호가 선택적으로 출력될 수 있다.
그리고, 입력신호(IN)가 활성화된 후 일정한 지연시간이 N-1번 반복되어 흐르면, 제N-1지연신호(IN_DLY_N-1)가 활성화되는데 이를 감지하여 제N-1상승클록(IN_DLY_N-1_RCLK)을 생성한다. 즉, 제N-1지연신호(IN_DLY_N-1)의 상승에지에 응답하여 제N-1상승클록(IN_DLY_N-1_RCLK)을 토글링시킨다.
이때, 제N-1상승클록(IN_DLY_N-1_RCLK)이 토글링하는 동안, 즉, 제N-1상승클록(IN_DLY_N-1_RCLK)의 활성화구간동안, 선택코드(D0, D1, …, Dm)가 최대값을 갖 는다면, 즉, 선택코드(D0, D1, …, Dm)가 'Dm Dm-1 … D2 D1 D0 = 1 1 … 1 1 1' 값을 갖는다면, 선택코드(D0, D1, D2, …, Dm)에 따라 그 논리레벨이 결정되는 다수의 제어신호(A0, A1, A2, …, AN-1, AN)가 모두 로직'하이'(High)로 활성화될 것이므로 제N전달 제어신호(IN_DN_FLAG)는 활성화된다.
만약, 선택코드(D0, D1, …, Dm)가 최대값이 아니라면, 즉, 선택코드(D0, D1, …, Dm)가 'Dm Dm-1 … D2 D1 D0 = 1 1 … 1 1 0'이하라면, 다수의 제어신호(A0, A1, A2, …, AN-1, AN) 중 제0 내지 제N-1제어신호(A0, A1, A2, …, AN-1)는 모두 로직'하이'(High)로 활성화되고 제N제어신호(AN) 만 로직'로우'(Low)로 비활성화될 것 이므로 제2상승클록(IN_DLY_1_RCLK)이 토글링하더라도 제2전달 제어신호(IN_D2_FLAG)는 활성화되지 못한다.
여기서, 선택코드(D0, D1, …, Dm)는 m-1비트 - m은 자연수 - 로 이루어져 있으며, 2m-1-1의 개수가 본 발명의 실시예에 따른 반도체 소자의 지연회로에 포함된 시리즈 딜레이의 개수보다 큰 범위에서 m의 값이 결정된다.
예컨대, 본 발명의 실시예에 따른 반도체 소자의 지연회로에 포함된 시리즈 딜레이의 개수가 총 11개일 때, 2m-1-1의 개수가 11보다 크기 위해서는 m의 값이 5가되어야 하고, 선택코드(D0, D1, …, Dm)는 4비트로 이루어져 선택코드(D0, D1, …, Dm)를 통해 최대 16가지 경우를 선택할 수 있도록 하되, 시리즈 딜레이의 개수가 11개이므로 12가지 경우 - 입력신호(IN)를 그대로 출력하는 경우 포함 - 를 사용하게 된다.
따라서, 선택코드(D0, D1, …, Dm)의 최대값은 상기와 같이 'Dm Dm-1 … D2 D1 D0 = 1 1 … 1 1 1'인 경우도 될 수 있지만, 본 발명의 실시예에 따른 반도체 소자의 지연회로에 포함된 딜레이의 개수에 따라 그 값이 달라질 수도 있다.
예컨대, 본 발명의 실시예에 따른 반도체 소자의 지연회로에 포함된 시리즈 딜레이의 개수가 총 7개라면, 선택코드(D0, D1, …, Dm)는 8가지 경우를 선택할 수 있도록 하기 위해서 3비트의 코드(D0, D1, D2)가 될 것이고, 3비트의 코드(D0, D1, D2)는 최대 8가지 경우를 선택할 수 있으므로 선택코드(D0, D1, …, Dm)의 최대값은 'D2 D1 D0 = 1 1 1'이 된다.
하지만, 본 발명의 실시예에 따른 반도체 소자의 지연회로에 포함된 시리즈 딜레이의 개수가 총 5개라면, 선택코드(D0, D1, …, Dm)는 6가지 경우를 선택할 수 있도록 하기 위해서 3비트의 코드(D0, D1, D2)가 될 것이고, 3비트의 코드(D0, D1, D2)가 선택할 수 있는 최대 8가지 경우 중에서 6가지 경우를 선택하는 것에 해당하는 값 'D2 D1 D0 = 1 0 1'이 선택코드(D0, D1, …, Dm)의 최대값이 된다.
그 후, 제N-1지연신호(IN_DLY_N-1)를 일정한 지연시간만큼 지연한 제N지연신호(IN_DLY_N)의 하강에지에 응답하여 토글링하는 제N하강클록(IN_DLY_N_FCLK)을 생성하고, 이 제N하강클록(IN_DLY_N_FCLK)이 토글링하는 것에 응답하여 제N전달 제어신호(IN_DN_FLAG)를 비활성화시킨다.
이렇게, 제N전달 제어신호(IN_DN_FLAG)는, 제N-1지연신호(IN_DLY_N-1)의 상승에지에 대응하는 제N-1상승클록(IN_DLY_N-1_RCLK)이 토글링하는 것에 응답하여 활성화구간이 시작되고, 제N지연신호(IN_DLY_N)의 하강에지에 대응하는 제N하강클 록(IN_DLY_N_FCLK)이 토글링하는 것에 응답하여 활성화구간이 끝난다.
이때, 제N전달 제어신호(IN_DN_FLAG)가 활성화상태를 유지하는 동안에는 제N딜레이(DLY_N)에서 출력된 제N지연신호(IN_DLY_N)가 본 발명의 실시예에 따른 반도체 소자의 지연회로 밖으로 전달될 수 있지만, 제N전달 제어신호(IN_DN_FLAG)가 비활성화되면 제N딜레이(DLY_N)에서 출력된 제N지연신호(IN_DLY_N)가 본 발명의 실시예에 따른 반도체 소자의 지연회로 밖으로 전달될 수 없다.
즉, 본 발명의 실시예에 따른 지연회로는, 제1 내지 제N-1딜레이(DLY_1, DLY_2, …, DLY_N-1)로부터 출력되는 제1 내지 제N-1지연신호(IN_DLY_1, IN_DLY_2, …, IN_DLY_N-1) 중 어느 하나의 신호가 선택적으로 출력될 수 있다.
결론적으로, 본 발명의 실시예에 따른 반도체 소자의 지연회로의 구성요소 중 전달 제어신호 생성부(340)는, 선택코드(D0, D1, …, Dm)의 값이 상대적으로 작을수록 다수의 전달 제어신호(IN_D1_FLAG, IN_D2_FLAG, …, IN_N-1_FLAG, IN_N_FLAG) 중 활성화되는 신호의 개수가 상대적으로 적게 되고, 비활성화되는 신호의 개수가 상대적으로 많게 된다.
즉, 선택코드(D0, D1, …, Dm)의 값이 상대적으로 커질수록 다수의 전달 제어신호(IN_D1_FLAG, IN_D2_FLAG, …, IN_N-1_FLAG, IN_N_FLAG) 중 활성화되는 신호의 개수가 상대적으로 많게 되고 비활성화되는 신호의 개수가 상대적으로 적게 된다.
따라서, 본 발명의 실시예에 따른 반도체 소자의 지연회로의 구성요소 중 다중화부(320)는, 선택코드(D0, D1, …, Dm)의 값이 상대적으로 작을수록 본 발명의 실시예에 따른 반도체 소자의 지연회로에 포함된 시리즈 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N) 중 상대적으로 앞쪽에 위치한 딜레이(DLY_1, DLY2, …)까지에서 출력되는 다수의 지연신호(IN_DLY_1, IN_DLY_2, …) 및 입력신호(IN)를 선택적으로 출력한다.
즉, 선택코드(D0, D1, …, Dm)의 값이 상대적으로 커질수록 본 발명의 실시예에 따른 반도체 소자의 지연회로에 포함된 시리즈 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N) 중 상대적으로 뒤쪽에 위치한 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N)까지에서 출력되는 다수의 지연신호(IN_DLY_1, IN_DLY_2, …, IN_DLY_N-1, IN_DLY_N) 및 입력신호(IN)를 선택적으로 출력한다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 선택코드(D0, D1, …, Dm)의 값에 대응하여 그 논리레벨이 각각 결정되는 다수의 전달 제어신호(IN_D1_FLAG, IN_D2_FLAG, …, IN_N-1_FLAG, IN_N_FLAG)를 생성하고, 이를 이용하여 시리즈 형태로 접속된 각각의 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N)에서 출력되는 각 지연신호(IN_DLY_1, IN_DLY_2, …, IN_DLY_N-1, IN_DLY_N)가 다음 딜레이 소자(DLY_2, …, DLY_N-1, DLY_N, 지연회로 외부)로 전달되는 것을 차단함으로써 시리즈 형태로 접속된 다수의 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N) 중 원하는 지연량에 대응하는 딜레이까지만 사용하고 나머지 딜레이는 사용하지 않을 수 있다.
즉, 선택코드(D0, D1, …, Dm)에 대응하는 다수의 제어신호(A0, A1, …, AN- 1, AN)를 사용하여 시리즈 형태로 접속된 다수의 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N) 중 원하는 지연량에 대응하는 딜레이에서 출력되는 지연신호를 쉽게 선택할 수 있고, 선택코드(D0, D1, …, Dm)에 대응하는 다수의 전달 제어신호(IN_D1_FLAG, IN_D2_FLAG, …, IN_N-1_FLAG, IN_N_FLAG)를 사용하여 시리즈 형태로 접속된 다수의 딜레이(DLY_1, DLY_2, …, DLY_N-1, DLY_N) 중 원하는 지연량에 대응하는 딜레이까지만 사용할 수 있으므로, 본 발명의 실시예에 따른 반도체 소자의 지연회로는 원하는 지연량을 쉽게 선택하면서도 소모되는 전류의 양을 최소화할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명의 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 반도체 소자의 일반적인 지연회로를 도시한 블록 다이어그램.
도 2a는 종래기술에 따라 스위치(switch)를 사용하여 그 지연량을 변경할 수 있는 반도체 소자의 지연회로를 도시한 블록 다이어그램.
도 2b는 종래기술에 따라 전달 게이트(transmission gate)를 사용하여 그 지연량을 변경할 수 있는 반도체 소자의 지연회로를 도시한 블록 다이어그램.
도 3은 본 발명의 실시예에 따른 반도체 소자의 지연회로를 도시한 블록 다이어그램.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 소자의 지연회로의 구성요소 중 전달 제어신호 생성부를 상세히 도시한 회로도.
도 5는 본 발명의 실시예에 따른 반도체 소자의 지연회로의 구성요소 중 전달 제어신호 생성부의 동작파형을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
300 : 지연부 320 : 다중화부
340 : 전달 제어신호 생성부 360 : 차단부

Claims (12)

  1. 삭제
  2. 삭제
  3. 입력신호를 지연시키기 위한 다수의 시리즈 딜레이를 포함하는 지연수단;
    선택코드에 응답하여 각 딜레이로부터 출력되는 다수의 지연신호를 선택적으로 출력하기 위한 다중화수단;
    상기 선택코드에 응답하여 각 딜레이에 대응하는 다수의 전달 제어신호를 생성하기 위한 전달 제어신호 생성수단; 및
    각각의 전달 제어신호에 응답하여 각각의 지연신호가 다음 딜레이로 전달되는 것을 차단하기 위한 차단수단을 구비하고,
    상기 전달 제어신호 생성수단은,
    각 딜레이로 전달되는 신호가 활성화되는 시점에서 상기 선택코드에 응답하여 각각의 전달 제어신호를 활성화시키고, 각 딜레이로부터 출력되는 각 지연신호가 비활성화되는 시점에서 각각의 전달 제어신호를 비활성화시키는 것을 특징으로 하는 지연회로.
  4. 제3항에 있어서,
    상기 전달 제어신호 생성수단은,
    상기 선택코드의 값이 가장 작을 때 상기 다수의 전달 제어신호를 모두 비활성화시키는 것을 특징으로 하는 지연회로.
  5. 제4항에 있어서,
    상기 전달 제어신호 생성수단은,
    상기 선택코드의 값이 상대적으로 작을수록 상기 다수의 전달 제어신호 중 활성화되는 신호의 개수가 상대적으로 적고, 비활성화되는 신호의 개수가 상대적으로 많은 것을 특징으로 하는 지연회로.
  6. 제4항에 있어서,
    상기 전달 제어신호 생성수단은,
    상기 선택코드의 값이 상대적으로 클수록 상기 다수의 전달 제어신호 중 활 성화되는 신호의 개수가 상대적으로 많고, 비활성화되는 신호의 개수가 상대적으로 적은 것을 특징으로 하는 지연회로.
  7. 제3항에 있어서,
    상기 선택코드는,
    N 비트 - N은 자연수 - 로 이루어져 있으며, 2N - 1 의 개수가 상기 지연수단에 포함된 시리즈 딜레이의 개수보다 큰 범위에서 상기 N의 값이 결정되는 것을 특징으로 하는 지연회로.
  8. 제3항에 있어서,
    상기 다중화수단은,
    상기 선택코드의 값이 가장 작을 때 상기 입력신호 및 상기 지연수단에 포함된 시리즈 딜레이 중 가장 앞쪽에 위치한 딜레이에서 출력되는 상기 지연신호 중 어느 하나의 신호를 선택적으로 출력하는 것을 특징으로 하는 지연회로.
  9. 제8항에 있어서,
    상기 다중화수단은,
    상기 선택코드의 값이 상대적으로 작을수록 상기 지연수단에 포함된 시리즈 딜레이 중 가장 앞쪽에 위치한 딜레이로부터 상대적으로 앞쪽에 위치한 딜레이까지에서 출력되는 다수의 지연신호 및 입력신호 중 어느 하나의 신호를 선택적으로 출력하는 것을 특징으로 하는 지연회로.
  10. 제8항에 있어서,
    상기 다중화수단은,
    상기 선택코드의 값이 상대적으로 커질수록 상기 지연수단에 포함된 시리즈 딜레이 중 가장 앞쪽에 위치한 딜레이로부터 상대적으로 뒤쪽에 위치한 딜레이까지에서 출력되는 다수의 지연신호 및 입력신호 중 어느 하나의 신호를 선택적으로 출력하는 것을 특징으로 하는 지연회로.
  11. 제3항에 있어서,
    상기 차단수단은,
    각각의 전달 제어신호의 활성화구간에서 각각의 지연신호가 다음 딜레이로 전달되는 것을 차단하지 않는 것을 특징으로 하는 지연회로.
  12. 제11항에 있어서,
    상기 차단수단은,
    각각의 전달 제어신호의 비활성화구간에서 각각의 지연신호가 다음 딜레이로 전달되는 것을 차단하는 것을 특징으로 하는 지연회로.
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