KR20160057728A - 지연 고정 루프 회로 및 그 동작방법 - Google Patents

지연 고정 루프 회로 및 그 동작방법 Download PDF

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Abstract

외부 클럭에 기초하여 생성된 제1내부 클럭 및 제2내부 클럭을 전달하되, 예정된 구간에서 활성화되는 클럭 제어신호에 응답하여 상기 제2내부 클럭의 전달을 제어하기 위한 입력 제어부; 상기 제1내부 클럭을 지연고정에 필요한 지연시간만큼 지연시켜 제1지연 고정클럭을 생성하며, 상기 클럭 제어신호에 응답하여 상기 제2내부 클럭을 지연시켜 제2지연 고정클럭을 생성하기 위한 클럭 지연부;및 상기 클럭 제어신호가 활성화된 구간에서 상기 제1지연 고정클럭 및 상기 제2지연 고정클럭을 출력하기 위한 출력 제어부를 포함하는 지연 고정 루프 회로가 제공되며, 내부적으로 지연고정된 클럭이 필요한 시점에만 출력하도록 제어함으로써 불필요한 전력소모를 줄일 수 있다.

Description

지연 고정 루프 회로 및 그 동작방법{DELAY LOCKED LOOP CIRCUIT AND OPERATION METHOD FOR THE SAME}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 지연 고정 루프(Delay Locked Loop;DLL) 회로의 소모 전류를 줄이기 위한 것이다.
시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스(reference)로 사용되고 있으며, 에러(error)없이 보다 빠른 동작을 보장하기 위해 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연인 클럭 스큐(clock skew)가 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위한 지연 고정 루프(Delay Locked Loop;DLL)이 사용되고 있다.
도 1은 일반적인 DLL 회로를 도시한 도면이다.
도 1을 참조하면, DLL 회로는 분주부(110)와, 지연 라인부(120)와, 레플리카 지연부(130)와, 위상 비교부(140) 및 지연 제어부(150)를 포함한다.
분주부(110)는 외부 차동 클럭(CLK,CLKB)을 수신받아 이를 분주하여 제1내부 클럭(ICLK)과, 제1내부 클럭(ICLK)과 90도 위상 차이가 나는 제2내부 클럭(QCLK)을 생성한다.
지연 라인부(120)는 지연 조절신호(CTRL)에 응답하여 제1내부 클럭(ICLK) 및 제2내부 클럭(QCLK)을 지연시켜 제1지연고정 클럭(DLLCLKI) 및 제2지연고정 클럭(DLLCLKQ)으로 출력한다.
레플리카 지연부(130)는 지연 라인부(120)로부터 출력된 제1지연고정 클럭(DLLCLKI)에 실제 클럭 및 데이터 경로의 지연을 반영하여 피드백 클럭(FBCLK)을 출력한다. 여기서, 피드백 클럭(FBCLK)은 제1내부 클럭(ICLK)에 지연 라인부(120)의 지연시간과 레플리카 지연부(130)의 지연시간을 더한 클럭이 된다.
위상 비교부(140)는 외부 차동 클럭(CLK,CLKB) 중 정 외부 클럭(CLK)과 피드백 클럭(FBCLK)의 위상을 비교한다.
지연 제어부(150)는 위상 비교부(140)의 비교 결과를 지연 조절신호(CTRL)로 출력한다.
이러한 일련의 동작을 반복하며, DLL 회로는 제1내부 클럭(ICLK)과 피드백 클럭(FBCLK)을 비교하고, 두 클럭이 최소 지터(jitter)를 가지게 되면 지연고정(locking)이 이루어져 원하는 제1지연고정 클럭(DLLCLKI)을 출력하게 된다. 지연 제어부(150)에서 지연고정된 이후에는 소정 주기마다 업데이트(update) 동작을 수행한다. 업데이트 동작은 노이즈 등으로 인해 지연고정된 최종 제1지연고정 클럭(DLLCLKI) 및 제2지연고정 클럭(DLLCLKQ)에 지터가 발생할 수 있어 이를 보상하기 위해 지연고정 과정을 반복하여 수행하게 된다. 최종적으로 출력된 제1지연고정 클럭(DLLCLKI) 및 제2지연고정 클럭(DLLCLKQ)은 정 외부 클럭(CLK)을 반도체 메모리 장치의 내부에서 지연되는 양만큼 보상하여 생성된 신호이다. 이와 같이, 최종적으로 출력된 제1지연고정 클럭(DLLCLKI) 및 제2지연고정 클럭(DLLCLKQ)은 데이터를 출력하기 위한 데이터 출력 동작시에 사용될 수 있다. 제1내부 클럭(ICLK)은 지연 고정 루프의 업데이트 동작시에 사용되는 신호이다. 제2내부 클럭(QCLK)은 지연 고정 루프의 업데이트 동작시에는 사용되지 않으나, 제2내부 클럭(QCLK)을 지연고정시킨 제2지연고정 클럭(DLLCLKQ)은 데이터 출력 동작시에 사용되는 클럭이다.
일반적인 DLL 회로는 실제 지연고정된 클럭이 필요하지 않은 상황에서도 지연고정 동작을 반복 수행하여 지연고정된 클럭인 제1지연고정 클럭(DLLCLKI) 및 제2지연고정 클럭(DLLCLKQ)을 지속적으로 생성하게 된다. 따라서, 일반적인 DLL 회로는 불필요한 전류 소모가 증가하는 문제점을 발생한다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 불필요한 전류 소모를 줄일 수 있는 지연 고정 루프를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 지연 고정 루프 회로는, 외부 클럭에 기초하여 생성된 제1내부 클럭 및 제2내부 클럭을 전달하되, 예정된 구간에서 활성화되는 클럭 제어신호에 응답하여 상기 제2내부 클럭의 전달을 제어하기 위한 입력 제어부; 상기 제1내부 클럭을 지연고정에 필요한 지연시간만큼 지연시켜 제1지연 고정클럭을 생성하며, 상기 클럭 제어신호에 응답하여 상기 제2내부 클럭을 지연시켜 제2지연 고정클럭을 생성하기 위한 클럭 지연부;및 상기 클럭 제어신호가 활성화된 구간에서 상기 제1지연 고정클럭 및 상기 제2지연 고정클럭을 출력하기 위한 출력 제어부를 포함할 수 있다.
본 발명의 일 실시예에 따른 지연 고정 루프 회로의 동작방법은, 외부 클럭을 분주하여 제1내부 클럭 및 제2내부 클럭을 생성하는 단계; 상기 제1내부 클럭과 피드백 클럭의 위상을 동기화시키기 위해 필요한 지연시간만큼 상기 제1내부 클럭을 지연시켜 제1지연 고정클럭을 생성하되, 듀티 보정 구간동안에 제2내부 클럭을 상기 지연시간만큼 지연시켜 제2지연 고정클럭을 생성하는 단계;및 예정된 구간에서 활성화되는 클럭 제어신호에 응답하여 상기 제1지연 고정클럭 및 상기 제2지연 고정클럭을 출력하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 지연 고정 루프 회로는, 외부 클럭을 수신받아 내부 클럭을 생성하여 상기 내부 클럭을 지연고정에 필요한 지연시간만큼 지연시켜 지연 고정클럭을 생성하기 위한 클럭 지연부; 예정된 구간 동안에 상기 지연 동작부의 구동을 제어하기 위한 클럭 제어신호를 생성하는 클럭 제어신호 생성부;및 상기 클럭 제어신호에 응답하여 상기 지연 고정클럭을 출력하기 위한 출력 제어부를 포함할 수 있다.
제안된 실시예에 따른 지연 고정 루프 회로는 내부적으로 지연고정된 클럭이 필요한 시점에만 출력하도록 제어함으로써 불필요한 전력소모를 줄일 수 있다.
도 1은 일반적인 지연 고정 루프 회로를 도시한 블록도.
도 2는 본 발명의 제1 실시예에 따른 지연 고정 루프 회로를 도시한 블록도.
도 3은 본 발명의 제2 실시예에 따른 지연 고정 루프 회로를 도시한 블록도.
도 4는 도 3에 도시된 지연 고정 루프 회로의 입력 구동부를 도시한 회로도.
도 5는 도 3에 도시된 지연 고정 루프 회로의 출력 구동부를 도시한 회로도.
도 6은 도 3에 도시된 지연 고정 루프 회로의 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
<제1실시예>
도 2는 본 발명의 제1실시예에 따른 지연 고정 루프 회로를 도시한 블록도이다.
도 2를 참조하면, 상기 지연 고정 루프 회로는 분주부(210)와, 클럭 지연부(220)와, 클럭 제어신호 생성부(230) 및 출력 제어부(240)를 포함할 수 있다.
상기 분주부(210)는 외부 클럭(CLK)을 수신받아 이를 분주하여 내부 클럭(ICLK)을 생성한다.
상기 클럭 지연부(220)는 지연 라인부(221)와, 레플리카 지연부(223)와, 위상 비교부(225) 및 지연 제어부(227)를 포함할 수 있다.
상기 지연 라인부(221)는 상기 지연 제어부(227)로부터 수신받은 지연 제어신호(CTRL)에 응답하여 상기 내부 클럭(ICLK)을 지연시켜 출력할 수 있다.
상기 레플리카 지연부(223)는 상기 외부 클럭(CLK)이 인가되어 상기 지연 라인부(221) 전까지, 그리고 상기 지연 라인부(221)로부터 출력된 지연 고정클럭(ICLKOUT)이 반도체 메모리 장치의 외부로 나갈 때까지의 지연 요소들을 모델링(modeling)한 블록일 수 있다. 상기 레플리카 지연부(223)는 상기 지연 라인부(221)로부터 출력되는 지연 고정클럭(ICLKOUT)에 실제 클럭 경로 및 데이터 경로의 지연 성분을 보상하여 피드백 클럭(FBCLK)을 출력할 수 있다. 상기 레플리카 지연부(223)는 상기 피드백 클럭(FBCLK)을 상기 위상 비교부(225)로 출력할 수 있다.
상기 위상 비교부(225)는 상기 외부 클럭(CLK)과 상기 피드백 클럭(FBCLK)의 위상을 비교하여, 두 클럭의 위상 차이를 검출할 수 있다.
상기 지연 제어부(227)는 상기 위상 비교부(225)로부터 비교 결과(UP/DN)에 따라 지연량의 정보를 갖는 상기 지연 조절신호(CTRL)를 생성할 수 있다.
상기 클럭 제어신호 생성부(230)는 상기 클럭 지연부(220)로부터 출력된 지연 고정클럭(ICLKOUT)이 특정 구간에서 출력될 수 있도록 클럭 제어신호(CLK_EN)를 생성할 수 있다. 상기 클럭 제어신호(CLK_EN)는 듀티 사이클 보정(Duty Cycle Correction;DCC) 정보신호(DCC_FLAG)에 응답하여 활성화될 수 있다. 상기 DCC 정보신호(DCC_FLAG)는 듀티 사이클 보정(DCC) 동작을 수행하고자 하는 경우에 활성화되고, 상기 듀티 사이클 보정(DCC) 동작이 종료됨에 따라 비활성화되는 신호일 수 있다. 즉, 상기 DCC 정보신호(DCC_FLAG)는 상기 듀티 사이클 보정(DCC) 동작 구간을 나타내는 신호임을 의미할 수 있다.
상기 클럭 제어신호 생성부(230)는 온 다이 터미네이션(on die termination) 정보신호(ODT_FLAG)에 응답하여 온 다이 터미네이션 동작구간에 상기 클럭 제어신호(CLK_EN)가 활성화될 수 있다. 상기 온 다이 터미네이션 정보신호(ODT_FLAG)는 ODT 커맨드에 응답하여 활성화되는 신호일 수 있다. 반도체 메모리 장치는 고속 동작을 위해 내부에 인터페이스 패드를 터미네이션하기 위한 회로를 구비할 수 있다. 터미네이션 회로는 인터페이스 단에서 발생하는 지터를 최소화하기 위해서 터미네이션 저항값의 변경 및 온/오프 등을 'ODT'라는 핀을 이용하여 제어할 수 있다. 메모리 컨트롤러(미도시)는 상기 반도체 메모리 장치를 제어하기 위한 다양한 커맨드 및 상기 반도체 메모리 장치의 터미네이션 회로의 온/오프를 제어하기 위한 ODT 커맨드를 상기 반도체 메모리 장치에 인가할 수 있다. 상기 온 다이 터미네이션 정보신호(ODT_FLAG)는 상기 ODT 커맨드에 응답하여 터미네이션 동작이 수행되는 동안 활성화될 수 있다.
상기 클럭 제어신호 생성부(230)는 라이트(write) 정보신호(WT_FLAG)에 응답하여 라이트 동작구간에 상기 클럭 제어신호(CLK_EN)가 활성화될 수 있다.
또한, 상기 클럭 제어신호 생성부(230)는 리드(read) 정보신호(RD_FLAG)에 응답하여 리드 동작구간에 상기 클럭 제어신호(CLK_EN)가 활성화될 수 있다.
상기 출력 제어부(240)는 상기 클럭 제어신호 생성부(230)로부터 상기 클럭 제어신호(CLK_EN)를 수신받아, 상기 클럭 제어신호(CLK_EN)가 활성화된 구간에서만 상기 출력 제어부(240)가 구동되어 상기 클럭 지연부(220)로부터 출력된 지연 고정클럭(ICLKOUT)을 최종 지연고정 클럭(DLLCLKI)로서 출력할 수 있다.
다음으로는 상기 지연 고정 루프 회로의 동작에 대해 설명하고자 한다.
상기 외부 클럭(CLK)을 수신받은 상기 분주부(210)는 상기 내부 클럭(ICLK)을 생성하고, 생성된 내부 클럭(ICLK)을 상기 지연 라인부(221)로 출력할 수 있다. 최초 구동시, 상기 지연 라인부(221)는 상기 분주부(210)로부터 출력된 상기 내부 클럭(ICLK)을 바이패스(bypass) 할 수 있다. 상기 레플리카 지연부(223)는 상기 지연 라인부(221)로부터 출력된 지연고정 클럭(ICLKOUT)을 모델링된 시간만큼 지연시켜 상기 피드백 클럭(FBCLK)으로서 출력할 수 있다. 상기 위상 비교부(225)는 상기 내부 클럭(ICLK)과 상기 레플리카 지연부(223)로부터 출력된 상기 피드백 클럭(FBCLK)의 위상을 비교할 수 있다. 상기 지연 제어부(227)는 상기 위상 비교부(225)로부터 출력된 비교 신호(UP/DN)에 응답하여 상기 지연 조절신호(CTRL)를 생성하여 상기 지연 라인부(221)로 출력할 수 있다. 이에 따라, 상기 지연 라인부(221)는 상기 지연 조절신호(CTRL)에 응답하여 상기 내부 클럭(ICLK)을 일정 지연시간만큼 지연시켜 상기 지연고정 클럭(ICLKOUT)을 출력할 수 있다.
상기 클럭 지연부(220)의 이러한 일련의 동작을 반복하여 상기 클럭 지연부(220)는 상기 위상 비교부(225)의 비교 결과 상기 내부 클럭(ICLK)과 상기 피드백 클럭(FBCLK)의 위상이 동기되면 상기 지연 라인부(221)의 지연 시간이 지연고정되어 지연고정 클럭(ICLKOUT)을 출력할 수 있다. 상기 클럭 제어신호 생성부(230)는 DCC 정보신호(DCC_FLAG)를 수신받아 상기 클럭 제어신호(CLK_EN)를 생성할 수 있다. 상기 클럭 제어신호(CLK_EN)가 활성화된 구간 동안인 듀티 사이클 보정(DCC) 구간동안 상기 출력 제어부(240)는 상기 지연 라인부(221)로부터 지연고정된 상기 지연고정 클럭(ICLKOUT)을 상기 최종 지연고정 클럭(DLLCLKI)으로서 출력할 수 있다. 이후, 상기 DCC 정보신호(DCC_FLAG)가 비활성화됨에 따라 상기 클럭 제어신호(CLK_EN)는 비활성화되며 상기 출력 제어부(240)의 구동이 차단될 수 있다. 이에 따라, 상기 지연 라인부(221)로부터 출력된 상기 지연고정 클럭(ICLKOUT)의 출력이 차단될 수 있다. 반도체 메모리 장치는 듀티 사이클 보정(DCC) 이후에 메모리 컨트롤러(미도시)로부터 내부 동작을 위한 커맨드(command)를 인가받을 수 있는 상태가 될 수 있다.
상기 메모리 컨트롤러로부터 ODT 커맨드를 수신받아 ODT 동작 구간 동안을 알려주는 ODT 정보신호(ODT_FLAG)에 응답하여 상기 클럭 제어신호 생성부(230)는 상기 클럭 제어신호(CLK_EN)를 생성할 수 있다. 이에 따라, 상기 클럭 제어신호(CLK_EN)에 응답하여 상기 출력 제어부(240)는 상기 지연 라인부(221)로부터 지연고정된 상기 지연고정 클럭(ICLKOUT)을 상기 최종 지연고정 클럭(DLLCLKI)으로서 출력할 수 있다. 이후, ODT 정보 신호가 비활성화됨에 따라 상기 클럭 제어신호(CLK_EN)는 비활성화되고, 상기 출력 제어부(240)의 구동이 차단될 수 있다.
이후, 라이트 커맨드에 응답하여 라이트 동작구간임을 알려주는 라이트 정보신호(WT_FLAG)에 응답하여 상기 클럭 제어신호 생성부(230)는 상기 클럭 제어신호(CLK_EN)를 생성할 수 있다. 이에 따라, 상기 클럭 제어신호(CLK_EN)에 응답하여 상기 출력 제어부(240)는 상기 지연 라인부(221)로부터 지연고정된 상기 지연고정 클럭(ICLKOUT)을 상기 최종 지연고정 클럭(DLLCLKI)으로서 출력할 수 있다. 이후, 라이트 정보신호(WT_FLAG)가 비활성화됨에 따라 상기 클럭 제어신호(CLK_EN)는 비활성화되고, 상기 출력 제어부(240)의 구동이 차단될 수 있다.
이후, 리드 커맨드에 응답하여 리드 동작구간임을 알려주는 리드 정보신호(RD_FLAG)에 응답하여 상기 클럭 제어신호 생성부(230)는 상기 클럭 제어신호(CLK_EN)를 생성할 수 있다. 이에 따라, 상기 클럭 제어신호(CLK_EN)에 응답하여 상기 출력 제어부(240)는 상기 지연 라인부(221)로부터 지연고정된 상기 지연고정 클럭(ICLKOUT)을 출력할 수 있다. 이후, 리드 정보신호(RD_FLAG)가 비활성화됨에 따라 상기 클럭 제어신호(CLK_EN)는 비활성화되고, 상기 출력 제어부(240)의 구동이 차단될 수 있다.
따라서, 본 발명의 제1실시예에 따른 지연 고정 루프 회로는 반도체 메모리 장치의 내부적으로 지연고정된 클럭이 필요한 시점에 상기 클럭 지연부(220)로부터 지연고정된 지연 고정클럭(ICLKOUT)을 출력할 수 있다. 따라서, 지연고정된 클럭의 출력을 제어함으로써 지연 고정 루프 회로의 불필요한 소모 전류를 줄일 수 있다.
<제2실시예>
도 3은 본 발명의 제2실시예에 따른 지연 고정 루프 회로를 도시한 도면이다.
도 3을 참조하면, 상기 지연 고정 루프 회로는 분주부(310)와, 입력 제어부(320)와, 클럭 지연부(330)와, 클럭 제어신호 생성부(340) 및 출력 제어부(350)를 포함할 수 있다.
상기 분주부(310)는 외부 차동 클럭(CLK,CLKB)을 수신받을 수 있다. 상기 분주부(310)는 상기 외부 차동 클럭(CLK,CLKB)을 분주하여 제1내부 클럭(ICLK) 및 제2내부 클럭(QCLK)을 생성할 수 있다.
상기 입력 제어부(320)는 상기 분주부(310)로부터 상기 제1내부 클럭(ICLK)과 상기 제2내부 클럭(QCLK) 및 상기 클럭 제어신호 생성부(340)로부터 클럭 제어신호(CLK_EN)를 수신받을 수 있다. 상기 입력 제어부(320)는 상기 제1내부 클럭(ICLK)을 상기 지연 라인부(331)로 전달하며, 상기 클럭 제어신호(CLK_EN)에 응답하여 상기 제2내부 클럭(QCLK)을 상기 지연 라인부(331)로 전달할 수 있다. 다시 말해, 상기 입력 제어부(320)는 상기 클럭 제어신호(CLK_EN)에 응답하여 상기 제2내부 클럭(QCLK)의 출력을 제어할 수 있다.
상기 클럭 지연부(330)는 지연 라인부(331)와, 레플리카 지연부(333)와, 위상 비교부(335) 및 지연 제어부(337)를 포함할 수 있다.
상기 지연 라인부(331)는 상기 지연 제어부(337)로부터 수신받은 지연 조절신호(CTRL)에 응답하여 상기 제1내부 클럭(ICLK) 및 상기 제2내부 클럭(QCLK)을 일정 지연시간만큼 지연시켜 제1지연고정 클럭(ICLKOUT) 및 제2지연고정 클럭(QCLKOUT)을 출력할 수 있다.
상기 레플리카 지연부(333)는 상기 지연 라인부(331)로부터 출력되는 제1지연고정 클럭(ICLKOUT)에 실제 클럭 및 데이터 경로의 지연을 반영하여 피드백 클럭(FBCLK)을 출력할 수 있다. 상기 레플리카 지연부(333)는 상기 피드백 클럭(FBCLK)을 상기 위상 비교부(335)로 출력할 수 있다.
상기 위상 비교부(335)는 상기 외부 차동 클럭(CLK,CLKB) 중 정 외부 클럭(CLK)과 상기 레플리카 지연부(333)로부터 출력된 상기 피드백 클럭(FBCLK)의 위상을 비교할 수 있다.
상기 지연 제어부(337)는 상기 위상 비교부(335)로부터 출력된 비교 신호(UP/DN)에 응답하여 지연 조절신호(CTRL)를 생성할 수 있다.
상기 클럭 제어신호 생성부(340)는 DCC 정보신호(DCC_FLAG)와, 온 다이 터미네이션 정보신호(ODT_FLAG)와, 라이트 정보신호(WT_FLAG) 및 리드 정보신호(RD_FLAG)를 수신받을 수 있다.
상기 DCC 정보신호(DCC_FLAG)는 듀티 사이클 보정(DCC) 동작을 수행하고자 하는 경우에 활성화되고, 상기 듀티 사이클 보정(DCC) 동작이 종료됨에 따라 비활성화되는 신호일 수 있다. 즉, 상기 DCC 정보신호(DCC_FLAG)는 상기 DCC 동작 구간을 나타내는 신호임을 의미할 수 있다.
상기 온 다이 터미네이션 정보신호(ODT_FLAG)는 ODT 커맨드에 응답하여 활성화되는 신호일 수 있다. 메모리 컨트롤러(미도시)는 상기 반도체 메모리 장치를 제어하기 위한 다양한 커맨드 및 상기 반도체 메모리 장치의 터미네이션 회로의 온/오프를 제어하기 위한 ODT 커맨드를 상기 반도체 메모리 장치에 인가할 수 있다. 상기 온 다이 터미네이션 정보신호(ODT_FLAG)는 상기 ODT 커맨드에 응답하여 터미네이션 동작이 수행되는 동안 활성화될 수 있다.
상기 라이트 정보신호(WT_FLAG)는 상기 메모리 컨트롤러로부터 라이트 커맨드가 인가되는 시점부터 라이트 동작이 수행되는 구간동안 활성화될 수 있다.
상기 리드 정보신호(RD_FLAG)는 상기 메모리 컨트롤러로부터 리드 커맨드가 인가되는 시점부터 리드 동작이 수행되는 구간동안 활성화될 수 있다.
상기 온 다이 터미네이션 정보신호(ODT_FLAG)와, 리드 정보신호(RD_FLAG)와, 라이트 정보신호(WT_FLAG) 및 DCC 정보신호(DCC_FLAG)는 상기 반도체 메모리 장치의 내부적으로 지연 고정된 클럭이 필요한 시점을 나타내는 신호일 수 있다. 상기 클럭 제어신호 생성부(340)는 상기 반도체 메모리 장치의 내부적으로 지연 고정된 클럭이 필요한 시점에 상기 클럭 제어신호(CLK_EN)를 생성할 수 있다.
상기 출력 제어부(350)는 상기 클럭 제어신호(CLK_EN)에 응답하여 상기 지연 라인부(331)로부터 출력된 제1지연고정 클럭(ICLKOUT) 및 상기 제2지연고정 클럭(QCLKOUT)의 출력을 제어할 수 있다. 상기 클럭 제어신호(CLK_EN)가 활성화된 구간동안에 상기 출력 제어부(350)는 상기 제1지연고정 클럭(ICLKOUT) 및 상기 제2지연고정 클럭(QCLKOUT)을 출력할 수 있다.
다음으로는 본 발명의 제2실시예에 따른 지연고정루프 회로의 동작에 대해 설명하고자 한다.
상기 외부 차동 클럭(CLK,CLKB)을 수신받은 상기 분주부(310)는 상기 제1내부 클럭(ICLK) 및 제2내부 클럭(QCLK)을 생성할 수 있다. 상기 분주부(310)는 생성된 상기 제1내부 클럭(ICLK) 및 제2내부 클럭(QCLK)을 상기 입력 제어부(320)로 출력할 수 있다.
예컨대, 상기 클럭 제어신호 생성부(340)는 DCC 정보신호(DCC_FLAG)와, 온 다이 터미네이션 정보신호(ODT_FLAG), 라이트 정보신호(WT_FLAG), 리드 정보신호(RD_FLAG)가 아직 인가되지 않아 비활성화된 상기 클럭 제어신호(CLK_EN)를 생성할 수 있다. 이에 따라, 상기 입력 제어부(320)는 상기 제1내부 클럭(ICLK)을 상기 지연 라인부(331)로 전달하지만, 상기 클럭 제어신호(CLK_EN)가 비활성화됨에 따라 상기 제2내부 클럭(QCLK)을 상기 지연 라인부(331)로 전달하는 경로를 차단할 수 있다.
최초 구동시, 상기 지연 라인부(331)는 상기 입력 제어부(320)로부터 출력된 상기 제1내부 클럭(ICLK)을 바이패스 할 수 있다. 상기 레플리카 지연부(333)는 상기 지연 라인부(331)로부터 출력된 제1지연고정 클럭(ICLKOUT)을 모델링된 시간만큼 지연시켜 상기 피드백 클럭(FBCLK)으로서 출력할 수 있다. 상기 위상 비교부(335)는 상기 정 외부 클럭(CLK)과 상기 레플리카 지연부(333)로부터 출력된 상기 피드백 클럭(FBCLK)의 위상을 비교할 수 있다. 상기 지연 제어부(337)는 상기 위상 비교부(335)로부터 출력된 비교 신호(UP/DN)에 응답하여 상기 지연 조절신호(CTRL)를 생성하여 상기 지연 라인부(331)로 출력할 수 있다. 이에 따라, 상기 지연 라인부(331)는 상기 지연 조절신호(CTRL)에 응답하여 상기 제1내부 클럭(ICLK)을 일정 지연시간만큼 지연시켜 상기 제1지연고정 클럭(ICLKOUT)을 출력할 수 있다.
상기 클럭 지연부(330)는 이러한 일련의 동작을 반복하고, 상기 위상 비교부(335)의 비교 결과, 상기 정 외부 클럭(CLK)과 상기 피드백 클럭(FBCLK)의 위상이 동기되면, 상기 지연 라인부(331)의 지연 시간이 지연고정된 상기 제1지연고정 클럭(ICLKOUT)을 출력할 수 있다.
상기 클럭 제어신호 생성부(340)로부터 상기 클럭 제어신호(CLK_EN)가 비활성화됨에 따라 상기 출력 제어부(350)는 비활성화될 수 있다. 따라서, 상기 출력 제어부(350)는 비활성화된 상기 클럭 제어신호(CLK_EN)에 기초하여, 상기 지연 라인부(331)로부터 출력된 상기 제1지연고정 클럭(ICLKOUT)의 출력을 차단할 수 있다.
반면에, DCC 동작이 수행됨을 알려주는 DCC 정보신호(DCC_FLAG)가 상기 클럭 제어신호 생성부(340)로 수신되면, 상기 클럭 제어신호 생성부(340)는 상기 클럭 제어신호(CLK_EN)를 생성할 수 있다.
상기 클럭 제어신호(CLK_EN)가 활성화됨에 따라 상기 입력 제어부(320)는 상기 제2내부 클럭(QCLK)을 상기 지연 라인부(331)로 전달할 수 있다. 상기 지연 라인부(331)는 상기 제1내부 클럭(ICLK) 및 상기 제2내부 클럭(QCLK)을 수신받아 상기 지연 조절신호(CTRL)에 응답하여 지연 고정된 상기 제1지연고정 클럭(ICLKOUT) 및 상기 제2지연고정 클럭(QCLKOUT)을 출력할 수 있다. 상기 클럭 제어신호(CLK_EN)가 활성화된 구간동안 상기 출력 제어부(350)는 상기 지연 라인부로(331)부터 지연고정된 상기 제1지연고정 클럭(ICLKOUT) 및 제2지연고정 클럭(QCLKOUT)을 제1최종 지연고정 클럭(DLLCLKI) 및 제2최종 지연고정 클럭(DLLCLKQ)로서 출력할 수 있다.
이후, 상기 듀티 사이클 보정(DCC)이 완료되면 상기 DCC 정보신호(DCC_FLAG)가 비활성화됨에 따라 상기 클럭 제어신호(CLK_EN)가 비활성화되며 상기 입력 제어부(320)에서 상기 지연 라인부(331)로 상기 제2내부 클럭(QCLK)의 전달 경로 및 상기 출력 제어부(350)의 구동이 차단될 수 있다. 이에 따라, 상기 입력 제어부(320)로부터 상기 지연 라인부(331)로 상기 제2내부 클럭(QCLK)의 전달이 차단될 수 있으며, 상기 지연 라인부(331)로부터 출력된 상기 제2지연고정 클럭(QCLKOUT)의 출력이 차단될 수 있다.
반도체 메모리 장치는 상기 듀티 사이클 보정(DCC) 이후에 상기 메모리 컨트롤러로부터 상기 반도체 메모리 장치의 내부 동작을 위한 커맨드를 인가받을 수 있는 상태가 될 수 있다.
상기 ODT 커맨드를 수신받아 ODT 동작 구간동안을 알려주는 ODT 정보신호(ODT_FLAG)에 응답하여 상기 클럭 제어신호 생성부(340)는 상기 클럭 제어신호(CLK_EN)를 생성할 수 있다. 이에 따라, 상기 클럭 제어신호(CLK_EN)에 응답하여 상기 입력 제어부(320)는 상기 제2내부 클럭(QCLK)을 상기 지연 라인부(331)로 전달할 수 있다. 상기 출력 제어부(350)는 상기 지연 라인부(331)로부터 지연고정된 상기 제1 및 제2지연고정 클럭(ICLKOUT, QCLKOUT)을 출력할 수 있다. 이후, ODT 정보신호(ODT_FLAG)가 비활성화됨에 따라 상기 클럭 제어신호(CLK_EN)가 비활성화되고, 상기 입력 제어부(320)에서 상기 지연 라인부(331)로 상기 제2내부 클럭(QCLK)의 전달 경로 및 상기 출력 제어부(350)의 구동이 차단될 수 있다.
이후, 라이트 커맨드에 응답하여 라이트 동작구간임을 알려주는 라이트 정보신호(WT_FLAG)에 응답하여 상기 클럭 제어신호 생성부(340)는 상기 클럭 제어신호(CLK_EN)를 생성할 수 있다. 이에 따라, 상기 클럭 제어신호(CLK_EN)에 응답하여 상기 입력 제어부(320)는 상기 제2내부 클럭(QCLK)을 상기 지연 라인부(331)로 전달할 수 있다. 상기 출력 제어부(350)는 상기 지연 라인부(331)로부터 지연고정된 상기 제1 및 제2지연고정 클럭(ICLKOUT, QCLKOUT)을 출력할 수 있다. 이후, 라이트 정보신호(WT_FLAG)가 비활성화됨에 따라 상기 클럭 제어신호(CLK_EN)가 비활성화되고, 상기 입력 제어부(320)에서 상기 지연 라인부(331)로 상기 제2내부 클럭신호(QCLK)의 전달 경로 및 상기 출력 제어부(350)의 구동이 차단될 수 있다.
이후, 리드 커맨드에 응답하여 리드 동작구간임을 알려주는 리드 정보신호(RD_FLAG)에 응답하여 상기 클럭 제어신호 생성부(340)는 상기 클럭 제어신호(CLK_EN)를 생성할 수 있다. 이에 따라, 상기 클럭 제어신호(CKL_EN)에 응답하여 상기 입력 제어부(320)는 상기 제2내부 클럭(QCLK)을 상기 지연 라인부(331)로 전달할 수 있다. 상기 출력 제어부(350)는 상기 지연 라인부(331)로부터 지연고정된 상기 제1 및 제2지연고정 클럭(ICLKOUT, QCLKOUT)을 출력할 수 있다. 이후, 리드 정보신호(RD_FALG)가 비활성화됨에 따라 상기 클럭 제어신호(CLK_EN)는 비활성화되고, 상기 입력 제어부(320)에서 상기 지연 라인부(331)로 상기 제2내부 클럭(QCLK)의 전달 경로 및 상기 출력 제어부(350)의 구동이 차단될 수 있다.
본 발명의 제2실시예에 따른 지연 고정 루프 회로에서 지연 고정 루프 동작을 수행하기 위한 소스 신호인 상기 제1내부 클럭(ICLK)는 지연 고정 루프 회로의 업데이트 동작 시에 사용되는 신호일 수 있다. 반면에, 상기 제2내부 클럭(QCLK)는 상기 지연 고정 루프 회로의 업데이트에 사용되지 않는 신호일 수 있다. 하지만, 상기 지연 고정 루프 회로에서 상기 제2최종 지연고정 클럭(DLLCLKQ)은 상기 듀티 사이클 보정(DCC) 시 사용되는 클럭이기 때문에 상기 제2내부 클럭(QCLK)이 필요할 수 있다. 상기 지연 고정 루프 회로는 상기 클럭 제어신호(CLK_EN)를 통해서 지연고정된 클럭이 필요하지 않은 구간 동안에 상기 제2내부 클럭(QCLK)을 상기 클럭 지연부(330)로 전달되지 않도록 제어할 수 있다. 따라서, 상기 지연 고정 루프의 업데이트 동작에 사용되지 않는 제2내부 클럭(QCLK)을 제어함으로써, 상기 지연 고정 루프 회로의 내부적으로 불필요한 전력 소모를 줄일 수 있다.
또한, 반도체 메모리 장치에서 지연고정된 클럭이 필요한 시점에 상기 클럭 지연부(330)로부터 지연고정된 제1지연 고정클럭(ICLKOUT) 및 제2지연 고정클럭(QCLKOUT)이 출력되도록 제어할 수 있다. 따라서, 상기 지연 고정 루프 회로의 불필요한 소모 전류를 줄일 수 있다.
도 4은 도 3에 도시된 지연 고정 루프 회로의 입력 제어부를 도시한 회로도이다.
도 4를 참조하면, 상기 입력 제어부는 제1내부 클럭(ICLK) 및 전원전압(VDD)을 수신받는 제1난드 게이트(NAND1)와, 제2내부 클럭(QCLK) 및 클럭 제어신호(CLK_EN)를 수신받는 제2난드 게이트(NAND2)를 포함할 수 있다. 또한, 상기 입력 제어부의 제1난드 게이트(NAND1) 및 제2난드 게이트(NAND2)로부터 출력되는 신호를 각각 반전시키기 위한 인버터를 포함할 수 있다.
상기 제1난드 게이트(NAND1)는 '하이' 레벨인 상기 전원전압(VDD)의 입력에 따라 상기 제1내부 클럭(ICLK)을 출력할 수 있다. 상기 제1난드 게이트(NAND1)를 지난 클럭은 인버터를 거쳐 출력될 수 있다.
상기 제2난드 게이트(NAND2)는 상기 클럭 제어신호(CLK_EN)에 따라 상기 제2내부 클럭(QCLK)을 출력할 수 있다. 다시 말해, 상기 클럭 제어신호(CLK_EN)가 '하이' 레벨인 경우에 상기 제2내부 클럭(QCLK)을 출력할 수 있다. 상기 제2난드 게이트(NAND2)를 지난 클럭은 인버터를 거쳐 출력될 수 있다.
상기 입력 제어부는 상기 클럭 제어신호(CLK_EN)에 응답하여 지연 고정된 클럭이 필요한 시점에만 상기 제2내부 클럭(QCLK)을 출력할 수 있다. 상기 제1내부 클럭(ICLK)은 지연 고정 루프 동작을 수행하기 위한 소스 신호로써 지연 고정 루프 회로의 업데이트 시에 사용되는 신호일 수 있다. 반면에, 상기 제2내부 클럭(QCLK)는 상기 지연 고정 루프 회로의 업데이트에 사용되지 않는 신호이기 때문에 상기 클럭 제어신호(CLK_EN)를 통해서 지연 고정된 클럭이 필요하지 않은 구간에 상기 제2내부 클럭(QCLK)이 내부적으로 토글링(toggling)되는 것을 방지하여 불필요한 전류 소모를 줄일 수 있다.
도 5는 도 3에 도시된 지연 고정 루프 회로의 출력 제어부를 도시한 회로도이다.
도 5를 참조하면, 출력 제어부는 제1지연고정 클럭(ICLKOUT) 및 클럭 제어신호(CLK_EN)를 수신받는 제1난드 게이트(NAND1)와, 제2지연고정 클럭(QCLKOUT) 및 상기 클럭 제어신호(CLK_EN)를 수신받는 제2난드 게이트(NAND2)를 포함할 수 있다. 또한, 상기 출력 제어부는 상기 제1난드 게이트(NAND1) 및 상기 제2난드 게이트(NAND2)로부터 출력되는 신호를 각각 반전시키기 위한 인버터를 포함할 수 있다.
상기 제1난드 게이트(NAND1)는 상기 클럭 제어신호(CLK_EN)에 응답하여 상기 제1지연고정 클럭(ICLKOUT)을 출력할 수 있다. 즉, 상기 클럭 제어신호(CLK_EN)가 '하이' 레벨인 경우에 상기 제1지연고정 클럭(ICLKOUT)을 출력할 수 있다. 상기 제1난드 게이트(NAND1)로부터 출력된 신호는 인버터를 거쳐 반전되어 제1최종 지연고정 클럭(DLLOUTI)으로서 출력될 수 있다.
상기 제2난드 게이트(NAND2)는 상기 클럭 제어신호(CLK_EN)에 응답하여 상기 제2지연고정 클럭(QCLKOUT)을 출력할 수 있다. 즉, 상기 클럭 제어신호(CLK_EN)가 '하이' 레벨인 경우에 상기 제2지연고정 클럭(QCLKOUT)을 출력할 수 있다. 상기 제2난드 게이트(NAND2)로부터 출력된 신호는 인버터를 거쳐 반전되어 제2최종 지연고정 클럭(DLLOUTQ)으로서 출력될 수 있다.
따라서, 상기 출력 제어부는 상기 클럭 제어신호(CLK_EN)에 응답하여 상기 제1지연고정 클럭(ICLKOUT) 및 상기 제2지연고정 클럭(QCLKOUT)의 출력을 제어할 수 있다. 다시 말해, 상기 출력 제어부는 지연고정된 클럭이 필요한 시점에만 상기 제1지연고정 클럭(ICLKOUT) 및 상기 제2지연고정 클럭(QCLKOUT)을 출력하기 때문에, 지연고정된 클럭이 필요하지 않은 구간에서 지연고정된 클럭이 생성되는 것을 방지하여 불필요한 전류 소모를 줄일 수 있다.
도 6은 도 3에 도시된 지연 고정 루프 회로의 타이밍도이다.
도 6을 참조하면, 상기 지연 고정 루프 회로는 정 외부 클럭(CLK)을 수신받아 제1내부 클럭(ICLK) 및 제2내부 클럭(QCLK)을 생성하여, 지연고정 루프 동작을 수행함으로써 제1지연고정 클럭(ICLKOUT) 및 제2지연고정 클럭(QCLKOUT)을 생성할 수 있다. 본 발명에 따른 지연 고정 루프 회로는 듀티 사이클 보정(DCC) 구간동안 클럭 제어신호(CLK_EN)가 활성화됨에 따라 상기 제1 및 제2지연고정 클럭(ICLKOUT,QCLKOUT)이 출력될 수 있다.
다시 말해, 듀티 사이클 보정(DCC) 구간동안에는 상기 클럭 제어신호(CLK_EN)의 제어를 통해서 상기 지연 고정 루프 회로 내부적으로 상기 제2지연고정 클럭(QCLKOUT)의 토글링을 제어할 수 있다. 듀티 사이클 보정(DCC) 동작 이후 ODT 동작구간, 라이트 동작구간, 리드 동작 구간에 따라 상기 클럭 제어신호(CLK_EN)가 활성화되어, 상기 제2지연고정 클럭(QCLKOUT)의 토글링을 제어할 수 있다.
또한, 제1지연고정 클럭(ICLKOUT) 및 제2지연고정 클럭(QCLKOUT)이 최종적으로 필요한 시점인 듀티 사이클 보정(DCC) 구간이나 ODT 동작, 라이트 동작 및 리드 동작시에만 제1최종 지연고정 클럭(DLLCLKI) 및 제2최종 지연고정 클럭(DLLCLKQ)으로 출력하기 때문에 상기 지연 고정 루프 회로의 소모 전류를 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310:분주부 320:입력 제어부
330:클럭 지연부 331:지연 라인부
333:레플리카 지연부 335:위상 비교부
337:지연 제어부 340:클럭 제어신호 생성부
350:출력 제어부

Claims (12)

  1. 외부 클럭에 기초하여 생성된 제1내부 클럭 및 제2내부 클럭을 전달하되, 예정된 구간에서 활성화되는 클럭 제어신호에 응답하여 상기 제2내부 클럭의 전달을 제어하기 위한 입력 제어부;
    상기 제1내부 클럭을 지연고정에 필요한 지연시간만큼 지연시켜 제1지연 고정클럭을 생성하며, 상기 클럭 제어신호에 응답하여 상기 제2내부 클럭을 지연시켜 제2지연 고정클럭을 생성하기 위한 클럭 지연부;및
    상기 클럭 제어신호가 활성화된 구간에서 상기 제1지연 고정클럭 및 상기 제2지연 고정클럭을 출력하기 위한 출력 제어부
    를 포함하는 지연 고정 루프 회로.
  2. 제1항에 있어서,
    듀티 보정구간 또는 노멀 동작구간에서 상기 클럭 제어신호를 생성하기 위한 클럭 제어신호 생성부
    를 더 포함하는 지연 고정 루프 회로.
  3. 제2항에 있어서,
    상기 노멀 동작구간은 온-다이 터미네이션 동작, 라이트 동작 및 리드 동작인 것을 특징으로 하는 지연 고정 루프 회로.
  4. 제1항에 있어서,
    상기 클럭 지연부는,
    지연 조절신호에 따라 상기 제1내부 클럭 및 상기 제2내부 클럭을 상기 지연시간만큼 지연시켜 상기 제1지연고정 클럭 및 상기 제2지연고정 클럭을 생성하기 위한 지연 라인부;
    상기 제1지연 고정클럭을 내부 경로에서 발생하는 지연량만큼 지연시켜 피드백 클럭을 생성하기 위한 레플리카 지연부;
    상기 피드백 클럭의 위상과 상기 외부 클럭의 위상을 비교하기 위한 위상 비교부;및
    상기 위상 비교부로부터 비교 결과에 따라 상기 지연 조절신호를 생성하기 위한 지연 제어부
    를 포함하는 지연 고정 루프 회로.
  5. 제1항에 있어서,
    상기 외부 클럭을 분주시켜 상기 제1내부 클럭 및 상기 제2내부 클럭을 생성하기 위한 분주부
    를 더 포함하는 지연 고정 루프 회로.
  6. 외부 클럭을 분주하여 제1내부 클럭 및 제2내부 클럭을 생성하는 단계;
    상기 제1내부 클럭과 피드백 클럭의 위상을 동기화시키기 위해 필요한 지연시간만큼 상기 제1내부 클럭을 지연시켜 제1지연 고정클럭을 생성하되, 듀티 보정 구간동안에 제2내부 클럭을 상기 지연시간만큼 지연시켜 제2지연 고정클럭을 생성하는 단계;및
    예정된 구간에서 활성화되는 클럭 제어신호에 응답하여 상기 제1지연 고정클럭 및 상기 제2지연 고정클럭을 출력하는 단계
    를 포함하는 지연 고정 루프 회로의 동작방법.
  7. 제6항에 있어서,
    상기 제1내부 클럭과 상기 피드백 클럭의 위상을 동기화시키기 위해 필요한 지연시간만큼 상기 제1내부 클럭을 지연시켜 상기 제1지연 고정클럭을 생성하되, 상기 듀티 보정구간 이후 노멀 동작 구간동안에 상기 제2내부 클럭을 상기 지연시간만큼 지연시켜 상기 제2지연고정 클럭을 생성하는 단계;및
    상기 노멀 동작 구간동안에 상기 제1지연 고정클럭 및 상기 제2지연 고정클럭을 출력하는 단계
    를 더 포함하는 지연 고정 루프 회로의 동작방법.
  8. 제6항에 있어서,
    상기 노멀 동작구간은 온-다이 터미네이션 동작, 라이트 동작 및 리드 동작인 것을 특징으로 하는 지연 고정 루프 회로의 동작방법.
  9. 외부 클럭을 수신받아 내부 클럭을 생성하여 상기 내부 클럭을 지연고정에 필요한 지연시간만큼 지연시켜 지연 고정클럭을 생성하기 위한 클럭 지연부;
    예정된 구간 동안에 상기 지연 동작부의 구동을 제어하기 위한 클럭 제어신호를 생성하는 클럭 제어신호 생성부;및
    상기 클럭 제어신호에 응답하여 상기 지연 고정클럭을 출력하기 위한 출력 제어부
    를 포함하는 지연 고정 루프 회로.
  10. 제9항에 있어서,
    듀티 보정구간 또는 노멀 동작구간에서 상기 클럭 제어신호를 생성하기 위한 클럭 제어신호 생성부
    를 더 포함하는 지연 고정 루프 회로.
  11. 제10항에 있어서,
    상기 노멀 동작구간은 온-다이 터미네이션 동작, 라이트 동작 및 리드 동작인 것을 특징으로 하는 지연 고정 루프 회로.
  12. 제11항에 있어서,
    상기 클럭 지연부는,
    지연 조절신호에 따라 상기 내부 클럭을 상기 지연시간만큼 지연시켜 상기 지연고정 클럭을 생성하기 위한 지연 라인부;
    상기 지연 고정클럭을 내부 경로에서 발생하는 지연량만큼 지연시켜 피드백 클럭을 생성하기 위한 레플리카 지연부;
    상기 피드백 클럭의 위상과 상기 외부 클럭의 위상을 비교하기 위한 위상 비교부;및
    상기 위상 비교부로부터 비교 결과에 따라 상기 지연 조절신호를 생성하기 위한 지연 제어부
    를 포함하는 지연 고정 루프 회로.
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