KR20030052667A - 지연 고정 루프 회로 - Google Patents

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KR20030052667A
KR20030052667A KR1020010082690A KR20010082690A KR20030052667A KR 20030052667 A KR20030052667 A KR 20030052667A KR 1020010082690 A KR1020010082690 A KR 1020010082690A KR 20010082690 A KR20010082690 A KR 20010082690A KR 20030052667 A KR20030052667 A KR 20030052667A
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박병일
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주식회사 하이닉스반도체
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    • G11C7/222Clock generating, synchronizing or distributing circuits within memory device

Abstract

저역 통과 필터를 사용하는 지연 고정 루프 회로에서 로크인 이후에 클록 펄스 폭이 변경되거나 내부 데이터 경로의 지연이 크게 변경되는 경우, 다시 로크인 과정이 필요하게 되는데, 이 때 저역 통과 필터의 동작으로 로크인 타임이 길어지는 문제를 개선한 지연 고정 루프 회로가 개시된다. 본 발명에 의한 지연 고정 루프 회로는 기준 클록을 소정 시간 지연시켜서 출력 클록을 생성하는 지연 체인부와, 저장된 레지스터값에 따라 상기 지연 체인부에서의 클록 지연 시간을 제어하는 쉬프트 레지스터부와, 상기 기준 클록과 상기 출력 클록의 피드백 클록의 위상을 비교하여 제1 쉬프트 신호와 고정 해제 신호를 생성하는 위상 비교부를 구비한다. 또한 상기 쉬프트 신호와 상기 고정 해제 신호를 이용하여 로크인(lock-in) 상태인지 여부를 판정하고, 로크인 상태이면 지연 고정 신호를 생성하고, 로크인 상태가 아니면 상기 제1 쉬프트 신호를 상기 쉬프트 레지스터부로 전달하는 쉬프트 제어부와, 상기 지연 고정 신호가 수신되면 상기 제1 쉬프트 신호를 이용하여 소정 방법으로 제2 쉬프트 신호를 생성하여 상기 쉬프트 레지스터부로 제공하는 저역 통과 필터부를 구비한다. 쉬프트 레지스터의 레지스터값은 제1 및 제2 쉬프트 신호에 의해 변경된다.

Description

지연 고정 루프 회로{A DELAY LOCKED LOOP CIRCUIT}

본 발명은 지연 고정 루프 회로에 관한 것으로서, 특히 반도체 메모리 장치에 이용되는 저역 통과 필터를 가지는 지연 고정 루프 회로에 관한 것이다.

반도체 메모리 장치의 동작 속도가 빨라지면서 시스템 클록과 메모리로부터의 데이터 입출력간의 동기가 더욱 중요한 문제가 되었다. 이러한 이유로 더블 데이터 레이트 싱크로너스 다이내믹 랜덤 엑세스 메모리(double data rate synchronous dynamic random access memory : 이하, "DDR SDRAM"이라고 함) 등에서 지연 고정 루프(delay locked loop) 회로를 이용하고 있다. DLL 회로 중에서 저역통과 필터(low pass filter)를 가지는 것은 로크인(lock-in) 이후에 클록 펄스 폭이 변경되는 경우, 또는 전압 또는 온도가 급격히 변하여 내부 신호 경로의 지연 시간이 크게 변하는 경우 로크인 시간(lock-in time)이 길어지는 문제가 있다.

도 1은 종래의 지연 고정 루프 회로의 블록도이다. 도 1에 도시되어 있는 바와 같이, 종래의 지연 고정 루프 회로(100)는 위상 비교부(11)와 지연 체인부(12)와 쉬프트 레지스터부(13)와 쉬프트 제어부(14)와 저역 통과 필터부(15)와 지연 복제부(16)로 이루어져 있다. 도 1에서 기준 클록(refclk)이 지연 체인부(12)로 인가되면, 지연 체인부(12)는 쉬프트 레지스터부(13)의 레지스터값에 의해 설정된 지연량만큼 기준 클록(refclk)을 지연시켜 출력 클록(dllclk)을 생성한다. 출력 클록(dllclk)은 피드백 루프를 통해 지연 복제부(16)를 경유하여 위상 비교부(11)로 인가된다. 지연 복제부(16)는 버퍼들(도시되지 않음)에서의 이루어지는 총 지연량만큼 출력 클록(dllclk)을 지연시키는 역할을 한다. 이로써 출력 클록(dllclk)이 모델링 하려는 총 지연량만큼 기준 클록(refclk)에 비해 앞서도록 한다. 위상 비교부(11)는 기준 클록(refclk)과 피드백 클록(fbclk)의 위상차를 비교하여 지연 체인부(12)에서의 지연량을 단위 지연(unit delay) 만큼 감소시키라는 쉬프트 레프트 신호(SL) 또는 단위 지연만큼 증가시키라는 쉬프트 라이트 신호(SR)를 생성하여 쉬프트 제어부(14)와 저역 통과 필터(15)로 제공한다. 이하에서는 쉬프트 라이트 신호(SR)와 쉬프트 레프트 신호(SL)를 통칭하여 "쉬프트 신호"라고 한다.

쉬프트 제어부(14)는 쉬프트 라이트 신호(SR)와 쉬프트 레프트 신호(SL)를 이용하여 기준 클록(refclk)과 피드백 클록(fbclk) 사이의 지연된 정도가 지연 체인부(12)의 단위 지연 보다 작은 로크인(lock-in) 상태인지 여부를 판단하여, 로크인 상태가 아니면 위상 비교부(11)로부터 제공된 쉬프트 신호(SR, SL)를 쉬프트 레지스터부(13)로 제공하여 레지스터값을 새롭게 설정하고, 이로써 지연 체인부(12)의 단수를 조정한다. 그러나 로크인 상태로 판정되면 지연 고정 신호(Dll_lock)를 활성화 상태(active state)로 고정한다. 이후부터는 지연 고정 신호(Dll_lock)에 의해 저역 통과 필터(15)가 인에이블된다. 이와 같이 저역 통과 필터(15)가 인에이블 되면 기준 클록(refclk)의 미세한 변화에 대한 위상 비교부(11)의 출력 결과를 즉시 지연 체인부(12)로 반영하지 않고, 정해진 시간 이상 지속되었을 때 그 결과를 반영한다. 예를 들어, 기준 클록이 8 분주 되어진 클록이고, 쉬프트 레프트 신호(SL) 또는 쉬프트 라이트 신호(SR)가 연속적으로 3번 들어오는 경우 그 결과를 쉬프트 레지스터(13)에 반영하여 지연 체인부(12)가 1 단만 좌우로 쉬프트 되게 한다. 이로써 클록 노이즈 또는 지터(jitter)에 의해 쉬프트 레지스터부(13)에서 쉬프트가 좌우로 반복되어져서 출력 클록(dllclk)의 지터가 증가하는 것을 막을 수 있다.

그런데 지연 고정 루프 회로(100)에서는 저역 통과 필터(15)의 동작을 보장하기 위해서 지연 고정 신호(Dll_lock)가 계속 활성화 상태를 유지하게 되는데, 이것은 노이즈에 의한 지터 증가 문제를 다소 해결할 수 있지만, 기준 클록이 고주파수에서 저주파수로, 또는 그 반대로 변경되는 경우나 전압 또는 온도에 의해 신호 경로의 지연 시간이 크게 변경되는 경우에는 저역 통과 필터(15)의 동작에 의해 로크인 타임(lock-in time)이 길어지게 된다. 앞의 예에서 단위 지연 1 단을 움직이기 위해서는 24 클록이 필요하게 되며, 이것이 출력 클록(dllclk)의 지터를 유발함으로써 안정된 DRAM의 동작을 보장할 수 없게 된다.

본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 지연 고정 루프 회로에서 로크인 이후에 클록 펄스 폭이 변경되거나 내부 데이터 경로의 지연이 크게 변경되는 경우에도 저역 통과 필터의 동작으로 로크인 타임이 길어지는 문제를 개선한 지연 고정 루프 회로를 제공하는 것을 목적으로 한다.

도 1은 종래의 지연 고정 루프 회로의 블록도.

도 2는 본 발명의 일 실시예에 의한 지연 고정 루프 회로의 블록도.

도 3은 도 2의 위상 비교부의 일 예의 회로도.

도 4는 도 2의 쉬프트 제어부의 일 예의 회로도.

도 5는 도 3의 단위 지연 검출 수단의 동작을 설명하는 신호 파형도.

도 6은 도 3의 장기 지연 검출 수단의 동작을 설명하는 신호 파형도.

이러한 목적을 이루기 위한 본 발명은 지연 고정 루프 회로로서, 기준 클록을 소정 시간 지연시켜서 출력 클록을 생성하는 지연 체인부와, 저장된 레지스터값에 따라 상기 지연 체인부에서의 클록 지연 시간을 제어하는 쉬프트 레지스터부와, 상기 기준 클록과 상기 출력 클록의 피드백 클록의 위상을 비교하여 제1 쉬프트 신호와 고정 해제 신호를 생성하는 위상 비교부를 구비한다. 또한 상기 쉬프트 신호와 상기 고정 해제 신호를 이용하여 로크인(lock-in) 상태인지 여부를 판정하고, 로크인 상태이면 지연 고정 신호를 생성하고, 로크인 상태가 아니면 상기 제1 쉬프트 신호를 상기 쉬프트 레지스터부로 전달하는 쉬프트 제어부와, 상기 지연 고정 신호가 수신되면 상기 제1 쉬프트 신호를 이용하여 소정 방법으로 제2 쉬프트 신호를 생성하여 상기 쉬프트 레지스터부로 제공하는 저역 통과 필터부를 구비한다. 쉬프트 레지스터의 레지스터값은 제1 및 제2 쉬프트 신호에 의해 변경된다.

이와 같은 본 발명의 구성에 의하면, 지연 고정 루프 회로에서 최초의 로크인 상태 이후에 리셋 명령어가 없이 클록 주파수가 변경되는 경우나 전압 또는 온도가 변동되어 내부 신호 경로의 지연 시간이 크게 변하는 경우에도, 저역 통과 필터가 계속 인에이블 상태를 유지하여 새로운 로크인 상태가 설정되는데 소요되는 시간이 길어지는 문제점을 해결할 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.

도 2는 본 발명의 일 실시예에 의한 지연 고정 루프 회로의 블록도이다. 도 2에 도시되어 있는 바와 같이, 지연 고정 루프 회로(200)는 위상 비교부(21)와 지연 체인부(22)와 쉬프트 레지스터부(23)와 쉬프트 제어부(24)와 저역 통과 필터(25)와 지연 복제부(26)로 이루어진다. 지연 체인부(22)는 기준 클록(refclk)을 소정 시간 지연시켜서 출력 클록(dllclk)을 생성한다. 쉬프트 레지스터부(13)는 저장된 레지스터값에 따라 지연 체인부(12)에서의 클록 지연 시간을 제어한다. 위상 비교부(11)는 기준 클록(refclk)과 출력 클록(dllclk)이 피드백된 피드백 클록(fbclk)의 위상을 비교하여 쉬프트 신호(SR 또는 SL)와 고정 해제 신호(dll_unlock)를 생성한다. 쉬프트 제어부(14)는 쉬프트 신호(SR 또는 SL)와 고정 해제 신호(dll_unlock)를 이용하여 로크인(lock-in) 상태인지 여부를 판정하고, 로크인 상태이면 지연 고정 신호(dll_lock)를 생성하고, 로크인 상태가 아니면 쉬프트 신호(SR 또는 SL)를 쉬프트 레지스터부(23)로 전달한다.

저역 통과 필터부(25)는 지연 고정 신호(dll_lock)가 수신되면 쉬프트신호(SL 또는 SR)를 이용하여 소정 방법으로(예를 들어 전술한 바와 같이 쉬프트 레프트 신호 또는 쉬프트 라이트 신호가 연속적으로 3 번 들어오면 지연 체인부(12)의 단수를 하나 조정하는 방법으로) 지연 체인부(12)의 단수를 조정한다. 이하에서는 설명을 위하여 위상 비교부(11)에서 생성된 쉬프트 신호를 "제1 쉬프트 신호(SR1, SL1)"라고 하고, 저역 통과 필터(15)가 지연 고정 신호(Dll_lock)에 의해 인에이블되어 소정의 방법의 지연 체인부(12)의 단수를 조정하기 위하여 생성하는 쉬프트 신호를 "제2 쉬프트 신호(SR2, SL2)"라고 한다. 쉬프트 레지스터(13)의 레지스터값은 제1 및 제2 쉬프트 신호에 의해 변경되며, 이로써 지연 체인부(22)의 단수가 조정되어 기준 클록(refclk)이 지연 체인부(22)에서 지연되는 량이 변경된다.

도 3은 도 2의 위상 비교부의 일 예의 회로도이다. 도 3에 도시되어 있는 바와 같이, 위상 비교부(21)는 단위 지연 검출기(unit delay detector : 300)와 장기 지연 검출기(long delay detector : 302)로 이루어져 있다. 단위 지연 검출기(300)는 기준 클록(refclk)과 피드백 클록(fbclk)의 시간차가 지연 체인부(도 2의 22)의 단위 지연 시간보다 크면 제1 쉬프트 신호(SR1, SL1)를 생성한다. 장기 지연 검출기(302)는 기준 클록(refclk)과 피드백 클록(fbclk)의 시간차가 미리 설정된 시간보다 크면 고정 해제 신호(dll_unlock)를 생성한다.

단위 지연 검출기(300)는 단위 지연 소자(41)와 2개의 D 플립플롭(44, 45)과 2개의 AND(48, 49)로 구성될 수 있다. 단위 지연 소자(41)는 기준 클록(refclk)을 단위 지연 시간만큼 지연시켜서 단위 지연 기준 클록(refclk_ud)을 생성하여 D 플립플롭(45)으로 제공한다. D 플립플롭(44)의 제1 입력단자(D)에는 기준 클록(refclk)이 입력되고, 제2 입력단자(ck)에는 피드백 클록(fbclk)이 입력된다. D 플립플롭(45)의 제1 입력단자(D)에는 단위 지연 소자(41)의 출력신호가 입력되고, 제2 입력단자(ck)에는 피드백 클록(fbclk)이 입력된다. AND 게이트(48)는 D 플립플롭(44)의 비반전 출력신호(Q)와 D 플립플롭(45)의 비반전 출력신호(Q)에 대해 AND 연산을 수행하여 쉬프트 레프트 신호(SL1)를 생성한다. AND 게이트(49)는 D 플립플롭(44)의 반전 출력신호(/Q)와 D 플립플롭(45)의 반전 출력신호(/Q)에 대해 AND 연산을 수행하여 쉬프트 라이트 신호(SR1)를 생성한다.

장기 지연 검출 수단(302)은 2개의 장기 지연 소자(42, 43)와 2개의 D 플립플롭(46, 47)과 3개의 논리 게이트(50, 51, 52)로 구성될 수 있다. 장기 지연 소자(long delay element : 42)는 피드백 클록(fbclk)을 소정 시간(이하, "T1"이라고 함) 지연시킨다. 장기 지연 소자(43)는 기준 클록(refclk)을 소정 시간(이하, "T2"라고 함) 지연시킨다. D 플립플롭(46)의 제1 입력단자(D)에는 기준 클록(refclk)이 입력되고, 제2 입력단자(ck)에는 지연 소자(42)의 출력신호가 입력된다. D 플립플롭(47)의 제1 입력단자(D)에는 지연 소자(43)의 출력신호가 입력되고, 제2 입력단자에는 피드백 클록(fbclk)이 입력된다. AND 게이트(50)는 D 플립플롭(46, 47)의 비반전 출력신호(Q)에 대해 AND 연산을 수행하고, AND 게이트(51)는 D 플립플롭(46, 47)의 반전 출력신호(Q)에 대해 AND 연산을 수행한다. OR 게이트(52)는 AND 게이트(50, 51)의 출력신호에 대해 OR 연산을 수행하여 고정 해제 신호(dll_unlock)를 생성한다.

도 4는 도 2의 쉬프트 제어부(24)의 일 예의 회로도이다. 도 4에 도시되어 있는 바와 같이, 인버터(401)는 쉬프트 레프트 신호(SL1)를 반전하여 NOR 게이트(405)로 제공하고, 인버터(403)는 쉬프트 라이트 신호(SR1)를 반전하여 NOR 게이트(407)로 제공한다. 지연 소자(413)는 지연 고정 신호(dll_lock)를 소정 시간 지연시켜 NOR 게이트(401, 403)의 입력으로 제공한다. NOR 게이트(405)는 인버터(401)의 출력신호와 지연 소자(413)의 출력신호에 대해 NOR 연산을 수행하고, NOR 게이트(407)는 인버터(403)의 출력신호와 지연 소자(413)의 출력신호에 대해 NOR 연산을 수행한다. NOR 게이트(409)는 두 NOR 게이트(405, 407)의 출력신호에 대해 NOR 연산을 수행하여 AND 게이트(411)로 제공한다. 인버터(415)는 고정 해제 신호(dll_unlock)를 반전하여 AND 게이트(411)로 제공한다. 그리고 AND 게이트(411)는 NOR 게이트(411)의 출력신호와 인버터(415)의 출력신호에 대해 AND 연산을 수행하여 지연 고정 신호(dll_lock)를 생성한다.

도 5는 도 3의 단위 지연 검출 수단의 동작을 설명하는 신호 파형도이다. 도 3 내지 도 5를 참조하면서 본 발명의 동작을 설명한다. 먼저 도 5에서 신호(aa)는 피드백 클록(fbclk)이 기준 클록(refclk)과 단위 지연된 기준 클록(refclk_ud) 사이에 오면 D 플립플롭(44)의 비반전 출력신호(Q)로서 하이 레벨을 출력하고, 반전 출력신호(/Q)로서 로우 레벨을 출력하며, D 플립플롭(45)의 비반전 출력신호(Q)는 로우 레벨을 출력하고, 반전 출력신호(/Q)는 하이 레벨을 출력한다. 따라서 AND 게이트(48)는 쉬프트 레프트 신호(SL1)로서 로우 레벨을 출력하고, AND 게이트(49)는 쉬프트 라이트 신호(SR1)로서 로우 레벨을 출력한다. 이 쉬프트 신호(SL1, SR1)는도 4에서 인버터(401, 403)에 각각 입력되어, NOR 게이트(405, 407)의 출력을 로우 레벨로 변경한다. 이에 따라 NOR 게이트(409)는 하이 레벨을 출력한다. 초기상태 또는 로크인 이후에 고정 해제 신호(dll_unlock)는 로우 레벨이므로 AND 게이트(411)로는 모두 하이 레벨의 신호가 입력되어, 하이 레벨의 지연 고정 신호(dll_lock)를 생성한다. 이 하이 레벨의 지연 고정 신호(dll_lock)는 전술한 바와 같이 저역 통과 필터(25)로 인가되어 저역 통과 필터(25)를 활성화시켜서 저역 통과 필터(25)가 소정의 방법으로 쉬프트 레지스터부(23)를 제어하도록 한다. 그리고 하이 레벨의 지연 고정 신호(dll_lock)는 지연소자(413)를 경유하여 NOR 게이트(405, 407)로 다시 입력되므로써, 고정 해제 신호(dll_unlock)가 하이 레벨로 되지 않는 한 지연 고정 신호(dll_lock)를 계속 하이 레벨로 유지하여 로크인 상태가 유지되도록 한다. 도 5에 도시되어 있는 신호(bb)와 신호(cc)는 각각 쉬프트 라이트 / 쉬프트 레프트의 동작 상태를 보인 것이다.

도 6은 도 3의 장기 지연 검출 수단의 동작을 설명하는 신호 파형도이다. 도 2 내지 도 4를 함께 참조하면서 설명한다. 도 3에 도시되어 있는 바와 같이, D 플립플롭(46)은 기준 신호(refclk)와 장기 지연 소자(42)에 의해 지연된 피드백 클록(refclk_ld) 사이의 시간 관계를 판정한다. 그리고 D 플립플롭(47)은 장기 지연 소자(43)에 의해 지연된 기준 클록(refclk_ld)과 피드백 클록(fbclk) 사이의 시간 관계를 판정한다. 도 6에 도시되어 있는 바와 같이, 기준 클록(refclk)에 비해 피드백 클록(fbclk)이 장기 지연 소자(46)에서의 지연량보다 앞서거나, 장기 지연 소자(47)에서의 지연량보다 뒤지면 고정 해제 신호(dll_unlock)를 하이 레벨로 출력한다. 하이 레벨의 고정 해제 신호(dll_unlock)는 인버터(도 4의 415)를 거쳐 AND 게이트(411)로 입력되어 지연 고정 신호(dll_lock)가 로우 레벨이 되게 하여, 로크인 상태를 해제시킨다. 이후부터 다음 로크인 상태가 될 때까지 저역 통과 필터부(25)는 디스에이블 상태를 유지하므로 지연 고정 회로(도 2의 200)는 일반 동작 상태로 전환되어 단위 지연 검출기(도 3의 300)의 출력 결과가 지연 체인부(도 2의 22)에 바로 반영되도록 한다.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.

이와 같은 본 발명의 구성에 의하면, 지연 고정 루프 회로에서 최초의 로크인 상태 이후에 리셋 명령어가 없이 클록 주파수가 변경되는 경우나 전압 또는 온도가 변동되어 내부 신호 경로의 지연 시간이 크게 변하는 경우에도, 저역 통과 필터가 계속 인에이블 상태를 유지하여 새로운 로크인 상태가 설정되는데 소요되는 시간이 길어지는 문제점을 해결할 수 있게 된다.

Claims (4)

  1. 지연 고정 루프 회로에 있어서,
    기준 클록을 소정 시간 지연시켜서 출력 클록을 생성하는 지연 체인부와,
    저장된 레지스터값에 따라 상기 지연 체인부에서의 클록 지연 시간을 제어하는 쉬프트 레지스터부와,
    상기 기준 클록과 상기 출력 클록의 피드백 클록의 위상을 비교하여 제1 쉬프트 신호와 고정 해제 신호를 생성하는 위상 비교부와,
    상기 쉬프트 신호와 상기 고정 해제 신호를 이용하여 로크인(lock-in) 상태인지 여부를 판정하고, 로크인 상태이면 지연 고정 신호를 생성하고, 로크인 상태가 아니면 상기 제1 쉬프트 신호를 상기 쉬프트 레지스터부로 전달하는 쉬프트 제어부와,
    상기 지연 고정 신호가 수신되면 상기 제1 쉬프트 신호를 이용하여 소정 방법으로 제2 쉬프트 신호를 생성하여 상기 쉬프트 레지스터부로 제공하는 저역 통과 필터부를 구비하며,
    상기 쉬프트 레지스터의 레지스터값은 상기 제1 및 제2 쉬프트 신호에 의해 변경되는 것을 특징으로 하는 지연 고정 루프 회로.
  2. 제 1 항에 있어서,
    상기 위상 비교부는
    상기 기준 클록과 상기 피드백 클록의 시간차가 상기 지연 체인부의 단위 지연 시간보다 크면 상기 제1 쉬프트 신호를 생성하는 단위 지연 검출 수단(unit delay detection means)과,
    상기 기준 클록과 상기 피드백 클록의 시간차가 소정 시간보다 크면 상기 고정 해제 신호를 생성하는 장기 지연 검출 수단(long delay detecting means)을
    구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  3. 제 2 항에 있어서,
    상기 단위 지연 검출 수단은 상기 제1 쉬프트 신호로서 쉬프트 레프트 신호와 쉬프트 라이트 신호를 생성하고,
    상기 단위 지연 검출 수단은
    상기 기준 클록을 상기 단위 지연 시간만큼 지연시키는 지연소자와,
    제1 입력단자에 상기 기준 클록이 입력되고, 제2 입력단자에 상기 피드백 클록이 입력되는 제1 D 플립플롭과,
    제1 입력단자에 상기 지연소자의 출력신호가 입력되고, 제2 입력단자에 상기 피드백 클록이 입력되는 제2 D 플립플롭과,
    상기 제1 D 플립플롭의 비반전 출력신호와 상기 제2 D 플립플롭의 비반전 출력신호에 대해 AND 연산을 수행하여 상기 쉬프트 레프트 신호를 생성하는 제1 논리 게이트와,
    상기 제1 D 플립플롭의 반전 출력신호와 상기 제2 D 플립플롭의 반전 출력신호에 대해 AND 연산을 수행하여 상기 쉬프트 라이트 신호를 생성하는 제2 논리 게이트를
    구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  4. 제 2 항에 있어서,
    상기 장기 지연 검출 수단은
    상기 피드백 클록을 제1 시간 지연시키는 제2 지연소자와,
    상기 기준 클록을 상기 제2 시간 지연시키는 제3 지연소자와,
    제1 입력단자에 상기 기준 클록이 입력되고, 제2 입력단자에 상기 제2 지연소자의 출력신호가 입력되는 제3 D 플립플롭과,
    제1 입력단자에 상기 제3 지연소자의 출력신호가 입력되고, 제2 입력단자에 상기 피드백 클록이 입력되는 제4 D 플립플롭과,
    상기 제3 및 제4 D 플립플롭의 비반전 출력신호에 대해 AND 연산을 수행하는 제3 논리곱 게이트와,
    상기 제3 및 제4 D 플립플롭의 반전 출력신호에 대해 AND 연산을 수행하는 제4 논리곱 게이트와,
    제3 및 제4 논리곱 게이트의 출력신호에 대해 OR 연산을 수행하여 상기 고정 해제 신호를 생성하는 제5 논리곱 게이트를
    구비하는 것을 특징으로 하는 지연 고정 루프 회로.
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