KR20050067525A

KR20050067525A - 반도체 기억 장치에서의 지연 고정 루프 및 그의 록킹 방법

Info

Publication number: KR20050067525A
Application number: KR1020030098511A
Authority: KR
Inventors: 임민수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-12-29
Filing date: 2003-12-29
Publication date: 2005-07-05
Also published as: US7154311B2; US20050140408A1; KR100596433B1

Abstract

본 발명은 제1 클럭 분주기로부터 출력되는 최초 클럭이 정상적인 폭을 가질 수 있도록 함에 목적이 있다.

상기 목적을 달성하기 위한 본원의 제1 발명에 따른 지연 고정 루프는, 클럭 버퍼와 복수의 클럭 분주기를 포함하는 지연 고정 루프에 있어서, 인가되는 리셋바아신호와 상기 클럭 버퍼로부터 입력되는 제어 클럭을 이용하여 상기 제어 클럭의 폴링에지 시에 인에이블신호를 인에이블시키기 위한 제어부를 포함할 수 있다.

Description

반도체 기억 장치에서의 지연 고정 루프 및 그의 록킹 방법{DELAY LOCKED LOOP IN SEMICONDUCTOR MEMORY DEVICE AND ITS LOCKING METHOD}

본 발명은 반도체 기억 장치의 지연 고정 루프에 관한 것으로서, 고속 동작에 적합한 지연 고정 루프 및 그의 록킹 방법에 관한 것이다.

일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다. 즉, DLL은 외부 클럭을 이용하여 센싱된 데이터가 데이터 출력 버퍼를 거쳐 출력되는 타이밍과 외부에서 들어오는 클럭의 타이밍을 일치시킨다.

DLL이 DDR SDRAM에 적용된 경우를 예로 들어 종래기술에 대하여 설명하기로 한다.

도 1은 일반적인 DDR SDRAM의 레지스터 제어형 DLL의 블럭선도로서, 제1 클럭 버퍼(111), 제2 클럭 버퍼(112), 지연 라인(113), 제1 클럭 분주기(114), 위상 비교기(115), 쉬프트 제어기(116), 제2 클럭 분주기(117), 지연 모델(118), 제1 및 제2 DLL 드라이버(119, 120) 및 DLL 제어기(121)를 포함한다.

상기 각 블록의 기능 및 동작을 설명하면 다음과 같다.

제1 클럭 버퍼(111)는 외부 반전 클럭(/clk)과 외부 클럭(clk)을 입력받아 버퍼링하여 외부 클럭(clk)의 폴링 엣지에 동기되어 발생하는 제1 내부 클럭(fall_clk)을 생성한다.

제2 클럭 버퍼(112)는 외부 반전 클럭(/clk)과 외부 클럭(clk)을 입력받아 버퍼링하여 외부 클럭(clk)의 라이징 엣지에 동기되어 발생하는 제2 내부 클럭(rise_clk)을 생성한다.

제1 클럭 분주기(114)는 제2 클럭 버퍼(112)로부터 출력되는 제어 클럭(ctrl_clk)을 입력받아 인에이블신호(DLL_en)에 의해 인에이블되어 출력되는 제1 클럭(dvd_clk_a)과 제어 클럭(ctrl_clk)을 1/n(n은 양의 정수)로 분주한 제2 클럭(dvd_clk_b)을 출력한다.

제2 클럭 분주기(117)는 지연 라인(113)으로부터 출력되는 제1 클럭(dvd_clk_a)을 피드백받아 인에이블신호(DLL_en)에 의해 인에이블되고 1/n(n은 양의 정수)로 분주된 클럭(feedback_dly)을 출력한다.

지연 모델(118)은 제2 클럭 분주기(117)의 출력(feedback_dly)을 입력으로 하여 클럭(feedback_dly)이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된다.

위상 비교기(115)는 지연 모델(118)로부터 출력되는 피드백 클럭(feedback)의 라이징 에지와 제2 클럭(dvd_clk_b)의 라이징 에지의 위상을 비교한다.

쉬프트 제어기(116)는 위상 비교기(115)로부터 출력되는 제어신호(ctrl)에 응답하여 지연 라인(113)의 클럭 위상을 천이시킴으로써 지연 라인의 지연량을 조절한다.

제1 DLL 드라이버(119)는 지연 라인(113)의 제1 출력(ifclk)을 구동하여 DLL 클럭(fclk_dll)을 생성하고, 제2 DLL 드라이버(120)는 지연 라인(113)의 제2 출력(irclk)을 구동하여 DLL 클럭(rclk_dll)을 생성한다.

DLL 제어기(121)는 제어용 클럭(ctrl_clk), DLL 디스에이블신호(dis_DLL), DLL 리셋신호(dll_reset), 파워 업 신호(pwrup), 셀프 리프레쉬 신호(srefd)를 입력받아 DLL을 인에이블시키기 위한 인에이블신호(DLL_en)를 출력한다.

그런데 도 2와 같은 종래기술에 따른 DLL 제어기를 사용하여 생성되는 인에이블 신호(dll_en)가 제1 클럭 분주기로 인가되면, 도 3에 도시된 바와 같이, 제1 클럭(dvd_clk_a)이 처음으로 토글링(toggling)을 시작할 무렵, 숏 펄스(short pulse)가 발생될 수 있다. 숏 펄스가 발생함으로 인한 문제점은 제1 및 제2 클럭 분주기의 분주 동작이 동일 클럭의 동일 시점에 발생하지 않는다는 것이다. 즉, 인에이블신호(dll_en)를 제1 및 제2 클럭 분주기가 공통으로 사용한다 하더라도, 실제로 두 클럭 분주기에 입력되는 인에이블신호(dll_en)의 타이밍은, 예를 들어, 라우팅에 따른 스큐 등으로 인해 약간 상이할 수 있다. 이에 따라 숏 펄스(short pulse)의 라이징 에지(rising edge)가 제1 클럭 분주기에서는 첫번째 클럭의 "H"상태값으로 카운팅되어 분주를 시작하는 반면, 제2 클럭 분주기에서는 인에이블신호(dll_en)이 상기 숏 펄스(short pulse) 이후에 뜨게 되는 경우 두번째 클럭의 라이징 에지부터 분주를 시작하게 되어 도 4와 같이 위상 비교기로 입력되는 제2 클럭(dvd_clk_b)과 피드백 클럭(feedback)의 "L"상태 펄스가 불일치하는 오류(fail)가 발생할 수 있다.

또한 숏 펄스(short pulse)의 폭이 극히 좁다면 지연라인을 거치면서 사라질 수도 있는데, 제1 클럭 분주기에서는 숏 펄스(short pulse)를 하나의 라이징 에지로 인식하는 반면, 제2 클럭 분주기에서는 지연라인을 거치면서 상기 숏 펄스(short pulse)가 사라져 라이징 에지로 인식하지 못함으로써 위의 경우와 마찬가지로 도 4와 같이 위상 비교기로 입력되는 제2 클럭(dvd_clk_b)과 피드백 클럭(feedback)의 "L"상태 펄스가 불일치하는 오류(fail)가 발생할 수도 있다.

상기와 같은 문제점을 해결하기 위하여 본 발명은 제1 클럭 분주기로부터 출력되는 최초 클럭이 정상적인 폭을 가질 수 있도록 함에 목적이 있다.

바람직하게는, 상기 제어부는, 상기 제어 클럭을 2분주하기 위한 제1 T 플립플롭부; 상기 제1 T 플립플롭의 출력을 2분주하기 위한 제2 T 플립플롭부; 상기 제1 및 제2 T 플립플롭부의 반전 출력이 모두 제1 논리상태이고, 상기 제어 클럭의 폴링 에지에서 상기 제1 논리상태로 천이하여 1클럭동안 유지하는 신호를 출력하기 위한 D 플립플롭부; 및 상기 D 플립플롭부의 출력과 상기 리셋바아신호를 입력받아 상기 D 플립플롭부로부터 출력되는 첫 클럭의 폴링에지에서 인에이블되는 신호를 출력하기 위한 래치부를 포함할 수 있다.

바람직하게는, 상기 제어부는, 상기 제어 클럭을 2분주하기 위한 제1 T 플립플롭부; 상기 제1 T 플립플롭의 출력을 2분주하기 위한 제2 T 플립플롭부; 상기 제2 T 플립플롭의 출력을 2분주하기 위한 제3 T 플립플롭부; 상기 제1 내지 제3 T 플립플롭부의 반전 출력이 모두 제1 논리상태이고, 상기 제어 클럭의 폴링 에지에서 상기 제1 논리상태로 천이하여 1클럭동안 유지하는 신호를 출력하기 위한 D 플립플롭부; 및 상기 D 플립플롭부의 출력과 상기 리셋바아신호를 입력받아 상기 D 플립플롭부로부터 출력되는 첫 클럭의 폴링에지에서 인에이블되는 신호를 출력하기 위한 래치부를 포함할 수 있다.

바람직하게는, 상기 복수의 클럭분주기 중 어느 하나는, 상기 제어부로부터 출력되는 인에이블신호와 상기 제어 클럭을 논리결합할 수 있다.

또한, 본원의 제2 발명에 따른 지연 고정 루프의 록킹 방법은, 클럭 버퍼와 복수의 클럭 분주기를 포함하는 지연 고정 루프에 있어서, 인가되는 리셋바아신호와 상기 클럭 버퍼로부터 입력되는 제어 클럭을 이용하여 상기 제어 클럭의 폴링에지 시에 인에이블신호를 인에이블시키는 제1 단계; 및 상기 복수의 클럭분주기 중 어느 하나는, 상기 제어부로부터 출력되는 인에이블신호와 상기 제어 클럭을 논리결합하는 제2 단계를 포함할 수 있다.

바람직하게는, 상기 제1 단계는, 상기 제어 클럭을 2분주하는 제1A 단계; 상기 제1A 단계의 출력을 2분주하는 제1B 단계; 상기 제1A 및 제1B 단계의 반전 출력이 모두 제1 논리상태이고, 상기 제어 클럭의 폴링 에지에서 상기 제1 논리상태로 천이하여 1클럭동안 유지하는 신호를 출력하는 제1C 단계; 및 상기 제1C 단계의 출력과 상기 리셋바아신호를 입력받아 상기 제1C 단계로부터 출력되는 첫 클럭의 폴링에지에서 인에이블되는 신호를 출력하는 제1D 단계를 포함할 수 잇다.

본 발명은 인에이블 신호(dll_en)가 제어 클럭(ctrl_clk)의 폴링 에지시에 인에이블되도록 함으로써 제1 클럭의 첫 라이징 에지가 제2 클럭 분주기에 정상적으로 인가되도록 할 수 있다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 5는 본 발명에 따른 DLL 제어기의 블럭도이다.

본 발명에 따른 DLL 제어기(121)는 제2 클럭 버퍼(112)로부터 입력되는 제어 클럭(ctrl_clk)의 폴링에지 시에 인에이블신호(dll_en)를 인에이블시키기 위하여 제어 클럭(ctrl_clk)과 리셋바아신호(sttz)를 이용하는 복수의 T F/F(511, 512)과 D F/F(513) 그리고 래치(520)를 포함할 수 있다. 여기서, 리셋바아신호(sttz)는 DLL 제어기를 리셋시키기 위하여 사용된다.

구체적으로, 제1 T F/F(TFF1)은 제어 클럭(ctrl_clk)을 클럭신호로 사용하여 제어 클럭(ctrl_clk)의 클럭 펄스가 입력될 때마다 상태를 바꾼다. 즉, 제1 T F/F(TFF1)은, 도 7에 도시되어 있듯이, 제어 클럭(ctrl_clk)을 2분주한다.

제2 T F/F(TFF2)은 제1 T F/F(TFF1)의 출력을 클럭신호로 사용하여 제1 T F/F(TFF2)의 출력을 2분주한다.

D F/F(513)은 제1 및 제2 T F/F의 출력이 모두 "L"상태인 동안 "L"상태값을 유지하는 신호를 입력받고 제어 클럭(ctrl_clk)을 반전시킨 클럭을 클럭 신호로 한다. 이에 따라 제1 및 제2 T F/F의 출력이 모두 "L"상태이고, 제어 클럭(ctrl_clk)의 폴링 에지에서 "L"상태로 천이하여 1클럭동안 유지하는 신호를 출력한다.

래치부(520)는 D F/F(513)의 출력과 리셋바아신호(sttz)를 입력받아 D F/F(513)으로부터 출력되는 첫 클럭의 폴링에지에서 "H" 인에이블되는 신호를 출력한다.

한편, 본 발명의 상기 실시예에서는 2개의 T F/F을 사용하여 4분주하였으나, 1개의 T F/F을 사용하여 2분주할 수도 있고, 3개의 T F/F를 사용하여 8분주할 수도 있다. 이는 당업자에게 당연한 사항에 불과하고, 본 발명의 본질을 흐리지 않도록 하기 위해 더 이상의 설명은 생략하기로 한다.

그리고, 도 6에 도시된 바와 같이, 인에이블신호(dll_en)는 "L"상태의 제어 클럭에서 인에이블되므로, 인에이블신호(dll_en)를 이용하는 제1 및 제2 클럭 분주기114, 117)로부터 출력되는 최초의 클럭은 온전한 펄스가 발생될 수 있다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

상기와 같은 구성을 가질 수 있는 본 발명은 제1 클럭 분주기로부터 출력되는 최초 클럭이 정상적인 폭을 가질 수 있기 때문에 지연 고정 루프가 록킹 동작을 실패할 확률을 최소화할 수 있다.

도 1은 일반적인 지연 고정 루프의 전체 블럭도,

도 2는 종래기술에 따른 제어부의 상세 회로도,

도 3은 종래기술에 따른 제1 클럭 분주기의 출력 타이밍도,

도 4는 종래기술에 따른 제1 및 제2 클럭 분주기 출력의 타이밍 불일치 예시도,

도 5는 본 발명에 따른 제어부의 상세 회로도,

도 6은 본 발명에 따른 제1 클럭 분주기의 출력 타이밍도,

도 7은 본 발명에 따른 제어부의 각부분 타이밍도.

* 도면의 주요 부분에 대한 설명 *

111: 제1 클럭 버퍼 112: 제2 클럭 버퍼

113: 지연 라인 114: 제1 클럭 분주기

115: 위상 비교기 116: 쉬프트 제어기

117: 제2 클럭 분주기 118: 지연 모델

119, 120: 제1 및 제2 DLL 드라이버 121: DLL 제어기

511, 512: 제1 및 제2 T 플립플롭 513: D 플립플롭

520: 래치부

Claims

클럭 버퍼와 복수의 클럭 분주기를 포함하는 지연 고정 루프에 있어서,

인가되는 리셋바아신호와 상기 클럭 버퍼로부터 입력되는 제어 클럭을 이용하여 상기 제어 클럭의 폴링에지 시에 인에이블신호를 인에이블시키기 위한 제어부를 포함하는 것을 특징으로 하는 지연 고정 루프.
제1항에 있어서, 상기 제어부는,

상기 제어 클럭을 2분주하기 위한 제1 T 플립플롭부;

상기 제1 T 플립플롭의 출력을 2분주하기 위한 제2 T 플립플롭부;

상기 제1 및 제2 T 플립플롭부의 반전 출력이 모두 제1 논리상태이고, 상기 제어 클럭의 폴링 에지에서 상기 제1 논리상태로 천이하여 1클럭동안 유지하는 신호를 출력하기 위한 D 플립플롭부; 및

상기 D 플립플롭부의 출력과 상기 리셋바아신호를 입력받아 상기 D 플립플롭부로부터 출력되는 첫 클럭의 폴링에지에서 인에이블되는 신호를 출력하기 위한 래치부

를 포함하는 것을 특징으로 하는 지연 고정 루프.
제1항에 있어서, 상기 제어부는,

상기 제어 클럭을 2분주하기 위한 제1 T 플립플롭부;

상기 제1 T 플립플롭의 출력을 2분주하기 위한 제2 T 플립플롭부;

상기 제2 T 플립플롭의 출력을 2분주하기 위한 제3 T 플립플롭부;

상기 제1 내지 제3 T 플립플롭부의 반전 출력이 모두 제1 논리상태이고, 상기 제어 클럭의 폴링 에지에서 상기 제1 논리상태로 천이하여 1클럭동안 유지하는 신호를 출력하기 위한 D 플립플롭부; 및

상기 D 플립플롭부의 출력과 상기 리셋바아신호를 입력받아 상기 D 플립플롭부로부터 출력되는 첫 클럭의 폴링에지에서 인에이블되는 신호를 출력하기 위한 래치부

를 포함하는 것을 특징으로 하는 지연 고정 루프.
제2항 또는 제3항에 있어서, 상기 제1 T 플립플롭부는,

상기 제어 클럭을 클럭신호로 사용하고, 상기 제1 T 플립플롭부의 출력을 반전시켜 입력으로 사용하며, 상기 리셋바아신호를 클리어신호로 사용하는 것을 특징으로 하는 지연 고정 루프.
제2항 또는 제3항에 있어서, 상기 제2 T 플립플롭부는,

상기 제1 T 플립플롭부의 출력을 클럭신호로 사용하고, 상기 제2 T 플립플롭부의 출력을 반전시켜 입력으로 사용하며, 상기 리셋바아신호를 클리어신호로 사용하는 것을 특징으로 하는 지연 고정 루프.
제3항에 있어서, 상기 제3 T 플립플롭부는,

상기 제2 T 플립플롭부의 출력을 클럭신호로 사용하고, 상기 제3 T 플립플롭부의 출력을 반전시켜 입력으로 사용하며, 상기 리셋바아신호를 클리어신호로 사용하는 것을 특징으로 하는 지연 고정 루프.
제2항에 있어서, 상기 D 플립플롭부는,

상기 제1 및 제2 T 플립플롭부의 반전 출력을 부정논리곱하는 신호를 입력으로 하고, 상기 제어 클럭을 반전시킨 클럭을 클럭 신호로 하며, 상기 리셋바아신호를 클리어신호로 사용하는 것을 특징으로 하는 지연 고정 루프.
제3항에 있어서, 상기 D 플립플롭부는,

상기 제1 내지 제3 T 플립플롭부의 반전 출력을 부정논리곱하는 신호를 입력으로 하고, 상기 제어 클럭을 반전시킨 클럭을 클럭 신호로 하며, 상기 리셋바아신호를 클리어신호로 사용하는 것을 특징으로 하는 지연 고정 루프.
제2항 또는 제3항에 있어서, 상기 래치부는,

상기 D 플립플롭부의 출력과 하기 제2 낸드게이트의 출력을 입력으로 하는 제1 낸드 게이트;

상기 리셋바아신호와 상기 제1 낸드 게이트의 출력을 입력으로 하는 제2 낸드 게이트;

상기 제2 낸드게이트의 출력을 반전시키기 위한 인버터

를 포함하는 것을 특징으로 하는 지연 고정 루프.
제2항 또는 제3항에 있어서,

상기 복수의 클럭분주기 중 어느 하나는, 상기 제어부로부터 출력되는 인에이블신호와 상기 제어 클럭을 논리결합하는 것을 특징으로 하는 지연 고정루프.
클럭 버퍼와 복수의 클럭 분주기를 포함하는 지연 고정 루프에 있어서,

인가되는 리셋바아신호와 상기 클럭 버퍼로부터 입력되는 제어 클럭을 이용하여 상기 제어 클럭의 폴링에지 시에 인에이블신호를 인에이블시키는 제1 단계; 및

상기 복수의 클럭분주기 중 어느 하나는, 상기 제어부로부터 출력되는 인에이블신호와 상기 제어 클럭을 논리결합하는 제2 단계

를 포함하는 것을 특징으로 하는 지연 고정 루프의 록킹 방법.
제11항에 있어서, 상기 제1 단계는,

상기 제어 클럭을 2분주하는 제1A 단계;

상기 제1A 단계의 출력을 2분주하는 제1B 단계;

상기 제1A 및 제1B 단계의 반전 출력이 모두 제1 논리상태이고, 상기 제어 클럭의 폴링 에지에서 상기 제1 논리상태로 천이하여 1클럭동안 유지하는 신호를 출력하는 제1C 단계; 및

상기 제1C 단계의 출력과 상기 리셋바아신호를 입력받아 상기 제1C 단계로부터 출력되는 첫 클럭의 폴링에지에서 인에이블되는 신호를 출력하는 제1D 단계

를 포함하는 것을 특징으로 하는 지연 고정 루프의 록킹 방법.