KR100638746B1 - 반도체 기억 소자에서의 레지스터 제어형 지연 고정 루프 - Google Patents

반도체 기억 소자에서의 레지스터 제어형 지연 고정 루프 Download PDF

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Abstract

본 발명은 고집적화 및 저전력화에 부응하는 레지스터 제어형 지연 고정 루프를 제공함에 목적이 있다.
본 발명의 레지스터 제어형 지연 고정 루프는, 외부 클럭과 외부 반전 클럭을 입력받아 내부 클럭을 출력하기 위한 하나의 클럭 버퍼; 상기 내부 클럭의 위상을 쉬프트시킬 수 있는 하나의 지연 라인; 및 상기 지연 라인으로부터 출력되는 클럭의 위상을 분리하여 라이징 디엘엘 클럭과 폴링 디엘엘 클럭 - 상기 폴링 디엘엘 클럭은 상기 라이징 디엘엘 클럭과 반전 관계에 있음 - 을 출력할 수 있는 위상 분리부를 포함한다.
반도체 기억 소자, 지연 고정 루프, 위상 분리기, 면적 감소

Description

반도체 기억 소자에서의 레지스터 제어형 지연 고정 루프{REGISTER CONTROLLED DELAY LOCKED LOOP IN SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 레지스터 제어형 DLL의 전체 블럭도,
도 2는 본 발명의 일실시예에 따른 레지스터 제어형 지연 고정 루프의 전체 블럭도,
도 3은 도 2의 지연 라인의 일실시예 회로도,
도 4는 도 2의 지연 라인의 다른 실시예 회로도, 및
도 5는 도 2의 위상 분리부의 일실시예 회로도이다.
* 도면의 주요 부분에 대한 설명 *
211: 클럭 버퍼 212: 클럭 분주기
213: 지연 라인 214: 지연 모델
215: 위상 비교기 216: 쉬프트 제어기
217: 쉬프트 레지스터 218: DLL 드라이버
219: 위상 분리기
본 발명은 반도체 기억 장치의 지연 고정 루프(DLL: Delay Locked Loop)에 관한 것으로서, 구체적으로는 클럭이 스턱(stuck)되는 것을 방지할 수 있는 DLL에 관한 것이다. 여기서, 클럭이 스턱된다는 것은 클럭의 위상이 움직이지 못하고 갇혀버리게 됨을 의미한다.
DLL은 외부 클럭과 데이터, 또는 외부 클럭과 내부 클럭간의 스큐(skew)를 보상하기 위한 클럭 발생 장치로서, 본 발명은 DLL을 사용하는 모든 반도체 장치 혹은 컴퓨터 시스템에 적용가능하다.
일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다. 즉, DLL은 외부 클럭을 이용하여 센싱된 데이터가 데이터 출력 버퍼를 거쳐 출력되는 타이밍과 외부에서 들어오는 클럭의 타이밍을 일치시킨다.
DDR SDRAM에 적용된 DLL을 예로 들어 설명하기로 한다.
도 1은 종래기술에 따른 레지스터 제어형 DLL의 전체 블럭도로서, 제1 클럭 버퍼(111), 제2 클럭 버퍼(112), 클럭 분주기(113), 제1 내지 제3 지연 라인(114, 115, 116), 쉬프트 레지스터(117), 쉬프트 제어기(118), 위상 비교기(119), 제1 및 제2 DLL 드라이버(120, 121) 및 지연 모델(122)을 포함한다.
상기 각 블록의 기능 및 동작을 설명하면 다음과 같다.
제1 클럭 버퍼(111)는 외부 반전 클럭(/clk)을 입력으로 하여 외부 클럭(clk)의 폴링 엣지에 동기되어 발생하는 제1 내부 클럭(fall_clk)을 생성한다.
제2 클럭 버퍼(112)는 외부 클럭(clk)을 입력으로 하여 외부 클럭(clk)의 라이징 엣지에 동기되어 발생하는 제2 내부 클럭(rise_clk)을 생성한다.
클럭 분주기(113)는 제2 내부 클럭(rise_clk)을 1/n(n은 양의 정수이며, 통상적으로 n=8)로 분주하여 지연 모니터링 클럭(dly_in) 및 기준 클럭(ref)을 출력한다.
제1 DLL 드라이버(120)는 제1 지연 라인(114)의 출력(ifclk)을 구동하여 DLL 클럭(fclk_dll)을 생성하고, 제2 DLL 드라이버(121)는 제2 지연 라인(115)의 출력(irclk)을 구동하여 DLL 클럭(rclk_dll)을 생성한다.
지연 모델(122)은 제3 지연 라인(116)의 출력(feedback_dly)을 입력으로 하여 클럭(feedback_dly)이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된다.
위상 비교기(119)는 지연 모델(122)로부터 출력되는 피드백 클럭(feedback)의 라이징 에지와 기준 클럭(ref)의 라이징 에지의 위상을 비교한다.
쉬프트 제어기(118)는 위상 비교기(119)로부터 출력되는 제어신호(ctrl)에 응답하여 상기 제1 내지 제3 지연라인의 클럭 위상을 쉬프트 시키기 위한 쉬프트 제어신호(SR, SL)를 출력하거나, 지연고정(locking)이 이루어졌음을 나타내는 지연고정신호(dll_lockb)를 출력한다.
쉬프트 레지스터(117)는 쉬프트 제어기(118)로부터 출력되는 쉬프트 제어신호(SR, SL)에 따라 레지스터를 동작시킴으로써 제1 내부 클럭(fall_clk)을 입력으로 하는 제1 지연 라인(114), 제2 내부 클럭(rise_clk)을 입력으로 하는 제2 지연 라인(115), 그리고 지연 모니터링 클럭(dly_in)을 입력으로 하는 제3 지연 라인(116)의 지연량을 조절한다.
여기서, 지연 모델(122)은 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함하며, 복제회로(replica circuit)라고도 불린다. 그리고, DLL루프 내의 쉬프트 레지스터(117) 및 쉬프트 제어기(118)는 지연부(110)내의 제1 내지 제3 지연 라인(114, 115, 116)을 제어하기 위한 지연 제어 신호 발생부(123)라 한다.
그런데 도 1에 도시된 종래기술의 DLL은 DLL을 구성하는 요소들 가운데 가장 큰 면적을 차지하는 지연 라인부를 3개씩이나 포함하고 있다. 또한, 클럭 버퍼도 두 개를 사용하며, 드라이버도 두 개를 사용하기 때문에 면적도 많이 차지하고 전력 소모도 커 점차 고집적화, 저전력화되고 있는 반도체 기억 소자에 부담이 되고 있다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 고집적화 및 저전력화에 부응하는 레지스터 제어형 지연 고정 루프를 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 레지스터 제어형 지연 고정 루프는, 외부 클럭과 외부 반전 클럭을 입력받아 내부 클럭을 출력하기 위한 하나의 클럭 버퍼; 상기 내부 클럭의 위상을 쉬프트시킬 수 있는 하나의 지연 라인; 및 상기 지연 라인으로부터 출력되는 클럭의 위상을 분리하여 라이징 디엘엘 클럭과 폴링 디엘엘 클럭 - 상기 폴링 디엘엘 클럭은 상기 라이징 디엘엘 클럭과 반전 관계에 있음 - 을 출력할 수 있는 위상 분리부를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 2는 본 발명의 일실시예에 따른 레지스터 제어형 지연 고정 루프의 전체 블럭도이다.
본 발명의 일실시예에 따르면, 레지스터 제어형 지연 고정 루프는 외부 클럭(clk)과 외부 반전 클럭(clkb)을 입력받아 내부 클럭(iclk)을 출력하기 위한 하나의 클럭 버퍼(211)를 포함한다.
본 발명의 일실시예에 따르면, 레지스터 제어형 지연 고정 루프는 쉬프트 레지스터(217)로부터 인가되는 쉬프트 신호에 따라 내부 클럭(iclk)의 위상을 쉬프트시킬 수 있는 하나의 지연 라인(213)을 포함한다.
본 발명의 일실시예에 따르면, 레지스터 제어형 지연 고정 루프는 지연 라인(213)으로부터 출력되는 클럭의 위상을 분리하여 라이징 디엘엘 클럭(rclk_dll)과 폴링 디엘엘 클럭(fclk_dll)을 출력할 수 있는 위상 분리부(219)를 포함한다. 즉, 두개의 디엘엘 드라이버를 사용할 필요 없이 디엘엘 드라이버로부터 출력되는 클럭으로부터 180도 위상차가 있는 라이징 디엘엘 클럭(rclk_dll)과 폴링 디엘엘 클럭(fclk_dll)을 출력할 수 있다.
도 3은 도 2의 지연 라인의 일실시예 회로도이다.
본 발명의 일실시예에 따른 지연 라인은 낸드게이트 + 인버터로 된 단위 지연 셀을 이용하여 구성될 수 있다.
도 4는 도 2의 지연 라인의 다른 실시예 회로도이다.
본 발명의 다른 실시예에 따른 지연 라인은 낸드게이트 + 낸드게이트로 된 단위 지연 셀을 이용하여 구성될 수 있다.
도 5는 도 2의 위상 분리부의 일실시예 회로도이다.
도 5를 참조하면, 위상 분리기는 지연 라인으로부터 출력되는 클럭을 입력으로 하는 제1인버터(INV1)와, 제1인버터(INV1)의 출력단에 일측이 연결된 저항(R1)과, 저항(R)의 타측에 입력단이 연결되고 라이징 디엘엘 클럭(rclk_dll)을 출력하는 제2인버터(INV2)와, 지연 라인으로부터 출력되는 클럭을 입력으로 하고 폴링 디엘엘 클럭(fclk_dll)을 출력하는 직렬연결된 제3. 제4 및 제5 인버터(INV3, INV4, INV5)를 포함한다.
본 발명의 일실시예에 따른 위상 분리부는 디엘엘 드라이버로부터 출력되는 클럭과 동일한 위상을 갖는 라이징 디엘엘 클럭과 반전된 위상을 갖는 폴링 디엘엘 클럭을 출력한다. 여기서, 저항(R1)은 인버터(INV4) 하나가 갖는 저항값과 동일하게 하여 인버터에 의한 지연을 보상한다. 즉, 저항(R1)의 크기는 인버터(INV4)의 실질적 지연량과 동일한 지연량을 갖는다.
삭제
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따르면, DLL이 차지하는 면적을 줄일 수 있고, 소모되는 전력을 줄일 수 있는 효과가 있다. 이에 따라, 점차 고집적화, 저전력화되고 있는 반도체 기억 소자의 추세에 부응할 수 있다.

Claims (5)

  1. 외부 클럭과 외부 반전 클럭을 입력받아 내부 클럭을 출력하기 위한 하나의 클럭 버퍼;
    상기 내부 클럭의 위상을 쉬프트시킬 수 있는 하나의 지연 라인; 및
    상기 지연 라인으로부터 출력되는 클럭의 위상을 분리하여 라이징 디엘엘 클럭과 폴링 디엘엘 클럭 - 상기 폴링 디엘엘 클럭은 상기 라이징 디엘엘 클럭과 반전 관계에 있음 - 을 출력할 수 있는 위상 분리부
    를 포함하는 레지스터 제어형 지연 고정 루프.
  2. 제1항에 있어서, 상기 위상 분리부는,
    상기 지연 라인으로부터 출력되는 클럭을 입력으로 하는 제1인버터;
    상기 제1인버터의 출력단에 일측이 연결된 저항;
    상기 저항의 타측에 입력단이 연결되고 상기 라이징 디엘엘 클럭을 출력하는 제2인버터;
    상기 지연 라인으로부터 출력되는 클럭을 입력으로 하고 상기 폴링 디엘엘 클럭을 출력하는 직렬연결된 제3. 제4 및 제5 인버터
    을 포함하는 레지스터 제어형 지연 고정 루프.
  3. 제2항에 있어서,
    상기 저항의 크기는 상기 인버터의 실질적 지연량과 동일한 지연량을 갖는 레지스터 제어형 지연 고정 루프.
  4. 제3항에 있어서,
    상기 지연 라인 내 단위 지연 셀은 직렬연결된 낸드 게이트와 인버터를 포함하는 레지스터 제어형 지연 고정 루프.
  5. 제3항에 있어서,
    상기 지연 라인 내 단위 지연 셀은 직렬연결된 2개의 낸드 게이트를 포함하는 레지스터 제어형 지연 고정 루프.
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