KR100668861B1 - Ｄｌｌ 회로 - Google Patents

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KR100668861B1 KR1020050093756A KR20050093756A KR100668861B1 KR 100668861 B1 KR100668861 B1 KR 100668861B1 KR 1020050093756 A KR1020050093756 A KR 1020050093756A KR 20050093756 A KR20050093756 A KR 20050093756A KR 100668861 B1 KR100668861 B1 KR 100668861B1
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Abstract

파워 다운 모드시, 전력 소모를 줄일 수 있는 DLL 회로를 제공한다.
또한, 파워 다운 모드 탈출시, 안정된 DLL 회로 동작을 가능하게 하기 위하여 위상 비교기 또는 지연 라인 제어기의 동작 시점을 조절할 수 있는 제어기를 구비하는 DLL 회로를 제공한다.

Description

ＤＬＬ 회로{DLL Circuit}
도 1은 일반적인 DLL 회로의 일예이다.
도 2는 본 발명에 따른 DLL 회로의 일 실시예이다.
도 3은 도 2에서 설명한 제어기의 일 실시예이다.
도 4는 본 발명에 따른 DLL 회로의 다른 실시예이다.
도 5는 도 4에서 설명한 제어기의 일 실시예이다.
본 발명은 동기식 메모리 장치에 사용되는 DLL 회로(지연 고정 루프 회로)에 관한 것으로, 특히 전력 소모를 감소시킨 DLL 회로에 관한 것이다.
일반적으로, DDR SDRAM과 같은 동기식 메모리 장치에서는 데이타의 출력시간을 외부에서 인가되는 클락(외부 클락)에 동기화시키기 위하여 내부 클락 발생회로인 DLL 회로를 사용한다. 즉, 외부로부터 입력되는 클락이 내부 클락으로 사용되는 경우 내부회로에 의한 시간 지연이 발생하기 때문에, 이러한 시간지연을 보상하기 위하여 내부 클락이 외부 클락과 동일한 위상을 갖도록 하기 위해 DLL 회로가 사용된다. 보다 정확히 표현하면, 외부 클락에 동기되어 데이타가 출력되도록 하 기 위해 DLL 회로가 사용된다.
도 1은 일반적인 DLL 회로의 일예이다.
도 1에서, 클락버퍼(111, 112)는 외부클락(/CLK, CLK)를 수신하는 내부 버퍼이다. 여기서, 클락신호(/CLK)는 클락신호(CLK)의 반전 신호이다. 각각의 클락버퍼(111, 112)를 통과한 클락신호(/CLK, CLK)는 내부클락신호(fclkt2, rclkt2)로 표시된다.
지연라인(113)은 내부클락신호(fclkt2)를 수신하여 일정 시간 지연시키며, 지연라인(114)은 내부클락신호(rclkt2)를 수신하여 일정 시간 지연시킨다. 참고로, 지연 라인(113, 114)에서의 지연 시간은 후술될 지연 라인 제어기(117)에 의하여 가변된다.
지연 라인(114)의 출력신호를 수신하는 레프리카 지연부(115)는 고정된 지연 시간을 갖는 지연부로서, 그 지연시간은 클락버퍼(111)의 지연시간(t1)과 DLL 드라이버(118)의 지연시간(t2)의 합과 거의 일치한다.
위상 비교기(116)는 버퍼(112)의 출력신호인 내부클락신호(rclkt2)와 레프리카 지연부(115)의 출력신호(fb_clk)의 위상을 비교한다.
지연 라인 제어기(117)는 위상 비교기(116)의 출력 신호에 응답하여 지연 라인(113, 114)의 지연 시간을 조절한다.
DLL 드라이버(118, 119)는 지연 라인(113, 114)의 출력신호를 수신하여 내부DLL신호(fclk_dll, rclk_dll)를 출력한다.
주지된 바와 같이, 위상 비교기(116)에 인가되는 신호(rclkt2, fb_clk)의 위 상이 일치되는 경우, DLL 회로의 로킹이 이루어진다. 즉, 지연 라인 제어기(117)에 의하여 제어되는 지연 라인(113, 114)의 지연 시간이 고정된다.
주지된 바와 같이, 이러한 DLL 회로는 메모리 장치가 정상 동작 모드인 경우에는 인에이블 상태에 놓여 있지만, 메모리 장치가 파워 다운 모드를 유지하는 동안에는 전력 소모를 줄이기 위하여 DLL 회로의 동작을 차단할 필요가 있다.
종래에는 파워 다운 모드시에 버퍼(111)의 동작을 차단하는 방법을 사용하였다. 즉, 메모리 장치가 파워 다운 모드로 진입하는 경우, 클락 인에이블 신호(Cke)의 반전신호(Ckeb)를 이용하여 버퍼(111)를 디스에이블시킴으로써 DLL 회로에서 소모되는 전력을 감소시켰다.
물론, 파워 다운 모드시, DLL 회로에서 소모되는 전력을 크게 감소시키기 위해서는 버퍼(111)와 버퍼(112)를 모두 디스에이블시키는 것이 바람직할 것이다.
그러나, 파워 다운 모드시에 버퍼(112)를 디스에이블시키고, 파워 다운 모드 탈출시에 버퍼(112)를 인에이블시키는 경우에는 다음과 같은 문제점이 있다.
파워 다운 모드 탈출시에 버퍼(112)를 인에이블시키는 경우, 내부클락신호(rclkt2)는 위상 비교기(116)에 바로 인가되지만, 피드백 신호인 레프리카 지연부의 출력신호(fb_clk)는 일정 시간 후(지연 라인(114)과 레프리카 지연부(115)에서의 총 지연 시간이 지난 후)에 인가된다. 이로 인하여 위상 비교기(116)는 잘못된 판단을 하게 되며, DLL 락킹 시간 또한 길어진다.
이 때문에 종래에는 파워 다운 모드시에도 버퍼(112)를 인에이블 상태로 유지할 수 밖에 없었으며, 이는 결과적으로 파워 다운 모드시에도 DLL 회로에서 소모 되는 전력이 일정 수준 이상될 수 밖에 없다는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위한 것으로 파워 다운 모드시의 소모 전력을 줄인 DLL 회로를 제공한다.
또한, 본 발명은 파워 다운 모드에서 탈출하는 경우에도 안정적인 DLL 동작을 수행할 수 있는 DLL 회로를 제공한다.
본 발명에 따른 제 1 실시예인 동기식 메모리 장치의 DLL 회로는 외부로부터 인가되는 제 1 클락신호를 수신하는 제 1 버퍼와, 상기 제 1 클락신호의 반전 신호를 수신하는 제 2 버퍼를 구비하며, 상기 동기식 메모리 장치가 정상 동작 모드인 경우, 상기 제 1 및 제 2 버퍼를 인에이블시키고, 상기 동기식 메모리 장치가 파워 다운 모드인 경우, 상기 제 1 및 제 2 버퍼를 디스에이블시킨다.
본 발명의 제 1 실시예에서, 상기 제 1 버퍼의 출력신호를 수신하는 제 1 지연 라인과, 상기 제 2 버퍼의 출력신호를 수신하는 제 2 지연 라인과, 상기 제 2 지연 라인을 일정 시간 지연시키는 레프리카 지연부와, 상기 제 2 버퍼의 출력신호와 상기 레프리카 지연부의 출력신호의 위상차를 비교하는 위상 비교기와, 상기 위상 비교부의 출력 신호를 수신하여 상기 제 1 지연 라인과 제 2 지연 라인의 지연 시간을 제어하는 지연 라인 제어기와, 상기 제 1 지연 라인의 출력 신호를 수신하여 제 1 내부클락을 출력하는 제 1 드라이버와, 상기 제 2 지연 라인의 출력 신호를 수신하여 제 2 내부클락을 출력하는 제 2 드라이버를 더 구비한다.
본 발명의 제 1 실시예에서, 상기 동기식 메모리 장치가 파워 다운 모드에서 탈출하는 경우, 상기 위상 비교기의 인에이블 시점을 제어하는 제어기를 더 구비한다. 여기서, 상기 동기식 메모리 장치가 파워 다운 모드에서 탈출한 후부터 상기 위상 비교기가 인에이블되기까지 소요되는 시간은, 상기 제 2 버퍼의 출력신호가 상기 제 2 지연 라인과 상기 레프리카 지연부를 통과하여 상기 위상 비교기에 인가되기까지의 시간과 같다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 구체적으로 설명한다.
도 2는 본 발명에 따른 DLL 회로의 일 실시예이다.
도 2에서, 클락버퍼(211, 212)는 외부클락(/CLK, CLK)를 수신하는 내부 버퍼이다. 여기서, 클락신호(/CLK)는 클락신호(CLK)의 반전 신호이다. 각각의 클락버퍼(211, 212)를 통과한 클락신호(/CLK, CLK)는 내부클락신호(fclkt2, rclkt2)로 표시된다. 도 1과 달리, 도 2의 클락버퍼(211, 212)는 클락 인에이블 신호(Cke)의 반전신호(Ckeb)에 의하여 제어된다는 점이다. 메모리 장치가 정상 동작 모드인 경우, 신호(Ckeb)는 로우 레벨이고, 파워 다운 모드인 경우에는 신호(Ckeb)는 하이 레벨이다. 참고로, 파워 다운 모드로 진입하는 경우, 클락버퍼(211, 212)는 디스에이블 상태로 된다.
지연라인(213)은 내부클락신호(fclkt2)를 수신하여 일정 시간 지연시키며, 지연라인(214)은 내부클락신호(rclkt2)를 수신하여 일정 시간 지연시킨다. 참고로, 지연 라인(213, 214)에서의 지연 시간은 후술될 지연 라인 제어기(217)에 의하 여 가변된다.
지연 라인(214)의 출력신호를 수신하는 레프리카 지연부(215)는 고정된 지연 시간을 갖는 지연부로서, 그 지연시간은 클락버퍼(211)의 지연시간(t1)과 DLL 드라이버(218)의 지연시간(t2)의 합과 거의 일치한다.
위상 비교기(216)는 버퍼(212)의 출력신호인 내부클락신호(rclkt2)와 레프리카 지연부(215)의 출력신호(fb_clk)의 위상을 비교한다.
지연 라인 제어기(217)는 위상 비교기(216)의 출력 신호에 응답하여 지연 라인(213, 214)의 지연 시간을 조절한다.
DLL 드라이버(218, 219)는 지연 라인(213, 214)의 출력신호를 수신하여 내부DLL신호(fclk_dll, rclk_dll)를 출력한다.
제어기(220)는 신호(Ckeb)와 신호(fb_clk)를 수신하여 위상 비교기(216)의 동작을 제어하는 신호(cke_dll)를 출력한다. 제어기(220)는 파워 다운 모드 진입을 알리는 신호(Ckeb)가 하이 레벨로 인가되는 경우, 로우 레벨의 신호(cke_dll)를 출력하여 위상 비교기(216)의 동작을 차단한다(도 3참조). 즉, 종래의 경우와 달리, 본 발명에 따른 위상 비교기(216)는 파워 다운 모드 진입시 제어기(220)에 의하여 디스에이블된다. 제어기(220)의 일예는 도 3에 도시되어 있다.
도 3은 본 발명에서 제안하는 제어기의 일예이다.
도시된 바와 같이, 제어기는 D 플립플롭(31)과 노아 게이트(32)로 구성된다. D 플립플롭(31)의 입력단자(in)는 신호(Ckeb)를 수신하며, 클락단자(clk)는 신호(fb_clk)를 수신한다. 노아 게이트(32)는 신호(CKeb)와 D 플립플롭(31)의 출력신 호(ckeb_d)를 수신하며, 노아 게이트(32)의 출력신호(cke_dll)은 위상 비교기(216)의 동작을 제어한다. 참고로, 노아 게이트(32)의 출력신호(cke_dll)가 로우 레벨인 경우, 위상 비교기(216)는 디스에이블된다.
이하에서는 도 2에서 제안하는 실시예의 동작을 정상 동작 모드와 파워 다운 모드로 구분하여 설명하기로 한다.
먼저, 정상 동작 모드시의 DLL 회로의 동작에 대하여 설명한다.
정상 동작 모드시, 신호(Ckeb)는 로우 레벨이므로 클락버퍼(211, 212)는 인에이블 상태이고, 제어기(220)는 디스에이블 상태이다. 제어기(220)가 디스에이블 상태이므로, 도 2의 회로는 일반적인 DLL 회로의 동작과 동일하다.
즉, 클락버퍼(211, 212)로부터 출력된 내부클락신호(fclkt2, rclkt2)는 지연 라인(213,214)을 각각 통과하여 DLL 드라이버(218, 219)에 인가된다. 지연 라인(214)의 출력신호는 레프리카 지연부(215)에도 인가된다. 위상 비교기(216)는 레프리카 지연부(215)의 출력신호(fb_clk)와 클락버퍼(212)의 출력신호(rclkt2)의 위상차를 비교한다. 지연 라인 제어기(217)는 위상 비교기(216)의 출력신호에 응답하여 지연 라인(213, 214)의 지연 시간을 제어한다. 상기 동작은 위상 비교기(216)에 인가되는 신호(rclkt2, fb_clk)의 위상이 오차 범위내에서 일치할 때까지 반복된다.
다음, 파워 다운 모드시의 DLL 회로의 동작에 대하여 설명한다.
파워 다운 모드 진입시, 클락 인에이블 신호의 반전 신호(Ckeb)는 하이 레벨로 천이한다. 이경우, 클락버퍼(211, 212)는 신호(Ckeb)에 의하여 디스에이블된 다. 클락버퍼(211, 212)가 모두 디스에이블 상태가 되면 도 2의 DLL 회로에서 소모되는 전력 소모를 줄일 수 있다.
또한, 파워 다운 모드 진입시, 신호(Ckeb)가 하이 레벨이므로 제어기(220)의 출력신호(cke_dll)는 로우 레벨이다(도 3 참조). 신호(cke_dll)가 로우 레벨인 경우, 위상 비교기(216)는 디스에이블 상태가 된다. 따라서, 종래의 경우와 달리, 위상 비교기(216)에서의 소모 전력도 줄일 수 있다.
다음, 파워 다운 모드 탈출시, 클락 인에이블 신호의 반전 신호(Ckeb)는 로우 레벨로 천이한다. 따라서, 클락 버퍼(211, 212)는 디스에이블 상태에서 인에이블 상태로 된다.
이에 대하여, 본 발명의 위상 비교기(216)는 로우 레벨의 신호(Ckeb)가 인가된 후부터 일정 시간이 지난 후에 동작을 한다(이 동작이 종래 기술과 가장 큰 차이가 있다). 이에 대하여 보다 구체적으로 설명하기로 한다. 종래의 경우에는 파워 다운 모드 탈출시, 위상 비교기가 바로 동작함으로 인하여 오동작이 초래되었다. 이는 비정상적인 신호(fb_clk)가 인가됨으로 인하여 발생된 오동작이었다.
그러나, 본 발명의 경우, 제어기(220)를 이용하여 위상 비교기(216)의 동작 시점을 조절한다.
이에 대하여 도 3에 도시된 제어기의 일 실시예로 설명한다.
전술한 바와 같이. 파워 다운 모드 탈출직전에 제어기(32)의 출력신호(32)는 로우 레벨을 유지하기 때문에, 위상 비교기(216)는 디스에이블 상태이다.
파워 다운 모드 탈출시, 신호(Ckeb)는 로우 레벨로 천이한다. D 플립플롭 (31)의 출력신호(ckeb_d)는 신호(fb_clk)가 클락 단자로 인가된 후에 로우 레벨로 천이하게 된다. 따라서, 파워 다운 모드 탈출시 인에이블된 클락버퍼(212)의 출력신호(rclkt2)가 지연 라인(214)과 레프리카 지연부(215)를 통과하여 D 플립플롭(31)의 클락 단자에 인가된 후에 D 플립플롭(31)의 출력신호(ckeb_d)는 로우 레벨이 된다. 결과적으로, 제어기의 출력신호(cke_dll)는 신호(rclkt2)가 지연 라인(214)과 레프리카 지연부(215)를 통과하여 D 플립플롭(31)의 클락 단자에 인가된 후에 하이 레벨이 된다. 전술한 바와 같이, 제어기의 출력신호(cke_dll)가 하이 레벨이 되면 위상 비교기가 인에이블되어 동작한다. 따라서, 파워 다운 모드 탈출시점에 위상 비교기가 동작함으로 인하여 초래되는 오동작을 방지할 수 있다.
도 4는 본 발명에 따른 DLL 회로의 다른 실시예이다. 도 4의 실시예는 도 2에서 제안한 실시예와 달리, 지연 라인 제어기를 제어하는 제어기를 제공한다.
도 4에서, 클락버퍼(411, 412)는 외부클락(/CLK, CLK)를 수신하는 내부 버퍼이다. 여기서, 클락신호(/CLK)는 클락신호(CLK)의 반전 신호이다. 각각의 클락버퍼(411, 412)를 통과한 클락신호(/CLK, CLK)는 내부클락신호(fclkt2, rclkt2)로 표시된다. 도 2와 같이, 도 4의 클락버퍼(411, 412)는 클락 인에이블 신호(Cke)의 반전신호(Ckeb)에 의하여 제어된다는 점이다. 메모리 장치가 정상 동작 모드인 경우, 신호(Ckeb)는 로우 레벨이고, 파워 다운 모드인 경우에는 신호(Ckeb)는 하이 레벨이다. 참고로, 파워 다운 모드로 진입하는 경우, 클락버퍼(411, 412)는 디스에이블 상태로 된다.
지연라인(413)은 내부클락신호(fclkt2)를 수신하여 일정 시간 지연시키며, 지연라인(414)은 내부클락신호(rclkt2)를 수신하여 일정 시간 지연시킨다. 참고로, 지연 라인(413, 414)에서의 지연 시간은 후술될 지연 라인 제어기(417)에 의하여 가변된다.
지연 라인(414)의 출력신호를 수신하는 레프리카 지연부(415)는 고정된 지연 시간을 갖는 지연부로서, 그 지연시간은 클락버퍼(411)의 지연시간(t1)과 DLL 드라이버(418)의 지연시간(t2)의 합과 거의 일치한다.
위상 비교기(416)는 버퍼(412)의 출력신호인 내부클락신호(rclkt2)와 레프리카 지연부(415)의 출력신호(fb_clk)의 위상을 비교한다.
지연 라인 제어기(417)는 위상 비교기(416)의 출력 신호에 응답하여 지연 라인(413, 414)의 지연 시간을 조절한다.
DLL 드라이버(418, 419)는 지연 라인(413, 414)의 출력신호를 수신하여 내부DLL신호(fclk_dll, rclk_dll)를 출력한다.
제어기(420)는 신호(Ckeb)와 신호(fb_clk)를 수신하여 지연 라인 제어기(417)의 동작을 제어하는 신호(cke_dll)를 출력한다.
제어기(420)는 파워 다운 모드 진입을 알리는 신호(Ckeb)가 하이 레벨로 인가되는 경우, 로우 레벨의 신호(cke_dll)를 출력하여 지연 라인 제어기(417)의 동작을 차단한다.
도 4에 도시된 실시예의 경우, 파워 다운 모드 탈출시에 위상 비교기(416)로부터 종래 기술처럼 잘못된 위상 검출 결과가 출력되어 지연 라인 제어기에 인가된다. 그러나, 본 발명의 지연 라인 제어기(417)는 신호(fb_clk)가 정상적으로 인 가된 후에 지연 라인 제어기(417)를 인에이블시킨다. 따라서, 종래의 기술과 같은 오동작 발생 가능성이 차단된다.
도 5는 도 4에서 언급한 제어기의 일 실시예이다.
도 5에서 알 수 있듯이, 내부클락신호(rclkt2)의 지연신호인 신호(fb_clk)가 파워 다운 모드 탈출후 처음으로 하이 레벨로 천이하면 클락신호(Ckeb)가 래치(51)에 저장된다. 내부클락신호(rclkt2)의 반주기 후, 신호(fb_clk)가 로우 레벨로 천이하면 래치(51)에 저장된 신호(CKeb)는 래치(52)에 저장된다. 다음, 내부클락신호(rclkt2)의 반주기 후, 신호(fb_clk)가 다시 하이 레벨로 천이하면, 래치(52)에 저장된 신호(Ckeb)는 래치(53) 및 인버터(54)를 지나서 노아 게이트(55) 인가된다. 인버터(54)의 출력신호는 "ckeb_d"이다.
노아 게이트(55)는 신호(Ckeb)와 인버터(54)의 출력신호(ckeb_d)를 수신하며, 노아 게이트(55)의 출력신호(cke_dll)가 하이 레벨인 경우, 지연 라인 제어기(417)를 인에이블시킨다. 결과적으로, 클락신호(CLK, 또는 /CLK)의 1 주기 후에 자연 라인 제어기가 인에이블됨을 알 수 있다.
도 4와 도 5에서 알 수 있듯이, 파워 다운 모드 탈출시, 지연 라인 제어기의 동작 시점을 늦춤으로써 DLL 회로의 오동작을 방지할 수 있다.
본 발명은 파워 다운 모드시 DLL 회로에서 소모도는 전력을 줄일 수 있음은 물론 파워 다운 모드 탈출시 발생할 수 있는 DLL 회로의 오동작을 사전에 예방할 수 있다.

Claims (8)

  1. 동기식 메모리 장치의 DLL 회로에 있어서,
    외부로부터 인가되는 제 1 클락신호를 수신하는 제 1 버퍼와,
    상기 제 1 클락신호의 반전 신호를 수신하는 제 2 버퍼와,
    정상 모드와 파워 다운 모드를 구분하여 제어신호를 출력하는 제어기를 구비하며,
    상기 제어기의 제어신호에 의하여,
    상기 동기식 메모리 장치가 정상 동작 모드인 경우, 상기 제 1 및 제 2 버퍼를 인에이블시키고,
    상기 동기식 메모리 장치가 파워 다운 모드인 경우, 상기 제 1 및 제 2 버퍼를 디스에이블시키는 것을 특징으로 하는 DLL 회로.
  2. 제 1 항에 있어서,
    상기 제 1 버퍼의 출력신호를 수신하는 제 1 지연 라인과,
    상기 제 2 버퍼의 출력신호를 수신하는 제 2 지연 라인과,
    상기 제 2 지연 라인을 일정 시간 지연시키는 레프리카 지연부와,
    상기 제 2 버퍼의 출력신호와 상기 레프리카 지연부의 출력신호의 위상차를 비교하는 위상 비교기와,
    상기 위상 비교부의 출력 신호를 수신하여 상기 제 1 지연 라인과 제 2 지연 라인의 지연 시간을 제어하는 지연 라인 제어기와,
    상기 제 1 지연 라인의 출력 신호를 수신하여 제 1 내부클락을 출력하는 제 1 드라이버와,
    상기 제 2 지연 라인의 출력 신호를 수신하여 제 2 내부클락을 출력하는 제 2 드라이버를 더 구비하는 것을 특징으로 하는 DLL 회로.
  3. 제 2 항에 있어서,
    상기 동기식 메모리 장치가 파워 다운 모드에서 탈출하는 경우, 상기 제어기는 상기 위상 비교기의 인에이블 시점을 제어함을 특징으로 하는 DLL 회로.
  4. 제 3 항에 있어서,
    상기 동기식 메모리 장치가 파워 다운 모드에서 탈출한 후부터 상기 위상 비교기가 인에이블되기까지 소요되는 시간은, 상기 제 2 버퍼의 출력신호가 상기 제 2 지연 라인과 상기 레프리카 지연부를 통과하여 상기 위상 비교기에 인가되기까지의 시간과 같은 것을 특징으로 하는 DLL 회로.
  5. 제 4 항에 있어서,
    상기 제어기는 상기 레프리카 지연부의 출력신호에 응답하여 상기 위상 비교기의 인에이블 시점을 제어하는 것을 특징으로 하는 DLL 회로.
  6. 제 2 항에 있어서,
    상기 동기식 메모리 장치가 파워 다운 모드에서 탈출하는 경우, 상기 제어기는 상기 지연 라인 제어기의 인에이블 시점을 제어함을 특징으로 하는 DLL 회로.
  7. 제 6 항에 있어서,
    상기 제어기는 상기 레프리카 지연부의 출력신호에 응답하여 상기 지연 라인 제어기의 인에이블 시점을 제어하는 것을 특징으로 하는 DLL 회로.
  8. 제 7항에 있어서,
    상기 동기식 메모리 장치가 파워 다운 모드에서 탈출한 후부터 상기 제 1 클락신호의 1주기가 지난 후에 상기 제어기에 의하여 상기 지연 라인 제어기가 인에이블되는 것을 특징으로 하는 DLL 회로.
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