TWI336169B - Delayed locked loop circuit - Google Patents

Description

1336169 九、發明說明： 【發明所屬之技術領域】 本發明是有關一種延遲鎖相迴路電路，其是使 用在一同步記憶體元件，而特別是有關一種用來減 低電力消耗之延遲鎖相迴路電路。 【先前技術】 鲁 通常，同步記憶體元件，例如同步雙倍資料傳輸 動態隨機存取記憶體（DDR SDRAM，Double Data Rate Synchronous Dynamic Random Access - Memory)都使用了 一延遲鎖相迴路電路，其是一個 • 使用來將一個外部時鐘從外側訊號源同步化成輸出 資料者。 特別地，當從一記憶元件外側的一個時鐘輸入使 鲁 用作為記憶元件的内部時鐘時，通過内部電路之時鐘 的傳播將引發-時間的延遲。DDL電路即控制或補 償了傳播的延遲’而使得内部與外部時鐘能夠有相同 的相位。更確切地說，DDL電路係使用藉由同步^ 輸出資料至一外部時鐘來輸出資料。 第1圖為-典型的習見DLL電路的例子 緩衝器111肖112$内部緩衝器，用以接受外部時二 /CLK與CLK。此處時鐘信號/clk係為時鐘信^ 丄 CLK的反相信號。時鐘信號/CLK與clk通過個別 的時鐘緩衝器⑴與112者係以内部時鐘信號刚 與rclkt2來表示。 一延遲線113接受内部時鐘信號fdkt2並將此内 邛時鐘信號延遲一預定時間^延遲線114接受内部時 鐘信號rclkt2並將此内部時鐘信號延遲一預定時 間。延遲線113與114的延遲時間可以藉由一延遲線 • 控制器117來改變，對此，請參考後述。 用以接收一延遲線114之輸出信號的複製延 遲單元115’係一有一固定延遲時間之延遲單元，其 幾乎與時鐘緩衝器U1之延遲時間u&DLL驅動器 118的延遲時間t2的和一致。 一相位比較器U6比較著一内部時鐘信號rclkt2 (緩衝器112的輸出信號）與複製延遲單元115的輸 φ 出信號fb-clk的相位。 一。延遲線控制器117反應一相位比較器116的輸出 仏號，而控制著延遲線j 13與丨14的延遲時間。 DLL驅動器us與119接收延遲線113與114 之輸出信號並輸出内部DLL信號fclk-dll與rdk du。 當施加至相位比較器116之信號rclkt2與^ 的相位一致時，DLL電路即閉鎖，此即是，被延遲 線控制器117所控制之延遲線113與114的延遲時間 9^- 1336169 將為固定。 此一 DLL電路在·一記憶元件於正常操作模式 時’將被置放於一致能（enable)狀態中，但是，dll 電路的操作必需要予以阻隔，而記憶元件則維持在電 源下降的模式以減少電源的消耗。 傳統上，有一種在電源下降模式阻隔緩衝器u j 之操作的方法已被使用》此亦即，當記憶元件進入電 源下降的模式中時，緩衝器111即藉由使用一時鐘致 能信號CKe之反相信號Ckeb來減少DLL電路中的 電源消耗。 當然，較佳的是，緩衝器1Π與112並無法大大 地減少於電源下降模式DLL電路中的電源消耗。 緩衝器 然而，當緩衝器112在電源下降模式時失能，且 伴隨著一個以下的問題。 112係從電源下降模式退出而致能時，即常會 •.當緩衝器U2從電源下降模式退出而致能時，内

閉鎖時間也會拉長。 由於此項理由’傳統上， 甚至於在電源下降模 1336169 式，緩衝器112也必需維持在致能狀態。結果，產生 了一個問題，即是，在DLL電路所消耗的電源，甚 至於在電源下降的模式時，也高於特定的水準。 【發明内容】 為了解決上述的問題，本發明乃提供了 一 DLL 電路，在其中，電源在電源下降的模式中可得減少。 甚者，本發明提供了一 DLL電路，其可執行一 穩定的DLL操作，甚至於從電源下降的模式退出時。 依照本發明的同步記憶元件之DLL電路，包括 了一用以接收從外面所施加之第一時鐘信號的第一 、，衝器’與接收第-時鐘信號之反相信號的第二緩衝 器。第一與第二緩衝器在同步記憶元件於正常操作模 式時被致能。而第-與第二緩衝器在電源下降模式時 為失能的狀態。 本發明更可包括一接收第一緩衝器之輸出信號 、第I遲線，一接收第二緩衝器之輸出信號的第二 之遲線，一延遲第二延遲線一預定時間的複製延遲單 二比較第二緩衝器之輸出信號與複製延遲單元之 1出L號之間之相位差的相位比較器；一藉由接收相 位比較II之輸出信號’來控制第一延遲線與第二延遲 =的延遲時間的延遲線控制器；一接收第一延遲線的 」出信號’而輸出一第一内部時鐘信號的第一驅動 盗’以及一接收第二延遲線的輸出信號，而輸出一第 9 < S > 1336169 二内部時鐘信號的第二驅動器。 本發明更可包括一當同步記憶元件從電源下降 模式退出時’控制致能相位比較器之時序的控制器》 此處，同步記憶元件係設定成為從電源下降模式退出 到致能相位比較器所消耗的時間，較佳的是等於第二 緩衝器的輸出信號通過第二延遲線與複製延遲單元 到其施加到相位比較器的時間。 【實施方式】 以下參照附圖說明本發明的一個較佳具體實施 例0 第2圖係本發明之DLL電路的一個實施例。時 鐘緩衝器與212係接收外部時鐘信號/clk與 CLK之内部緩衝器。時鐘信號/CLK (稱為、、 bar” 或、、clock complemen〇 係時鐘信號 clk 的 反相形態。時鐘信號/CLK與CLK，分別通過時鐘 緩衝器211與212以後係，以内部時鐘信號與 rclkt2來表示。而非如第i圖所示，吾人必需注竞到 在第2圖中的時鐘緩衝器211與212係被一時鐘二能 信號CKe的反相信號Ckeb所控制。信號ckeb在記 憶兀件於正常操作模式中是一低位準或邏輯〇者。而 信號Ckeb在記憶元件於電源下降模式時，為高位 或邏輯1者。例如’當元件進入電源下降模式 鐘緩衝器211與212係當失能的狀態。 10 Λ 1336169 一延遲電路或延遲線213接收在延遲線213輸入 端的内部時鐘信號fcikt2，以延遲内部時鐘信號 fclkt2 —預定時間。延遲電路/延遲線214接收在延 遲線214輸入端的内部時鐘信號rcikt2，並延展内部 時鐘信號rclkt2 —預定時間。在延遲線113與ι14 中的延遲時間可藉由一延遲線控制器2丨7來改變，對 此’以下將詳為說明，俾便參考。

一複製延遲單元215接收從延遲線214的輸出信 號，並提供一與時鐘緩衝器211的延遲時間tl& dll 驅動器之延遲時間t2的和一致的固定延遲時間β 一相位比較器216比較著内部時鐘信號，rclkt2 的相位#號（其為緩衝器212的輸出信號），與複製 延遲單元215的輸出信號的相位。 延遲線控制器217反應了相位比較器216的輸出 #號，而控制著延遲線213與214的延遲時間。 DLL驅動器218與219接收延遲線213與 的輪出L號。DLL驅動器也輸出内部DLL信號 fclk_dll 與 rcik_dll。 控制器2 2 0接收信號

^ 八 |口肌 现 rD — cik，J 口。—信號cke—dll至相位比較器216來控制相位吐 :216 ”作。當-用以進入電源下降模式之卷 ;b在问位準被施加時，控制器220乃在一伯 準輸出仏號ckejll至相位比較器以阻槽相位比彰 V 一 、 I - X- * 11 1336169 « » % * 216的操作（參照第3圖）。此亦即，不像傳統的狀 兄’依照本發明的相位比較器216，在進入電源下降 模式時，乃由於控制器220而被失能。在第2圖所載 的控制器220的一個例子乃以第3圖說明於下。 第3圖為本發明的一個控制器的實施例。如圖所 示，此控制器包括了一 D正反器31與一 N〇R閘 32。D正反器31輸入端（in)接收信號ckeb，而時 癱鐘端（cll〇接收信號fb一elk。NOR閘32接收信號 • Ckeb與D正反器31的輸出信號cled_d。而N〇^閉 32的一個輸出信號cke一dll控制第2圖所示之相位比 較器216的操作。相位比較器216則在N〇R閘％ 的輸出信號cke_dll為低位準時即為失能狀態。 以下，說明第2圖之實施例的正常操作模式與電 源下降模式之情形。 首先，說明DLL電路於正常操作模式之動作。 φ 在正常操作模式中，信號Ckeb係在低位準，因 此’時釦緩衝器211與212係在致能狀態，控制器 220則在失狀態。第2圖之電路的動作與典型的dll 電路一樣。 換句話說’從時鐘緩衝器211與212輸出之内部 時鐘信號，fdkt2與rclkt2分別通過延遲線213與21°4 而施加至DLL驅動器218與219。一延遲線以斗的 輸出信號亦施加至複製延遲單元215。相位比較器 12 Ci Λ 1336169 216比較複製延遲單元215·的輪出信號fb clk與時鐘 緩衝器之輸出信號讀t2的相位差。延遲線控制 器217反應了相位比較器216的輸出信號而控制延遲 •線213與214的延遲時間。上述的動作將反覆直到施 加到相位比較器216的信號峨口與化―也在誤差範 圍内彼此相一致為止。 其次’說明DLL電路於電源下降模式之動作。 •纟進人電源、下降模式時，—時鐘致能信號的反相 ♦信號Ckeb即變成高位準。在此狀況下，時鐘緩衝器 211與212將藉由信號Ckeb而被致能。當時鐘緩衝 器211與212都在失能狀態時，在第2圖之DLL電 路中消耗的電源即可減少。 在進入電源下降模式時，由於信號Ckeb在一高 位準，一控制器220的輸出信號Ckeb—仙即在一低 位準（請參照第3圖）’當信號cke一du為低位準，相 • 位比較器216即將會在失能的狀態。此並非如傳統狀 況一般，因此，相位比較器216的電源消耗亦可降低。 其次’在從電源下降的模式退出時，一時鐘致能 信號的反相信號Ckeb乃改變至一低位準。因此，時 鐘緩衝器211與212將從失能狀態變為致能狀態。 至於本發明之相位比較器216將在低位準的信 號Ckeb被施加後的一個預定時間經過以後動作（此 為本發明與先行技術很大的不同點）乙節，將會予以 μ 13 1336169 :二敘述。而在傳統之狀況，從電源下降的模式退出 :二位比較器係立即動作，故會引起故障。此故障 係由於不正常信號比一仙的施加而產生的。 j此處所揭不與請求的本發明，相位比較器叫 係藉由控制器220所控制。對於此項，如第3圖所示， 以下敘述控制器的一個實施例。

如上述，由於控制器32的輸出信號cke⑴丨在從 電源下降模式退出之前，是維持低位準，相位比較器 216乃在失能狀態。在從電源下降模式退出時，㈣ Ckeb乃變成-低位準。在信號施加至一時鐘 端以後，一 D正反器31的輸出信號以外d將會變 成低位準。因此，在從電源下降模式退出即被致能的 時鐘緩衝器212的輸出信號rclkt2，經過延遲線214 與複製延遲單το 215而被施加至D正反器31的時鐘 末端，D正反器31的輸出信號ckeb—d即變成低位 準。結果，信號rclkt2通過延遲線214與複製延遲單 元215以後，控制器的輸出信號cke_dll變成高位準 而被施加到一 D正反器31的時鐘末端。如上述，當 控制器的輸出信號cke一dll變為高位準，相位比較器 即被致能而操作。因此，在從電源下降模式退出經由 操作相位比較器所引起的故障即可被防止。 第4圖係依照本發明之DLL電路的另外一個實 施例β β玄第4圖中，可以看到有一用來控制一延遲線 14 ^36169 控制器417的控制器420。.時鐘緩衝器411與412係 用以接收外部時鐘信號/CLK與CLK之内部緩衝 器。時鐘緩衝器411與412也接收信號Ckeb。時鐘 信號/CLK為一時鐘信號CLK的反相信號。時鐘信 號/CLK與CLK經過時鐘緩衝器411與412後，乃 分別以内部時鐘信號fclkt2與rclkt2來表示。如第2 圖所示’吾人可看出第4圖之時鐘緩衝器411與412 係由一時鐘致能信號Cke的反相信號Ckeb所控制。 當一記憶元件於正常操作模式時，信號Ckeb係低位 準’而其在電源下降模式時，信號Ckeb為高位準。 可以作為參考的是，時鐘緩衝器411與412在進入電 源下降模式時，乃變成失能的狀態。 為了延遲信號fclkt2 —預定時間，一第一延遲線 413接收了在延遲線413的輸入端的内部時鐘信號 fclkt2。一第二延遲線414接收了在延遲線414之^ 入端的内部時鐘信號rclkt2來延遲rclkt2信號—預定 時間。可作為參考的是，在延遲線413與414的延遲 時間係藉由一延遲線控制器417而改變乙節，將敎 於後。 一複製延遲單元415接收延遲線414的輸出俨 號。此複製延遲單元415為有一固定延遲時間的延^ 單元，該延遲時間幾乎與時鐘緩衝器411的延遲時/ tl與DLL·驅動器418之延遲時間的和一致。 .曰 15 1336169 一相位比較器416比較·一個緩衝器412之輪出俨 號的内部時鐘信號rclkt2的相位，與複製延遲單元 415的一個輸出信號fb_cik的相位。 延遲線控制器417 ’反應相位比較器416的輸出 信號’控制延遲線413與414的延遲時間。 DLL驅動器418與419接收延遲線413與414 的輸出信號，而成為輸出内部DLL信號fdk一dll與 rclk_dll 〇 _ 控制器420接收了 一信號Ckeb與一信號fb_cik 並輸出一信號Cke_dll以控制延遲線控制器417的操 作。當一用以通告電源下降模式入口的信號Ckeb施 加於高位準時’控制器22〇即在低位準輸出信號 cke-d11以阻擋延遲線控制器417的操作。 在第4圖所記述的實施例中，一錯誤的相位偵測 結果’如同要被施加至延遲線控制器以前，從一電源 • 下降模式退出時，乃從相位比較器被輸出。然而，至 於依照本發明的延遲線控制器417，其在信號fb_cik 被正常地施加時係被致能。因此，在習知技藝中產生 故障的可能性即得減少或消除。 第5圖為第4圖中所示之控制器的實施例圖。第 5圖的控制器包含鎖存器51、52與53，反相器54 與56 ’ 一 N0R閘55,以及傳送開關57a、57b與57c。 田個内部時鐘信號rclkt2的延遲信號fb_clk， 16 丄丄69 在從電源下降模式退出以後’第一次變成高位準時， 一時鐘信號將被儲存於刼存器51中。當一信號化cli 在内部時鐘信號rclkt2的半周期以後變為低位準 時，儲存在鎖存器51中的信號Ckeb將被儲存進去或 轉2多至鎖存器52。其次，當信號fb—cik在内部時鐘 L號rclkt2的半周期以後變為高位準時，儲存在鎖存 器52中的信號Ckeb乃通過而進入鎖存器53與一反 相器54而被施加至一 NOR閘55。反相器M的一個 輸出信號為、、cket^d"。 NOR閘55接收信號Ckeb與反相器54的輸出信 號ckeb—d,而當一 N0R閘55的輸出信號 為高位準時，延遲線控制器417將被致能。結果，可 以看出延遲線控制器在時鐘信號Clk或/ CLK 一周 期以後被致能。 於第4圖與第5圖中可看到，DLL電路的故障 可藉由從電源下降模式退出時延遲一延遲線控制器 的操作時序而防止。 依照本發明，於電源下降模式中，DLL電路中 電源的消耗可被減少，甚者，在從電源下降模式退出 時，DLL電路的故障也可預先防止。 上述附圖所不的實施例僅為本發明的實施例，任 何熟悉此項技藝的人士參照本發明的特徵所作之改 變，仍然應該在本發明的申請專利範圍内，合予陳明。 17 1336169 【圖式簡單說明】 第1圖係先行技術之DLL電路之一個例子； 第2圖係本發明之DLL電路的一個實施例； 第3圖為第2圖所示電路之控制器的實施例； 第4圖為本發明之DLL電路的另一個實施例； 第5圖為第4圖所示電路之控制器的實施例。 【主要元件符號說明】 111'112:内部時鐘緩衝器113、114:延遲 115:複製延遲單元 117 :延遲線控制器 211、212 .時鐘緩衝器 215 :複製延遲單元 217 :延遲線控制器 220 :控制器 32 : NOR 閘 413 :第一延遲線 415 :複製延遲單元 417 :延遲線控制器 420 :控制器 116 :相位比較器 118、119 : DLL 驅動器 213、214 :延遲線 21 ό :相位比較器 218、219 : DLL 驅動器 31 : p正反器 411、412 ·時鐘緩衝器 414 :第二延遲線 416 :相位比較器 418、419: DLL 驅動器

Claims (1)

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十、申請專利範圍： 1. 一種延遲鎖相迴路電路，包括· -接收-電源下降模式信號 鐘信號的第一緩衝器； 弟一外部時 一接收所述電源下降楛 部時鐘信號之反相信號所…外 -接收所述第一緩衝器的輸出信號. 所述第一緩衝器的輸出信號-第-預定時門延礎 一延遲線； 貝疋時間的第 :接收所述第二緩衝器的輸出信號， 述第-綾衝器的輸出信號一第 二延遲線； 才㈤的苐 一輸出對應於第-#第二延 的輸出元件； V輸出&號 延遲第二延遲線的輸出的複製延遲單元； _ -比較第二緩衝器之輸出信號與複製延遲單 元之輸出4號之相位差的相位比較器； 一錯由對應一相位比較器的比較結果來控制 第一延遲線與第二延遲線之延遲時間的延遲線护 制器；以及 二 一控制器’其以電源下降模式入口之通告信 號的狀癌為基礎來控制所述相位比較器的致能/ 失能狀態； 丄丄 模式=的應至一電源下降模式之電源下降 、 的通告信號被提供時，所述 緩衝器係在失能狀態。 與弟一 2.1°:凊專利範圍第1項之延遲鎖相迴路電路，呈 中控制器控制對應著從電源下降模 ：:: 相位比較器之時序。 出而致月匕 3. t申請！利範圍第2項之延遲鎖相迴路電路，豆 控制器控制一從電源下降模式退 /、 器之致能時的時間，直到 i相位比較 作？卢通仍所 '十·这 斤述第一緩衝器的輸出 “虎通過所4第：延遲線與複製 :出 加到相位比較器後之時間的消耗。凡’並施 4. Π:專利範圍第1項之延遲鎖相迴路電" 更匕括一以電源下降模式入口 - 控制該延遲線控制器的致能 =基礎而 。 b狀恕的控制器 5. 如申請專利範圍帛4項之延 中控制器藉由對應從電源下 =電路’其 能延遲線控制器。 、4出而控制致 6. 如申請專利範圍帛5項之延 中控制器反應複製延遲單元的輸出二，電：，其 能延遲線控制器的時序。 阳15唬，控制致 7. 如申請專利範圍第6項之延遲鎖相、口々 中延遲線控制器在第-時鐘信c，其 «電源下降模式 20 1336169 退出，而通過所述第一外 被控制器致能。 夸、里佗號的一週期後 8. 一種半導體記憶元件，包括· —接枚一電源下陰始 鐘信號的第-緩衝器；、式信號與一第—外部時 部時鐘竹下降模式信號與所述第一外 里仏旎之反相信號的第二緩衝号. —接枚所述第一緩衝器 ° 所述第-緩衝器的輸出作 幻5喊’且延遲 —延遲線； 印1°唬—第一預定時間的第 接收所述第二緩衝器 所述第二緩衝器的輸 =出U且延遲 二延遲線； 出“虎-第二預定時間的第 —輸出對應於第—盥楚^ ^ ^ 的輸出元件； 一苐一延遲線的輸出信號 L遲第一延遲線的輸出的複製延遲單元； _ 一比較第二緩衝器之輸出信號與複製延遲單 之輪出彳3旒之相位差的相位比較器； —藉由對應一相位比較器的比較結果來控制 延遲線與第二延遲線之延遲時間的延遲線控 刺器；以及 0声 控制器，其以電源下降模式入口之通告信 ^的狀態為基礎來控制所述相位比較器的致能/ 1336169 失能狀態； · 其中，當對應至一電源下降模式之電源下降 模式入口的通告信號被提供時，所述第一與第二 緩衝器係在失能狀態。 22