CN101951260B

CN101951260B - 一种数字延迟锁相环电路

Info

Publication number: CN101951260B
Application number: CN201010502274A
Authority: CN
Inventors: 叶波
Original assignee: Shanghai University of Electric Power
Current assignee: Shanghai University of Electric Power; University of Shanghai for Science and Technology
Priority date: 2010-10-11
Filing date: 2010-10-11
Publication date: 2012-10-17
Anticipated expiration: 2030-10-11
Also published as: CN101951260A

Abstract

本发明涉及一种数字延迟锁相环电路，增加了时钟分频器、初始延迟控制电路，同时改进了移位寄存器，数字延迟线的每个延迟单元由改进的移位寄存器的输出信号控制，鉴相器比较输入时钟CLKIN和延迟后的输出时钟CLKOUT的相位，根据相位比较结果控制改进的移位寄存器移位，初始延迟控制电路测量开机时输入时钟CLKIN到输出时钟CLKOUT的延迟时间后产生置位信号对改进的移位寄存器进行置位，输入时钟CLKIN经过时钟分频器分频后输出作为改进的移位寄存器的输入时钟。此电路解决了传统的DLL结构锁定速度慢和误锁的问题，并且有比较宽的频率范围，有助于提高芯片成品率。

Description

一种数字延迟锁相环电路

技术领域

本发明涉及一种集成电路，特别涉及一种数字延迟锁相环电路。

背景技术

锁相环(PLL)和延迟锁相环（DLL）目前广泛用于微处理器、存储器接口、芯片之间的接口和大规模集成电路的时钟分布网络中用来解决时钟的偏斜问题,使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提高系统的时序功能。

然而，PLL具有稳定性和抖动(Jitter)问题，限制了它的使用。例如，PLL环的带宽受工艺、温度、电压（PVT）条件变化的影响，导致系统不稳定，而且压控振荡器（VCO）会累积抖动,并且由于VCO的输出会反馈到PLL，导致前面的任何不确定性都会传递到后面。而DLL的相位错误不会累积，用DLL产生的时钟具有很小的抖动，此外，DLL易于设计、对噪声的免疫力和固有的稳定性使得DLL比PLL更有吸引力。

DLL可以分为模拟DLL、数字DLL和数模混合DLL，模拟DLL和数模混合DLL虽然有好的抗抖动性能，但由于采用压控延迟线（VCDL）技术，延迟线的频率范围受到限制，而且受PVT的影响比较大，对电源噪声的免疫力差，应用受到一定的限制。另外，如果在数字系统中，如存储器、微处理器设计中，使用模拟或数模混合DLL，会引入模拟电路设计的复杂性，因而数字延迟锁相环更具有吸引力。随着集成电路工艺进入纳米时代，单个门延迟可以达到很小，数字延迟单元特别是微调(细调)单元可以达到很高的精度，数字延迟锁相环也可以达到很小的抖动性能。

数字延迟锁相环根据实现方法可以分为：1）寄存器控制DLL； 2）计数器控制DLL；3）逐次逼近型DLL。逐次逼近型DLL由于采用二进制搜索算法，锁定时间比较短，但其最大的缺点是其频率范围比较窄，一般情况下可达到的最高频率不超过最小频率的3倍。对于传统的寄存器控制DLL和计数器控制DLL，其频率范围比较广，但其到达稳定态的锁定时间比较长，而且如果PVT变化比较大时，会有误锁现象发生。

为使DLL满足各种不同的应用，DLL必须具有比较广的频率范围，能够在不同的PVT条件下工作，并且具有较快的锁定速度。

传统的寄存器控制DLL如图1所示。传统的寄存器控制DLL包括数字延迟线、鉴相器和移位寄存器3个主要功能模块。数字延迟线由K（K为自然数）个相同的延迟单元组成，每个延迟单元由移位寄存器的输出信号控制，鉴相器比较输入时钟CLKIN和延迟后的输出时钟CLKOUT的相位，达到稳定态之前，根据相位比较结果控制移位寄存器进行左移或右移，从而调节数字延迟线的延迟时间，最终使得数字延迟线的延迟时间为一个时钟周期。

发明内容

本发明是针对现在数字延迟锁相环电路适用频率比较窄，锁定速度较慢的问题，提出了一种数字延迟锁相环电路，更改了传统的电路结构，解决了锁定速度慢及避免了误锁现象。

本发明的技术方案为：一种数字延迟锁相环电路，包括数字延迟线、鉴相器、时钟分频器、改进的移位寄存器、初始延迟控制电路，数字延迟线由K个相同的延迟单元组成，K为自然数，每个延迟单元由改进的移位寄存器的输出信号控制，鉴相器比较输入时钟CLKIN和延迟后的输出时钟CLKOUT的相位，根据相位比较结果控制改进的移位寄存器移位，初始延迟控制电路测量开机时输入时钟CLKIN到输出时钟CLKOUT的延迟时间后产生置位信号对改进的移位寄存器进行置位，输入时钟CLKIN经过时钟分频器分频后输出作为改进的移位寄存器的输入时钟。

所述每个延迟单元由粗调延迟电路和细调延迟电路组成，每个粗调延迟单元由2个串联的与非门和1个或门组成，输入时钟CLKIN与改进的移位寄存器输出控制信号输入或门，或门输出与前一个延迟单元输出共同输入串联的与非门，第二个与非门的另一个输入为改进的移位寄存器的相隔的下一个控制信号。

所述初始延迟控制电路包括4个触发器、1个2位计数器和逻辑电路，输出时钟CLKOUT作为第一触发器的时钟脉冲，输入时钟CLKIN作为第二、三、四触发器的时钟脉冲，第一触发器输出接第二触发器的复位端，第二触发器输出和经延时的输入时钟CLKIN经过与门输出作为2位计数器的输入脉冲，2位计数器输出经过逻辑电路产生置位控制信号，第二触发器输出输入第三触发器产生置位优先信号，第二、三触发器输出经过异或门输入第四触发器产生置位分配信号。所述改进的移位寄存器输入接初始延迟控制电路的置位控制信号、置位优先信号、鉴相器的粗调移位信号和细调移位信号，输出到数字延迟线。

本发明的有益效果在于：本发明数字延迟锁相环电路，解决了传统的DLL结构锁定速度慢和误锁的问题，并且有比较宽的频率范围，有助于提高芯片成品率。

附图说明

图1为现有技术寄存器控制DLL结构图；

图2为本发明数字延迟锁相环结构图；

图3为本发明数字延迟锁相环电路中粗调延迟电路结构图；

图4为本发明细调延迟电路结构图；

图5为本发明数字延迟锁相环电路中粗调移位寄存器电路图；

图6为本发明数字延迟锁相环电路中初始延迟控制电路图；

图7为本发明数字延迟锁相环电路中初始延迟控制电路工作时序图；

图8为本发明数字延迟锁相环电路中数字延迟锁相环应用实例图。

具体实施方式

图2为数字延迟锁相环结构图，该结构为改进的寄存器控制型数字延迟锁相环，该结构包括5个功能模块：数字延迟线1、鉴相器2、时钟分频器3、改进的移位寄存器4、初始延迟控制电路5。数字延迟线1由K（K为自然数）个相同的延迟单元组成，每个延迟单元由改进的移位寄存器4的输出信号控制，鉴相器2比较输入时钟CLKIN和延迟后的输出时钟CLKOUT的相位，达到稳定态之前，根据相位比较结果控制改进的移位寄存器4进行左移或右移，初始延迟控制电路5测量出开机时输入时钟CLKIN到输出时钟CLKOUT的延迟时间（用输入时钟周期的个数表示），从而测出系统工作的初始条件，然后产生置位信号对改进的移位寄存器4进行置位，输入时钟CLKIN经过时钟分频器3分频后输出作为改进的移位寄存器4的输入时钟。

图2的系统工作原理如下：由于数字延迟锁相环工作环境的不确定性，特别是在最坏最慢条件下整个系统可能稳定在延迟时间为2倍或3倍个时钟周期上，即稳定态时，输入时钟CLKIN到输出时钟CLKOUT的延迟为2T_CLK或3T_CLK（T_CLK为时钟周期）,而不是所希望的延迟时间为1个时钟周期。本发明通过初始延迟控制电路测量出开机时输入时钟CLKIN到输出时钟CLKOUT的延迟时间（用输入时钟周期的个数表示），从而测出系统工作的初始条件，然后产生置位信号对移位寄存器进行置位，使得置位后的延迟落在0.5T_CLK-1.5T_CLK区间,该区间可以保证数字延迟锁相环的最终稳定态落在正确的延迟区间。采用该结构后，传统的移位寄存器也需要作相应的改进，以保证置位的成功。

数字延迟线:由k个相同的延迟单元DL组成，每个延迟单元DL由粗调延迟电路1A如图3和细调延迟电路1B如图4组成，通过粗调和细调来达到快速锁定的目的。例如，对于输入时钟周期为7.5ns的输入时钟（参考时钟），如果需要1.5ns的固定延迟，即在任何PVT条件下，延迟单元的延迟时间固定为1.5ns,则k取5, 这样在稳定态时，DL的延迟为T_WCLK/5=1.5ns。图3所示的粗调电路用于使电路快速达到1.4ns或1.6ns, 图4所示的细调电路用于微调。图3 中的粗调延迟电路由m+1个小的粗调延迟单元（图3中的虚线框内部分）通过m+1个控制信号C[m],C[m-1],…,C[0]来决定延迟时间的大小。C[m],C[m-1],…,C[0] 由DLL的粗调移位寄存器的输出结果决定,m越大,表明每一粗调的调节间隔越短。细调延迟由n+1个选通信号控制,用于延迟时间精确的调节,n越大,调节间隔越小，结果就越精确。细调延迟选通信号F[n],F[n-1],…,F[0]由DLL的细调移位寄存器的输出结果决定。

图3中，粗调延迟电路1A中每个粗调延迟单元由2个与非门和1个或门组成，在同一个时刻，C[m],C[m-1],…,C[0]中，仅有一个信号为‘0’，其它信号均为‘1’。参考时钟CLKIN从粗调延迟电路的最左端输入，从最右端输出。例如：假定某一时刻，C[8]=‘0’，C[m],C[m-1],…,C[9]为‘1’， C[7]，C[6],…,C[0]为‘1’，则C[8]左侧的所有延迟单元被屏蔽，此时粗调总延迟时间为C[8],C[7],…,C[0]控制的9个粗调延迟单元组成。采用该结构的优点在于输入时钟信号从‘0’到‘1’跳变与从‘1’到‘0’跳变时的延迟时间相同,保证粗调延迟时间不受时钟信号为‘0’或‘1’的影响。

图4中，同一时刻，F[n],…,F[0]中仅有1个信号为‘1’，控制三态门的选通，假定F[0]控制的通路延迟时间为T_f, 则F[n]控制的通路延迟时间为(n+1)T_f,相邻的两个通路的延迟时间相差T_f,每级延迟单元的延迟时间由三态门的电容负载所决定，T_f越小，精度越高，但锁定的时间会越长。

鉴相器比较输入时钟CLKIN和输出时钟CLKOUT的边沿，产生粗调移位信号CSL、CSR和细调移位信号FSL、FSR，分别控制粗调和细调移位寄存器的左移（延迟时间变大）和右移（延迟时间变小）。当输出时钟CLKOUT的上升沿位于输入时钟CLKIN和输入时钟延迟一小段时间3T_d后的上升沿之间时，CSL、CSR均为‘0’，粗调移位寄存器进入稳定态，当输出时钟CLKOUT的上升沿位于输入时钟CLKIN延迟一小段时间Td和和输入时钟延迟一小段时间2T_d后的上升沿之间时，FSL、FSR均为‘0’，细调移位寄存器进入稳定态，此时，DLL成功锁定。

时钟分频器：图2中，由于相位检测有一定的时间延迟，其产生的粗调和细调移位信号到达移位寄存器有延迟，所以为了保持系统移位的稳定性，移位寄存器在进行一次移位操作后要至少等待一个时钟周期，因而移位时钟SCLK需要由时钟分频电路对输入时钟CLKIN进行分频得到。

图5为改进的粗调移位寄存器，图5中，SD[m],…,SD[0]为移位寄存器置位值，即置位控制信号，置位优先信号SRLD为‘1’时在时钟的上升沿对移位寄存器的每个触发器进行置位，SD[m],…,SD[0]中只有一个为‘0’，其余信号均为‘1’，C[m],…,C[0]为粗调移位寄存器输出，控制数字延迟线中的粗调延迟时间。SCLK为移位时钟，SHIFT_EN为时钟使能控制信号，由初始延迟控制电路产生。CSL和CSR分别为左移和右移信号。RSTN为复位信号，低有效。系统上电时，在RSTN的作用下，RSTN端连接R端的触发器复位为‘0’，RSTN端连接S端的触发器置位为‘1’，并且只有一个触发器进行复位操作，其余触发器均进行置位操作，即C[K]为‘0’，其余输出均为‘1’，k的数值由PVT条件确定，一般选取最坏最慢PVT条件下数字延迟线的延迟时间为正常工作条件下延迟时间的2-3倍左右时对应的数值。置位优先信号SRLD的数值由初始延迟控制电路产生。与传统移位寄存器结构相比，本发明多了置位信号输入端SD[m],…,SD[0]和SRLD控制端，并且用图5所示结构产生的SLN、SRN、SR、SL信号能够确保SRLD为‘1’时，能够准确地把SD[m],…,SD[0]加载到对应的触发器的D输入端，而不会被其他信号所屏蔽。SHIFT_EN信号也能确保一旦相位检测器检测到粗调延迟进入稳定态时，粗调移位寄存器能够立即停止移位操作，从而保证整个系统以最短的时间进入锁定状态。

初始延迟控制电路如图6所示，图6(a)中，GND为地，VDD为高电平，系统上电时，触发器DFF1和DFF2的输出Q1和Q2为高电平，当CLKOUT由‘0’变为‘1’时，触发器DFF1的输出Q1由高电平变为低电平，由于Q1连接触发器DFF2的复位端，因而DFF2的输出Q2由高电平被复位为低电平，计数时钟CNT_CLK变为‘0’，2-位计数器停止计数，计数器的输出结果即对应于CLKIN到CLKOUT的延迟时间，由输入时钟的个数表示。例如：假定m=39,上电复位时，C[33]=‘0’，其余粗调控制信号为‘1’，如果图6(a)中计数器的输出结果为3,表明数字延迟线的初始延迟时间为2-3个时钟周期，DLL将无法进入正确的稳定态，最终导致错误的锁定态即误锁。此时通过图6(a)中的译码电路可使得SD[11]为‘0’，这样在SRLD信号的作用下，数字延迟线的延迟时间被立刻设定到0.5-1个时钟周期之间，DLL经过数个时钟周期后即进入稳定态，最坏情况仅需10多个时钟周期，同样，如果计数器的输出结果为2或1，则SD[16]或SD[33]被设置为‘0’。图6(b)用于产生SRLD和SHIFT_EN信号，SHIFT_EN信号确保SRLD置位操作前粗调移位寄存器不进行移位操作。

本发明可应用在超大规模集成电路设计中，用来解决时钟偏斜（clock skew）问题，或用于DDR2/DDR3/DDR4 SDRAM的接口控制芯片设计，以及用于大规模集成电路中产生稳定的低抖动(jitter)、低噪声的多相时钟的产生电路。图8为数字DLL应用举例。

图8中，DDR2 SDRAM为双数据率存储器,双数据率存储器DDR2 SDRAM由于充分利用了时钟的正负边沿而具有很高的效率,被广泛用作计算机的内存和很多芯片的外接存储器等。由于在读数据时存储器送出数据DQ的同时送出数据同步信号DQS,二者具有相同的相位。DQ和DQS经过PCB的传输线到达器件时会产生时序上的偏差,BDQS要用作时钟采集数据BData,这样就不能保证在不同的条件下均能采到正确的数据。为保证数据采样的正确性,需要在BDQS后加一固定的小的延迟Td使得在任何条件下电路都能工作正确,一般延迟时间固定为1/5个时钟周期,数字延时锁相环结构能有效地解决电路的固定时延问题。如果芯片工作时钟周期为7.5ns,则Td约为1.5s,此时数字延迟线中的K取5,这样达到稳定态时，延迟线的总延迟时间为7.5ns,每个延迟单元DL的延迟则为7.5ns/5 = 1.5ns。由于芯片的生产工艺、工作电压、环境温度(PVT)的不确定性,要保持该延迟时间在不同PVT条件下的稳定性,就不能采用一般的延迟结构,必须采用数字延迟锁相环结构使得它能够在不同的工作条件下自动进行调节。

Claims

1.一种数字延迟锁相环电路，其特征在于，包括数字延迟线、鉴相器、时钟分频器、改进的移位寄存器、初始延迟控制电路，数字延迟线由K个相同的延迟单元组成，K为自然数，每个延迟单元由改进的移位寄存器的输出信号控制，鉴相器比较输入时钟CLKIN和延迟后的输出时钟CLKOUT的相位，根据相位比较结果控制改进的移位寄存器移位，初始延迟控制电路测量开机时输入时钟CLKIN到输出时钟CLKOUT的延迟时间后产生置位信号对改进的移位寄存器进行置位，输入时钟CLKIN经过时钟分频器分频后输出作为改进的移位寄存器的输入时钟；所述初始延迟控制电路包括4个触发器、1个2位计数器和逻辑电路，输出时钟CLKOUT作为第一触发器的时钟脉冲，输入时钟CLKIN作为第二、三、四触发器的时钟脉冲，第一触发器输出接第二触发器的复位端，第二触发器输出和经延时的输入时钟CLKIN经过与门输出作为2位计数器的输入脉冲，2位计数器输出经过逻辑电路产生置位控制信号，第二触发器输出输入第三触发器产生置位优先信号，第二、三触发器输出经过异或门输入第四触发器产生置位分配信号。

2.根据权利要求1所述数字延迟锁相环电路，其特征在于，所述每个延迟单元由粗调延迟电路和细调延迟电路组成，每个粗调延迟单元由2个串联的与非门和1个或门组成，输入时钟CLKIN与改进的移位寄存器输出控制信号输入或门，或门输出与前一个延迟单元输出共同输入串联的与非门，第二个与非门的另一个输入为改进的移位寄存器的相隔的下一个控制信号。

3.根据权利要求1所述数字延迟锁相环电路，其特征在于，所述改进的移位寄存器输入接初始延迟控制电路的置位控制信号、置位优先信号、鉴相器的粗调移位信号和细调移位信号，输出到数字延迟线。