CN110868207B - 一种延时锁相环及其鉴相器电路 - Google Patents
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Abstract
本发明公开了一种延时锁相环及其鉴相器电路，包括：启动控制电路，用于调整输入参考信号和待锁定信号进入鉴相器的起始状态；所述启动控制电路为可复位动态DFF结构；相位检测电路，用于将两个输入信号进行相位检测，并输出带有相位信息的窄脉宽信号；所述两个输入信号分别由参考信号和待锁定信号经缓冲器得到；所述相位检测电路包括两个双CLK的可复位动态DFF；其中，所有动态DFF的复位端接到RST。本发明的鉴相器电路，利用动态DFF完成鉴相，由输入信号触发复位，从而可缩短复位路径，提高相位检测速度。
Description
技术领域
本发明属于集成电路技术领域，特别涉及一种延时锁相环及其鉴相器电路。
背景技术
随着集成电路的快速发展，延时锁相环(Delay Locked Loop，DLL)已经成为比较常用的一种片内时钟产生技术，它利用负反馈机制以较小的功耗和面积得到较低抖动的时钟。而鉴相器(Phase Detector，PD)是DLL的重要组成部分，它负责对两个输入信号的上升沿进行识别，产生两个具有一定脉冲宽度的输出控制信号UP和DN，并且上升沿的差值与输出脉冲宽度成正比。为了避免出现错误锁定的情况，往往会加入启动电路用作辅助。
在DLL中，传统的带有启动电路的PD结构如图1所示，启动电路由DFF，NAND门和反相器构成，具有面积和功耗较大的缺陷；目前的鉴相电路由静态DFF和逻辑门构成，采用输出反馈式复位模式，其复位路径在图2中已给出，一共经历5个逻辑门，较长的复位路径使得UP和DN的脉宽较大，从而限制了鉴相速度，而且，在复位过程中逻辑门的状态翻转还往往消耗较多的功耗。
综上，亟需一种用于延时锁相环的鉴相器实现电路。
发明内容
本发明的目的在于提供一种延时锁相环及其鉴相器电路，以解决上述存在的鉴相电路复位路径长，整体功耗大的技术问题。本发明的鉴相器电路，利用动态DFF完成鉴相，由输入信号触发复位，通过简化复位路径，能够提高相位检测速度，同时降低功耗。
为达到上述目的，本发明采用以下技术方案：
本发明的一种用于延时锁相环的鉴相器电路，包括：启动控制电路，用于调整输入参考信号和待锁定信号进入鉴相器的起始状态；所述启动控制电路为可复位动态DFF结构；相位检测电路，用于将两个输入信号进行相位检测，并输出带有相位信息的窄脉宽信号；所述两个输入信号分别由参考信号和待锁定信号经缓冲器得到；所述相位检测电路包括两个双CLK的可复位动态DFF；其中，所有动态DFF的复位端接到RST。
本发明的进一步改进在于，所述启动控制电路包括：NMOS复位管M7和四级级联的反相器；其中，前两级反相器为带有预充电管的反相器，后两级反相器为普通反相器。
本发明的进一步改进在于，所述启动控制电路中，第1级反相器的输入接高电平，第2级反相器的输入接第1级反相器的输出；第2级反相器的输出接第3级反相器的输入和NMOS复位管M7的漏极；第3级反相器的输出接第4级反相器的输入，第4级反相器的输出用于与相位检测电路相连。
本发明的进一步改进在于，所述启动控制电路包括：
PMOS晶体管M1、M2、M4和M8，NMOS晶体管M3、M5、M6、M7和M9；其中，M2和M5为预充电管，M7为复位管；
PMOS晶体管M1、M2和NMOS晶体管M3构成第1级反相器；M1和M3的栅极接高电平，M2的栅极接参考信号REF；M1的源极接电源，M1的漏极与M2的源极相连，M2的漏极与M3的漏极相连，M3的源极接地；其中，M2的漏极作为第1级反相器的输出；
PMOS晶体管M4和NMOS晶体管M5、M6构成第2级反相器；M4和M6的栅极接到第1级反相器的输出，M5的栅极接参考信号REF，M4的源极接电源，M4的漏极与M5的漏极相连，M5的源极与M6的漏极相连，M5的源极接地；其中，M4的漏极作为第2级反相器的输出；
PMOS晶体管M8和NMOS晶体管M9则构成第3级反相器；M8的源极接电源，M8和M9的栅极接到第2级反相器的输出；M9的源极接地，M8与M9的漏极相连，M9的漏极作为第3级反相器的输出；
复位管M7的漏极接到第2级反相器的输出，M7的栅极由复位信号控制，M7的源极接地；
第4级反相器由一个PMOS晶体管Mp1和一个NMOS晶体管Mn1构成；PMOS管Mp1和NMOS管Mn1的栅极接到第3级反相器的输出，Mp1的源极接电源，Mn1的源极接地，Mp1的漏极和Mn1的漏极相连作为第4级反相器的输出；第4级反相器的输出为所述启动控制电路的输出；
其中，所有PMOS晶体管的衬底接电源，所有NMOS晶体管的衬底接地。
本发明的进一步改进在于，所述相位检测电路由两个双CLK的动态DFF构成；两个双CLK的动态DFF的输入时钟CLK1和CLK2均连接INA和INB且连接顺序相反；其中，INA和INB分别由参考信号和待锁定信号经缓冲器得到；两个双CLK的动态DFF均包括：NMOS复位管M16和三级级联的带有预充电管的CMOS反相器。
本发明的进一步改进在于，双CLK的动态DFF中，第1级反相器的输入用于连接INA和INB，第1级反相器的输出连接第2级反相器的输入；第2级反相器的输出连接第3级反相器的输入和NMOS管M16的漏极；第3级反相器输出DN或UP。
本发明的进一步改进在于，所述相位检测电路包括两个结构相同的动态DFF；
其中一个动态DFF均包括：PMOS晶体管M10、M11、M13、M17和NMOS晶体管M12、M14、M15、M16、M18、M19；其中，M11，M14和M18为预充电管，M16为复位管；
PMOS晶体管M10，M11和NMOS晶体管M12构成第1级反相器；M10和M12的栅极接INA，M10的源极接电源，M12的源极接地，M11的栅极接INB，M10的漏极与M11的源极相连，M11的漏极与M12的漏极相连作为第1级反相器的输出；
PMOS晶体管M13和NMOS晶体管M14、M15构成第2级反相器；M13和M15的栅极接第1级反相器的输出，M13的源极接电源，M15的源极接地，M14的栅极接INB，M14的源极与M15的漏极相连，M13的漏极与M14的漏极相连作为第2级反相器的输出；
复位管M16的漏极接到第2级反相器的输出，栅极由复位信号控制，M16的源极接地；
PMOS晶体管M17和NMOS晶体管M18、M19构成第3级反相器；M17和M19的栅极接到第2级反相器的输出，M18的栅极接高电平，M17的源极接电源，M19的源极接地，M18的源极与M19的漏极相连；M17的漏极与M18的漏极相连作为第3级反相器的输出，第3级反相器的输出为所述相位检测电路的输出DN；
另一个动态DFF中，在第1级反相器中，M10和M12的栅极接INB，M11的栅极接INA；在第2级反相器中，M14的栅极接INA；在第3级反相器中，M18的栅极接启动控制电路的输出，第3级反相器的输出为UP；
其中，所有PMOS晶体管的衬底接电源VDD，NMOS晶体管的衬底接地；INA和INB用于接待进行相位比较的两个时钟信号。
本发明的一种延时锁相环，包括：电荷泵、环路滤波器、压控延迟线和鉴相器，所述鉴相器采用本发明中任一项上述的鉴相器电路。
本发明的进一步改进在于，电荷泵用于将鉴相器输出的相位信息转化为模拟控制电压；鉴相器的输出UP和DN用于控制两路开关电流源，完成对滤波电容的充电和放电；环路滤波器用于建立环路的动态特性，并滤除鉴相器输出电压中的高频噪声，与电荷泵配合产生模拟控制电压；压控延迟线用于将输入时钟延时一个周期后输出，使最后一级的输出时钟与输入时钟进行相位对齐，通过电荷泵产生的控制电压来调整延时单元的延时量。
与现有技术相比，本发明具有以下有益效果：
本发明的快速鉴相器电路，在于克服传统的带有启动电路的鉴相器的不足，针对鉴相电路复位路径长，整体功耗大的问题，提出了一种可复位低功耗快速鉴相器电路。本发明的电路中，将PD的静态DFF改为动态DFF，取消输出反馈复位模式；简化启动电路，使启动电路与鉴相电路相结合，一方面能够简化电路结构，大大降低整体功耗和面积，另一方面也缩短了复位路径，使鉴相速度得到提升。
本发明公开的快速鉴相器(Phase Detector，PD)电路由启动控制电路(模块Ⅰ)和相位检测电路(模块Ⅱ)构成，其中，启动控制电路为可复位动态DFF结构，用来调整输入参考信号和待锁定信号进入PD的起始状态，避免DLL出现错误锁定；相位检测电路由两个双CLK的动态DFF构成，负责将输入信号INA和INB进行相位检测，并输出带有相位信息的窄脉宽信号，而INA和INB分别由参考信号REF和待锁定信号OUT经缓冲器得到。在鉴相过程中，由输入信号直接触发复位，无反馈回路，且只有3个晶体管参与复位，从而缩短了复位路径，提高了相位检测速度；而且，所有电路皆采用动态结构，从而降低了功耗。本发明公开的可复位低功耗快速鉴相器电路规模小，鉴相快，适合小型化高频电路设计。
进一步地，启动控制电路中，当复位信号为高电平时，受控复位管M7导通，第2级反相器的输出即第3级反相器的输入被强制拉低到低电平，第3级反相器的输出为高电平，第4级反相器的输出为低电平；当复位信号降为低电平时，受控复位管M7截止，第2级反相器根据其输入信号正常工作。
进一步地，相位检测电路中，INA和INB接待进行相位比较的两个时钟信号，当INA滞后INB时，DN为高电平，UP保持低电平；当INA超前INB时，UP为高电平，DN保持低电平；对于复位过程，当INB(INA)上升沿先到来时，DN(UP)输出高电平，随后INA(INB)上升沿到来时，NMOS管M12和PMOS管M13相继导通，继而NMOS管M19所属支路导通，最终使DN(UP)由高电平降至低电平，整个复位路径仅包含3个MOS管，复位路径越短，越利于快速鉴相。
本发明与主流CMOS工艺的兼容性好，所有晶体管能够采取同一种制作工艺，其中，PMOS晶体管可制作于同一N阱中。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面对实施例或现有技术描述中所需要使用的附图做简单的介绍；显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是目前传统的启动电路和PD电路的示意图；
图2是图1的PD模块中静态DFF实现电路及复位路径示意图；
图3是本发明实施例的一种用于延时锁相环的可复位低功耗快速鉴相器电路的示意图；
图4是传统鉴相器和本发明实施例快速鉴相器在相同输入条件下的输出结果对比示意图；其中，图4中的(a)为传统输出结果示意图，图4中的(b)为本发明实施例输出结果示意图。
具体实施方式
为使本发明实施例的目的、技术效果及技术方案更加清楚，下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例是本发明一部分实施例。基于本发明公开的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的其它实施例，都应属于本发明保护的范围。
本发明实施例的一种用于延时锁相环的可复位低功耗快速鉴相器电路，包括：启动控制电路(模块Ⅰ)和相位检测电路(模块Ⅱ)。
DLL一般包括鉴相器、电荷泵、环路滤波器和压控延迟线四部分。在本发明公开的快速鉴相器中，复位信号RST接至NMOS晶体管M7和M16的栅极，作电路复位用。当RST信号为高电平时，电路复位模式开启，启动控制电路的输出Q(Rdy)为低电平，且该信号控制电荷泵输出实现初始化，而相位检测电路的输出UP和DN均为高电平；当RST信号下降为低电平时，启动控制电路的输出Q为高电平，与Q相连的相位检测电路开始鉴相。
本发明实施例电路的模块I中，启动控制电路为可复位动态DFF结构。电路由4级反相器级联构成，其中前两级为带有预充电管的反相器，PMOS管M2和NMOS管M5作为预充电管，其栅极全接参考信号REF，而后两级为普通反相器。第1级的输入接高电平D，第2级的输入接第1级的输出，第2级的输出接第3级的输入和NMOS复位管M7的漏极，第3级的输出接第4级的输入，第4级输出信号Q(Rdy)。当RST为高电平时，M7导通，输出Q为低电平；当RST下降为低电平时，M7截止，输出Q保持高电平。当Q由低电平上升至高电平时，参考信号和待锁定信号进入初始状态，可避免DLL出现错误锁定。
本发明实施例电路的模块II中，相位检测电路由两个双CLK的动态DFF构成，其中A和B的电路结构相同；两DFF的输入时钟CLK1和CLK2全接INA和INB，但顺序相反，而INA和INB分别由参考信号REF和待锁定信号OUT经缓冲器得到。该动态DFF由3级带有预充电管的CMOS反相器级联构成，其中PMOS管M11和NMOS管M14的栅级皆与INA(INB)相连，NMOS管M18的栅极接高电平D。第1级的输入接INA(INB)，第2级的输入接第1级的输出，第2级的输出接第3级的输入和NMOS管M16的漏极，第3级输出DN(UP)。当RST为高电平时，输出UP和DN全为高电平；当RST下降为低电平时，电路开始鉴相。
优选的，本发明实施例的实现电路的所有晶体管均采取同一种制作工艺，其中，PMOS晶体管制作于同一N阱中。
本发明实施例提供了一种用于DLL的可复位低功耗快速鉴相器电路，其动态结构简单，易实现。与传统的带有启动电路的PD相比，本发明所公开快速鉴相器的实施电路简化了启动电路，并利用动态DFF完成鉴相，由输入信号触发复位，从而缩短复位路径，提高相位检测速度，同时也实现了电路的低功耗与小型化。本发明公开的一种用于延迟锁相环(Delay Locked Loop，DLL)的可复位低功耗快速鉴相器电路，解决了复位路径长，功耗大的问题；电路结构简单，易实现，能更好地满足低功耗小型化集成电路发展的需要。
本发明实施例所涉及的专业术语说明：
DLL：Delay Locked Loop，延迟锁相环；
PD：Phase Detector，鉴相器；
NMOS：N-channel metal oxide semiconductor FET，N沟道金属氧化物半导体场效应晶体管；
PMOS：P-channel metal oxide semiconductor FET，P沟道金属氧化物半导体场效应晶体管。
本发明实施例的实现电路结构及原理说明：请参阅图3，图3示出了本发明可复位低功耗快速鉴相器的电路实施例，包括启动控制电路(模块Ⅰ)和相位检测电路(模块Ⅱ)。
模块Ⅰ中，当Q由低电平上升至高电平时，参考信号和待锁定信号进入初始状态，可避免DLL出现错误锁定。
模块Ⅱ中，当INA和INB进入初始状态后，电路开始鉴相。当INA滞后INB时，DN为高电平,UP保持低电平；当INA超前INB时，UP为高电平，DN保持低电平。当INB(INA)上升沿先到来时，DN(UP)输出高电平，随后INA(INB)上升沿到来时，NMOS管M12和PMOS管M13相继导通，继而NMOS管M19所属支路导通，最终使DN(UP)由高电平降至低电平，如图中箭头所示，复位路径从传统结构的5个逻辑门降至3个MOS管，复位路径的缩短加速了鉴相进程。
优选的，请参阅图3，所述启动控制电路包括：PMOS晶体管M1、M2、M4和M8，NMOS晶体管M3、M5、M6、M7和M9；其中，M2和M5为预充电管，M7为复位管；PMOS晶体管M1、M2和NMOS晶体管M3构成第1级反相器；M1和M3的栅极接高电平，M2的栅极接参考信号REF；M1的源极接电源，M1的漏极与M2的源极相连，M2的漏极与M3的漏极相连，M3的源极接地；其中，M2的漏极作为第1级反相器的输出；PMOS晶体管M4和NMOS晶体管M5、M6构成第2级反相器；M4和M6的栅极接到第1级反相器的输出，M5的栅极接参考信号REF，M4的源极接电源，M4的漏极与M5的漏极相连，M5的源极与M6的漏极相连，M5的源极接地；其中，M4的漏极作为第2级反相器的输出；PMOS晶体管M8和NMOS晶体管M9则构成第3级反相器；M8的源极接电源，M8和M9的栅极接到第2级反相器的输出；M9的源极接地，M8与M9的漏极相连，M9的漏极作为第3级反相器的输出；复位管M7的漏极接到第2级反相器的输出，M7的栅极由复位信号控制，M7的源极接地；第4级反相器由一个PMOS晶体管Mp1和一个NMOS晶体管Mn1构成；PMOS管Mp1和NMOS管Mn1的栅极接到第3级反相器的输出，Mp1的源极接电源，Mn1的源极接地，Mp1的漏极和Mn1的漏极相连作为第4级反相器的输出；第4级反相器的输出为所述启动控制电路的输出；其中，所有PMOS晶体管的衬底接电源，所有NMOS晶体管的衬底接地。
启动控制电路中，当复位信号为高电平时，受控复位管M7导通，第2级反相器的输出即第3级反相器的输入被强制拉低到低电平，第3级反相器的输出为高电平，第4级反相器的输出为低电平；当复位信号降为低电平时，受控复位管M7截止，第2级反相器根据其输入信号正常工作。
优选的，请参阅图3，所述相位检测电路包括两个结构相同的动态DFF(A和B)，以B为例，包括：由PMOS晶体管M10、M11、M13、M17和NMOS晶体管M12、M14、M15、M16、M18、M19构成；其中，M11，M14和M18为预充电管，M16为复位管；PMOS管M10，M11和NMOS管M12构成第1级反相器，M10和M12的栅极接INA，M10的源极接电源，M12的源极接地，M11的栅极接INB，M10的漏极与M11的源极相连，M11的漏极与M12的漏极相连作为第1级反相器的输出；PMOS管M13和NMOS管M14，M15构成第2级反相器，M13和M15的栅极接到第1级反相器的输出，M13的源极接电源，M15的源极接地，M14的栅极接INB，M14的源极与M15的漏极相连，M13的漏极与M14的漏极相连作为该级反相器的输出；复位管M16的漏极接到第2级反相器的输出，栅极由复位信号控制，M16的源极接地；PMOS管M17和NMOS管M18，M19构成第3级反相器，M17和M19的栅极接到第2级反相器的输出，M18的栅极接高电平，M17的源极接电源，M19的源极接地，M18的源极与M19的漏极相连，M17的漏极与M18的漏极相连作为该级反相器的输出，即相位检测电路的输出DN；以上所有PMOS晶体管的衬底接电源VDD，NMOS晶体管的衬底接地。
所述另一个动态DFF，在第1级反相器中，M10和M12的栅极接INB，M11的栅极接INA；在第2级反相器中，M14的栅极接INA；在第3级反相器中，M18的栅极接启动控制电路的输出，第3级反相器的输出为UP；
上述INA和INB接待进行相位比较的两个时钟信号，当INA滞后INB时，DN为高电平，UP保持低电平；当INA超前INB时，UP为高电平，DN保持低电平；对于复位过程，当INB(INA)上升沿先到来时，DN(UP)输出高电平，随后INA(INB)上升沿到来时，NMOS管M12和PMOS管M13相继导通，继而NMOS管M19所属支路导通，最终使DN(UP)由高电平降至低电平，整个复位路径仅包含3个MOS管，复位路径越短，越利于快速鉴相。
为验证本发明实施例快速鉴相器的有效性，将本发明鉴相器结构和传统鉴相器结构分别在DLL电路中进行了应用对比，均由鉴相器、电荷泵、环路滤波器和压控延迟线构成。
其中，电荷泵采用文献[1](Tai-Cheng Lee and Keng-Jan Hsiao,"The designand analysis of a DLL-based frequency synthesizer for UWB application,"inIEEE Journal of Solid-State Circuits,vol.41,no.6,pp.1245-1252,June 2006.)中所示电路结构，环路滤波器仅为一滤波电容，压控延迟线采用文献[2](J.Wu,Y.Zhang,R.Zhao,K.Zhang,L.Zheng and W.Sun,"Low-jitter DLL applied for two-segmentTDC,"in IET Circuits,Devices&Systems,vol.12,no.1,pp.17-24,1 2018.)中图1和图4所示电路结构；鉴相器分别采用图1传统结构电路和图3本发明实施例快速鉴相器电路。
以上两种DLL在相同的输入条件下进行了仿真，电源电压为1.8V，输入参考信号REF周期为4ns。以INA滞后INB的情况为例，仿真结果如图4所示。如图4中的(a)所示，受复位信号的控制，UP信号和DN信号下降沿对齐，UP信号的上升沿在DN信号的上升沿之前，表明INA滞后INB，在系统稳定后，传统结构鉴相器输出DN的脉宽为343.8ps；而图4中的(b)显示，UP信号恒为低电平，而DN信号出现脉冲，表明INA滞后INB，本发明实施例快速鉴相器输出DN的脉宽为127ps。因此，本发明实施例更利于完成快速鉴相。
综上所述，本发明公开了一种用于延迟锁相环(Delay Locked Loop，DLL)的可复位低功耗快速鉴相器电路，解决了复位路径长，功耗大的问题。本发明公开的快速鉴相器(Phase Detector,PD)电路由启动控制电路(模块Ⅰ)和相位检测电路(模块Ⅱ)构成，其中，启动控制电路为可复位动态DFF结构，用来调整输入参考信号和待锁定信号进入PD的起始状态，避免DLL出现错误锁定；相位检测电路由A,B两个双CLK的动态DFF构成，负责将输入信号INA和INB进行相位检测，并输出带有相位信息的窄脉宽信号，而INA和INB分别由参考信号REF和待锁定信号OUT经缓冲器得到。在鉴相过程中，由输入信号直接触发复位，无反馈回路，且只有3个晶体管参与复位，从而缩短了复位路径，提高了相位检测速度；而且，所有电路皆采用动态结构，从而降低了功耗。本发明公开的可复位低功耗快速鉴相器电路规模小，鉴相快，适合小型化高频电路设计。
以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员依然可以对本发明的具体实施方式进行修改或者等同替换，这些未脱离本发明精神和范围的任何修改或者等同替换，均在申请待批的本发明的权利要求保护范围之内。
Claims (7)
1.一种用于延时锁相环的鉴相器电路，其特征在于，包括：
启动控制电路，用于调整输入参考信号和待锁定信号进入鉴相器的起始状态；所述启动控制电路为可复位动态DFF结构；
相位检测电路，用于将两个输入信号进行相位检测，并输出带有相位信息的窄脉宽信号；所述两个输入信号分别由参考信号和待锁定信号经缓冲器得到；所述相位检测电路包括两个双CLK的可复位动态DFF；
其中，可复位动态DFF和双CLK的可复位动态DFF的复位端接到RST；
所述启动控制电路包括：NMOS复位管M7和四级级联的反相器；其中，前两级反相器为带有预充电管的反相器，后两级反相器为普通反相器；
所述相位检测电路中，两个双CLK的可复位动态DFF的输入时钟CLK1和CLK2均连接INA和INB且连接顺序相反；其中，INA和INB分别由参考信号和待锁定信号经缓冲器得到；两个双CLK的可复位动态DFF均包括：NMOS复位管M16和三级级联的带有预充电管的CMOS反相器。
2.根据权利要求1所述的一种用于延时锁相环的鉴相器电路，其特征在于，所述启动控制电路中，第1级反相器的输入接高电平，第2级反相器的输入接第1级反相器的输出；第2级反相器的输出接第3级反相器的输入和NMOS复位管M7的漏极；第3级反相器的输出接第4级反相器的输入，第4级反相器的输出用于与相位检测电路相连。
3.根据权利要求1所述的一种用于延时锁相环的鉴相器电路，其特征在于，所述启动控制电路包括：
PMOS晶体管M1、M2、M4和M8，NMOS晶体管M3、M5、M6、M7和M9；其中，M2和M5为预充电管，M7为复位管；
PMOS晶体管M1、M2和NMOS晶体管M3构成第1级反相器；M1和M3的栅极接高电平，M2的栅极接参考信号REF；M1的源极接电源，M1的漏极与M2的源极相连，M2的漏极与M3的漏极相连，M3的源极接地；其中，M2的漏极作为第1级反相器的输出；
PMOS晶体管M4和NMOS晶体管M5、M6构成第2级反相器；M4和M6的栅极接到第1级反相器的输出，M5的栅极接参考信号REF，M4的源极接电源，M4的漏极与M5的漏极相连，M5的源极与M6的漏极相连，M5的源极接地；其中，M4的漏极作为第2级反相器的输出；
PMOS晶体管M8和NMOS晶体管M9则构成第3级反相器；M8的源极接电源，M8和M9的栅极接到第2级反相器的输出；M9的源极接地，M8与M9的漏极相连，M9的漏极作为第3级反相器的输出；
复位管M7的漏极接到第2级反相器的输出，M7的栅极由复位信号控制，M7的源极接地；
第4级反相器由一个PMOS晶体管Mp1和一个NMOS晶体管Mn1构成；PMOS管Mp1和NMOS管Mn1的栅极接到第3级反相器的输出，Mp1的源极接电源，Mn1的源极接地，Mp1的漏极和Mn1的漏极相连作为第4级反相器的输出；第4级反相器的输出为所述启动控制电路的输出；
其中，所有PMOS晶体管的衬底接电源，所有NMOS晶体管的衬底接地。
4.根据权利要求1所述的一种用于延时锁相环的鉴相器电路，其特征在于，双CLK的可复位动态DFF中，第1级反相器的输入用于连接INA和INB，第1级反相器的输出连接第2级反相器的输入；第2级反相器的输出连接第3级反相器的输入和NMOS管M16的漏极；第3级反相器输出DN或UP。
5.根据权利要求1所述的一种用于延时锁相环的鉴相器电路，其特征在于，所述相位检测电路中，
其中一个双CLK的可复位动态DFF包括：PMOS晶体管M10、M11、M13、M17和NMOS晶体管M12、M14、M15、M16、M18、M19；其中，M11，M14和M18为预充电管，M16为复位管；
PMOS晶体管M10，M11和NMOS晶体管M12构成第1级反相器；M10和M12的栅极接INA，M10的源极接电源，M12的源极接地，M11的栅极接INB，M10的漏极与M11的源极相连，M11的漏极与M12的漏极相连作为第1级反相器的输出；
PMOS晶体管M13和NMOS晶体管M14、M15构成第2级反相器；M13和M15的栅极接第1级反相器的输出，M13的源极接电源，M15的源极接地，M14的栅极接INB，M14的源极与M15的漏极相连，M13的漏极与M14的漏极相连作为第2级反相器的输出；
复位管M16的漏极接到第2级反相器的输出，栅极由复位信号控制，M16的源极接地；
PMOS晶体管M17和NMOS晶体管M18、M19构成第3级反相器；M17和M19的栅极接到第2级反相器的输出，M18的栅极接高电平，M17的源极接电源，M19的源极接地，M18的源极与M19的漏极相连；M17的漏极与M18的漏极相连作为第3级反相器的输出，第3级反相器的输出为所述相位检测电路的输出DN；
另一个双CLK的可复位动态DFF中，在第1级反相器中，M10和M12的栅极接INB，M11的栅极接INA；在第2级反相器中，M14的栅极接INA；在第3级反相器中，M18的栅极接启动控制电路的输出，第3级反相器的输出为UP；
其中，所有PMOS晶体管的衬底接电源VDD，NMOS晶体管的衬底接地；INA和INB用于接待进行相位比较的两个时钟信号。
6.一种延时锁相环，包括：电荷泵、环路滤波器、压控延迟线和鉴相器，其特征在于，所述鉴相器采用权利要求1至5中任一项所述的鉴相器电路。
7.根据权利要求6所述的一种延时锁相环，其特征在于，
所述电荷泵用于将鉴相器输出的相位信息转化为模拟控制电压；
所述鉴相器的输出UP和DN用于控制两路开关电流源，完成对滤波电容的充电和放电；
所述环路滤波器用于建立环路的动态特性，并滤除鉴相器输出电压中的高频噪声，与电荷泵配合产生模拟控制电压；
所述压控延迟线用于将输入时钟延时一个周期后输出，使最后一级的输出时钟与输入时钟进行相位对齐，通过电荷泵产生的控制电压来调整延时单元的延时量。
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