JP3403551B2 - クロック分配回路 - Google Patents
クロック分配回路Info
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- 230000001360 synchronised effect Effects 0.000 claims description 32
- 238000006243 chemical reaction Methods 0.000 claims description 31
- 230000004044 response Effects 0.000 claims description 10
- 230000008859 change Effects 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 4
- 239000000872 buffer Substances 0.000 description 35
- 238000010586 diagram Methods 0.000 description 23
- 101100273247 Arabidopsis thaliana KRP1 gene Proteins 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 101100392125 Caenorhabditis elegans gck-1 gene Proteins 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 9
- 238000001514 detection method Methods 0.000 description 8
- 101100288232 Arabidopsis thaliana KRP2 gene Proteins 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 101100186130 Arabidopsis thaliana NAC052 gene Proteins 0.000 description 3
- 101001053992 Homo sapiens Deleted in lung and esophageal cancer protein 1 Proteins 0.000 description 3
- 101000966403 Homo sapiens Dynein light chain 1, cytoplasmic Proteins 0.000 description 3
- 101001106322 Homo sapiens Rho GTPase-activating protein 7 Proteins 0.000 description 3
- 102100021446 Rho GTPase-activating protein 7 Human genes 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000008030 elimination Effects 0.000 description 3
- 238000003379 elimination reaction Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 101000908706 Homo sapiens Dynein light chain 2, cytoplasmic Proteins 0.000 description 2
- 101000647991 Homo sapiens StAR-related lipid transfer protein 13 Proteins 0.000 description 2
- 102100025252 StAR-related lipid transfer protein 13 Human genes 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 101000617550 Dictyostelium discoideum Presenilin-A Proteins 0.000 description 1
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、複数の回路にクロック
パルス（以下、単にクロックと呼ぶ）を分配供給するク
ロック分配回路に関し、特に、プリント配線基板上に複
数の半導体チップが実装されて構成される回路システム
や、一辺が１cmを越えるチップサイズの大きな半導体チ
ップ内に適用して好適なものである。
パルス（以下、単にクロックと呼ぶ）を分配供給するク
ロック分配回路に関し、特に、プリント配線基板上に複
数の半導体チップが実装されて構成される回路システム
や、一辺が１cmを越えるチップサイズの大きな半導体チ
ップ内に適用して好適なものである。
【０００２】
【従来の技術】図２は、従来のクロック分配回路の一例
である。図２において、このクロック分配回路は、外部
クロックを入力する外部クロック入力端子ＥＸＣＫと、
ツリー状に接続された複数のクロックバッファＣＫＢＦ
Ｆ１、ＣＫＢＦＦ２、…とを備え、外部クロック入力端
子ＥＸＣＫから入力されたクロックを、ツリー状に接続
された複数のクロックバッファＣＫＢＦＦ１、ＣＫＢＦ
Ｆ２、…により複数に分岐して、複数の負荷回路ＬＤ
１、ＬＤ２、…に供給する。
である。図２において、このクロック分配回路は、外部
クロックを入力する外部クロック入力端子ＥＸＣＫと、
ツリー状に接続された複数のクロックバッファＣＫＢＦ
Ｆ１、ＣＫＢＦＦ２、…とを備え、外部クロック入力端
子ＥＸＣＫから入力されたクロックを、ツリー状に接続
された複数のクロックバッファＣＫＢＦＦ１、ＣＫＢＦ
Ｆ２、…により複数に分岐して、複数の負荷回路ＬＤ
１、ＬＤ２、…に供給する。
【０００３】大きな容量を有する多数の負荷回路ＬＤ
１、ＬＤ２、…を高速に駆動するために、一般には、負
荷回路ＬＤ１、ＬＤ２、…に近付くにつれ、各クロック
バッファＣＫＢＦＦ１、ＣＫＢＦＦ２、…の駆動能力が
順次大きくなるように複数段に接続して構成する必要が
ある。このようなクロックバッファＣＫＢＦＦ１、ＣＫ
ＢＦＦ２、…の多段階接続を採用したクロック分配回路
では、外部クロック入力端子ＥＸＣＫと、各負荷回路Ｌ
Ｄ１、ＬＤ２、…のクロック入力端子との間に、その中
間に介在しているクロックバッファＣＫＢＦＦ１、ＣＫ
ＢＦＦ２、…の遅延時間に起因する大きなクロックスキ
ュウが生じる。
１、ＬＤ２、…を高速に駆動するために、一般には、負
荷回路ＬＤ１、ＬＤ２、…に近付くにつれ、各クロック
バッファＣＫＢＦＦ１、ＣＫＢＦＦ２、…の駆動能力が
順次大きくなるように複数段に接続して構成する必要が
ある。このようなクロックバッファＣＫＢＦＦ１、ＣＫ
ＢＦＦ２、…の多段階接続を採用したクロック分配回路
では、外部クロック入力端子ＥＸＣＫと、各負荷回路Ｌ
Ｄ１、ＬＤ２、…のクロック入力端子との間に、その中
間に介在しているクロックバッファＣＫＢＦＦ１、ＣＫ
ＢＦＦ２、…の遅延時間に起因する大きなクロックスキ
ュウが生じる。
【０００４】このようなクロックスキュウを解消とする
方法として、図３に示すようなＰＬＬ(Phase-Locked Lo
op）回路を内蔵するクロックバッファＣＫＢＦＦを用い
る方法が、文献１等で既に提案されている。
方法として、図３に示すようなＰＬＬ(Phase-Locked Lo
op）回路を内蔵するクロックバッファＣＫＢＦＦを用い
る方法が、文献１等で既に提案されている。
【０００５】文献１『「日経マイクロデバイス」、１９
９３年２月号、８１〜８５ページ、日経ＢＰ社発行』 図３において、外部クロック入力端子ＥＸＣＫと各負荷
回路ＬＤ１、ＬＤ２、…との間に介在されるクロックバ
ッファＣＫＢＦＦは、位相・周波数差を直流電圧に変換
する位相・周波数差電圧変換回路（以下、ＰＦＤＶＣと
呼ぶ）と電圧制御型発振器（以下、ＶＣＯと呼ぶ）とで
構成されるＰＬＬ回路を有する。このクロックバッファ
ＣＫＢＦＦからの出力クロックが各負荷回路ＬＤ１、Ｌ
Ｄ２、…の各クロック入力端子に供給される。
９３年２月号、８１〜８５ページ、日経ＢＰ社発行』 図３において、外部クロック入力端子ＥＸＣＫと各負荷
回路ＬＤ１、ＬＤ２、…との間に介在されるクロックバ
ッファＣＫＢＦＦは、位相・周波数差を直流電圧に変換
する位相・周波数差電圧変換回路（以下、ＰＦＤＶＣと
呼ぶ）と電圧制御型発振器（以下、ＶＣＯと呼ぶ）とで
構成されるＰＬＬ回路を有する。このクロックバッファ
ＣＫＢＦＦからの出力クロックが各負荷回路ＬＤ１、Ｌ
Ｄ２、…の各クロック入力端子に供給される。
【０００６】ここで、ＰＬＬ回路の働きにより、外部ク
ロック入力端子ＥＸＣＫに入力されたクロックと、クロ
ックバッファＣＫＢＦＦからの出力クロックとは同期化
され、その位相差は極小となる。従って、ＶＣＯ内の出
力部に駆動能力の高いバッファ回路を設けて、当該クロ
ックバッフＣＫＢＦＦの遅延時間に寄因するクロックス
キュウを生じることなく、各負荷回路ＬＤ１、ＬＤ２、
…にクロックを分配できる。
ロック入力端子ＥＸＣＫに入力されたクロックと、クロ
ックバッファＣＫＢＦＦからの出力クロックとは同期化
され、その位相差は極小となる。従って、ＶＣＯ内の出
力部に駆動能力の高いバッファ回路を設けて、当該クロ
ックバッフＣＫＢＦＦの遅延時間に寄因するクロックス
キュウを生じることなく、各負荷回路ＬＤ１、ＬＤ２、
…にクロックを分配できる。
【０００７】
【発明が解決しようとする課題】しかしながら、ＰＬＬ
回路を内蔵したクロックバッファＣＫＢＦＦを用いる方
法によっても、以下のような課題が残されている。
回路を内蔵したクロックバッファＣＫＢＦＦを用いる方
法によっても、以下のような課題が残されている。
【０００８】クロックバッファＣＫＢＦＦと各負荷回路
ＬＤ１、ＬＤ２、…とを接続する配線にも、寄生抵抗や
寄生容量による伝送遅延が存在し、クロックスキュウの
原因となっている。
ＬＤ１、ＬＤ２、…とを接続する配線にも、寄生抵抗や
寄生容量による伝送遅延が存在し、クロックスキュウの
原因となっている。
【０００９】また、例えば、各負荷回路ＬＤ１、ＬＤ
２、…が各々独立な半導体チップ上に形成されたもので
ある場合、各負荷回路ＬＤ１、ＬＤ２、…毎にローカル
なクロックバッファが必要となり、そのクロックバッフ
ァに一般的な構成のものを適用したときには、それによ
るクロックスキュウが発生する。そのため、このような
大規模な回路においては、分配側のクロックバッファと
して、ＰＬＬ回路を有するクロックバッファを１個のみ
設けても、クロックスキュウを十分に小さくすることは
できなかった。
２、…が各々独立な半導体チップ上に形成されたもので
ある場合、各負荷回路ＬＤ１、ＬＤ２、…毎にローカル
なクロックバッファが必要となり、そのクロックバッフ
ァに一般的な構成のものを適用したときには、それによ
るクロックスキュウが発生する。そのため、このような
大規模な回路においては、分配側のクロックバッファと
して、ＰＬＬ回路を有するクロックバッファを１個のみ
設けても、クロックスキュウを十分に小さくすることは
できなかった。
【００１０】そこで、ＰＬＬ回路を有する共通のクロッ
クバッファとは別個に、各負荷回路毎に、ＰＬＬ回路を
有するローカルなクロックバッファを設けることも考え
られる。しかし、ＰＬＬ回路を有するクロックバッファ
を単純に縦続接続した構成では、負荷回路のクロックが
安定するまでの時間が縦続接続された各クロックバッフ
ァ内のＰＬＬ回路の引き込み時間（入出力クロックの位
相差が所定以内であって入力変動に対してＰＬＬ回路の
追従動作が有効に機能するような状態になるまでの時
間）の総和となり、システムの立上りが遅くなるという
問題が生じる。
クバッファとは別個に、各負荷回路毎に、ＰＬＬ回路を
有するローカルなクロックバッファを設けることも考え
られる。しかし、ＰＬＬ回路を有するクロックバッファ
を単純に縦続接続した構成では、負荷回路のクロックが
安定するまでの時間が縦続接続された各クロックバッフ
ァ内のＰＬＬ回路の引き込み時間（入出力クロックの位
相差が所定以内であって入力変動に対してＰＬＬ回路の
追従動作が有効に機能するような状態になるまでの時
間）の総和となり、システムの立上りが遅くなるという
問題が生じる。
【００１１】また、負荷回路内でのクロックバッファに
おけるＰＬＬ回路は、その入出力クロックの位相差の解
消には機能するが、負荷回路に入力される前に生じてい
る、上述したような共通のクロックバッファと負荷回路
との間の配線上の伝送遅延に基づくクロックスキュウの
解消に対しては十分に有効とは言えない。
おけるＰＬＬ回路は、その入出力クロックの位相差の解
消には機能するが、負荷回路に入力される前に生じてい
る、上述したような共通のクロックバッファと負荷回路
との間の配線上の伝送遅延に基づくクロックスキュウの
解消に対しては十分に有効とは言えない。
【００１２】そのため、大規模な回路の各部分にクロッ
クを分配するような場合にもクロックスキュウを従来以
上に低減できると共に、クロックが安定するまでの立上
り時間を短くすることができるクロック分配回路が求め
られている。
クを分配するような場合にもクロックスキュウを従来以
上に低減できると共に、クロックが安定するまでの立上
り時間を短くすることができるクロック分配回路が求め
られている。
【００１３】
【課題を解決するための手段】第１の本発明によるクロ
ック分配回路は、外部クロックが入力され、この外部ク
ロックと同期する第１のクロックを出力して各負荷回路
に分配するクロック分配出力回路と、第１のクロックが
入力され、この入力クロックと同期する第２のクロック
を出力する全て又は一部の負荷回路の入力段にそれぞれ
設けられた分配クロック入力回路とを備えている。
ック分配回路は、外部クロックが入力され、この外部ク
ロックと同期する第１のクロックを出力して各負荷回路
に分配するクロック分配出力回路と、第１のクロックが
入力され、この入力クロックと同期する第２のクロック
を出力する全て又は一部の負荷回路の入力段にそれぞれ
設けられた分配クロック入力回路とを備えている。
【００１４】そして、クロック分配出力回路又は分配ク
ロック入力回路の一方が、その入出力クロックの位相差
を電圧に変換する位相差電圧変換回路と、この位相差電
圧変換回路の出力電圧に従って入力クロックを遅延せし
めて出力する電圧制御型遅延回路とを有し、クロック分
配出力回路又は分配クロック入力回路の他方が、その入
出力クロックの位相差及び又は周波数差を制御電圧に変
換する位相・周波数差電圧変換回路と、この位相・周波
数差電圧変換回路からの制御電圧に基づいて出力される
クロックの位相及び又は周波数を変化させる電圧制御型
発振回路とを有することを特徴とする。
ロック入力回路の一方が、その入出力クロックの位相差
を電圧に変換する位相差電圧変換回路と、この位相差電
圧変換回路の出力電圧に従って入力クロックを遅延せし
めて出力する電圧制御型遅延回路とを有し、クロック分
配出力回路又は分配クロック入力回路の他方が、その入
出力クロックの位相差及び又は周波数差を制御電圧に変
換する位相・周波数差電圧変換回路と、この位相・周波
数差電圧変換回路からの制御電圧に基づいて出力される
クロックの位相及び又は周波数を変化させる電圧制御型
発振回路とを有することを特徴とする。
【００１５】第２の本発明によるクロック分配回路は、
外部クロックが入力され、この外部クロックに同期しか
つ位相が進んだ第１のクロックと、外部クロックに同期
しかつ位相が遅れた第２のクロックとを出力して各負荷
回路に分配するクロック分配出力回路と、第１及び第２
のクロックと外部クロックとが入力され、外部クロック
に同期した第３のクロックを出力する全て又は一部の負
荷回路の入力段にそれぞれ設けられた分配クロック入力
回路とを備えている。
外部クロックが入力され、この外部クロックに同期しか
つ位相が進んだ第１のクロックと、外部クロックに同期
しかつ位相が遅れた第２のクロックとを出力して各負荷
回路に分配するクロック分配出力回路と、第１及び第２
のクロックと外部クロックとが入力され、外部クロック
に同期した第３のクロックを出力する全て又は一部の負
荷回路の入力段にそれぞれ設けられた分配クロック入力
回路とを備えている。
【００１６】そして、クロック分配出力回路が、第１の
制御電圧に応じた第４のクロックを発生する電圧制御型
発振器と、外部クロックを第２の制御電圧に従って遅延
せしめて第１及び第２のクロックを出力する電圧制御型
遅延回路と、外部クロックと第４のクロックとの位相、
周波数差を電圧に変換して第１及び第２の制御電圧を出
力する位相・周波数差電圧変換回路とを有すると共に、
各分配クロック入力回路が、外部クロックと当該回路か
ら出力される第３のクロックとの位相差を電圧に変換す
る位相差電圧変換回路と、この位相差電圧変換回路の出
力電圧に従って第１及び第２のクロックから第３のクロ
ックを発生する電圧制御型位相シフタとを有することを
特徴とする。
制御電圧に応じた第４のクロックを発生する電圧制御型
発振器と、外部クロックを第２の制御電圧に従って遅延
せしめて第１及び第２のクロックを出力する電圧制御型
遅延回路と、外部クロックと第４のクロックとの位相、
周波数差を電圧に変換して第１及び第２の制御電圧を出
力する位相・周波数差電圧変換回路とを有すると共に、
各分配クロック入力回路が、外部クロックと当該回路か
ら出力される第３のクロックとの位相差を電圧に変換す
る位相差電圧変換回路と、この位相差電圧変換回路の出
力電圧に従って第１及び第２のクロックから第３のクロ
ックを発生する電圧制御型位相シフタとを有することを
特徴とする。
【００１７】第３の本発明によるクロック分配回路は、
入力クロックと同期したクロックを発生するＰＬＬ回路
構成又はディレイロックドループ（ＤＬＬ）回路構成の
複数のクロック同期回路を備えている。
入力クロックと同期したクロックを発生するＰＬＬ回路
構成又はディレイロックドループ（ＤＬＬ）回路構成の
複数のクロック同期回路を備えている。
【００１８】そして、並列接続された各クロック同期回
路が、入力クロックと当該回路から出力されるクロック
との位相差及び又は周波数差に基づいて、応答速度の異
なる第１及び第２の制御電圧を出力する位相・周波数差
電圧変換回路と、２種類の制御電圧に基づいて当該回路
から出力されるクロックの周波数及び又は位相を変化さ
せる電圧制御型発振器又は遅延回路とを有し、Ｎ＋１番
目のクロック同期回路内の電圧制御型発振器又は遅延回
路は、当該回路内の位相・周波数差電圧変換回路からの
第１の制御電圧と、Ｎ番目のクロック同期回路内の位相
・周波数差電圧変換回路からの第２の制御電圧とを受け
取ることを特徴とする。
路が、入力クロックと当該回路から出力されるクロック
との位相差及び又は周波数差に基づいて、応答速度の異
なる第１及び第２の制御電圧を出力する位相・周波数差
電圧変換回路と、２種類の制御電圧に基づいて当該回路
から出力されるクロックの周波数及び又は位相を変化さ
せる電圧制御型発振器又は遅延回路とを有し、Ｎ＋１番
目のクロック同期回路内の電圧制御型発振器又は遅延回
路は、当該回路内の位相・周波数差電圧変換回路からの
第１の制御電圧と、Ｎ番目のクロック同期回路内の位相
・周波数差電圧変換回路からの第２の制御電圧とを受け
取ることを特徴とする。
【００１９】第４の本発明によるクロック分配回路は、
入力クロックと同期したクロックを発生するＰＬＬ回路
構成又はＤＬＬ回路構成の複数のクロック同期回路がツ
リー状に接続されて構成されている。
入力クロックと同期したクロックを発生するＰＬＬ回路
構成又はＤＬＬ回路構成の複数のクロック同期回路がツ
リー状に接続されて構成されている。
【００２０】そして、各クロック同期回路は、入力クロ
ックと当該回路から出力されるクロックとの位相差及び
又は周波数差に基づいて、応答速度の異なる第１及び第
２の制御電圧を出力する位相・周波数差電圧変換回路
と、２種類の制御電圧に基づいて当該回路から出力され
るクロックの周波数及び又は位相を変化させる電圧制御
型発振器又は遅延回路とを有し、Ｎ＋１段目の枝に属す
る上記クロック同期回路内の電圧制御型発振器又は遅延
回路は、当該回路内の位相・周波数差電圧変換回路から
の第１の制御電圧と、Ｎ段目の枝に属する上記クロック
同期回路内の位相・周波数差電圧変換回路からの第２の
制御電圧とを受け取ることを特徴とする。
ックと当該回路から出力されるクロックとの位相差及び
又は周波数差に基づいて、応答速度の異なる第１及び第
２の制御電圧を出力する位相・周波数差電圧変換回路
と、２種類の制御電圧に基づいて当該回路から出力され
るクロックの周波数及び又は位相を変化させる電圧制御
型発振器又は遅延回路とを有し、Ｎ＋１段目の枝に属す
る上記クロック同期回路内の電圧制御型発振器又は遅延
回路は、当該回路内の位相・周波数差電圧変換回路から
の第１の制御電圧と、Ｎ段目の枝に属する上記クロック
同期回路内の位相・周波数差電圧変換回路からの第２の
制御電圧とを受け取ることを特徴とする。
【００２１】
【作用】第１の本発明によるクロック分配回路は、クロ
ック分配出力回路又は分配クロック入力回路の一方に、
いわゆるＤＬＬ回路構成を適用し、他方が一般的な同期
回路構成であるＰＬＬ回路であれば、ＤＬＬ回路及びＰ
ＬＬ回路の欠点を相互に補い、両者の長所面だけが有効
に機能するようにしたものである。
ック分配出力回路又は分配クロック入力回路の一方に、
いわゆるＤＬＬ回路構成を適用し、他方が一般的な同期
回路構成であるＰＬＬ回路であれば、ＤＬＬ回路及びＰ
ＬＬ回路の欠点を相互に補い、両者の長所面だけが有効
に機能するようにしたものである。
【００２２】また、第２の本発明によるクロック分配回
路においては、クロック分配出力回路が、この外部クロ
ックに同期しかつ位相が進んだ第１のクロックと、外部
クロックに同期しかつ位相が遅れた第２のクロックとを
出力して各負荷回路に分配し、全て又は一部の負荷回路
の入力段にそれぞれ設けられた分配クロック入力回路
が、クロック分配出力回路からの第１及び第２のクロッ
クと、外部クロックとから、外部クロックに同期した第
３のクロックを出力する。この際、分配クロック入力回
路において、電圧制御型位相シフタが、位相差電圧変換
回路からの出力電圧に従って第１及び第２のクロックの
重み付け合成量を変化させて第３のクロックを発生す
る。すなわち、負荷を２段に分割分散させると共に、後
段に、位相差電圧変換特性の直線性が良好な位相シフタ
を利用した同期化回路を適用している。
路においては、クロック分配出力回路が、この外部クロ
ックに同期しかつ位相が進んだ第１のクロックと、外部
クロックに同期しかつ位相が遅れた第２のクロックとを
出力して各負荷回路に分配し、全て又は一部の負荷回路
の入力段にそれぞれ設けられた分配クロック入力回路
が、クロック分配出力回路からの第１及び第２のクロッ
クと、外部クロックとから、外部クロックに同期した第
３のクロックを出力する。この際、分配クロック入力回
路において、電圧制御型位相シフタが、位相差電圧変換
回路からの出力電圧に従って第１及び第２のクロックの
重み付け合成量を変化させて第３のクロックを発生す
る。すなわち、負荷を２段に分割分散させると共に、後
段に、位相差電圧変換特性の直線性が良好な位相シフタ
を利用した同期化回路を適用している。
【００２３】さらに、第３及び第４の本発明によるクロ
ック分配回路は、入力クロックと同期したクロックを発
生するＰＬＬ回路構成又はＤＬＬ回路構成の複数のクロ
ック同期回路を備え、あるクロック同期回路における位
相差や周波数差等を反映させた制御電圧を自己回路内だ
けでなく、他の後側のクロック同期回路にも与えるよう
にしたものである。
ック分配回路は、入力クロックと同期したクロックを発
生するＰＬＬ回路構成又はＤＬＬ回路構成の複数のクロ
ック同期回路を備え、あるクロック同期回路における位
相差や周波数差等を反映させた制御電圧を自己回路内だ
けでなく、他の後側のクロック同期回路にも与えるよう
にしたものである。
【００２４】ここで、第３及び第４の本発明は、外部ク
ロックの入力端子側から見て、制御電圧を授受するクロ
ック同期回路が並列のものか、ツリー状のものか（階層
的なものか）が相違している。
ロックの入力端子側から見て、制御電圧を授受するクロ
ック同期回路が並列のものか、ツリー状のものか（階層
的なものか）が相違している。
【００２５】従って、いずれの本発明は共に、その出力
クロックが外部クロックと同期するようにクロック分配
出力回路や前段側のクロック同期回路によってまず粗く
制御され、外部クロックに対する残余の周波数及び位相
誤差分が分配クロック入力回路や後段側のクロック同期
回路によって解消され、各回路が解消すべきスキュウ差
が小さくなり、ジッタ低減が図れ、スキュウ解消時間が
短縮できることに加えて、その動作が前段回路の引き込
み動作と一部並行して行なわれることから、従来のＰＬ
Ｌ回路の多段構成のものより、システムの立上り時間を
短縮できるようになる。
クロックが外部クロックと同期するようにクロック分配
出力回路や前段側のクロック同期回路によってまず粗く
制御され、外部クロックに対する残余の周波数及び位相
誤差分が分配クロック入力回路や後段側のクロック同期
回路によって解消され、各回路が解消すべきスキュウ差
が小さくなり、ジッタ低減が図れ、スキュウ解消時間が
短縮できることに加えて、その動作が前段回路の引き込
み動作と一部並行して行なわれることから、従来のＰＬ
Ｌ回路の多段構成のものより、システムの立上り時間を
短縮できるようになる。
【００２６】また、各回路の負荷が軽減され、高い周波
数のクロックの分配が可能となり、各負荷回路内のクロ
ックが安定するまでの時間も短くなる。
数のクロックの分配が可能となり、各負荷回路内のクロ
ックが安定するまでの時間も短くなる。
【００２７】
（Ａ）第１実施例
以下、本発明によるクロック分配回路の第１実施例を図
面を参照しながら詳述する。
面を参照しながら詳述する。
【００２８】（Ａ−１）第１実施例の構成
図１は、第１実施例のクロック分配回路の構成を示すブ
ロック図である。図１において、第１の実施例のクロッ
ク分配回路は、外部クロック入力端子ＥＸＣＫ（この符
号はクロック種類を表すものとしても用いる）と、これ
に接続されるクロック分配出力回路ＣＫＳＰ１と、この
クロック分配出力回路ＣＫＳＰ１から出力されたクロッ
クの供給をグローバルクロック線ＧＣＫ（この符号はク
ロック種類を表すものとしても用いる）を介して受ける
１以上の負荷回路ＬＤ１、ＬＤ２、…とで構成されてい
る。
ロック図である。図１において、第１の実施例のクロッ
ク分配回路は、外部クロック入力端子ＥＸＣＫ（この符
号はクロック種類を表すものとしても用いる）と、これ
に接続されるクロック分配出力回路ＣＫＳＰ１と、この
クロック分配出力回路ＣＫＳＰ１から出力されたクロッ
クの供給をグローバルクロック線ＧＣＫ（この符号はク
ロック種類を表すものとしても用いる）を介して受ける
１以上の負荷回路ＬＤ１、ＬＤ２、…とで構成されてい
る。
【００２９】また、全て又は一部の負荷回路ＬＤ１、Ｌ
Ｄ２、…は、分配クロック入力回路ＣＫＳＰ２を備えて
いる（図１ではＬＤ１、ＬＤ２）。これら分配クロック
入力回路ＣＫＳＰ２には、グローバルクロック線ＧＣＫ
からクロックが入力され、分配クロック入力回路ＣＫＳ
Ｐ２から出力されたクロックが負荷回路の内部クロック
線ＩＣＫ１（この符号はクロック種類を表すものとして
も用いる）に供給されて各負荷容量（ここでは、ＭＯＳ
トランジスタ等で構成されていることを想定して容量と
記載するが抵抗成分等がある場合も当然にある）ＣL1を
駆動するようになされている。
Ｄ２、…は、分配クロック入力回路ＣＫＳＰ２を備えて
いる（図１ではＬＤ１、ＬＤ２）。これら分配クロック
入力回路ＣＫＳＰ２には、グローバルクロック線ＧＣＫ
からクロックが入力され、分配クロック入力回路ＣＫＳ
Ｐ２から出力されたクロックが負荷回路の内部クロック
線ＩＣＫ１（この符号はクロック種類を表すものとして
も用いる）に供給されて各負荷容量（ここでは、ＭＯＳ
トランジスタ等で構成されていることを想定して容量と
記載するが抵抗成分等がある場合も当然にある）ＣL1を
駆動するようになされている。
【００３０】クロック分配出力回路ＣＫＳＰ１は、位相
差を電圧に変換する位相差電圧変換回路（以下、ＰＤＶ
Ｃと呼ぶ）と電圧制御型遅延回路（以下、ＶＣＤと呼
ぶ）とを備えている。クロック分配出力回路ＣＫＳＰ１
のクロック入力端子ｉは、ＰＤＶＣの第１の入力端子ｉ
１及びＶＣＤの入力端子ｉに結合され、クロック分配出
力回路ＣＫＳＰ１のクロック出力端子ｏはＶＣＤの出力
端子ｏと、ＰＤＶＣの第２の入力端子ｉ２とに結合さ
れ、ＰＤＶＣの出力端子ｏはＶＣＤの制御端子ｃに結合
されている。
差を電圧に変換する位相差電圧変換回路（以下、ＰＤＶ
Ｃと呼ぶ）と電圧制御型遅延回路（以下、ＶＣＤと呼
ぶ）とを備えている。クロック分配出力回路ＣＫＳＰ１
のクロック入力端子ｉは、ＰＤＶＣの第１の入力端子ｉ
１及びＶＣＤの入力端子ｉに結合され、クロック分配出
力回路ＣＫＳＰ１のクロック出力端子ｏはＶＣＤの出力
端子ｏと、ＰＤＶＣの第２の入力端子ｉ２とに結合さ
れ、ＰＤＶＣの出力端子ｏはＶＣＤの制御端子ｃに結合
されている。
【００３１】すなわち、クロック分配出力回路ＣＫＳＰ
１は、いわゆるDelay Locked Loop（ディレイロックド
ループ；以下、ＤＬＬと呼ぶ）回路を備えて構成されて
いる。ＤＬＬ回路については、例えば文献２に詳述され
ている。
１は、いわゆるDelay Locked Loop（ディレイロックド
ループ；以下、ＤＬＬと呼ぶ）回路を備えて構成されて
いる。ＤＬＬ回路については、例えば文献２に詳述され
ている。
【００３２】文献２『Stefanos Sidiropoulos 他、“A
CMOS 500 Mbps/pin synchronouspoint to point link i
nterface ”、IEEE、1994 Symposium on VLSI Circuits
Digest of Technical Papers、pp.43-44、June、1994』 ＰＤＶＣ及びＶＣＤの詳細構成例を挙げると、それぞ
れ、図４及び図５に示すものを挙げることができる（文
献２とは無関係）。
CMOS 500 Mbps/pin synchronouspoint to point link i
nterface ”、IEEE、1994 Symposium on VLSI Circuits
Digest of Technical Papers、pp.43-44、June、1994』 ＰＤＶＣ及びＶＣＤの詳細構成例を挙げると、それぞ
れ、図４及び図５に示すものを挙げることができる（文
献２とは無関係）。
【００３３】図４において、ＰＤＶＣは、位相差検出回
路ＰＤＤ１（後述する図６に示す位相・周波数差検出回
路ＰＦＤＤ２を適用しても良い）、チャージポンプＣＰ
１及びローパスフィルタＬＰＦ１でなっている。
路ＰＤＤ１（後述する図６に示す位相・周波数差検出回
路ＰＦＤＤ２を適用しても良い）、チャージポンプＣＰ
１及びローパスフィルタＬＰＦ１でなっている。
【００３４】位相差検出回路ＰＤＤ１は、Ｄフリップフ
ロップ４１ａと２個のアンドゲート４１ｂ及び４１ｃと
でなる。Ｄフリップフロップ４１ａのＤ入力端子への入
力クロックｉ１の論理レベルを、ＶＣＤからの帰還クロ
ックｉ２の立上りエッジでとらえ、そのＱ出力及びＱ／
（図中、上バーを付しているが、表記上の問題から明細
書では上バーに代えて／を符号末尾に付加して示す）を
それぞれ、帰還クロックｉ２によって開制御されるアン
ドゲート４１ｂ及び４１ｃを通過させる。かくして、ア
ンドゲート４１ｂからの出力信号ＵＰは、入力クロック
ｉ１が進んでいる場合にのみ、その立上りエッジから帰
還クロックｉ２の立上りエッジまでの間で“Ｈ”をと
り、一方、アンドゲート４１ｃからの出力信号ＤＷは、
帰還クロックｉ２が進んでいる場合にのみ、その立上り
エッジから入力クロックｉ１の立上りエッジまでの間で
“Ｈ”をとる。
ロップ４１ａと２個のアンドゲート４１ｂ及び４１ｃと
でなる。Ｄフリップフロップ４１ａのＤ入力端子への入
力クロックｉ１の論理レベルを、ＶＣＤからの帰還クロ
ックｉ２の立上りエッジでとらえ、そのＱ出力及びＱ／
（図中、上バーを付しているが、表記上の問題から明細
書では上バーに代えて／を符号末尾に付加して示す）を
それぞれ、帰還クロックｉ２によって開制御されるアン
ドゲート４１ｂ及び４１ｃを通過させる。かくして、ア
ンドゲート４１ｂからの出力信号ＵＰは、入力クロック
ｉ１が進んでいる場合にのみ、その立上りエッジから帰
還クロックｉ２の立上りエッジまでの間で“Ｈ”をと
り、一方、アンドゲート４１ｃからの出力信号ＤＷは、
帰還クロックｉ２が進んでいる場合にのみ、その立上り
エッジから入力クロックｉ１の立上りエッジまでの間で
“Ｈ”をとる。
【００３５】チャージポンプＣＰ１は、２個の電流源４
２ａ及び４２ｂ、２個のスイッチングトランジスタ４２
ｃ及び４２ｄ、並びに、インバータ４２ｅからなる。信
号ＵＰが“Ｈ”のときには、インバータ４２ｅを介して
その信号がゲートに与えられたＰＭＯＳトランジスタ４
２ｃがオン動作してローパスフィルタＬＰＦ１に充電電
流を供給し、信号ＤＷが“Ｈ”のときには、その信号が
ゲートに与えられたＮＭＯＳトランジスタ４２ｄがオン
動作してローパスフィルタＬＰＦ１から放電電流を流出
させる。
２ａ及び４２ｂ、２個のスイッチングトランジスタ４２
ｃ及び４２ｄ、並びに、インバータ４２ｅからなる。信
号ＵＰが“Ｈ”のときには、インバータ４２ｅを介して
その信号がゲートに与えられたＰＭＯＳトランジスタ４
２ｃがオン動作してローパスフィルタＬＰＦ１に充電電
流を供給し、信号ＤＷが“Ｈ”のときには、その信号が
ゲートに与えられたＮＭＯＳトランジスタ４２ｄがオン
動作してローパスフィルタＬＰＦ１から放電電流を流出
させる。
【００３６】ローパスフィルタＬＰＦ１は、図示のよう
に、２個の抵抗４３ａ及び４３ｂ、並びに、コンデンサ
４３ｃを接続したものであり、その動作説明は省略す
る。
に、２個の抵抗４３ａ及び４３ｂ、並びに、コンデンサ
４３ｃを接続したものであり、その動作説明は省略す
る。
【００３７】一方、ＶＣＤは、図５（ａ）に示すよう
に、制御端子に制御電圧ＶＣが共通に印加される複数の
遅延セルＤＬＣ１を縦続接続したものであり、各遅延セ
ルＤＬＣ１は、図５（ｂ）に示すように、インバータ４
４ａと、その出力端子とグランド間に直列に接続された
ＮＭＯＳトランジスタ４４ｂとコンデンサ４４ｃとから
なる。制御電圧ＶＣが変化すると、ＮＭＯＳトランジス
タ４４ｂとコンデンサ４４ｃとでなる充放電回路の時定
数が変化し、インバータ４４ａの出力変化速度を可変さ
せ、ＶＣＤ全体としての遅延時間も変化させる。
に、制御端子に制御電圧ＶＣが共通に印加される複数の
遅延セルＤＬＣ１を縦続接続したものであり、各遅延セ
ルＤＬＣ１は、図５（ｂ）に示すように、インバータ４
４ａと、その出力端子とグランド間に直列に接続された
ＮＭＯＳトランジスタ４４ｂとコンデンサ４４ｃとから
なる。制御電圧ＶＣが変化すると、ＮＭＯＳトランジス
タ４４ｂとコンデンサ４４ｃとでなる充放電回路の時定
数が変化し、インバータ４４ａの出力変化速度を可変さ
せ、ＶＣＤ全体としての遅延時間も変化させる。
【００３８】図１に戻って、負荷回路ＬＤ１、ＬＤ２、
…内に設けられる分配クロック入力回路ＣＫＳＰ２は、
ＰＦＤＶＣとＶＣＯとを備える公知なＰＬＬ回路を含ん
で構成されている。
…内に設けられる分配クロック入力回路ＣＫＳＰ２は、
ＰＦＤＶＣとＶＣＯとを備える公知なＰＬＬ回路を含ん
で構成されている。
【００３９】参考までにＰＦＤＶＣの構成例を挙げる
と、図６に示すような位相・周波数差検出回路ＰＦＤＤ
２（上述した図４に示す位相差検出回路ＰＤＤ１を適用
しても良い）と、上述した図４と同様な内部構成を有す
るチャージポンプＣＰ２及びローパスフィルタＬＰＦ２
とでなっているものを挙げることができる。位相・周波
数差検出回路ＰＦＤＤ２は、Ｄ入力端子がプルアップさ
れていると共にクロック入力端子に入力クロックｉ１が
与えられるＤフリップフロップ６１ａと、Ｄ入力端子が
プルアップされていると共にクロック入力端子に入力ク
ロックｉ２が与えられるＤフリップフロップ６１ｂと、
両Ｄフリップフロップ６１ａ及び６１ｂのＱ／出力が入
力され、出力を両Ｄフリップフロップ６１ａ及び６１ｂ
のリセット入力端子に与えるノアゲート６１ｃから構成
されている。これにより、Ｄフリップフロップ６１ａの
Ｑ出力が、入力クロックｉ１の立上りエッジから帰還ク
ロックｉ２の立上りエッジまでの間で“Ｈ”をとるか、
又は、Ｄフリップフロップ６１ｂのＱ出力が、帰還クロ
ックｉ２の立上りエッジから入力クロックｉ１の立上り
エッジまでの間で“Ｈ”をとるものとなり、信号ＵＰ又
はＤＷとして出力される。なお、位相差検出回路ＰＤＤ
１の場合、信号ＵＰ及びＤＷが“Ｈ”をとる期間は１／
２クロック周期以下であるが、位相・周波数差検出回路
ＰＦＤＤ２の場合１クロック周期に近くなることもあ
る。
と、図６に示すような位相・周波数差検出回路ＰＦＤＤ
２（上述した図４に示す位相差検出回路ＰＤＤ１を適用
しても良い）と、上述した図４と同様な内部構成を有す
るチャージポンプＣＰ２及びローパスフィルタＬＰＦ２
とでなっているものを挙げることができる。位相・周波
数差検出回路ＰＦＤＤ２は、Ｄ入力端子がプルアップさ
れていると共にクロック入力端子に入力クロックｉ１が
与えられるＤフリップフロップ６１ａと、Ｄ入力端子が
プルアップされていると共にクロック入力端子に入力ク
ロックｉ２が与えられるＤフリップフロップ６１ｂと、
両Ｄフリップフロップ６１ａ及び６１ｂのＱ／出力が入
力され、出力を両Ｄフリップフロップ６１ａ及び６１ｂ
のリセット入力端子に与えるノアゲート６１ｃから構成
されている。これにより、Ｄフリップフロップ６１ａの
Ｑ出力が、入力クロックｉ１の立上りエッジから帰還ク
ロックｉ２の立上りエッジまでの間で“Ｈ”をとるか、
又は、Ｄフリップフロップ６１ｂのＱ出力が、帰還クロ
ックｉ２の立上りエッジから入力クロックｉ１の立上り
エッジまでの間で“Ｈ”をとるものとなり、信号ＵＰ又
はＤＷとして出力される。なお、位相差検出回路ＰＤＤ
１の場合、信号ＵＰ及びＤＷが“Ｈ”をとる期間は１／
２クロック周期以下であるが、位相・周波数差検出回路
ＰＦＤＤ２の場合１クロック周期に近くなることもあ
る。
【００４０】また、参考までにＶＣＯの構成例を挙げる
と、図７に示すものを挙げることができる。すなわち、
図５（ｂ）に示したような制御端子に制御電圧ＶＣが共
通に入力される複数個の遅延セルＤＬＣ１とインバータ
ＩＮＶ７１とをリング状に繋げて、リング発振器を構成
したものを挙げることができる。
と、図７に示すものを挙げることができる。すなわち、
図５（ｂ）に示したような制御端子に制御電圧ＶＣが共
通に入力される複数個の遅延セルＤＬＣ１とインバータ
ＩＮＶ７１とをリング状に繋げて、リング発振器を構成
したものを挙げることができる。
【００４１】なお、上記ＶＣＤ及びＶＣＯは十分高い駆
動能力のバッファ（インバータ等）を含んで構成されて
いる。
動能力のバッファ（インバータ等）を含んで構成されて
いる。
【００４２】以上のように、第１実施例のクロック分配
回路は、ＤＬＬ回路を含むクロック分配出力回路とＰＬ
Ｌ回路を含む分配クロック入力回路とを備えて構成され
ている。
回路は、ＤＬＬ回路を含むクロック分配出力回路とＰＬ
Ｌ回路を含む分配クロック入力回路とを備えて構成され
ている。
【００４３】（Ａ−２）第１実施例の動作
図８は、第１実施例の動作を説明するための各部クロッ
クの概略波形図である。クロック投入の初期において
は、外部クロック入力端子ＥＸＣＫ上の外部クロックと
グローバルクロック線ＧＣＫ上のグローバルクロックと
の間には位相オフセット誤差Θ0 が存在する。クロック
分配出力回路ＣＫＳＰ１において、この誤差Θ0 がＰＤ
ＶＣにより電圧に変換され、この電圧によりＶＣＤが制
御され、全体としてΘ0 が減少する方向に制御され、こ
れにより時間がある程度経過すると（ｔ１）、外部クロ
ックとグローバルクロック間のスキュウは解消される。
また、ＶＣＤは入力クロックを遅延して出力するので、
外部クロックの周波数とグローバルクロックの周波数と
はクロック投入直後からほとんど同一である。
クの概略波形図である。クロック投入の初期において
は、外部クロック入力端子ＥＸＣＫ上の外部クロックと
グローバルクロック線ＧＣＫ上のグローバルクロックと
の間には位相オフセット誤差Θ0 が存在する。クロック
分配出力回路ＣＫＳＰ１において、この誤差Θ0 がＰＤ
ＶＣにより電圧に変換され、この電圧によりＶＣＤが制
御され、全体としてΘ0 が減少する方向に制御され、こ
れにより時間がある程度経過すると（ｔ１）、外部クロ
ックとグローバルクロック間のスキュウは解消される。
また、ＶＣＤは入力クロックを遅延して出力するので、
外部クロックの周波数とグローバルクロックの周波数と
はクロック投入直後からほとんど同一である。
【００４４】一方、分配クロック入力回路ＣＫＳＰ２に
おいて、ＰＬＬ回路の引き込み動作により、内部クロッ
ク線ＩＣＫ１への出力クロックがグローバルクロック線
ＧＣＫ上のクロックに同期化される。このとき、大きく
見ると、まず内部クロックの周波数がグローバルクロッ
クの周波数に合わせ込まれ、ついで両者の位相差が解消
される。上述したように、クロック分配出力回路ＣＫＳ
Ｐ１の動作によりグローバルクロックの周波数は初期状
態直後で外部クロックに一致していることから、分配ク
ロック出力回路ＣＫＳＰ２における周波数の合せ込み動
作は、クロック分配出力回路ＣＫＳＰ１のＤＬＬ回路に
よる引き込み動作の終了を待たずに行なわれる（すなわ
ち時点ｔ１以前でも行なわれる）。また一般に、ＤＬＬ
回路の引き込み時間（ｔ０〜ｔ１）はＰＬＬ回路のもの
より短く、クロック投入からシステム全体へのクロック
供給が安定する時間は、ほぼ分配クロック入力回路ＣＫ
ＳＰ２のＰＬＬ回路の引き込み時間（ｔ４〜ｔ２）のみ
となる。
おいて、ＰＬＬ回路の引き込み動作により、内部クロッ
ク線ＩＣＫ１への出力クロックがグローバルクロック線
ＧＣＫ上のクロックに同期化される。このとき、大きく
見ると、まず内部クロックの周波数がグローバルクロッ
クの周波数に合わせ込まれ、ついで両者の位相差が解消
される。上述したように、クロック分配出力回路ＣＫＳ
Ｐ１の動作によりグローバルクロックの周波数は初期状
態直後で外部クロックに一致していることから、分配ク
ロック出力回路ＣＫＳＰ２における周波数の合せ込み動
作は、クロック分配出力回路ＣＫＳＰ１のＤＬＬ回路に
よる引き込み動作の終了を待たずに行なわれる（すなわ
ち時点ｔ１以前でも行なわれる）。また一般に、ＤＬＬ
回路の引き込み時間（ｔ０〜ｔ１）はＰＬＬ回路のもの
より短く、クロック投入からシステム全体へのクロック
供給が安定する時間は、ほぼ分配クロック入力回路ＣＫ
ＳＰ２のＰＬＬ回路の引き込み時間（ｔ４〜ｔ２）のみ
となる。
【００４５】（Ａ−３）第１実施例の効果
以上のように、第１実施例によれば、ＤＬＬ回路を含む
クロック分配出力回路により外部クロックと同期したグ
ローバルクロックを各負荷回路に供給し、各負荷回路
に、グローバルクロックと同期したクロックをその内部
に供給するＰＬＬ回路を含む分配クロック入力回路を設
けたので、以下のような効果を得ることができる。
クロック分配出力回路により外部クロックと同期したグ
ローバルクロックを各負荷回路に供給し、各負荷回路
に、グローバルクロックと同期したクロックをその内部
に供給するＰＬＬ回路を含む分配クロック入力回路を設
けたので、以下のような効果を得ることができる。
【００４６】(1) 単一のＰＬＬ回路を有するクロック分
配回路により全ての負荷回路を駆動する従来のものと比
べて、クロック分配出力回路や各分配クロック入力回路
の負荷がそれぞれ軽減されることから、寄生容量等によ
るクロックスキュウが小さくなり、大規模な回路に対し
てより周波数の高いクロックを分配供給することができ
る。
配回路により全ての負荷回路を駆動する従来のものと比
べて、クロック分配出力回路や各分配クロック入力回路
の負荷がそれぞれ軽減されることから、寄生容量等によ
るクロックスキュウが小さくなり、大規模な回路に対し
てより周波数の高いクロックを分配供給することができ
る。
【００４７】(2) クロック分配出力回路のＤＬＬ回路の
同期化動作の開始とほとんど同時に、分配クロック入力
回路のＰＬＬ回路の引き込み動作が始められるので、シ
ステム全体のクロックが短い時間で安定し、速やかなシ
ステム立上げができる。
同期化動作の開始とほとんど同時に、分配クロック入力
回路のＰＬＬ回路の引き込み動作が始められるので、シ
ステム全体のクロックが短い時間で安定し、速やかなシ
ステム立上げができる。
【００４８】一般に、ＰＬＬ回路は、大きな位相差や周
波数差の解消はＤＬＬ回路より速いが、従来のように２
段繋げた場合には、第１段のＰＬＬ回路が安定してから
第２段のＰＬＬ回路が引き込み動作を開始するので、シ
ステム立上げが終了するまでに時間を要する。また、シ
ステム立上げ時において、ある程度の位相差や周波数差
に引き込んでそれらが微小になってもそれらを所望のも
のに合わせ込むのは難しい。一方、ＤＬＬ回路は、周波
数は直ぐに合わせ込め、微小な位相差の合わせ込み精度
も高いが、ＰＬＬ回路に比較して、大きな位相差の解消
には時間がかかる。そのため、ＤＬＬ回路を複数段設け
ただけではシステム立上げが終了するまでに時間を要す
る。
波数差の解消はＤＬＬ回路より速いが、従来のように２
段繋げた場合には、第１段のＰＬＬ回路が安定してから
第２段のＰＬＬ回路が引き込み動作を開始するので、シ
ステム立上げが終了するまでに時間を要する。また、シ
ステム立上げ時において、ある程度の位相差や周波数差
に引き込んでそれらが微小になってもそれらを所望のも
のに合わせ込むのは難しい。一方、ＤＬＬ回路は、周波
数は直ぐに合わせ込め、微小な位相差の合わせ込み精度
も高いが、ＰＬＬ回路に比較して、大きな位相差の解消
には時間がかかる。そのため、ＤＬＬ回路を複数段設け
ただけではシステム立上げが終了するまでに時間を要す
る。
【００４９】そのため、第１実施例のように、ＤＬＬ回
路を含むクロック分配出力回路により外部クロックと同
期したグローバルクロックを各負荷回路に供給し、各負
荷回路にグローバルクロックと同期したクロックを負荷
回路毎にその内部に供給するＰＬＬ回路を含む分配クロ
ック入力回路を設けることが、上述した効果を発揮でき
て好ましい。
路を含むクロック分配出力回路により外部クロックと同
期したグローバルクロックを各負荷回路に供給し、各負
荷回路にグローバルクロックと同期したクロックを負荷
回路毎にその内部に供給するＰＬＬ回路を含む分配クロ
ック入力回路を設けることが、上述した効果を発揮でき
て好ましい。
【００５０】(3) 各負荷回路毎にＰＬＬ回路を含む分配
クロック入力回路を設けたので、ＰＬＬ回路の位相誤差
応答（ローパスフィルタの時定数等による）を負荷回路
毎にそれぞれ最適化でき、クロックのジッタの低減が図
れる。また、必要に応じて特定の負荷回路における分配
クロック入力回路において、ＶＣＯとＰＦＤＶＣとの間
に分周回路を挿入して周波数シンセサイザに変形するこ
とで、グローバルクロックの数倍高い周波数のクロック
を供給することも可能となる。
クロック入力回路を設けたので、ＰＬＬ回路の位相誤差
応答（ローパスフィルタの時定数等による）を負荷回路
毎にそれぞれ最適化でき、クロックのジッタの低減が図
れる。また、必要に応じて特定の負荷回路における分配
クロック入力回路において、ＶＣＯとＰＦＤＶＣとの間
に分周回路を挿入して周波数シンセサイザに変形するこ
とで、グローバルクロックの数倍高い周波数のクロック
を供給することも可能となる。
【００５１】(4) なお、クロック分配出力回路のＶＣＤ
からＰＤＶＣへの帰還ループに、グローバルクロック線
等によるクロックスキュウを見込んだ遅延回路を適宜挿
入することにより、クロック分配出力回路から負荷回路
までの配線に伴うクロックスキュウを低減することがで
きる。
からＰＤＶＣへの帰還ループに、グローバルクロック線
等によるクロックスキュウを見込んだ遅延回路を適宜挿
入することにより、クロック分配出力回路から負荷回路
までの配線に伴うクロックスキュウを低減することがで
きる。
【００５２】（Ｂ）第２実施例
次に、本発明によるクロック分配回路の第２実施例を図
面を参照しながら詳述する。
面を参照しながら詳述する。
【００５３】（Ｂ−１）第２実施例の構成
ここで、図９が、この第２実施例のクロック分配回路の
構成を示すブロック図である。図９において、第２実施
例のクロック分配回路も、各負荷回路ＬＤ１、ＬＤ２、
…に共通なクロック分配出力回路ＣＫＳＰ２０１を備え
て構成されており、クロック分配出力回路ＣＫＳＰ２０
１が、外部クロック入力端子ＥＸＣＫより入力された外
部クロックに同期したクロックを、内部のグローバルク
ロック線ＧＣＫを介して各負荷回路ＬＤ１、ＬＤ２に供
給するようになされている。
構成を示すブロック図である。図９において、第２実施
例のクロック分配回路も、各負荷回路ＬＤ１、ＬＤ２、
…に共通なクロック分配出力回路ＣＫＳＰ２０１を備え
て構成されており、クロック分配出力回路ＣＫＳＰ２０
１が、外部クロック入力端子ＥＸＣＫより入力された外
部クロックに同期したクロックを、内部のグローバルク
ロック線ＧＣＫを介して各負荷回路ＬＤ１、ＬＤ２に供
給するようになされている。
【００５４】しかし、この第２実施例におけるクロック
分配出力回路ＣＫＳＰ２０１は、ＤＬＬ回路を含んだ構
成のものではなく、ＰＬＬ回路を含んで構成されたもの
である。
分配出力回路ＣＫＳＰ２０１は、ＤＬＬ回路を含んだ構
成のものではなく、ＰＬＬ回路を含んで構成されたもの
である。
【００５５】一方、この第２実施例の全て又は一部の負
荷回路ＬＤ１、ＬＤ２、…にも、その入力段に、分配ク
ロック入力回路ＣＫＳＰ２０２が設けられており、分配
クロック入力回路ＣＫＳＰ２０２が、グローバルクロッ
ク線ＧＣＫ上のグローバルクロックと同期した内部クロ
ックを形成して当該負荷回路ＬＤ１、ＬＤ２、…の内部
に供給するようになされている。
荷回路ＬＤ１、ＬＤ２、…にも、その入力段に、分配ク
ロック入力回路ＣＫＳＰ２０２が設けられており、分配
クロック入力回路ＣＫＳＰ２０２が、グローバルクロッ
ク線ＧＣＫ上のグローバルクロックと同期した内部クロ
ックを形成して当該負荷回路ＬＤ１、ＬＤ２、…の内部
に供給するようになされている。
【００５６】しかし、この第２実施例における分配クロ
ック入力回路ＣＫＳＰ２０２は、ＰＬＬ回路を含んだ構
成のものではなく、ＤＬＬ回路を含んで構成されたもの
である。
ック入力回路ＣＫＳＰ２０２は、ＰＬＬ回路を含んだ構
成のものではなく、ＤＬＬ回路を含んで構成されたもの
である。
【００５７】ＰＬＬ回路を含む第２実施例におけるクロ
ック分配出力回路ＣＫＳＰ２０１としては、ＰＬＬ回路
を含む第１実施例における分配クロック入力回路ＣＫＳ
Ｐ２と同様なＰＦＤＶＣ及びＶＣＯを備える構成のもの
を適用し、ＤＬＬ回路を含む第２実施例における分配ク
ロック入力回路ＣＫＳＰ２０１としては、ＤＬＬ回路を
含む第１実施例におけるクロック分配出力回路ＣＫＳＰ
１と同様なＰＤＶＣ及びＶＣＤを備える構成のものを適
用する。
ック分配出力回路ＣＫＳＰ２０１としては、ＰＬＬ回路
を含む第１実施例における分配クロック入力回路ＣＫＳ
Ｐ２と同様なＰＦＤＶＣ及びＶＣＯを備える構成のもの
を適用し、ＤＬＬ回路を含む第２実施例における分配ク
ロック入力回路ＣＫＳＰ２０１としては、ＤＬＬ回路を
含む第１実施例におけるクロック分配出力回路ＣＫＳＰ
１と同様なＰＤＶＣ及びＶＣＤを備える構成のものを適
用する。
【００５８】（Ｂ−２）第２実施例の動作
この第２実施例においては、外部クロックが投入される
と、まず、ＰＬＬ回路を有するクロック分配出力回路Ｃ
ＫＳＰ２０１の引き込み動作によって、外部クロック入
力端子ＥＸＣＫからの外部クロックとグローバルクロッ
ク線ＧＣＫ上のグローバルクロックとの間のクロックス
キュウが解消される。次に、分配クロック入力回路ＣＫ
ＳＰ２０２におけるＤＬＬ回路の働きによって、各負荷
回路ＬＤ１、ＬＤ２、…毎の内部クロック線ＩＣＫ１上
の内部クロックとグローバルクロック線ＧＣＫ上のグロ
ーバルクロックとの位相誤差が解消される。
と、まず、ＰＬＬ回路を有するクロック分配出力回路Ｃ
ＫＳＰ２０１の引き込み動作によって、外部クロック入
力端子ＥＸＣＫからの外部クロックとグローバルクロッ
ク線ＧＣＫ上のグローバルクロックとの間のクロックス
キュウが解消される。次に、分配クロック入力回路ＣＫ
ＳＰ２０２におけるＤＬＬ回路の働きによって、各負荷
回路ＬＤ１、ＬＤ２、…毎の内部クロック線ＩＣＫ１上
の内部クロックとグローバルクロック線ＧＣＫ上のグロ
ーバルクロックとの位相誤差が解消される。
【００５９】以上のように、この第２実施例において
は、クロック分配出力回路ＣＫＳＰ２０１のＰＬＬ回路
の引き込み動作がある程度進み、外部クロックとグロー
バルクロックとの間での周波数誤差が十分小さくなるま
で、分配クロック入力回路ＣＫＳＰ２０２によるスキュ
ウ解消の効果は得られない。
は、クロック分配出力回路ＣＫＳＰ２０１のＰＬＬ回路
の引き込み動作がある程度進み、外部クロックとグロー
バルクロックとの間での周波数誤差が十分小さくなるま
で、分配クロック入力回路ＣＫＳＰ２０２によるスキュ
ウ解消の効果は得られない。
【００６０】従って、システム全体のクロックが安定す
るまでに要する時間は、第１実施例のものよりはやや長
くなる。しかし、ＰＬＬ回路を２段縦続に接続する場合
に比べると、以下に述べる動作上の利点がある。
るまでに要する時間は、第１実施例のものよりはやや長
くなる。しかし、ＰＬＬ回路を２段縦続に接続する場合
に比べると、以下に述べる動作上の利点がある。
【００６１】すなわち、ＤＬＬ回路を含む分配クロック
入力回路ＣＫＳＰ２０２による位相誤差応答は、位相誤
差が小さいときにはＰＬＬ回路のものに比べて数段速
い。また、クロック分配出力回路ＣＫＳＰ２０１によっ
て、外部クロックとグローバルクロック間の大きなスキ
ュウが解消され、分配クロック入力回路ＣＫＳＰ２０２
では、各負荷回路ＬＤ１、ＬＤ２、…毎に生じる小さな
回路範囲でのスキュウを解消すれば良い。従って、分配
クロック入力回路ＣＫＳＰ２０２によるグルーバルクロ
ックと内部クロックとのスキュウは非常に短い時間での
解消が可能であり、ＰＬＬ回路を２段直列接続する方法
に対してシステム立ち上がり時間を大幅に短縮できる。
入力回路ＣＫＳＰ２０２による位相誤差応答は、位相誤
差が小さいときにはＰＬＬ回路のものに比べて数段速
い。また、クロック分配出力回路ＣＫＳＰ２０１によっ
て、外部クロックとグローバルクロック間の大きなスキ
ュウが解消され、分配クロック入力回路ＣＫＳＰ２０２
では、各負荷回路ＬＤ１、ＬＤ２、…毎に生じる小さな
回路範囲でのスキュウを解消すれば良い。従って、分配
クロック入力回路ＣＫＳＰ２０２によるグルーバルクロ
ックと内部クロックとのスキュウは非常に短い時間での
解消が可能であり、ＰＬＬ回路を２段直列接続する方法
に対してシステム立ち上がり時間を大幅に短縮できる。
【００６２】また、初段のクロック分配出力回路ＣＫＳ
Ｐ２０１において、ＤＬＬ回路よりも動作周波数レンジ
の広い設計が容易なＰＬＬ回路を用いるので、外部クロ
ックへの制約を緩和でき、広い動作周波数レンジが得ら
れる。一般に、ＰＬＬ回路においては、その入力クロッ
ク及び出力クロックの周波数差の情報もＶＣＯに入力さ
れてＶＣＯが発振動作するのに対して、ＤＬＬ回路にお
いては、その入力クロック及び出力クロックの位相差の
情報がＶＣＤに入力されてＶＣＤが遅延量を制御するの
で、言い換えると、ＰＬＬ回路の制御対象がＶＣＯから
の出力クロックの発振周波数であるのに対して、ＤＬＬ
回路の制御対象がＶＣＤの遅延量であるので、ＰＬＬ回
路の方が、ＤＬＬ回路よりも動作周波数レンジの広い設
計が容易になっている。
Ｐ２０１において、ＤＬＬ回路よりも動作周波数レンジ
の広い設計が容易なＰＬＬ回路を用いるので、外部クロ
ックへの制約を緩和でき、広い動作周波数レンジが得ら
れる。一般に、ＰＬＬ回路においては、その入力クロッ
ク及び出力クロックの周波数差の情報もＶＣＯに入力さ
れてＶＣＯが発振動作するのに対して、ＤＬＬ回路にお
いては、その入力クロック及び出力クロックの位相差の
情報がＶＣＤに入力されてＶＣＤが遅延量を制御するの
で、言い換えると、ＰＬＬ回路の制御対象がＶＣＯから
の出力クロックの発振周波数であるのに対して、ＤＬＬ
回路の制御対象がＶＣＤの遅延量であるので、ＰＬＬ回
路の方が、ＤＬＬ回路よりも動作周波数レンジの広い設
計が容易になっている。
【００６３】（Ｂ−３）第２実施例の効果
以上のように、この第２実施例によれば、ＰＬＬ回路を
備えるクロック分配出力回路ＣＫＳＰ２０１を各負荷回
路ＬＤ１、ＬＤ２、…に共通に設けると共に、各負荷回
路ＬＤ１、ＬＤ２、…の入力段に、ＤＬＬ回路を備える
分配クロック入力回路ＣＫＳＰ２０２を設けてクロック
分配回路を構成したので、以下の効果を得ることができ
る。
備えるクロック分配出力回路ＣＫＳＰ２０１を各負荷回
路ＬＤ１、ＬＤ２、…に共通に設けると共に、各負荷回
路ＬＤ１、ＬＤ２、…の入力段に、ＤＬＬ回路を備える
分配クロック入力回路ＣＫＳＰ２０２を設けてクロック
分配回路を構成したので、以下の効果を得ることができ
る。
【００６４】(1) クロック分配出力回路や分配クロック
入力回路が駆動する負荷を軽減でき、高い動作周波数の
ものが得られる。この点は第１実施例と同様である。
入力回路が駆動する負荷を軽減でき、高い動作周波数の
ものが得られる。この点は第１実施例と同様である。
【００６５】(2) 初段側のクロック分配出力回路がＰＬ
Ｌ回路を含んで構成されたものであるので、広い周波数
範囲での動作ができる。
Ｌ回路を含んで構成されたものであるので、広い周波数
範囲での動作ができる。
【００６６】(3) クロック分配出力回路により大きなク
ロックスキュウを解消し、各負荷回路毎に設けた分配ク
ロック入力回路で各負荷回路毎に生じるクロックスキュ
ウを解消するので、速やかにクロックスキュウが解消さ
れ、ＰＬＬ回路の２段接続やＤＬＬ回路の２段接続のも
のに比べて、システムの立上り時間を短縮することがで
きる。
ロックスキュウを解消し、各負荷回路毎に設けた分配ク
ロック入力回路で各負荷回路毎に生じるクロックスキュ
ウを解消するので、速やかにクロックスキュウが解消さ
れ、ＰＬＬ回路の２段接続やＤＬＬ回路の２段接続のも
のに比べて、システムの立上り時間を短縮することがで
きる。
【００６７】(4) なお、クロック分配出力回路のＶＣＯ
からＰＦＤＶＣへの帰還ループに、グローバルクロック
線等によるクロックスキュウを見込んだ遅延回路を適宜
挿入することにより、クロック分配出力回路から負荷回
路までの配線に伴うクロックスキュウを低減することが
できる。
からＰＦＤＶＣへの帰還ループに、グローバルクロック
線等によるクロックスキュウを見込んだ遅延回路を適宜
挿入することにより、クロック分配出力回路から負荷回
路までの配線に伴うクロックスキュウを低減することが
できる。
【００６８】（Ｃ）第３実施例
次に、本発明によるクロック分配回路の第３実施例を図
面を参照しながら詳述する。
面を参照しながら詳述する。
【００６９】（Ｃ−１）第３実施例の構成
ここで、図１０が、この第３実施例のクロック分配回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【００７０】この第３実施例のクロック分配回路は、外
部クロック入力端子ＥＸＣＫと、入力された外部クロッ
クに対して、位相が進んでいるグローバルクロックを第
１のグローバルクロック線ＧＣＫ１に分配供給すると共
に、位相が遅れているクロックを第２のグローバルクロ
ック線ＧＣＫ２に分配供給するクロック分配出力回路Ｃ
ＫＳＰ３１と、複数（図１０では２個）の負荷回路ＬＤ
１、ＬＤ２、…とを備えて構成されている。
部クロック入力端子ＥＸＣＫと、入力された外部クロッ
クに対して、位相が進んでいるグローバルクロックを第
１のグローバルクロック線ＧＣＫ１に分配供給すると共
に、位相が遅れているクロックを第２のグローバルクロ
ック線ＧＣＫ２に分配供給するクロック分配出力回路Ｃ
ＫＳＰ３１と、複数（図１０では２個）の負荷回路ＬＤ
１、ＬＤ２、…とを備えて構成されている。
【００７１】各負荷回路ＬＤ１、ＬＤ２、…の入力段に
は、第１及び第２のグローバルクロック線ＧＣＫ１及び
ＧＣＫ２上の第１及び第２のグローバルクロックと、外
部クロック入力端子ＥＸＣＫから入力された第０のグロ
ーバルクロック線ＧＣＫ０上の第０のグローバルクロッ
ク（外部クロック）とが入力され、当該負荷回路ＬＤ
１、ＬＤ２、…内部クロック線ＩＣＫ１、ＩＣＫ２、…
への内部クロックを形成する分配クロック入力回路ＣＫ
ＳＰ３２１、ＣＫＳＰ３２２…が設けられている。な
お、必要ならば、第０〜第２のグローバルクロック線Ｇ
ＣＫ０〜ＧＣＫ２上にバッファ回路ＢＦＦ３０〜ＢＦＦ
３２を設け、第０〜第２のグローバルクロック線ＧＣＫ
０〜ＧＣＫ２が、対応するバッファ回路ＢＦＦ３０〜Ｂ
ＦＦ３２によって駆動されるようにしても良い。
は、第１及び第２のグローバルクロック線ＧＣＫ１及び
ＧＣＫ２上の第１及び第２のグローバルクロックと、外
部クロック入力端子ＥＸＣＫから入力された第０のグロ
ーバルクロック線ＧＣＫ０上の第０のグローバルクロッ
ク（外部クロック）とが入力され、当該負荷回路ＬＤ
１、ＬＤ２、…内部クロック線ＩＣＫ１、ＩＣＫ２、…
への内部クロックを形成する分配クロック入力回路ＣＫ
ＳＰ３２１、ＣＫＳＰ３２２…が設けられている。な
お、必要ならば、第０〜第２のグローバルクロック線Ｇ
ＣＫ０〜ＧＣＫ２上にバッファ回路ＢＦＦ３０〜ＢＦＦ
３２を設け、第０〜第２のグローバルクロック線ＧＣＫ
０〜ＧＣＫ２が、対応するバッファ回路ＢＦＦ３０〜Ｂ
ＦＦ３２によって駆動されるようにしても良い。
【００７２】クロック分配出力回路ＣＫＳＰ３１は、２
個の制御電圧を出力するＰＦＤＶＣと、ＶＣＯと、ＶＣ
Ｄとから構成されている。
個の制御電圧を出力するＰＦＤＶＣと、ＶＣＯと、ＶＣ
Ｄとから構成されている。
【００７３】このＰＦＤＶＣの第１の出力端子ｏ１がＶ
ＣＯの制御端子ＶＣに接続され、ＰＦＤＶＣの第２の出
力端子ｏ２がＶＣＤの制御端子ＶＣに接続されている。
また、ＰＦＤＶＣの第１の入力端子ｉ１及びＶＣＤの入
力端子ｉが共に、当該クロック分配出力回路ＣＫＳＰ３
１の入力端子ｉを通して外部クロック入力端子ＥＸＣＫ
と結合されている。また、ＶＣＯの出力端子ｏがＰＦＤ
ＶＣの第２の入力端子ｉ２と接続されている。
ＣＯの制御端子ＶＣに接続され、ＰＦＤＶＣの第２の出
力端子ｏ２がＶＣＤの制御端子ＶＣに接続されている。
また、ＰＦＤＶＣの第１の入力端子ｉ１及びＶＣＤの入
力端子ｉが共に、当該クロック分配出力回路ＣＫＳＰ３
１の入力端子ｉを通して外部クロック入力端子ＥＸＣＫ
と結合されている。また、ＶＣＯの出力端子ｏがＰＦＤ
ＶＣの第２の入力端子ｉ２と接続されている。
【００７４】この第３実施例のＰＦＤＶＣも、例えば上
述した図６に示す構成例と同様な構成を有する。但し、
この第３実施例のＰＦＤＶＣは、チャージポンプＣＰ３
に接続されているローパスフィルタとして、図１１
（ａ）に示すように、ＶＣＯへの出力用のローパスフィ
ルタＬＰＦ３１と、ＶＣＤへの出力用のローパスフィル
タＬＰＦ３２との２個備えているものを適用している点
が図６の構成のものと異なっている。ここで、機能的に
２個のローパスフィルタを備えていれば良く、例えば、
図１１（ｂ）に示すような第１の出力端子ｏ１及びグラ
ンド間に直列に接続されている抵抗１１ａ及びコンデン
サ１１ｂｎ接続点を第２の出力端子ｏ２にしているもの
を適用しても良い。なお、この第３実施例では、ローパ
スフィルタＬＰＦ３２のカットオフ周波数は、ローパス
フィルタＬＰＦ３１のカットオフ周波数より低く選定さ
れている。
述した図６に示す構成例と同様な構成を有する。但し、
この第３実施例のＰＦＤＶＣは、チャージポンプＣＰ３
に接続されているローパスフィルタとして、図１１
（ａ）に示すように、ＶＣＯへの出力用のローパスフィ
ルタＬＰＦ３１と、ＶＣＤへの出力用のローパスフィル
タＬＰＦ３２との２個備えているものを適用している点
が図６の構成のものと異なっている。ここで、機能的に
２個のローパスフィルタを備えていれば良く、例えば、
図１１（ｂ）に示すような第１の出力端子ｏ１及びグラ
ンド間に直列に接続されている抵抗１１ａ及びコンデン
サ１１ｂｎ接続点を第２の出力端子ｏ２にしているもの
を適用しても良い。なお、この第３実施例では、ローパ
スフィルタＬＰＦ３２のカットオフ周波数は、ローパス
フィルタＬＰＦ３１のカットオフ周波数より低く選定さ
れている。
【００７５】ＶＣＯとしては、例えば、上述した図７に
示すような同一の遅延セルが複数個リング状に接続され
たリング発振器構成のものを適用する。
示すような同一の遅延セルが複数個リング状に接続され
たリング発振器構成のものを適用する。
【００７６】一方、ＶＣＤとしても、例えば、上述した
図５（ａ）に示すような同一の遅延セルが複数個縦続接
続された構成のものを適用する。ここで、ＶＣＤの所定
番目の段数の遅延セルから出力を引き出すことで外部ク
ロックに対して所定の位相差を有するグローバルクロッ
クを得る。この第３実施例では、上述したように、外部
クロックより位相が４５゜だけ進んだ第１のグローバル
クロックをＶＣＤの第１の出力端子ｏ１から出力し、ま
た、外部クロックより位相が４５゜だけ遅れた第２のグ
ローバルクロックをＶＣＤの第２の出力端子ｏ２から出
力している。
図５（ａ）に示すような同一の遅延セルが複数個縦続接
続された構成のものを適用する。ここで、ＶＣＤの所定
番目の段数の遅延セルから出力を引き出すことで外部ク
ロックに対して所定の位相差を有するグローバルクロッ
クを得る。この第３実施例では、上述したように、外部
クロックより位相が４５゜だけ進んだ第１のグローバル
クロックをＶＣＤの第１の出力端子ｏ１から出力し、ま
た、外部クロックより位相が４５゜だけ遅れた第２のグ
ローバルクロックをＶＣＤの第２の出力端子ｏ２から出
力している。
【００７７】図１０に戻って、各負荷回路ＬＤ１、ＬＤ
２、…の入力段に設けられる分配クロック入力回路ＣＫ
ＳＰ３２１、ＣＫＳＰ３２２、…は、ＰＤＶＣと、電圧
制御型位相シフタ（以下、ＰＳと呼ぶ）を含んで構成さ
れている。
２、…の入力段に設けられる分配クロック入力回路ＣＫ
ＳＰ３２１、ＣＫＳＰ３２２、…は、ＰＤＶＣと、電圧
制御型位相シフタ（以下、ＰＳと呼ぶ）を含んで構成さ
れている。
【００７８】ＰＳの第１の入力端子ｉ１は第１のグロー
バルクロック線ＧＣＫ１に接続され、その第２の入力端
子ｉ２は第２のグローバルクロック線ＧＣＫ２に接続さ
れている。また、ＰＤＶＣの第１の入力端子ｉ１は第０
のグローバルクロック線ＧＣＫ０に接続され、ＰＤＶＣ
の第２の入力端子ｉ２はＰＳの出力端子ｏ及び当該分配
クロック入力回路の出力端子Ｏに接続されている。さら
に、ＰＤＶＣの出力端子ｏは、ＰＳの制御端子ｃに接続
されている。
バルクロック線ＧＣＫ１に接続され、その第２の入力端
子ｉ２は第２のグローバルクロック線ＧＣＫ２に接続さ
れている。また、ＰＤＶＣの第１の入力端子ｉ１は第０
のグローバルクロック線ＧＣＫ０に接続され、ＰＤＶＣ
の第２の入力端子ｉ２はＰＳの出力端子ｏ及び当該分配
クロック入力回路の出力端子Ｏに接続されている。さら
に、ＰＤＶＣの出力端子ｏは、ＰＳの制御端子ｃに接続
されている。
【００７９】この分配クロック入力回路ＣＫＳＰ３２
１、ＣＫＳＰ３２２、…のＰＤＶＣには、例えば、上述
した図４に示した構成のものを適用することができる。
１、ＣＫＳＰ３２２、…のＰＤＶＣには、例えば、上述
した図４に示した構成のものを適用することができる。
【００８０】ＰＳは、制御端子ｃに印加された電圧に従
って、各入力端子ｉ１、ｉ２への印加電圧を重み付け加
算して出力端子ｏに出力するものである。この結果、出
力端子ｏにおいて、入力端子ｉ１と入力端子ｉ２の電圧
波形が合成され、外部クロックに対して所定の位相差を
有する出力クロックが得られる。
って、各入力端子ｉ１、ｉ２への印加電圧を重み付け加
算して出力端子ｏに出力するものである。この結果、出
力端子ｏにおいて、入力端子ｉ１と入力端子ｉ２の電圧
波形が合成され、外部クロックに対して所定の位相差を
有する出力クロックが得られる。
【００８１】この第３実施例においては、外部クロック
に対して、位相差−４５゜〜＋４５゜の範囲で制御端子
ｃの印加電圧にほぼ比例した位相差を有する内部クロッ
クが得られ、これが内部クロック線ＩＣＫ１、ＩＣＫ
２、…に出力される。
に対して、位相差−４５゜〜＋４５゜の範囲で制御端子
ｃの印加電圧にほぼ比例した位相差を有する内部クロッ
クが得られ、これが内部クロック線ＩＣＫ１、ＩＣＫ
２、…に出力される。
【００８２】以上のように、ＰＳにより位相差を有する
２つのグローバルクロックを入力合成して出力クロック
を得る分配クロック入力回路ＣＫＳＰ３２１、ＣＫＳＰ
３２２、…は、電圧制御型遅延セルを用いるＰＬＬ回路
やＤＬＬ回路を有する分配クロック入力回路構成のもの
に比べて、格段的に直線性の優れた電圧対位相の変換特
性を得ることのできることが知られている。
２つのグローバルクロックを入力合成して出力クロック
を得る分配クロック入力回路ＣＫＳＰ３２１、ＣＫＳＰ
３２２、…は、電圧制御型遅延セルを用いるＰＬＬ回路
やＤＬＬ回路を有する分配クロック入力回路構成のもの
に比べて、格段的に直線性の優れた電圧対位相の変換特
性を得ることのできることが知られている。
【００８３】図１２は、ＰＳ（電圧制御型位相シフタ）
の構成例を示すものである。図１２において、この構成
例のＰＳは、２個のバッファ手段Ｂ５１及びＢ５２と、
２個のトランスファゲートＴ５１及びＴ５２と、差動型
のバッファ手段ＯＰで構成されているものである。各バ
ッファ手段Ｂ５１、Ｂ５２はそれぞれ、ゲインが１、２
程度と小さいアンプで構成されており、差動型のバッフ
ァ手段ＯＰも同様にゲインが小さな差動型アンプで構成
されている。当該ＰＳへの制御電圧ｃは、差動型のバッ
ファ手段ＯＰにおいて基準電圧ＶＲＥＦとの差分が求め
られ、その正相及び逆相の差分電圧ＶＣＧ及びＶＣＧＢ
がそれぞれ重み付け係数として、トランスファゲートＴ
５１及びＴ５２の制御端子に印加される。バッファ手段
Ｂ５１には位相が４５°だけ進んでいる第１のグローバ
ルクロックが入力され、他方のバッファ手段Ｂ５２には
位相が４５°だけ遅れている第２のグローバルクロック
が入力されている。各バッファ手段Ｂ５１、Ｂ５２によ
る増幅信号がそれぞれ、対応するトランスファゲートＴ
５１、Ｔ５２を通過して重み付け処理された後、出力端
子ｏに到達し、出力端子ｏに合成信号（内部クロック）
が得られる。
の構成例を示すものである。図１２において、この構成
例のＰＳは、２個のバッファ手段Ｂ５１及びＢ５２と、
２個のトランスファゲートＴ５１及びＴ５２と、差動型
のバッファ手段ＯＰで構成されているものである。各バ
ッファ手段Ｂ５１、Ｂ５２はそれぞれ、ゲインが１、２
程度と小さいアンプで構成されており、差動型のバッフ
ァ手段ＯＰも同様にゲインが小さな差動型アンプで構成
されている。当該ＰＳへの制御電圧ｃは、差動型のバッ
ファ手段ＯＰにおいて基準電圧ＶＲＥＦとの差分が求め
られ、その正相及び逆相の差分電圧ＶＣＧ及びＶＣＧＢ
がそれぞれ重み付け係数として、トランスファゲートＴ
５１及びＴ５２の制御端子に印加される。バッファ手段
Ｂ５１には位相が４５°だけ進んでいる第１のグローバ
ルクロックが入力され、他方のバッファ手段Ｂ５２には
位相が４５°だけ遅れている第２のグローバルクロック
が入力されている。各バッファ手段Ｂ５１、Ｂ５２によ
る増幅信号がそれぞれ、対応するトランスファゲートＴ
５１、Ｔ５２を通過して重み付け処理された後、出力端
子ｏに到達し、出力端子ｏに合成信号（内部クロック）
が得られる。
【００８４】（Ｃ−２）第３実施例の動作
図１３は、この第３実施例の動作を説明するための概略
波形図である。外部クロックが投入されると、クロック
分配出力回路ＣＫＳＰ３１におけるＰＦＤＶＣ及びＶＣ
ＯよりなるＰＬＬ回路が外部クロックＥＸＣＫに引き込
まれて、このＶＣＯの発振周波数が外部クロックのもの
と一致する状態にロックされる。
波形図である。外部クロックが投入されると、クロック
分配出力回路ＣＫＳＰ３１におけるＰＦＤＶＣ及びＶＣ
ＯよりなるＰＬＬ回路が外部クロックＥＸＣＫに引き込
まれて、このＶＣＯの発振周波数が外部クロックのもの
と一致する状態にロックされる。
【００８５】一方、このクロック分配出力回路ＣＫＳＰ
３１におけるＶＣＤは、ＶＣＯと同一の遅延セルよりな
り、その制御端子ｃには直流的にＶＣＯの制御端子ｃと
等しい制御電圧が印加されるので、上記ＰＬＬ回路がロ
ックした時点でＶＣＤにおける各遅延セル毎の位相シフ
ト量は所定の大きさで安定する。例えば、ＶＣＯを同一
の４段の差動増幅回路の遅延セルで構成すれば、ＶＣＤ
の各遅延セル１段毎に４５゜位相のシフトしたクロック
が得られる。従って、複数の遅延セルが縦続接続されて
構成されるＶＣＤの所定の段数目の遅延セルの出力より
適宜出力を引き出すことで、図１３に示すように、外部
クロックより４５゜だけ位相が進んだクロック（第１の
グローバルクロックＧＣＫ１）と、外部クロックより４
５゜だけ位相が遅れたクロック（第２のグローバルクロ
ックＧＣＫ２）が得られる。
３１におけるＶＣＤは、ＶＣＯと同一の遅延セルよりな
り、その制御端子ｃには直流的にＶＣＯの制御端子ｃと
等しい制御電圧が印加されるので、上記ＰＬＬ回路がロ
ックした時点でＶＣＤにおける各遅延セル毎の位相シフ
ト量は所定の大きさで安定する。例えば、ＶＣＯを同一
の４段の差動増幅回路の遅延セルで構成すれば、ＶＣＤ
の各遅延セル１段毎に４５゜位相のシフトしたクロック
が得られる。従って、複数の遅延セルが縦続接続されて
構成されるＶＣＤの所定の段数目の遅延セルの出力より
適宜出力を引き出すことで、図１３に示すように、外部
クロックより４５゜だけ位相が進んだクロック（第１の
グローバルクロックＧＣＫ１）と、外部クロックより４
５゜だけ位相が遅れたクロック（第２のグローバルクロ
ックＧＣＫ２）が得られる。
【００８６】ここで、ＰＦＤＶＣ内のローパスフィルタ
ＬＰＦ３１及びＬＰＦ３２のカットオフ周波数を変える
と共に、ＰＦＤＶＣに対する帰還クロックをＶＣＯから
出力されたクロックとし、その引き込み状態におけるＶ
ＣＤからの出力クロックを当該回路ＣＫＳＰ３１の出力
クロックＧＣＫ１、ＧＣＫ２とするようにしたのは、第
１に、ＤＬＬ回路に比較して引き込みの速さが速いとい
うＰＬＬ回路の性質を有効に利用しようとしたためであ
り、第２に、ＰＬＬ回路からの出力クロックをそのまま
クロック分配出力回路ＣＫＳＰ３１の出力クロックとし
た場合にはジッタが大きくなるためである。
ＬＰＦ３１及びＬＰＦ３２のカットオフ周波数を変える
と共に、ＰＦＤＶＣに対する帰還クロックをＶＣＯから
出力されたクロックとし、その引き込み状態におけるＶ
ＣＤからの出力クロックを当該回路ＣＫＳＰ３１の出力
クロックＧＣＫ１、ＧＣＫ２とするようにしたのは、第
１に、ＤＬＬ回路に比較して引き込みの速さが速いとい
うＰＬＬ回路の性質を有効に利用しようとしたためであ
り、第２に、ＰＬＬ回路からの出力クロックをそのまま
クロック分配出力回路ＣＫＳＰ３１の出力クロックとし
た場合にはジッタが大きくなるためである。
【００８７】なお、図１１において、各バッファ回路Ｂ
ＦＦ３０、ＢＦＦ３１、ＢＦＦ３２を設ける場合におい
ても、各バッファ回路ＢＦＦ３０、ＢＦＦ３１、ＢＦＦ
３２の遅延量はクロックの位相４５゜に相当する時間に
比べて十分小さいものとしている。
ＦＦ３０、ＢＦＦ３１、ＢＦＦ３２を設ける場合におい
ても、各バッファ回路ＢＦＦ３０、ＢＦＦ３１、ＢＦＦ
３２の遅延量はクロックの位相４５゜に相当する時間に
比べて十分小さいものとしている。
【００８８】一方、分配クロック入力回路ＣＫＳＰ３２
１、ＣＫＳＰ３２２、…は次のように動作する。
１、ＣＫＳＰ３２２、…は次のように動作する。
【００８９】分配クロック入力回路ＣＫＳＰ３２１、３
２２、…においては、ＰＤＶＣとＰＳとによってＤＬＬ
回路が構成されており、このＤＬＬ回路の機能によっ
て、その出力クロックＩＣＫと、第０のグローバルクロ
ックＧＣＫ０との間のクロックスキュウが解消される。
２２、…においては、ＰＤＶＣとＰＳとによってＤＬＬ
回路が構成されており、このＤＬＬ回路の機能によっ
て、その出力クロックＩＣＫと、第０のグローバルクロ
ックＧＣＫ０との間のクロックスキュウが解消される。
【００９０】例えば、ＤＬＬ回路からの出力クロックの
位相ＩＣＫが、第０のグローバルクロックＧＣＫ０に対
して、進み過ぎていればＰＤＶＣの出力電圧が下降（又
は上昇）し、その入力端子ｉ２からのクロック（すなわ
ち位相の遅れたグローバルクロックＧＣＫ２）に対する
重み付けが大きくなって、ＰＳからの出力クロックの波
形は、その入力端子ｉ２からのクロックに近づく。従っ
て、当該分配クロック入力回路ＣＫＳＰ３２１、ＣＫＳ
Ｐ３２２、…からの出力クロックの位相の進み過ぎが是
正される。
位相ＩＣＫが、第０のグローバルクロックＧＣＫ０に対
して、進み過ぎていればＰＤＶＣの出力電圧が下降（又
は上昇）し、その入力端子ｉ２からのクロック（すなわ
ち位相の遅れたグローバルクロックＧＣＫ２）に対する
重み付けが大きくなって、ＰＳからの出力クロックの波
形は、その入力端子ｉ２からのクロックに近づく。従っ
て、当該分配クロック入力回路ＣＫＳＰ３２１、ＣＫＳ
Ｐ３２２、…からの出力クロックの位相の進み過ぎが是
正される。
【００９１】また例えば、ＤＬＬ回路からの出力クロッ
クＩＣＫの位相が、第０のグローバルクロックにＧＣＫ
０対して、遅れ過ぎていればＰＤＶＣの出力電圧が上昇
（又は下降）し、その入力端子ｉ１からのクロック（す
なわち位相の進んだグローバルクロックＧＣＫ１）に対
する重み付けが大きくなって、ＰＳからの出力クロック
の波形は、その入力端子ｉ１からのクロックに近づく。
従って、当該分配クロック入力回路ＣＫＳＰ３２１、Ｃ
ＫＳＰ３２２、…からの出力クロックの位相の遅れ過ぎ
が是正される。
クＩＣＫの位相が、第０のグローバルクロックにＧＣＫ
０対して、遅れ過ぎていればＰＤＶＣの出力電圧が上昇
（又は下降）し、その入力端子ｉ１からのクロック（す
なわち位相の進んだグローバルクロックＧＣＫ１）に対
する重み付けが大きくなって、ＰＳからの出力クロック
の波形は、その入力端子ｉ１からのクロックに近づく。
従って、当該分配クロック入力回路ＣＫＳＰ３２１、Ｃ
ＫＳＰ３２２、…からの出力クロックの位相の遅れ過ぎ
が是正される。
【００９２】以上のように、各負荷回路ＬＤ１、ＬＤ
２、…毎に分配される内部クロックＩＣＫ１、ＩＣＫ
２、…が第０のグローバルクロックＧＣＫ０（よって外
部クロック）に同期させられ、これにより、外部クロッ
クと内部クロックとのスキュウが解消される。
２、…毎に分配される内部クロックＩＣＫ１、ＩＣＫ
２、…が第０のグローバルクロックＧＣＫ０（よって外
部クロック）に同期させられ、これにより、外部クロッ
クと内部クロックとのスキュウが解消される。
【００９３】次に、外部クロックが投入されてから、各
負荷回路ＬＤ１、ＬＤ２、…に分配供給される内部クロ
ックＩＣＫ１、ＩＣＫ２、…が安定するまでの時間につ
いて説明する。
負荷回路ＬＤ１、ＬＤ２、…に分配供給される内部クロ
ックＩＣＫ１、ＩＣＫ２、…が安定するまでの時間につ
いて説明する。
【００９４】まず、外部クロックが投入されてからグロ
ーバルクロックＧＣＫ１及びＧＣＫ２が安定するまでに
所定の時間Ｔ１を要するが、この時間Ｔ１はクロック分
配出力回路ＣＫＳＰ３１におけるＰＦＤＶＣ及びＶＣＯ
よりなるＰＬＬ回路の引き込み時間よりも短い。クロッ
ク分配出力回路ＣＫＳＰ３１におけるＰＦＤＶＣ及びＶ
ＣＤは、帰還クロックとしてＰＬＬ回路のものを用いて
いるが、ＤＬＬ回路と見なすことができる。そのため、
ＰＬＬ回路が完全に引き込まなくても、その引き込みが
ある程度進んで外部クロックとＶＣＯからのクロックと
の周波数差が小さくなった時点では（例えば上述したロ
ーパスフィルタＬＰＦ３２のカットオフ周波数より小さ
くなった時点では）、このＤＬＬ回路と見なせる部分が
位相差の解消動作を開始し、ＰＬＬ回路からのクロック
がジッタを有して完全な引き込みが終了していなくて
も、ＶＣＤからのグローバルクロックＧＣＫ１及びＧＣ
Ｋ２が安定する（第２実施例の動作参照）。
ーバルクロックＧＣＫ１及びＧＣＫ２が安定するまでに
所定の時間Ｔ１を要するが、この時間Ｔ１はクロック分
配出力回路ＣＫＳＰ３１におけるＰＦＤＶＣ及びＶＣＯ
よりなるＰＬＬ回路の引き込み時間よりも短い。クロッ
ク分配出力回路ＣＫＳＰ３１におけるＰＦＤＶＣ及びＶ
ＣＤは、帰還クロックとしてＰＬＬ回路のものを用いて
いるが、ＤＬＬ回路と見なすことができる。そのため、
ＰＬＬ回路が完全に引き込まなくても、その引き込みが
ある程度進んで外部クロックとＶＣＯからのクロックと
の周波数差が小さくなった時点では（例えば上述したロ
ーパスフィルタＬＰＦ３２のカットオフ周波数より小さ
くなった時点では）、このＤＬＬ回路と見なせる部分が
位相差の解消動作を開始し、ＰＬＬ回路からのクロック
がジッタを有して完全な引き込みが終了していなくて
も、ＶＣＤからのグローバルクロックＧＣＫ１及びＧＣ
Ｋ２が安定する（第２実施例の動作参照）。
【００９５】また、各分配クロック入力回路ＣＫＳＰ３
２１、３２２、…のＰＤＶＣ及びＰＳでなるＤＬＬ回路
においては、グローバルクロックＧＣＫ１及びＧＣＫ２
が安定してから、各負荷回路ＬＤ１、ＬＤ２、…内への
内部クロックＩＣＫ１、ＩＣＫ２、…と外部クロック
（第０のグローバルクロックＧＣＫ０）間の位相差が所
定の時間Ｔ２以内に解消される。ＤＬＬ回路において
は、入力クロックと出力クロック間の定常的な周波数誤
差が生じないため、上記ＤＬＬ回路による位相差解消に
要する時間Ｔ２は一般のＰＬＬ回路の引き込み時間に対
して十分短い。
２１、３２２、…のＰＤＶＣ及びＰＳでなるＤＬＬ回路
においては、グローバルクロックＧＣＫ１及びＧＣＫ２
が安定してから、各負荷回路ＬＤ１、ＬＤ２、…内への
内部クロックＩＣＫ１、ＩＣＫ２、…と外部クロック
（第０のグローバルクロックＧＣＫ０）間の位相差が所
定の時間Ｔ２以内に解消される。ＤＬＬ回路において
は、入力クロックと出力クロック間の定常的な周波数誤
差が生じないため、上記ＤＬＬ回路による位相差解消に
要する時間Ｔ２は一般のＰＬＬ回路の引き込み時間に対
して十分短い。
【００９６】この結果、分配クロック入力回路ＣＫＳＰ
３２１、ＣＫＳＰ３２２、…によるスキュウ解消の動作
は、クロック分配出力回路ＣＫＳＰ３１におけるＰＬＬ
回路の引き込み動作と一部並行して行なわれる。従っ
て、各内部クロックが安定するまでの時間（Ｔ１＋Ｔ
２）は、クロック分配出力回路ＣＫＳＰ３１のＰＬＬ回
路の引き込み時間にほぼ等しいかそれ以下にすることが
できる。
３２１、ＣＫＳＰ３２２、…によるスキュウ解消の動作
は、クロック分配出力回路ＣＫＳＰ３１におけるＰＬＬ
回路の引き込み動作と一部並行して行なわれる。従っ
て、各内部クロックが安定するまでの時間（Ｔ１＋Ｔ
２）は、クロック分配出力回路ＣＫＳＰ３１のＰＬＬ回
路の引き込み時間にほぼ等しいかそれ以下にすることが
できる。
【００９７】（Ｃ−３）第３実施例の効果
この第３実施例によれば、外部クロックと同期し外部ク
ロックより位相の進んだ第１のグローバルクロックと、
外部クロックより位相の遅れた第２のグローバルクロッ
クとを発生させるクロック分配出力回路を備え、これら
クロックと外部クロックとを用いたＤＬＬ回路動作によ
り、各負荷回路毎に内部クロックを供給する分配クロッ
ク入力回路を設けたので、以下のような効果を奏する。
ロックより位相の進んだ第１のグローバルクロックと、
外部クロックより位相の遅れた第２のグローバルクロッ
クとを発生させるクロック分配出力回路を備え、これら
クロックと外部クロックとを用いたＤＬＬ回路動作によ
り、各負荷回路毎に内部クロックを供給する分配クロッ
ク入力回路を設けたので、以下のような効果を奏する。
【００９８】(1) 各負荷回路毎に設けられた分配クロッ
ク入力回路によって各内部クロックが分配供給されてそ
のスキュウが解消されるので、各々のクロック分配回路
の負担が軽減され、クロックの高い動作周波数を実現で
き、かつ速やかなクロックスキュウの解消が可能とな
る。
ク入力回路によって各内部クロックが分配供給されてそ
のスキュウが解消されるので、各々のクロック分配回路
の負担が軽減され、クロックの高い動作周波数を実現で
き、かつ速やかなクロックスキュウの解消が可能とな
る。
【００９９】(2) 外部クロックより位相の進んだ第１の
グローバルクロックと位相の遅れた第２のグローバルク
ロックとを、分配クロック入力回路における、直線性に
おいて優れた電圧対位相変換特性を有する電圧制御型位
相シフタＰＳに供給し、外部クロックと内部クロックと
の位相差に応じた制御電圧でその電圧制御型位相シフタ
における移相量を制御して内部クロックを形成するよう
にしたので、分配クロック入力回路の動作安定性が改善
され、制御電圧の不要な変動が押さえられてジッタを低
減できる。
グローバルクロックと位相の遅れた第２のグローバルク
ロックとを、分配クロック入力回路における、直線性に
おいて優れた電圧対位相変換特性を有する電圧制御型位
相シフタＰＳに供給し、外部クロックと内部クロックと
の位相差に応じた制御電圧でその電圧制御型位相シフタ
における移相量を制御して内部クロックを形成するよう
にしたので、分配クロック入力回路の動作安定性が改善
され、制御電圧の不要な変動が押さえられてジッタを低
減できる。
【０１００】(3) 外部クロックが直接又はバッファ手段
のみを介して分配クロック入力回路のＰＤＶＣに入力さ
れていると共に、クロック分配出力回路のＰＬＬ回路に
よる制御電圧を利用して外部クロックを遅延させて第１
及び第２のグローバルクロックを形成して分配クロック
入力回路の電圧制御型位相シフタＰＳに与えるようにし
ているので、クロック分配出力回路のＰＬＬ回路の引き
込み動作と分配クロック入力回路におけるクロックスキ
ュウ解消の動作が一部並行して行なわれ、外部クロック
を投入してからシステム全体に供給されるクロックが安
定するまでの時間を短縮することができる。
のみを介して分配クロック入力回路のＰＤＶＣに入力さ
れていると共に、クロック分配出力回路のＰＬＬ回路に
よる制御電圧を利用して外部クロックを遅延させて第１
及び第２のグローバルクロックを形成して分配クロック
入力回路の電圧制御型位相シフタＰＳに与えるようにし
ているので、クロック分配出力回路のＰＬＬ回路の引き
込み動作と分配クロック入力回路におけるクロックスキ
ュウ解消の動作が一部並行して行なわれ、外部クロック
を投入してからシステム全体に供給されるクロックが安
定するまでの時間を短縮することができる。
【０１０１】（Ｄ）第４実施例
次に、本発明によるクロック分配回路の第４実施例を図
面を参照しながら詳述する。
面を参照しながら詳述する。
【０１０２】（Ｄ−１）第４実施例の構成
ここで、図１４が、この第４実施例のクロック分配回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【０１０３】図１４において、この第４実施例のクロッ
ク分配回路は、複数のＰＬＬ回路ＣＫＳＰ４１、ＣＫＳ
Ｐ４２、ＣＫＳＰ４３、…を備えている。各ＰＬＬ回路
ＣＫＳＰ４１、４２、４３、…は、ＰＦＤＶＣと制御端
子を２つ有するＶＣＯ４０、ＶＣＯ４１、ＶＣＯ４２、
…を備えて構成されている。
ク分配回路は、複数のＰＬＬ回路ＣＫＳＰ４１、ＣＫＳ
Ｐ４２、ＣＫＳＰ４３、…を備えている。各ＰＬＬ回路
ＣＫＳＰ４１、４２、４３、…は、ＰＦＤＶＣと制御端
子を２つ有するＶＣＯ４０、ＶＣＯ４１、ＶＣＯ４２、
…を備えて構成されている。
【０１０４】各ＰＬＬ回路ＣＫＳＰ４１、ＣＫＳＰ４
２、ＣＫＳＰ４３、…のＰＦＤＶＣとしては、例えば、
上述した図１１に示したものが用いられる。
２、ＣＫＳＰ４３、…のＰＦＤＶＣとしては、例えば、
上述した図１１に示したものが用いられる。
【０１０５】また、各ＶＣＯ４０、ＶＣＯ４１、ＶＣＯ
４２、…はいずれも、図１５に示すような遅延時間を制
御する２つの制御端子ＶＣ１及びＶＣ２を備える遅延セ
ルＤＬＣ２を、図７に示すようにリング状に複数段接続
したもので構成されている。各遅延セルＤＬＣ２は、図
１５に示すように、インバータ１５ａと、その出力端子
とグランド間に直列に接続されたＮＭＯＳトランジスタ
１５ｂとコンデンサ１５ｃと、これらＮＭＯＳトランジ
スタ１５ｂ及びコンデンサ１５ｃ間の接続点とグランド
間に直列に接続されたＮＭＯＳトランジスタ１５ｄとコ
ンデンサ１５ｅとからなる。制御電圧ＶＣ１又はＶＣ２
が変化すると、ＮＭＯＳトランジスタ１５ｂとコンデン
サ１５ｃとＮＭＯＳトランジスタ１５ｄとコンデンサ１
５ｅとでなる充放電回路の時定数が変化し、インバータ
４２ｃの出力変化速度を可変させる。
４２、…はいずれも、図１５に示すような遅延時間を制
御する２つの制御端子ＶＣ１及びＶＣ２を備える遅延セ
ルＤＬＣ２を、図７に示すようにリング状に複数段接続
したもので構成されている。各遅延セルＤＬＣ２は、図
１５に示すように、インバータ１５ａと、その出力端子
とグランド間に直列に接続されたＮＭＯＳトランジスタ
１５ｂとコンデンサ１５ｃと、これらＮＭＯＳトランジ
スタ１５ｂ及びコンデンサ１５ｃ間の接続点とグランド
間に直列に接続されたＮＭＯＳトランジスタ１５ｄとコ
ンデンサ１５ｅとからなる。制御電圧ＶＣ１又はＶＣ２
が変化すると、ＮＭＯＳトランジスタ１５ｂとコンデン
サ１５ｃとＮＭＯＳトランジスタ１５ｄとコンデンサ１
５ｅとでなる充放電回路の時定数が変化し、インバータ
４２ｃの出力変化速度を可変させる。
【０１０６】図１４に戻って、いずれのＰＬＬ回路ＣＫ
ＳＰ４１、ＣＫＳＰ４２、ＣＫＳＰ４３、…においても
そのＰＦＤＶＣの第１の入力端子ｉ１が外部クロック入
力端子ＥＸＣＫと結合され、ＰＦＤＶＣの第２の入力端
子ｉ２が当該ＰＬＬ回路の出力クロック線ＩＣＫ１、Ｉ
ＣＫ２、…に結合されている。
ＳＰ４１、ＣＫＳＰ４２、ＣＫＳＰ４３、…においても
そのＰＦＤＶＣの第１の入力端子ｉ１が外部クロック入
力端子ＥＸＣＫと結合され、ＰＦＤＶＣの第２の入力端
子ｉ２が当該ＰＬＬ回路の出力クロック線ＩＣＫ１、Ｉ
ＣＫ２、…に結合されている。
【０１０７】Ｎ番目のＰＬＬ回路（例えばＣＫＳＰ４
１）においてＰＦＤＶＣの第１の出力端子ｏ１が当該Ｐ
ＬＬ回路内のＶＣＯ（例えばＶＣＯ４０）の第２の制御
端子ＶＣ２に接続され、第２の出力端子Ｏ２がＮ＋１番
目のＰＬＬ回路（例えばＣＫＳＰ４２）のＶＣＯ（例え
ばＶＣＯ４１）の第１の制御端子ＶＣ１に接続されてい
る。
１）においてＰＦＤＶＣの第１の出力端子ｏ１が当該Ｐ
ＬＬ回路内のＶＣＯ（例えばＶＣＯ４０）の第２の制御
端子ＶＣ２に接続され、第２の出力端子Ｏ２がＮ＋１番
目のＰＬＬ回路（例えばＣＫＳＰ４２）のＶＣＯ（例え
ばＶＣＯ４１）の第１の制御端子ＶＣ１に接続されてい
る。
【０１０８】（Ｄ−２）第４実施例の動作
図１６は、この第４実施例における外部クロックＥＸＣ
Ｋの周波数変化に対する各ＰＬＬ回路の出力である内部
クロックＩＣＫ１、ＩＣＫ２の周波数応答例である。
Ｋの周波数変化に対する各ＰＬＬ回路の出力である内部
クロックＩＣＫ１、ＩＣＫ２の周波数応答例である。
【０１０９】外部クロックＥＸＣＫに変化があると、ま
ず第１段目のＰＬＬ回路ＣＫＳＰ４１において引き込み
動作がなされる。この引き込み動作がある程度進展し、
外部クロックＥＸＣＫとＶＣＯ４０からの内部クロック
ＩＣＫ１の周波数差が小さくなると、このＰＬＬ回路Ｃ
ＫＳＰ４１のＰＦＤＶＣの出力端子ｏ２の電圧が安定
し、第２段目のＰＬＬ回路ＣＫＳＰ４２において実質的
な引き込み動作が行なわれる。
ず第１段目のＰＬＬ回路ＣＫＳＰ４１において引き込み
動作がなされる。この引き込み動作がある程度進展し、
外部クロックＥＸＣＫとＶＣＯ４０からの内部クロック
ＩＣＫ１の周波数差が小さくなると、このＰＬＬ回路Ｃ
ＫＳＰ４１のＰＦＤＶＣの出力端子ｏ２の電圧が安定
し、第２段目のＰＬＬ回路ＣＫＳＰ４２において実質的
な引き込み動作が行なわれる。
【０１１０】ここで、上述したように、ＰＦＤＶＣの出
力端子ｏ２はＰＦＤＶＣの内部で、このＰＦＤＶＣの出
力端子ｏ１より時定数の大きなローパスフィルタに接続
されている。そのため、ＰＦＤＶＣとＶＣＯ４０とで形
成されるＰＬＬループの高速な応答を損なうことなく、
ＰＦＤＶＣの出力端子ｏ２の電圧ＶＣｏｕｔに生じる引
き込み時のノイズを大幅に低減できる。
力端子ｏ２はＰＦＤＶＣの内部で、このＰＦＤＶＣの出
力端子ｏ１より時定数の大きなローパスフィルタに接続
されている。そのため、ＰＦＤＶＣとＶＣＯ４０とで形
成されるＰＬＬループの高速な応答を損なうことなく、
ＰＦＤＶＣの出力端子ｏ２の電圧ＶＣｏｕｔに生じる引
き込み時のノイズを大幅に低減できる。
【０１１１】第２段目のＰＬＬ回路ＣＫＳＰ４２のＶＣ
Ｏ４１の発振周波数は、この電圧ＶＣｏｕｔによりほぼ
定まり、このＰＬＬ回路ＣＫＳＰ４２の出力クロックＩ
ＣＫ２と外部クロックＥＸＣＫ間に残る微小の周波数及
び位相差がこのＰＬＬ回路ＣＫＳＰ４２によって解消さ
れる。
Ｏ４１の発振周波数は、この電圧ＶＣｏｕｔによりほぼ
定まり、このＰＬＬ回路ＣＫＳＰ４２の出力クロックＩ
ＣＫ２と外部クロックＥＸＣＫ間に残る微小の周波数及
び位相差がこのＰＬＬ回路ＣＫＳＰ４２によって解消さ
れる。
【０１１２】この結果、図１６に示すように、２段目の
ＰＬＬ回路ＣＫＳＰ４２の出力クロックＩＣＫ２の引き
込み過程における周波数及び位相の変動は、１段目の出
力クロックＩＣＫ１のものより小さくなる。また、ジッ
タについても同様である。２段目以降の回路動作につい
ても同様である。
ＰＬＬ回路ＣＫＳＰ４２の出力クロックＩＣＫ２の引き
込み過程における周波数及び位相の変動は、１段目の出
力クロックＩＣＫ１のものより小さくなる。また、ジッ
タについても同様である。２段目以降の回路動作につい
ても同様である。
【０１１３】（Ｄ−３）第４実施例の効果
この第４実施例によれば、ジッタが大きいかわりに外部
クロックの周波数、位相の変化に対して応答の速い内部
クロックや、外部クロックに対して応答が遅いかわりに
ジッタの小さい内部クロック等を得ることができ、種々
の負荷回路に対しての要求に応じた最適なクロックを分
配供給することができる。
クロックの周波数、位相の変化に対して応答の速い内部
クロックや、外部クロックに対して応答が遅いかわりに
ジッタの小さい内部クロック等を得ることができ、種々
の負荷回路に対しての要求に応じた最適なクロックを分
配供給することができる。
【０１１４】また、Ｎ＋１段目のＰＬＬ回路の引き込み
動作はＮ段目のＰＬＬの回路引き込み動作において位相
差が残っている状態でも周波数差が小さくなっていれば
実質的に開始されることから、各段のＰＬＬ回路の引き
込み動作が互いに一部並行してなされ、全体として高速
な引き込み動作ができる。
動作はＮ段目のＰＬＬの回路引き込み動作において位相
差が残っている状態でも周波数差が小さくなっていれば
実質的に開始されることから、各段のＰＬＬ回路の引き
込み動作が互いに一部並行してなされ、全体として高速
な引き込み動作ができる。
【０１１５】（Ｅ）第５実施例
次に、本発明によるクロック分配回路の第５実施例を図
面を参照しながら詳述する。
面を参照しながら詳述する。
【０１１６】（Ｅ−１）第５実施例の構成
ここで、図１７が、この第５実施例のクロック分配回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【０１１７】図１７において、第５実施例のクロック分
配回路は、複数のクロック分配部であるＰＬＬ回路５１
１、５２１、５２２、５３１、５３２、…がツリー状に
接続されて構成される。いずれのＰＬＬ回路もＰＦＤＶ
ＣとＶＣＯとで構成されており、その接続は第４実施例
と同一である。また、ＰＦＤＶＣ及びＶＣＯの内部構成
も、第４実施例において用いられるものと同一である。
配回路は、複数のクロック分配部であるＰＬＬ回路５１
１、５２１、５２２、５３１、５３２、…がツリー状に
接続されて構成される。いずれのＰＬＬ回路もＰＦＤＶ
ＣとＶＣＯとで構成されており、その接続は第４実施例
と同一である。また、ＰＦＤＶＣ及びＶＣＯの内部構成
も、第４実施例において用いられるものと同一である。
【０１１８】この第５実施例においては、ツリー状に接
続されたＮ段目の枝のＰＬＬ回路（例えば５１１）のク
ロック出力端子ＣＫＯはＮ＋１段目の枝に属する各ＰＬ
Ｌ回路（例えば５２１、５２２）のクロック入力端子Ｃ
ＫＩと結合されると共に、Ｎ段目の枝上のいずれかのＰ
ＬＬ回路（例えば５１１）のＰＦＤＶＣの第２の出力端
子ｏ２からの出力電圧（ＶＣｏｕｔ）は、Ｎ＋１段目の
枝上の全て又は一部のＰＬＬ回路（例えば５２１、５２
２）のＶＣＯの第１の制御端子ＶＣ１に印加されるよう
になされている。
続されたＮ段目の枝のＰＬＬ回路（例えば５１１）のク
ロック出力端子ＣＫＯはＮ＋１段目の枝に属する各ＰＬ
Ｌ回路（例えば５２１、５２２）のクロック入力端子Ｃ
ＫＩと結合されると共に、Ｎ段目の枝上のいずれかのＰ
ＬＬ回路（例えば５１１）のＰＦＤＶＣの第２の出力端
子ｏ２からの出力電圧（ＶＣｏｕｔ）は、Ｎ＋１段目の
枝上の全て又は一部のＰＬＬ回路（例えば５２１、５２
２）のＶＣＯの第１の制御端子ＶＣ１に印加されるよう
になされている。
【０１１９】（Ｅ−２）第５実施例の動作
この第５実施例において、外部クロックＥＸＣＫの周波
数や位相の変動に対して、前段側のＰＬＬ回路から逐次
引き込み動作が行なわれる。このとき、第４実施例と同
様に、ＰＬＬ回路のＶＣＯの第１の制御電圧端子ＶＣ１
は、前段のＰＬＬ回路によって外部クロックＥＸＣＫの
周波数に対応する所定の電位に粗く合せ込まれ、このＰ
ＬＬ回路においてはそのクロック入力とクロック出力間
に残る微小な位相及び周波数の誤差のみが調整されるの
で高速な引き込みとジッタ低減が達成される。
数や位相の変動に対して、前段側のＰＬＬ回路から逐次
引き込み動作が行なわれる。このとき、第４実施例と同
様に、ＰＬＬ回路のＶＣＯの第１の制御電圧端子ＶＣ１
は、前段のＰＬＬ回路によって外部クロックＥＸＣＫの
周波数に対応する所定の電位に粗く合せ込まれ、このＰ
ＬＬ回路においてはそのクロック入力とクロック出力間
に残る微小な位相及び周波数の誤差のみが調整されるの
で高速な引き込みとジッタ低減が達成される。
【０１２０】Ｎ＋１段目のＰＬＬ回路における微小位相
及び周波数誤差の解消動作はＮ段目のＰＬＬ回路の引き
込みが完全に終了していなくても行なわれる。また、第
５実施例においてはＰＬＬ回路がツリー状に接続される
ので各々のＰＬＬ回路の負荷が均等に小さくなり、高周
波動作と高速な引き込みが可能となる。
及び周波数誤差の解消動作はＮ段目のＰＬＬ回路の引き
込みが完全に終了していなくても行なわれる。また、第
５実施例においてはＰＬＬ回路がツリー状に接続される
ので各々のＰＬＬ回路の負荷が均等に小さくなり、高周
波動作と高速な引き込みが可能となる。
【０１２１】（Ｅ−３）第５実施例の効果
上記したように、この第５実施例によれば、ＰＬＬ回路
をツリー状に接続し、前段のＰＬＬ回路のクロック出力
と、ＶＣＯ制御電圧と対応する入力クロックにロックし
た制御電圧とを、次段のＰＬＬ回路に供給するようにク
ロック分配回路を構成したので、以下の効果を得ること
ができる。
をツリー状に接続し、前段のＰＬＬ回路のクロック出力
と、ＶＣＯ制御電圧と対応する入力クロックにロックし
た制御電圧とを、次段のＰＬＬ回路に供給するようにク
ロック分配回路を構成したので、以下の効果を得ること
ができる。
【０１２２】(1) 各々のＰＬＬ回路の負荷が均等に軽減
でき、高周波動作が可能になる。
でき、高周波動作が可能になる。
【０１２３】(2) 各段のＰＬＬ回路では前段より得られ
る制御電圧によりまず大きな周波数誤差が解消されるの
で、各ＰＬＬ回路のクロックの入出力のみを互いに接続
する従来の多段接続構成のものより高速な引き込みを実
現でき、またジッタも低減することができる。
る制御電圧によりまず大きな周波数誤差が解消されるの
で、各ＰＬＬ回路のクロックの入出力のみを互いに接続
する従来の多段接続構成のものより高速な引き込みを実
現でき、またジッタも低減することができる。
【０１２４】（Ｆ）他の実施例
(1) 本発明のクロック分配回路によれば、回路を複数部
分に分割し、各部にジッタの少ない高い周波数のクロッ
クを外部クロック投入後、速やかに分配できるので、大
面積のチップに集積された半導体回路や、プリント基板
上に多数の半導体回路の搭載されるシステムボード及び
ＳＩＭやＤＩＭや、マルチチップモジュール（ＭＣＭ）
におけるクロック分配回路として有用である。
分に分割し、各部にジッタの少ない高い周波数のクロッ
クを外部クロック投入後、速やかに分配できるので、大
面積のチップに集積された半導体回路や、プリント基板
上に多数の半導体回路の搭載されるシステムボード及び
ＳＩＭやＤＩＭや、マルチチップモジュール（ＭＣＭ）
におけるクロック分配回路として有用である。
【０１２５】(2) 各実施例におけるクロック線を、相補
なクロックパルスを伝送する相補クロック線対に代えて
も良く、この場合には、各構成回路をＥＣＬのように相
補パルス対を入力とし、相補パルス対を出力するような
回路により構成する。また、本発明は、クロックパルス
として用いられる以外のデューティ比が５０％のパルス
の分配に適用できるものである。
なクロックパルスを伝送する相補クロック線対に代えて
も良く、この場合には、各構成回路をＥＣＬのように相
補パルス対を入力とし、相補パルス対を出力するような
回路により構成する。また、本発明は、クロックパルス
として用いられる以外のデューティ比が５０％のパルス
の分配に適用できるものである。
【０１２６】特許請求の範囲における用語「クロック」
は、単一及び相補のクロックを含むものとし、また、パ
ルスの用途がクロック以外のパルスを含むものとする。
は、単一及び相補のクロックを含むものとし、また、パ
ルスの用途がクロック以外のパルスを含むものとする。
【０１２７】(3) 上記第２実施例以降の各実施例におけ
るＰＬＬ回路部分に必要に応じて分周回路を設けて、周
波数シンセサイザで動作させるようにしても良い。
るＰＬＬ回路部分に必要に応じて分周回路を設けて、周
波数シンセサイザで動作させるようにしても良い。
【０１２８】(4) ＰＦＤＶＣ、ＰＤＶＣ、ＶＣＯ及びＶ
ＣＤは、上記構成例に示したものに限定されないことは
勿論である。例えば、ＰＦＤＶＣとして、積分回路を用
いたＦ−Ｖコンバータや、アップダウンカウンタとＤ／
Ａ変換器とを用いたものを挙げることができ、ＰＤＶＣ
として、アナログ乗算回路を用いたものを挙げることが
できる。
ＣＤは、上記構成例に示したものに限定されないことは
勿論である。例えば、ＰＦＤＶＣとして、積分回路を用
いたＦ−Ｖコンバータや、アップダウンカウンタとＤ／
Ａ変換器とを用いたものを挙げることができ、ＰＤＶＣ
として、アナログ乗算回路を用いたものを挙げることが
できる。
【０１２９】(5) 上記第３実施例以降の各実施例におい
て、２種類の制御電圧を出力するＰＦＤＶＣに代えて、
同一の２個の制御電圧を出力するものを適用するように
しても良い。
て、２種類の制御電圧を出力するＰＦＤＶＣに代えて、
同一の２個の制御電圧を出力するものを適用するように
しても良い。
【０１３０】(6) 上記第４及び第５実施例において、Ｐ
ＬＬ回路に代えて、２個の制御電圧入力端子を有するＶ
ＣＤを備えたＤＬＬ回路を適用するようにしても良い。
ＬＬ回路に代えて、２個の制御電圧入力端子を有するＶ
ＣＤを備えたＤＬＬ回路を適用するようにしても良い。
【０１３１】
【発明の効果】以上のように、本発明によれば、複数の
クロック同期回路を階層的又はツリー状に接続すると共
に、階層でクロック同期回路の内部構成を異なるように
したり、又は、前側のクロック同期回路が形成した位相
差や周波数差に応じた制御電圧を自己が利用するだけで
なく後側のクロック同期回路に与えるようにしたりした
ので、その出力クロックが外部クロックと同期するよう
に前側のクロック同期回路（クロック分配出力回路を含
む）によってまず粗く制御され、外部クロックに対する
残余の周波数及び位相誤差分が後側のクロック同期回路
（分配クロック入力回路を含む）によって解消され、各
回路が解消すべきスキュウ差が小さくなり、ジッタ低減
が図れ、スキュウ解消時間が短縮できることに加えて、
その動作が前段回路の引き込み動作と一部並行して行な
われることから、従来のＰＬＬ回路の多段構成のものよ
り、システムの立上り時間を短縮できるようになる。ま
た、各回路の負荷が軽減され、高い周波数のクロックの
分配が可能となり、各負荷回路内のクロックが安定する
までの時間も短くなる。
クロック同期回路を階層的又はツリー状に接続すると共
に、階層でクロック同期回路の内部構成を異なるように
したり、又は、前側のクロック同期回路が形成した位相
差や周波数差に応じた制御電圧を自己が利用するだけで
なく後側のクロック同期回路に与えるようにしたりした
ので、その出力クロックが外部クロックと同期するよう
に前側のクロック同期回路（クロック分配出力回路を含
む）によってまず粗く制御され、外部クロックに対する
残余の周波数及び位相誤差分が後側のクロック同期回路
（分配クロック入力回路を含む）によって解消され、各
回路が解消すべきスキュウ差が小さくなり、ジッタ低減
が図れ、スキュウ解消時間が短縮できることに加えて、
その動作が前段回路の引き込み動作と一部並行して行な
われることから、従来のＰＬＬ回路の多段構成のものよ
り、システムの立上り時間を短縮できるようになる。ま
た、各回路の負荷が軽減され、高い周波数のクロックの
分配が可能となり、各負荷回路内のクロックが安定する
までの時間も短くなる。
【図１】第１実施例の構成を示すブロック図である。
【図２】従来回路（その１）を示すブロック図である。
【図３】従来回路（その２）を示すブロック図である。
【図４】位相・周波数差電圧変換回路の構成例（その
１）を示すブロック図である。
１）を示すブロック図である。
【図５】電圧制御型遅延回路の構成例を示すブロック図
である。
である。
【図６】位相差電圧変換回路の構成例を示すブロック図
である。
である。
【図７】電圧制御型発振器の構成例を示すブロック図で
ある。
ある。
【図８】第１実施例の各部信号波形図である。
【図９】第２実施例の構成を示すブロック図である。
【図１０】第３実施例の構成を示すブロック図である。
【図１１】位相・周波数差電圧変換回路の構成例（その
２）を示すブロック図である。
２）を示すブロック図である。
【図１２】電圧制御型位相シフタを示すブロック図であ
る。
る。
【図１３】第３実施例の各部信号波形図である。
【図１４】第４実施例の構成を示すブロック図である。
【図１５】第４実施例の電圧制御型発振器内の遅延セル
を示す回路図である。
を示す回路図である。
【図１６】第４実施例の各種クロックの周波数特性図で
ある。
ある。
【図１７】第５実施例の構成を示すブロック図である。
ＣＫＳＰ１、ＣＫＳＰ２０１、ＣＫＳＰ３１…クロック
分配出力回路、 ＣＫＳＰ２、ＣＫＳＰ２０２、ＣＫＳＰ３２１、ＣＫＳ
Ｐ３２２…分配クロック入力回路、 ＣＫＳＰ４１〜ＣＫＳＰ４３、５１１〜５３２…ＰＬＬ
回路、 ＬＤ１、ＬＤ２…負荷回路、 ＰＤＶＣ…位相差電圧変換回路、 ＶＣＤ…電圧制御型遅延回路、 ＰＦＤＶＣ…位相・周波数差電圧変換回路、 ＶＣＯ…電圧制御型発振器、 ＰＳ…電圧制御型位相シフタ。
分配出力回路、 ＣＫＳＰ２、ＣＫＳＰ２０２、ＣＫＳＰ３２１、ＣＫＳ
Ｐ３２２…分配クロック入力回路、 ＣＫＳＰ４１〜ＣＫＳＰ４３、５１１〜５３２…ＰＬＬ
回路、 ＬＤ１、ＬＤ２…負荷回路、 ＰＤＶＣ…位相差電圧変換回路、 ＶＣＤ…電圧制御型遅延回路、 ＰＦＤＶＣ…位相・周波数差電圧変換回路、 ＶＣＯ…電圧制御型発振器、 ＰＳ…電圧制御型位相シフタ。
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(56)参考文献 特開 平６−282350（ＪＰ，Ａ)
特開 平４−364609（ＪＰ，Ａ)
特開 平６−164377（ＪＰ，Ａ)
特開 平７−142997（ＪＰ，Ａ)
特開 平８−211963（ＪＰ，Ａ)
特開 平８−191245（ＪＰ，Ａ)
特開 平８−116241（ＪＰ，Ａ)
特開 平８−97714（ＪＰ，Ａ)
特開 平７−110725（ＪＰ，Ａ)
特開 平７−106958（ＪＰ，Ａ)
特開 平７−58611（ＪＰ，Ａ)
特開 平６−348363（ＪＰ，Ａ)
特開 平６−204436（ＪＰ，Ａ)
特開 平５−199088（ＪＰ，Ａ)
特開 平５−3423（ＪＰ，Ａ)
特開 平４−219022（ＪＰ，Ａ)
特開 平４−148405（ＪＰ，Ａ)
特開 平４−76610（ＪＰ，Ａ)
特開 平４−910（ＪＰ，Ａ)
米国特許5570054（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/10
H03L 7/00
H03K 5/13
Claims (5)
- 【請求項１】 外部クロックが入力され、この外部クロ
ックと同期する第１のクロックを出力して各負荷回路に
分配するクロック分配出力回路と、 上記第１のクロックが入力され、この入力クロックと同
期する第２のクロックを出力する全て又は一部の上記負
荷回路の入力段にそれぞれ設けられた分配クロック入力
回路とを備え、 上記クロック分配出力回路又は上記分配クロック入力回
路の一方が、 その入出力クロックの位相差を電圧に変換する位相差電
圧変換回路と、この位相差電圧変換回路の出力電圧に従
って入力クロックを遅延せしめて出力する電圧制御型遅
延回路とを有し、 上記クロック分配出力回路又は上記分配クロック入力回
路の他方が、 その入出力クロックの位相差及び又は周波数差を制御電
圧に変換する位相・周波数差電圧変換回路と、この位相
・周波数差電圧変換回路からの制御電圧に基づいて出力
されるクロックの位相及び又は周波数を変化させる電圧
制御型発振回路とを有する ことを特徴とするクロック分
配回路。 - 【請求項２】 外部クロックが入力され、この外部クロ
ックに同期しかつ位相が進んだ第１のクロックと、上記
外部クロックに同期しかつ位相が遅れた第２のクロック
とを出力して各負荷回路に分配するクロック分配出力回
路と、 上記第１及び第２のクロックと上記外部クロックとが入
力され、上記外部クロックに同期した第３のクロックを
出力する全て又は一部の上記負荷回路の入力段にそれぞ
れ設けられた分配クロック入力回路とを備え、 上記クロック分配出力回路が、第１の制御電圧に応じた
第４のクロックを発生する電圧制御型発振器と、上記外
部クロックを第２の制御電圧に従って遅延せしめて上記
第１及び第２のクロックを出力する電圧制御型遅延回路
と、上記外部クロックと第４のクロックとの位相、周波
数差を電圧に変換して上記第１及び第２の制御電圧を出
力する位相・周波数差電圧変換回路とを有し、 上記各分配クロック入力回路が、上記外部クロックと当
該回路から出力される上記第３のクロックとの位相差を
電圧に変換する位相差電圧変換回路と、この位相差電圧
変換回路の出力電圧に従って上記第１及び第２のクロッ
クから上記第３のクロックを発生する電圧制御型位相シ
フタとを有することを特徴とするクロック分配回路。 - 【請求項３】 入力クロックと同期したクロックを発生
するＰＬＬ回路構成又はディレイロックドループ回路構
成の複数のクロック同期回路を備えるクロック分配回路
において、並列接続された 上記各クロック同期回路は、入力クロッ
クと当該回路から出力されるクロックとの位相差及び又
は周波数差に基づいて、応答速度の異なる第１及び第２
の制御電圧を出力する位相・周波数差電圧変換回路と、
２種類の制御電圧に基づいて当該回路から出力されるク
ロックの周波数及び又は位相を変化させる電圧制御型発
振器又は遅延回路とを有し、Ｎ＋１番目の上記クロック同期回路内の電圧制御型発振
器又は遅延回路は、当該回路内の位相・周波数差電圧変
換回路からの第１の制御電圧と、Ｎ番目の上記クロック
同期回路内の位相・周波数差電圧変換回路からの第２の
制御電圧とを受け取る ことを特徴とするクロック分配回
路。 - 【請求項４】 入力クロックと同期したクロックを発生
するＰＬＬ回路構成又はディレイロックドループ回路構
成の複数のクロック同期回路がツリー状に接続されてい
るクロック分配回路において、 上記各クロック同期回路は、入力クロックと当該回路か
ら出力されるクロックとの位相差及び又は周波数差に基
づいて、応答速度の異なる第１及び第２の制御電圧を出
力する位相・周波数差電圧変換回路と、２種類の制御電
圧に基づいて当該回路から出力されるクロックの周波数
及び又は位相を変化させる電圧制御型発振器又は遅延回
路とを有し、Ｎ＋１段目の枝に属する上記クロック同期回路内の電圧
制御型発振器又は遅延回路は、当該回路内の位相・周波
数差電圧変換回路からの第１の制御電圧と、Ｎ段目の枝
に属する上記クロック同期回路内の位相・周波数差電圧
変換回路からの第２の制御電圧とを受け取る ことを特徴
とするクロック分配回路。 - 【請求項５】 上記位相・周波数差電圧変換回路からの
出力される第１及び第２の制御電圧が、位相差及び又は
周波数差の時間変化に対して応答が異なるものであるこ
とを特徴とする請求項３又は４に記載のクロック分配回
路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17908195A JP3403551B2 (ja) | 1995-07-14 | 1995-07-14 | クロック分配回路 |
| DE69633539T DE69633539T2 (de) | 1995-07-14 | 1996-07-09 | Taktverteilungsschaltung |
| EP96305040A EP0753808B1 (en) | 1995-07-14 | 1996-07-09 | Clock distributing circuit |
| TW085108431A TW301823B (ja) | 1995-07-14 | 1996-07-11 | |
| KR1019960028601A KR100290592B1 (ko) | 1995-07-05 | 1996-07-15 | 클럭분배회로 |
| US08/678,860 US5751665A (en) | 1995-07-14 | 1996-07-21 | Clock distributing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17908195A JP3403551B2 (ja) | 1995-07-14 | 1995-07-14 | クロック分配回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934584A JPH0934584A (ja) | 1997-02-07 |
| JP3403551B2 true JP3403551B2 (ja) | 2003-05-06 |
Family
ID=16059759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17908195A Expired - Fee Related JP3403551B2 (ja) | 1995-07-05 | 1995-07-14 | クロック分配回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5751665A (ja) |
| EP (1) | EP0753808B1 (ja) |
| JP (1) | JP3403551B2 (ja) |
| DE (1) | DE69633539T2 (ja) |
| TW (1) | TW301823B (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19627634C1 (de) * | 1996-07-09 | 1997-07-24 | Siemens Ag | CMOS-Schaltung aus CMOS-Schaltungsblöcken, die in bitparallelen Datenpfaden angeordnet sind |
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| US5940608A (en) | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
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- 1995-07-14 JP JP17908195A patent/JP3403551B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-09 EP EP96305040A patent/EP0753808B1/en not_active Expired - Lifetime
- 1996-07-09 DE DE69633539T patent/DE69633539T2/de not_active Expired - Lifetime
- 1996-07-11 TW TW085108431A patent/TW301823B/zh not_active IP Right Cessation
- 1996-07-21 US US08/678,860 patent/US5751665A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69633539T2 (de) | 2005-01-27 |
| EP0753808A2 (en) | 1997-01-15 |
| TW301823B (ja) | 1997-04-01 |
| DE69633539D1 (de) | 2004-11-11 |
| EP0753808B1 (en) | 2004-10-06 |
| EP0753808A3 (en) | 1998-05-13 |
| JPH0934584A (ja) | 1997-02-07 |
| US5751665A (en) | 1998-05-12 |
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