JP3160907B2 - 位相同期回路 - Google Patents

位相同期回路

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JP3160907B2
JP3160907B2 JP51286391A JP51286391A JP3160907B2 JP 3160907 B2 JP3160907 B2 JP 3160907B2 JP 51286391 A JP51286391 A JP 51286391A JP 51286391 A JP51286391 A JP 51286391A JP 3160907 B2 JP3160907 B2 JP 3160907B2
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隆央 小川
健 川崎
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 技術分野 この発明は、入力信号の位相に同期追従したクロック
を生成する位相同期回路（PLL回路）に関し、特に、フ
ロッピーディスク等の磁気ディスク装置におけるデータ
セパレート回路に好適な位相同期回路に関する。
背景技術 フロッピーディスク等の磁気ディスク装置における位
相同期回路の入力データ（リードデータ）の形式は、隣
接する継目フィールド（GAP）の間には頭出し部分の等
間隔パルス列の同期ビットだけを持つ同期フィールド
（SYSC）と、これに続き同期ビットとデータビットを持
つ情報フィールド（インデックスフィールド（ID）とデ
ータフィールド（DATA））とで構成されている。従っ
て、情報フィールドに先行する同期フィールドでPLL回
路を同期ロックに引き込むように動作させ、PLL回路が
一旦ロックすれば、PLL回路は情報フィールドにおいて
も同一の繰り返し周波数で同期保持を続けるよう作動す
る。従来、例えばフロッピーディスク装置におけるPLL
回路としては日本特許公開公報昭和58年第50827号に開
示されたものが知られている。この位相同期回路におい
ては、フロッピーディスク装置より再生されるリードデ
ータRDがそのセクタ内の同期フィールドにあるときに
は、PLL回路自体を同期ロックに引き込むために同期ビ
ットに高速に追従するような周波数及び位相比較器と高
ゲインの低域フィルタ（LPF）が選択され、またリード
データRDがデータフィールドにあるときは、PLL回路は
既に同期がとれているので、位相のみを比較する位相比
較器とデータビットのピークシフトには追従しないよう
な低ゲインの低域フィルタが選択される。このような周
波数及び位相比較器と高ゲインの低域フィルタの組と、
位相比較器と低ゲインの低域フィルタとの組を同期フィ
ールドとデータフィールドとで切り換えて制御する方式
では、誤ロックの防止やロックインの高速化又はリード
動作の安定化が図られている。
しかしながら、上述の構成に係るPLL回路にあっては
次のような問題点が存在する。
周波数及び位相比較器と位相比較器を必要とするた
め、それぞれの後段に低域フィルタを具備させなければ
ならない。低域フィルタは、一般に前段のチャージポン
プとの回路相関上等価的なラグリートフィルタで、抵抗
素子と容量素子とからなる直列回路であるが、複数の低
域フィルタを用いると、ディスクリート部品の点数が増
え、基板実装のスペースを大幅に消費してしまう。また
位相同期回路の１チップ半導体集積回路を構成する場合
には、複数の低域フィルタの作り込みを余儀無くされる
ので、チップザイスを増大させてしまう。
同期ビットの周波数と低域フィルタの出力電位で周波
数制御される電圧制御発振器の発振周波数とが異なるよ
うな２−7RLL記録方式を採用する場合、単純には周波数
及び位相比較器をそのままま使用するこができない。
そこで、本発明は、周波数及び位相比較器を用いず、
位相比較器のみを用いて高速にロックインさせることに
より、第１に、周波数及び位相比較器と高ゲインの低域
フィルタの構成要素を排除し、基板実装スペースや半導
体チップサイズの縮小化を達成することにあり、第２
に、同期ビットの周波数と電圧制御発振器の発振周波数
が異なる場合においても使用できる位相同期回路を提供
することにある。
発明の開示 上記課題を解決するために、本発明は、基準クロック
からリードデータへの切り換え時において同期フィール
ドで電圧制御発振手段の発振を一旦停止させた後その発
振を再開させる所謂ゼロフェーズスタートの手法を採用
するものであるが、リードデータと発振出力の位相の合
わせ込みを高速に達成するために、電圧制御発振手段と
ワンショット回路の構成を改良した点に特徴を有する。
即ち、本発明においては、到来信号を所定のパルス幅に
変換するワンショット回路と、その出力を第１の入力信
号としてこれを第２の入力信号と位相比較する位相比較
手段と、位相比較手段の出力を電圧変換するループフィ
ルタ手段と、ループフィルタ手段の出力電圧により発振
周波数が制御され、発振出力を第２の入力信号の信号源
として送出する電圧制御発振手段とを有する位相同期回
路において、外部制御信号と第１の入力信号とを基に第
１の入力信号に同期した発振制御信号を作成する発振制
御タイミング手段を備え、電圧制御発振手段は、奇数段
Ｎのインバータ回路をリング状に接続したリングオシレ
ータと、発振制御信号によりリングオシレータの出力レ
ベルを固定させる発振停止解除手段とを有し、上記ワン
ショット回路は上記ループフィルタ手段の出力電圧によ
りパルス幅を可変するパルス幅調整手段を有し、このパ
ルス幅調整手段は上記リングオシレータを構成するイン
バータ回路と同一特性のインバータ回路を同一の奇数段
Ｎだけカスケード接続した遅延手段であることを特徴と
するものである。このような構成においては、PLL回路
が同期フィールドに入ると、外部制御信号の発生によっ
てこれに同期した発振制御信号が発振制御タイミング手
段から生成される。この発振制御信号の発生によって発
振停止解除手段が電圧制御発振手段の発振を停止させ
る。この発振停止の期間は短時間（数バイト）であるの
で、ループフィルタ手段の出力電圧は発振停止直前の値
と等しい値で保持される。発振停止から所定の時間が経
過すると、発振制御信号の論理が切り換わり、電圧制御
発振手段の発振が再開するが、電圧制御発振手段は奇数
段Ｎのインバータ回路をリング状に接続したリングオシ
レータであることから、そのリングオシレータ回路の遅
延量のため、発振周期Ｔの半周期T/2分だけ発振出力V
OUTの論理が変化する辞典が遅れる。またワンショット
回路の出力も変化するが、ワンショット回路は上記ルー
プフィルタ手段の出力電圧によりパルス幅を可変するパ
ルス幅調整手段を有し、このパルス幅調整手段は上記リ
ングオシレータを構成するインバータ回路と同一特性の
インバータ回路を同一の奇数段Ｎだけカスケード接続し
た遅延手段であるので、ワンショット回路の出力パルス
幅は、発振周期Ｔの半周期T/2分と相等しいパルス幅に
調整される。このため、位相比較手段の２入力の位相は
実質的に一致又は近似したものとなる。このため、ルー
プフィルタ30を高ゲインとせずに、位相同期回路を高速
に同期ロックに引き込むことができる。また第１の入力
信号の周波数と第２の入力信号の周波数が異なるときに
も位相同期をとることが可能である。更に、ワンショッ
ト回路のパルス幅及び電圧制御発振手段の発振周波数が
共にループフィルタ手段の出力電圧の値に連動して変わ
るため、ディスク装置の回転変動に対するピークシフト
マージンの低下を半減させることができる。
上述の発振停止解除手段の具体的な構成としては、Ｋ
を1,…Ｎ−１の自然数とすると、第Ｋ段目と第Ｋ＋１段
目のインバータ回路の間に介在しており、第Ｋ段目から
第Ｋ＋１段目に信号を伝達するトランスミッション回路
と電圧固定用スイッチング回路とを採用することができ
る。かかる場合の上述の遅延手段としては、発振停止解
除手段のトランスミッション回路と電圧固定用スイッチ
ング回路に対応する同一の回路要素を有し、それらを電
源に固定的に付勢した均等な回路構成を採用することが
望ましい。両者の遅延時間をより精度良く合わせ込むた
めである。
また発振停止解除手段の別の構成としては、第１段目
のインバータ回路の前段に介在しており、最終段から第
１段目に信号を伝達するトランスミッション回路と電圧
固定用スイッチング回路を採用することができる。
図面の簡単な説明 図１は本発明に係る実施例１及び実施例の概略構成を
示すブロック図である。
図２は実施例１における位相比較器，チャージポンプ
及び電圧制御発振器の構成を示す回路図である。
図３は実施例１におけるワンショット回路の構成を示
す回路図である。
図４は実施例１において同期フィールド時の各種信号
波形を示すタイミングチャート図である。
図５は実施例１における位相ステップ応答と従来例に
おける位相ステップ応答を示すグラフ図である。
図６は実施例２における電圧制御発振器の構成を示す
回路図である。
図７は実施例２におけるワンショット回路の構成を示
す回路図である。
図８は実施例２において同期フィールド時の各種信号
波形を示すタイミングチャート図である。
発明を実施するための最良の形態 次に、本発明の実施例を添付図面に基づいて説明す
る。
〔実施例１〕 図１は実施例１及び実施例２に係る位相同期回路の概
略構成を示すブロック図である。このPLL回路は、同期
フィールド検出回路1,セレクタ回路2,ワンショット回路
3,位相比較器10,チャージポンプ20,低ゲインのループフ
ィルタ30,電圧制御発振器（VCO）40及び発振制御タイミ
ング回路50を有している。
同期フィールド検出回路１はリードデータRDが同期フ
ィールドの同期ビットのみからなることを検出する。通
常、この回路は、等間隔の同期ビットの数バイト（１〜
２バイト）をカウントするカウンタで構成されている。
この同期フィールド検出回路１が同期フィールドを検出
すると、検出信号Ｃと入力切り換え制御信号SCを出力す
る。セレクタ回路２は入力切り換え制御信号SCによりリ
ードデータRDと基準クロックCLとを排他的に選択するセ
レクタ回路である。その選択された信号はワンショット
回路３へ供給される。ワンショット回路３は入来信号毎
に所定のパルス幅の方形パルスに変換するもので、その
パルス幅の可変調整は、後述するように、パルス幅変調
回路60で行われる。
このPLL回路は、入力信号SINの位相と電圧制御発振器
40の発振出力VOUTの位相を比較し、遅れ位相差信号Q1及
び進み位相差信号Q2を出力する位相比較器10と、遅れ位
相差信号Q1及び進み位相差信号Q2を基にループフィルタ
30のキャパシタCFに対して充放電電流ｉを供給するチャ
ージポンプ20と、チャージポンプ20との回路相関上等価
的なラグリートフィルタを構成する低ゲインの低域フィ
ルタ（LPF）たるループフィルタ30と、そのフィルタ出
力電圧VFを制御入力としてその値に応じた発振周波数f
oscの発振出力VOUTに変換する電圧制御発振器40とを有
している。電圧制御発振器40は電圧−電流変換回路（以
下V/I回路と言う）42と電流−周波数変換回路（以下I/F
回路と言う）44と発振停止解除回路46を有している。発
振制御タイミング回路50は同期フィールド検出回路１か
らの検出信号Ｃをワンショット回路３の出力SINと同期
をとり発振制御信号RSを生成するものであり、これはＤ
フリップフロップ回路で構成されている。
位相比較器10はディジタル位相比較器で、図２に示す
ように、入力信号SINをクロック入力とするＤフリップ
フロップ11と、発振出力VOUTをクロック入力とするＤフ
リップフロップ12と、Ｄフリップフロップ11,12のＱ出
力から両者のリセット信号Ｒを作成するナンドゲート13
と、Ｄフリップフロップ11のＱ（バー）出力とＤフリッ
プフロップ12のＱ出力から遅れ位相差信号Q1を作成する
ナンドゲート14と、Ｄフリップフロップ11のＱ出力とＤ
フリップフロップ12のＱ（バー）出力から進み位相差信
号Q2を作成するナンドゲート15と、入力信号SINをクロ
ック入力としナンドゲート13の出力をリセット信号（Re
set）としてQC出力をＤフリップフロップ11,12のリセッ
ト端子に供給するＤフリップフロップ17とから構成され
ている。入力信号SINが入力されたとき、Ｄフリップフ
ロップ17のQC出力が高レベルとなるが、これによってＤ
フリップフロップ11,12はアクティブ状態となる。発振
出力VOUTの立ち下がりが来ても、入力信号SINが入力さ
れてQC出力が高レベルのとき以外は無視される。従って
位相比較回路10は発振出力VOUT毎には位相比較を行わな
い。
チャージポンプ20は、遅れ位相差信号Q1の低レベルで
オン状態となる充電用スイッチングMOSFET22と、進み位
相差信号Q2の高レベルでオン状態となる放電用スイッチ
ングMOSFET24の直列回路である。
低域フィルタたるループフィルタ30はチャージポンプ
20との回路構成上等価的なラグリートフィルタを構成し
ており、抵抗RFとキャパシタCFとの等価直列回路であ
る。このループフィルタ30はデータビットのピークシフ
トのような位相変動に追従しないような低ゲインのフィ
ルタで構成されている。
電圧制御発振器40のV/I回路42はカレントミラー回路
で、フィルタ出力電圧VFの値に応じて電流を流す電流源
としてのＰ型MOSFET42aと、これに直列した入力側のＮ
型MOSFET42bと、入力側の電流値i1と実質的に等しい値
の出力側電流を流す出力側のＮ型MOSFET42cと、これに
カスケード接続したＰ型MOSFET42dとから構成されてい
る。電圧制御発振器40のI/F回路44は、貫通電流がカレ
ントミラー回路の出力電流で規定される３段接続のイン
バータ回路44a,44b,44cをリング状に接続してなるリン
グオシレータ回路である。即ち、インバータ回路44aに
は、Ｐ型MOSFET42dに並列のＰ型MOSFET44aaとＮ型MOSFE
T42cに並列のＮ型MOSFET44abがそれぞれ直列に接続され
ている。またインバータ回路44bには、Ｐ型MOSFET42dに
並列のＰ型MOSFET44baとＮ型MOSFET42cに並列のＮ型MOS
FET44bbがそれぞれ直列に接続されている。更に、イン
バータ回路44cには、Ｐ型MOSFET42dに並列のＰ型MOSFET
44caとＮ型MOSFET42cに並列のＮ型MOSFET44cbがそれぞ
れ直列に接続されている。第１段目のインバータ回路44
aと第２段目のインバータ回路44bとの間には、発振制御
信号RSによって第１段目から第２段目への信号を伝達遮
断すべきトランスミッション回路45aと、第２段目のイ
ンバータ回路44bの入力電圧を固定する電圧固定用MOSFE
T46aとを有している。また、第２段目のインバータ回路
44bと第３段目のインバータ回路44cとの間には、発振制
御信号RSによって第２段目から第３段目への信号を伝達
遮断すべきトランスミッション回路45bと、第３段目の
インバータ回路44cの入力電圧を固定する電圧固定用MOS
FET46bとを有している。これらのトランスミッション回
路45a,45b及び固定する電圧固定用MOSFET46a,46bは発振
停止解除回路46を構成している。
ワンショット回路３は、図３に示すように、セレクタ
回路２からのリードデータRD又は基準クロックCLをクロ
ック入力とするＤフリップフロップ回路3aとその出力Ｑ
のパルス幅をループフィルタ30のフィルタ出力VFの値に
応じて可変するパルス幅調整回路60とから構成されてい
る。このパルス幅調整回路60の回路要素は電圧制御発振
器40のそれと同じで、トランスミッション回路45aを電
源VSSに，トランスミッション回路45bを電源VDDに接続
したものと同一である。即ち、パルス幅調整回路60は、
カレントミラー回路からなる電圧電流変換回路62とその
変換電流の値に応じたパルス遅延量を付与する遅延回路
64とから構成されている。この遅延回路64は、電圧制御
発振器40のインバータ回路と同一特性のインバータ回路
INV1〜INV3のカスケード接続である。第１段目のインバ
ータ回路INV1と第２段目のインバータ回路INV2の間に介
在するトランスミッション回路T1は電源VSSに接続され
ており、常に信号伝達可能状態にある。また第２段目の
インバータ回路INV2と第３段目のインバータ回路INV3の
間に介在するトランスミッション回路T2は電源VDDに接
続されており、これも常に信号伝達可能状態にある。
フロッピーディクの再生時において継目フィールド
（GAP）にある場合には、同期フィールド検出回路１が
同期フィールドを検出していないので、セレクタ回路２
は基準クロックCLを選択している。この期間においては
PLL回路はこの基準クロックに同期している。即ち、発
振制御信号RSは低レベルにあるので、トランスミッショ
ン回路45a,45bは電位伝達モードに設定され、また電位
固定用MOSFET46a,46bはオフ状態にあるので、３段接続
のインバータ回路44a,44b,44cは正規のリングオシレー
タを形成しており、電圧制御発振器40の基準クロックに
同期してデューティー比50％の発振出力を送出する。
次に、同期フィールド（SYSC）に入ると、同期フィー
ルド検出回路１が同期ビットを検出する。同期フィール
ド検出回路１は同期ビットの数バイト（１〜２バイト）
後に高レベルの検出信号Ｃを出力する。また入力切り換
え信号SCも生成され、セレクタ回路２はリードデータRD
を選択する。この検出信号Ｃは発振制御タイミング回路
50に供給されるが、図３に示すように、リードデータRD
即ちワンショット回路３のパルスSINの立ち上がりを待
って発振制御信号RSが立ち上がる。この発振制御信号RS
が立ち上がりると、トランスミッション回路45a,45bは
遮断され、電位固定用MOSFET46a,46bはオン状態とな
る。このとき、２段目のインバータ回路44bの入力電圧
は高レベル（VDD）となり、３段目のインバータ回路44c
の入力電圧は低レベル（VSS）に固定される。このた
め、電圧制御発振器40の発振は停止し、出力VOUTは高レ
ベルに維持される。この発振停止に入る直前において
は、ループフィルタ出力VFは一定値に固定されている。
同期フィールド（SYSC）の数バイトまではPLL回路が基
準クロックCLに同期しているからである。またこの発振
停止の期間（同期ビットの数バイト）では、ループフィ
ルタ出力VFの値は不変であるとみることができる。ルー
プフィルタ30のリーク電流を無視できる程の短時間だか
らである。
次に、発振停止から同期ビットの数バイトが同期フィ
ールド検出回路１で検出されると、検出信号Ｃが立ち下
がる。発振制御タイミング回路50はリードデータRDの立
ち上がりを待って発振制御信号RSを立ち下げる。電圧制
御発振器０の発振が再開するが、３段のインバータ回路
44a,44b,44cからなるリングオシレータ回路の遅延量の
ため、発振周期Ｔの半周期T/2分だけ発振出力VOUTの高
レベルから低レベルに立ち下がる時点が遅れる。またリ
ードデータRDの立ち上がりに同期してワンショット回路
３の出力SINも立ち上がるが、ワンショット回路３のパ
ルス幅調整回路3bの存在により、発振周期Ｔの半周期T/
2分と相等しいパルス幅に調整される。このため、リー
ドデータRDの立ち下がり時点と発振再開時点とが実質的
に一致することになる。これはパルス幅調整回路3bが電
圧制御発振器40と同様にループフィルタ30のフィルタ出
力VFに基づいて３段のインバータ回路INV1〜INV3で遅延
量が決定されているためである。
このように、電圧制御発振器40の発振を開始したと
き、３段のインバータ回路44a,44b,44cからなるリング
オシレータの半周期分の遅延量とワンショット回路３の
３段のインバータ回路INV1,INV2,INV3の遅延量の差が僅
かであるので、ループフィルタ30を高ゲインとせずに、
位相同期回路を高速に同期ロックに引き込むことができ
る。
図４は位相ステップ応答を示すグラフ図である。同グ
ラフにおいて横軸は時間ｔを、縦軸は位相差θｅを表
す。Ａは本実施例による位相ステップ応答で、Ｂは従来
の位相同期回路による位相ステップ応答である。それぞ
れの位相ステップ応答は低ゲインのループフィルタを用
いた場合を示してある。ここで、一般に、位相ステップ
応答の式は次式で与えられる。
但し、Δθは初期位相差、ωｎは自然角周波数、ζは
ダンピング係数である。図５ではωｎ＝80×103rad/se
c、ζ＝0.4である。本実施例では発振再開時点を入力信
号SINの立ち下がりに合わせてあるので、初期位相差Δ
θは理論的には０゜であるが、ワースト値として高々30
゜程度と推測される。これに対して従来の位相同期回路
では、発振出力VOUTと入力信号SINとの位相差が不定で
あるので、初期位相差Δθも不定であるが、ワースト値
は90゜である。このため、応答Ａが追従動作を終了した
とみなせる時間t1とし、また応答Ｂが追従動作を終了し
たとみなせる時間t2とすると、本実施例の方がより速く
同期ロックに引き込むことができる。このように、本例
に係る位相同期回路においては、低ゲインのループフル
タを用いるだけで高速ロックインさせることができる。
従って、従来に比して高ゲインのループフィルタを用い
なくとも済むので、ループフィルタを構成する受動素子
を削減することができ、基板実装面積の節約やチップサ
イズの縮小化を図ることができる。
電圧制御発振器40における発振停止解除回路60は、第
１段目と第２段目のインバータ回路44a,44bの間と、第
２段目と第３段目のインバータ回路44b,44cの間とに構
成されている。これは第３段目のインバータ回路44の出
力には必然的に負荷容量が寄生するため、その寄生容量
と同等な容量を第１段目と第２段目との間，第２段目と
第３段目との間に持たせて遅延波形を整形安定化させる
ためである。
なお、本実施例における電圧制御発振器はオペアンプ
により構成しても良い。また入力信号SINの立ち上がり
で発振を開始するように構成することもできる。
〔実施例２〕 実施例２に係る位相同期回路の概略構成は図１に示す
ものと同様で、実施例１と比べると、電圧制御発振回路
及びワンショット回路の構成が異なる。
図６は実施例２に係る電圧制御発振器の構成を示す回
路図である。なお、同図において実施例１に係る電圧制
御発振器の構成部分と同一部分には同一参照符号を付し
てある。この電圧制御発振器70もまたV/I回路42とI/F回
路74とを有している。V/I回路42はカレントミラー回路
である。I/F回路74は実施例１のI/F回路40と同様にイン
バータ回路44a,44b,44cをリング状に接続したリングオ
シレータ回路で構成されている。この第１段目のインバ
ータ回路44aの前段にはトランスミッションン回路74aと
電圧固定用MOSFET74bが設けられている。トランスミッ
ションン回路74aと電圧固定用MOSFET74bは発振停止解除
回路46を構成している。
発振制御信号RSが低レベルのときは、トランスミッシ
ョンン回路74aが信号伝達モードに設定されると共に、
電圧固定用MOSFET74bはオフ状態にある。一方、発振制
御信号RSが高レベルのときは、トランスミッションン回
路74aが遮断されると共に、電圧固定用MOSFET74bはオン
状態となる。
図７は実施例２に係るワンショット回路の構成を示す
回路図である。なお、同図において実施例１に係る電圧
制御発振器の構成部分と同一部分には同一参照符号を付
してある。このワンショット回路80も、セレクタ回路２
からのリードデータRD又は基準クロックCLをクロック入
力とするＤフリップフロップ回路3aとその出力Ｑのパル
ス幅をループフィルタ30のフィルタ出力VFの値に応じて
可変するパルス幅調整回路82とから構成されている。こ
のパルス幅調整回路82の回路要素は電圧制御発振器70の
それと同じで、カレントミラー回路からなる電圧電流変
換回路84とその変換電流の値に応じたパルス遅延量を付
与する遅延回路86とから構成されている。遅延回路86
は、電圧制御発振器70のリングオシレータを構成するイ
ンバータ回路と同一特性のインバータ回路INV1,INV2,IN
V3を３段カスケード接続したものである。
実施例１と同様に、フロッピーディクの再生時におい
て継目フィールド（GAP）にある場合には、同期フィー
ルド検出回路１が同期ビットを検出していないので、セ
レクタ回路２は基準クロックCLを選択している。この期
間においてはPLL回路はこの基準クロックに同期してい
る。即ち、発振制御信号RSは低レベルにあるので、トラ
ンスミッション回路74aは電位伝達モードに設定され、
また電位固定用MOSFET74bはオフ状態にあるので、３段
接続のインバータ回路44a,44b,44cは正規のリングオシ
レータを形成しており、電圧制御発振器70の基準クロッ
クに同期してデューティー比50％の発振出力を送出す
る。
次に、同期フィールド（SYSC）に入ると、同期フィー
ルド検出回路１が同期ビットを検出する。同期フィール
ド検出回路１は同期ビットの数バイト（１〜２バイト）
後に高レベルの検出信号Ｃを出力する。また入力切り換
え信号SCも生成され、セレクタ回路２はリードデータRD
を選択する。この検出信号Ｃは発振制御タイミング回路
50に供給されると、発振制御信号RSが立ち上がる。この
発振制御信号RSの立ち上がりると、トランスミッション
回路74aが遮断され、電位固定用MOSFET74bがオン状態と
なる。このとき、１段目のインバータ回路44aの入力電
圧は低レベル（VSS）となるので、３段目のインバータ
回路44cの出力たる発振出力VOUTは高レベルに維持さ
れ、発振が停止する。この発振停止に入る直前において
は、ループフィルタ出力VFは一定値に固定されている。
同期フィールド（SYSC）の数バイトまではPLL回路が基
準クロックCLに同期しているからである。またこの発振
停止の期間（同期ビットの数バイト）では、ループフィ
ルタ出力VFの値は不変であるとみるこができる。ループ
フィルタ30のリーク電流を無視できる程の短時間だから
である。
次に、発振停止から同期ビットの数バイトが同期フィ
ールド検出回路１で検出されると、検出信号Ｃが立ち下
がる。発振制御タイミング回路50はリードデータRDの立
ち上がりを待って発振制御信号RSを立ち下げる。電圧制
御発振器700の発振が再開するが、３段のインバータ回
路44a,44b,44cからなるリングオシレータ回路の遅延量
のため、発振周期Ｔの半周期T/2分だけ発振出力VOUTが
高レベルから低レベルに立ち下がる時点が遅れる。また
リードデータRDの立ち上がりに同期してワンショット回
路３の出力SINも立ち上がるが、ワンショット回路３の
パルス幅調整回路82の存在により、発振周期Ｔの半周期
T/2分と相等しいパルス幅に調整される。このため、リ
ードデータRDの立ち下がり時点と発振再開時点とが実質
的に一致することになる。これはパルス幅調整回路82が
電圧制御発振器70と同様にループフィルタ30のフィルタ
出力VFに基づいて３段のインバータ回路INV1〜INV3で遅
延量が決定されているためである。
このように、電圧制御発振器70の発振を開始したと
き、３段のインバータ回路44a,44b,44cからなるリング
オシレータの半周期分の遅延量とワンショット回路３の
３段のインバータ回路INV1,INV2,INV3の遅延量の差が僅
かであるので、ループフィルタ30を高ゲインとせずに、
位相同期回路を高速に同期ロックに引き込むことができ
る。また、従来は周波数及び位相比較器を用いているの
で、入力信号SINの周波数と発振出力VOUTの周波数が異
なる場合には位相同期をとることができなかったが、本
例のように位相比較器と低ゲインのループフィルタのみ
で構成されているので、そのような場合にも位相同期を
とることができる。更に、実施例１と同様に、ワンショ
ット回路のパルス幅及び電圧制御発振器の発振周波数が
共にループフィルタ手段の出力電圧の値に連動して変わ
るため、ディスク装置の回転変動に対するピークシフト
マージンの低下を半減させることができる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−217766（ＪＰ，Ａ) 特開 平２−91861（ＪＰ，Ａ) 特開 平２−11036（ＪＰ，Ａ) 特開 昭53−89651（ＪＰ，Ａ) 特開 昭59−140614（ＪＰ，Ａ) 特開 昭58−107729（ＪＰ，Ａ) 実開 昭64−21532（ＪＰ，Ｕ) 米国特許4534044（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199 G11B 20/14

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】到来信号を所定のパルス幅に変換するワン
    ショット回路と、その出力を第１の入力信号としてこれ
    を第２の入力信号と位相比較する位相比較手段と、該位
    相比較手段の出力を電圧変換するループフィルタ手段
    と、該ループフィルタ手段の出力電圧により発振周波数
    が制御され、発振出力を第２の入力信号の信号源として
    送出する電圧制御発振手段とを有する位相同期回路であ
    って、外部制御信号と第１の入力信号とを基に第１の入
    力信号に同期した発振制御信号を作成する発振制御タイ
    ミング手段を備え、前記電圧制御発振手段は、奇数段Ｎ
    のインバータ回路をリング状に接続したリングオシレー
    タと、前記発振制御信号によりリングオシレータの出力
    レベルを固定させる発振停止解除手段とを有し、前記ワ
    ンショット回路は前記ループフィルタ手段の出力電圧に
    よりパルス幅を可変するパルス幅調整手段を有し、この
    パルス幅調整手段は前記リングオシレータを構成するイ
    ンバータ回路と同一特性のインバータ回路を同一の奇数
    段Ｎだけカスケード接続した遅延手段であることを特徴
    とする位相同期回路。
  2. 【請求項２】請求項１において、前記発振停止解除手段
    は、Ｋを1,…Ｎ−１の自然数とし、第Ｋ段目と第Ｋ＋１
    段目のインバータ回路の間に介在しており、第Ｋ段目か
    ら第Ｋ＋１段目に信号を伝達するトランスミッション回
    路と電圧固定用スイッチング回路で構成されていること
    を特徴とする位相同期回路。
  3. 【請求項３】請求項２において、前記遅延手段は、前記
    トランスミッション回路と電圧固定用スイッチング回路
    に対応する同一の回路要素を有し、それらは電源に固定
    的に付勢されていること特徴とする位相同期回路。
  4. 【請求項４】請求項１において、前記発振停止解除手段
    は、第１段目のインバータ回路の前段に介在しており、
    最終段から第１段目に信号を伝達するトランスミッショ
    ン回路と電圧固定用スイッチング回路で構成されている
    ことを特徴とする位相同期回路。
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