CN100505545C - 占空度校正电路和具有该电路的延迟锁相环 - Google Patents

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Abstract

本发明提供一种占空度校正电路(DCC)及具有该占空度校正电路的延迟锁相环(DLL)。本发明的占空度校正电路包括：一第一时钟分割单元及一第二时钟分割单元，用于分割一正常输入时钟及一子正常输入时钟；一第一时钟混合单元；一第二时钟混合单元；以及一逻辑组合单元，用于产生一占空度校正时钟。此外，本发明的延迟锁相环(DLL)包括：一第一时钟分割单元及一第二时钟分割单元；一频率检测单元；一第一可变延迟单元；一第二可变延迟单元；一第一时钟混合单元；一第二时钟混合单元；以及一逻辑组合单元。

Description

占空度校正电路和具有该电路的延迟锁相环
技术领域
本发明是关于一种半导体电路，更明确地说，是关于一种占空度校正电路(DCC，duty cycle correction)及具有该占空度校正电路的延迟锁相环(DLL，delay locked loop)。
背景技术
一般而言，可利用时钟作为基准来调整操作定时。也可利用该时钟来确保更高速的操作而不会发生任何错误。当在一内部电路中利用从外部输入的一外部时钟作为内部时钟时，该内部电路便会产生时间延迟。可利用DLL补偿该外部时钟和该内部时钟之间的时间延迟，使该内部时钟和该外部时钟具有相同的相位。
同样，与传统锁相环(PLL)相比，DLL比较不会受到噪声的影响。因此，一般可将DLL用于双倍数据速率同步DRAM(DDR SDRAM)以及同步半导体存储器。同样，可以通过控制延迟的方法对DLL进行分类，近年来通常使用模拟DLL、数字DLL以及寄存器控制型DLL。
用于同步半导体存储器装置的DLL接收外部时钟，并且补偿实际时钟路径和数据路径的延迟。而后通过事先反映一负向延迟，可使数据输出同步于该外部时钟。
另外，当装置的运行速度提高时，由于时钟失真，时钟的占空度通常都会发生偏离。因此，很轻易地便会造成该DLL的运行失败，并且损及装置的功能。此外，该DLL电路的时钟占空度可能会失真。因此，还必须保持该DLL电路的时钟占空度(50:50)。
为补偿时钟占空度的变化，该DLL电路便必须使用占空度校正电路。
图1为含有该占空度校正电路的传统模拟DLL的示意图。
参考图1，该传统的模拟DLL包括：一时钟输入缓冲器10，用于通过缓冲外部时钟(CLK和CLKB)而输出内部时钟；一第一DCC电路11，用于校正从该时钟输入缓冲器10输出的内部时钟的占空度；一第一延迟线12和一第二延迟线13，用于接收对应于外部时钟(CLK和CLKB)的内部时钟；一延迟模型14，用于通过接收第一延迟线12和第二延迟线13的输出来反映该实际时钟路径和数据路径的延迟成份；一相位检测器15，用于比较外部时钟(CLK和CLKB)和延迟模型14的输出的相位；一电荷泵16，用于向第一延迟线12和第二延迟线13提供对应于相位检测器15的输出的输出电压；一DLL驱动器17，用于通过驱动其延迟在第一延迟线12和第二延迟线13中被调整过的时钟，以输出一DLL时钟(clk_dll)；以及一第二DCC电路18，用于校正从该DLL驱动器17输出的DLL时钟clk_dll的占空度。虽然图中未显示，不过，通常电荷泵16的输出通过一环路滤波器被滤波，并被输入给第一延迟线12和第二延迟线13。
就外部时钟(CLK)而言，该模拟DLL通过利用相位检测器15比较经过时钟输入缓冲器10、第一延迟线12、延迟模型14的时钟信号和该外部时钟(CLK)的相位，而后估计从延迟模型14输出的时钟信号是否具有一领先相位或一落后相位，并且输出一相应信号。
此时，电荷泵16可响应相位检测器15的输出，通过进行电荷转储(electrical charge dumping)来控制输出电压，而第一延迟线12和第二延迟线13的延迟值则会随着电荷泵16的输出电压而成比例地改变。更明确地说，如果电荷泵16的输出电压变高，由第一延迟线12和第二延迟线13所引起的延迟时间便会降低；如果电荷泵16的输出电压变低，该延迟时间则会增加。因此，重复上述两个步骤便可使延迟模型14的相位和该外部时钟CLK的相位相同，因而便可从DLL驱动器17输出该DLL时钟(clk_dll)。
图2为图1的第一DCC电路11的电路图。
参考图2，该第一DCC电路11包括一偏压NMOS晶体管M1，其可接收一偏置电压作为门输入；两个输入NMOS晶体管M2和M3，其可分别接收时钟输入缓冲器10的输出(clk和clk_b)作为门输入；两个PMOS晶体管M4和M5，其可和输入NMOS晶体管M3共同构成一电流镜；两个PMOS晶体管M6和M7，其可和输入NMOS晶体管M2共同构成另一电流镜；一位于一子正常输出单元(dccfb_b)(其是被连接至PMOS晶体管M4和输入NMOS晶体管M2)和地之间的第一电容器C1；以及一被连接至一正常输出单元(dccfb)(其是被连接至PMOS晶体管M7和输入NMOS晶体管M3)的第二电容器C2。
在具有上述构造的传统DCC电路中，如果时钟输入缓冲器10的输出(clk和clk_b)的占空度互不相同，那么流经输入NMOS晶体管M2和M3的电流便不相同，因此，每个电流镜的输出电流也会不同。结果，被连接至输出单元(dccfb_b和dccfb)的电容器C1和C2的带电量便不相同。带电量不同则会在输出单元(dccfb_b和dccfb)之间引起电位差。另外，可将具有此电位差的输出信号反馈至该时钟输入缓冲器10，并且将时钟输入缓冲器10的输出(clk和clk_b)的占空度调整成50％。此时，该DCC电路的输出单元之间的电位差便会消失。
该DCC电路的构造和操作方式也适用于第二DCC电路18。
根据现有技术，通过将两个DCC电路置于DLL的延迟线前后，并且将DCC电路连接至延迟线，便可校正因外部时钟和DLL电路的失真所导致的占空度变化。
不过，传统的DCC电路具有一些缺点。如图2所示，该DCC电路是一模拟型电路，因此非常耗电。另外，DCC电路必须被置于DLL的延迟线前后，因此占用太多的晶片面积。
发明内容
所以，本发明的目的是提供一种占空度校正电路(DCC)及具有该占空度校正电路的延迟锁相环(DLL)，用于降低功率消耗。
根据本发明的一方面，提供一种占空度校正电路(DCC)，其包括：一第一时钟分割单元和一第二时钟分割单元，用于分割一正常输入时钟和一子正常输入时钟；一第一时钟混合单元；一第二时钟混合单元；以及一逻辑组合单元，用于产生一占空度校正时钟。此外，本发明的延迟锁相环(DLL)包括：一第一时钟分割单元和一第二时钟分割单元；一频率检测单元；一第一可变延迟单元；一第二可变延迟单元；一第一时钟混合单元；一第二时钟混合单元；以及一逻辑组合单元。
附图说明
通过参考附图在下面对具体实施例进行说明，便可非常清楚本发明的其它目的和方面，其中：
图1为利用一占空度校正电路的传统模拟DLL的方块图；
图2为图1的第一DCC电路的电路图；
图3为根据本发明优选实施例的DCC电路的方块图；
图4为图3的DCC电路的操作的波形图；以及
图5为用于图解含有图3的DCC电路的模拟DLL的方块构造的方块图。
具体实施方式
下文中，将参考附图来详细说明本发明的占空度校正电路(DCC)及含有该占空度校正电路的延迟锁相环(DLL)。
图3为根据本发明优选实施例的DCC电路的方块图。
参考图3，该DCC电路包括：一第一1/2时钟分割器30，用于通过将一正常输入时钟(CLK)除以2以产生时钟(CLK0和CLK0B)；一第二1/2时钟分割器31，用于通过将一子正常输入时钟(CLKB)除以2以产生时钟(CLK1和CLK1B)；以及一DCC核心电路40，用于通过校正来自第一时钟分割器30和第二时钟分割器31的输出的占空度，产生一具有经过校正的占空度的占空度校正时钟(DC_CLK)。
该核心电路40包括：一频率检测器34，用于产生和信号波频率成比例变化的电压信号(Vfreq)；一第一可变延迟装置32，用于基于电压信号(Vfreq)的控制，将第一1/2时钟分割器30所输出的正常分割时钟(CLK0)延迟预定的时间，以便产生一第一延迟信号并输出该第一延迟信号；一第二可变延迟装置33，用于基于电压信号(Vfreq)将第二1/2时钟分割器31所输出的子正常分割时钟(CLK1B)延迟预定的时间，以便产生一第二延迟信号并输出该第二延迟信号；一第一时钟混合器35，用于混合来自第一可变延迟装置32的第一延迟信号和第二1/2时钟分割器31所输出的正常分割时钟(CLK1)，以产生一第一混合信号；一第二时钟混合器36，用于混合第二可变延迟装置33所输出的第二延迟信号和第一1/2时钟分割器30所输出的子正常分割时钟(CLK0B)，以产生一第二混合信号；以及一XOR门37，用于对第一时钟混合器35的第一混合信号(MIX1)和第二时钟混合器36的第二混合信号(MIX2)进行“异或”运算。
图4为图3的DCC电路的操作的波形图。下文中假设正常输入时钟和子正常输入时钟(CLK和CLKB)的占空度失真。
首先，第1/2时钟分割器30接收该正常输入时钟(CLK)，将该正常输入时钟(CLK)除以2，并且产生正常分割时钟(CLK0)(其时钟周期对应于从CLK上升沿的两个时钟周期)；以及子正常分割时钟，其为CLK0的反向信号。同样地，第二1/2时钟分割器31接收该子正常输入时钟(CLKB)，将该子正常输入时钟(CLKB)除以2，并且产生正常分割时钟CLK1(其时钟周期对应于从CLKB上升沿的CLK的两个时钟周期)；以及CLK1B，其为CLK1的反向信号。
接着，第一可变延迟装置32延迟该正常分割时钟(CLK0)，而第二可变延迟装置33延迟该子正常分割时钟(CLK1B)。此时，第一可变延迟装置32和第二可变延迟装置33的延迟量均会随着频率检测器34所输出的电压信号(Vfreq)而改变，而且每个延迟彼此相同。频率检测器34是一通过改变正常输入时钟(CLK)的频率而改变输出电压的电路。作为用于体现该频率检测电路的简易方法，建议可计数在一恒定时钟周期间的时钟传输数量，然后利用一数字模拟转换器将其转换成一模拟值。该第一延迟装置32和第二延迟装置33执行运算使得两个时钟信号具有相同相位，以便在第一时钟混合器35和第二时钟混合器36中被良好地组合。同样，前述的模拟值取决于输入时钟的频率。所以使用频率检测器34。如果输入时钟的频率增加，电压信号(Vfreq)便会增加。
同时，通过经由该第一时钟混合器，第一延迟时钟CLK0(如图4的虚线所示)变成第一组合信号。第二延迟时钟CLK1B(如图4的虚线所示)在第二混合器36中和子正常分割时钟CLK0B组合。在这里，可利用这些时钟的时钟沿的相位间的平均值来混合这些时钟。
在XOR门37对第一时钟混合器35和第二时钟混合器36的第一混合信号和第二混合信号(MIX0和MIX1)进行“异”运算。结果，这些时钟的占空度便会精确地成为50％，而且产生一和输入时钟(CLK和CLKB)具有相等的时钟周期的占空度校正后的时钟DC-CLK。
图5为包含图3的DCC电路的模拟DLL的示意图。
参考图5，包含该DCC电路的模拟DLL的构造和操作方式和传统的模拟DLL相似。不过，在本发明中，正常输入时钟CLK会通过位于第一延迟线53前面的第一1/2时钟分割器51，而子正常输入时钟CLKB则会通过位于第二延迟线54前面的第二1/2时钟分割器52。另外，DCC核心电路55则位于第一延迟线53和第二延迟线54的后面。
第一1/2时钟分割器51和第二1/2时钟分割器52以及DCC核心电路55被置于第一延迟线53和第一延迟线54之间，以便防止输入时钟(CLK和CLKB)的失真占空度发生更严重的失真。时钟一旦被分割之后，便可精确获得50％的占空度。因此，便可将因该DLL本身的失真所导致的错误操作的可能性降至最低程度。另外，DCC核心电路55被置于第一延迟线53和第一延迟线54的后面，从而可确保精确获得50％的占空度。该DCC电路的这种操作结果仅可在正常的DLL操作状态中获得。
在本发明的优选实施例中，利用频率检测器和第一可变延迟装置及第二可变延迟装置来有效地混合各个时钟，然而，即使未使用频率检测器和第一可变延迟装置及第二可变延迟装置，其差别也不大。
另外，虽然本发明的优选实施例使用的是1/2时钟分割器，不过本发明也可使用1/4或1/8时钟分割器来提供相同的结果。
另外，虽然本发明是以模拟DLL来实现DLL电路；不过，本发明的DLL电路也可以用其它种类的DLL来实现，例如寄存器控制型DLL或数字DLL。
如上所述，本发明可减低DLL电路的电消耗。另外，也可减少该DLL电路所占用的面积。
虽然已针对特殊具体实施例来显示且说明本发明，不过，本领域技术人员将会明白，在不脱离随附权利要求所定义的本发明的精神和范围下，可对本发明进行各种变化和修改。

Claims (1)

1.一种占空度校正电路，其包括：
一第一时钟分割部件，用于通过将一正常输入时钟除以2，产生一正常输出时钟和一子正常输出时钟；
一第二时钟分割部件，用于通过将一子正常输入时钟分别除以2，产生一正常输出时钟和一子正常输出时钟；
一频率检测器，用于检测所述正常输入时钟和子输入时钟的频率，并产生与检测的频率相对应的电压信号；
一第一可变延迟部件，用于通过基于所述电压信号延迟从所述第一时钟分割部件输出的所述正常输出时钟，产生一第一延迟信号；
一第二可变延迟部件，用于通过基于来自所述频率检测器的电压信号延迟从所述第二时钟分割部件输出的子正常输出时钟，产生一第二延迟信号；
一第一时钟混合部件，用于混合所述第一延迟信号和从所述第二时钟分割部件输出的所述正常输出时钟，并产生一第一混合信号；
一第二时钟混合部件，用于混合从所述第一时钟分割部件输出的所述子正常输出时钟和所述第二延迟信号，并产生一第二混合信号；以及
一XOR部件，用于通过以逻辑方式组合所述第一混合信号和第二混合信号，产生一占空度校正时钟，所产生的占空度校正时钟的时钟周期与所述正常输入时钟或子输入时钟的时钟周期相同。
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