JP3143743B2 - 高速位相同期回路及びこれを用いた位相同期方法 - Google Patents
高速位相同期回路及びこれを用いた位相同期方法Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
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- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のク
ロック位相同期回路に係り、特に遅延時間を補償するこ
とができ、かつ消費電力を節減できるようにした、フィ
ードバックループと遅延時間測定経路とを有する高速位
相同期回路及びその回路を用いた位相同期方法に関する
ものである。
ロック位相同期回路に係り、特に遅延時間を補償するこ
とができ、かつ消費電力を節減できるようにした、フィ
ードバックループと遅延時間測定経路とを有する高速位
相同期回路及びその回路を用いた位相同期方法に関する
ものである。
【０００２】
【従来の技術】外部クロックに対して高速動作する位相
同期式の回路では、内部回路に使用されるクロックが高
い負荷キャパシタンスを駆動することによって発生する
遅延時間を補償するための方法としてＰＬＬ(Phase-Loc
ked Loop)回路及びＤＬＬ(Delay-Locked Loop)回路を用
いる。
同期式の回路では、内部回路に使用されるクロックが高
い負荷キャパシタンスを駆動することによって発生する
遅延時間を補償するための方法としてＰＬＬ(Phase-Loc
ked Loop)回路及びＤＬＬ(Delay-Locked Loop)回路を用
いる。
【０００３】以下、添付図面を参照して従来の技術の高
速位相同期回路を説明する。図１は従来の技術のＲＤＬ
Ｌ(Register Controlled Delay-Locked Loop) の構成ブ
ロック図であり、図２はＲＤＬＬの遅延ラインの構成ブ
ロック図であり、図３はＲＤＬＬの位相比較器の構成ブ
ロック図及び動作タイミング図である。ＰＬＬ及びＤＬ
Ｌは、入力クロックと内部クロックとの位相同期動作を
行うためにチャージポンプ回路やＶＣＯ等のアナログ回
路を利用するので、位相を同期させるのに多くのサイク
ルを必要とする。このため、ＳＤＲＡＭのように入力ク
ロックに同期して動作し、アクティブモード（リード／
ライト動作）の他に待機モード（スタンドバイ又はリフ
レッシュ）となることができる場合に、その待機モード
での低電力の動作のために入力クロックを遮断した後、
アクティブモードへ動作転換するとき、速く位相を同期
させることができない。逆に言えば、速く位相を同期さ
せるためには入力クロックを遮断することができないた
め、低電力動作が難しい。更に、位相を同期させるまで
多くの時間がかかるため、このときに電力消耗も増加す
る。
速位相同期回路を説明する。図１は従来の技術のＲＤＬ
Ｌ(Register Controlled Delay-Locked Loop) の構成ブ
ロック図であり、図２はＲＤＬＬの遅延ラインの構成ブ
ロック図であり、図３はＲＤＬＬの位相比較器の構成ブ
ロック図及び動作タイミング図である。ＰＬＬ及びＤＬ
Ｌは、入力クロックと内部クロックとの位相同期動作を
行うためにチャージポンプ回路やＶＣＯ等のアナログ回
路を利用するので、位相を同期させるのに多くのサイク
ルを必要とする。このため、ＳＤＲＡＭのように入力ク
ロックに同期して動作し、アクティブモード（リード／
ライト動作）の他に待機モード（スタンドバイ又はリフ
レッシュ）となることができる場合に、その待機モード
での低電力の動作のために入力クロックを遮断した後、
アクティブモードへ動作転換するとき、速く位相を同期
させることができない。逆に言えば、速く位相を同期さ
せるためには入力クロックを遮断することができないた
め、低電力動作が難しい。更に、位相を同期させるまで
多くの時間がかかるため、このときに電力消耗も増加す
る。
【０００４】このように、位相を同期させる、すなわち
位相同期化までかかる時間、電力消耗の問題を解決する
ために、遅延時間をデジタル的に調節し、初期同期化以
後に再び位相同期動作時にはレジスタに格納された位相
同期情報を利用するようにしたデジタルＤＬＬを図１に
示す。図１は、２５６ＭｂのＳＤＲＡＭにおいて、温
度、電圧、工程変数に影響を受けずに安定的に動作クロ
ックを供給できるようにしたＲＤＬＬの構成を示す図で
ある。このＲＤＬＬは、外部クロックＥｘｔ−ＣＬＫを
バッファリングするクロックバッファ１と、バッファリ
ングされた外部クロックＲＣＬＫを一定比(１／８)に分
周する１／８分周器４と、１／８分周器４の出力信号と
レプリカ回路１０を経て再び入力されるクロック信号と
を比較して出力する位相比較器８と、位相比較器８の比
較信号によりクロックを遅延させるシフト信号を出力す
るシフトレジスタ９と、ロジックゲートチェーンからな
り、１／８分周されたクロック信号をシフト信号により
遅延時間を変えることができる遅延ライン５と、ロジッ
クゲートチェーンからなり、クロックバッファ１から出
力されるクロック信号をシフト信号により同様に遅延時
間を変えることができる遅延ライン２と、遅延ライン２
から出力されるクロック信号ＲＣＬＫをバッファリング
して出力する出力バッファ３とから構成される。双方の
遅延ライン２，５とも、シフトレジスタ９からの出力で
遅延時間を選択する。
位相同期化までかかる時間、電力消耗の問題を解決する
ために、遅延時間をデジタル的に調節し、初期同期化以
後に再び位相同期動作時にはレジスタに格納された位相
同期情報を利用するようにしたデジタルＤＬＬを図１に
示す。図１は、２５６ＭｂのＳＤＲＡＭにおいて、温
度、電圧、工程変数に影響を受けずに安定的に動作クロ
ックを供給できるようにしたＲＤＬＬの構成を示す図で
ある。このＲＤＬＬは、外部クロックＥｘｔ−ＣＬＫを
バッファリングするクロックバッファ１と、バッファリ
ングされた外部クロックＲＣＬＫを一定比(１／８)に分
周する１／８分周器４と、１／８分周器４の出力信号と
レプリカ回路１０を経て再び入力されるクロック信号と
を比較して出力する位相比較器８と、位相比較器８の比
較信号によりクロックを遅延させるシフト信号を出力す
るシフトレジスタ９と、ロジックゲートチェーンからな
り、１／８分周されたクロック信号をシフト信号により
遅延時間を変えることができる遅延ライン５と、ロジッ
クゲートチェーンからなり、クロックバッファ１から出
力されるクロック信号をシフト信号により同様に遅延時
間を変えることができる遅延ライン２と、遅延ライン２
から出力されるクロック信号ＲＣＬＫをバッファリング
して出力する出力バッファ３とから構成される。双方の
遅延ライン２，５とも、シフトレジスタ９からの出力で
遅延時間を選択する。
【０００５】レプリカ回路１０は、シフト信号により遅
延されて遅延線５から出力するクロック信号をバッファ
リングして出力するダミー出力バッファ６と、ダミー出
力バッファ６の信号を位相比較器８に入力するダミーク
ロックバッファ７とから構成される。この回路は自動的
に外部クロックを追跡し、データ出力を外部クロックの
立ち上がりエッジに一致させることができる。
延されて遅延線５から出力するクロック信号をバッファ
リングして出力するダミー出力バッファ６と、ダミー出
力バッファ６の信号を位相比較器８に入力するダミーク
ロックバッファ７とから構成される。この回路は自動的
に外部クロックを追跡し、データ出力を外部クロックの
立ち上がりエッジに一致させることができる。
【０００６】図２はロジックゲートチェーンから構成さ
れたＲＤＬＬの遅延ライン２、５とシフトレジスタ９関
係を示すもので、図示のように、シフトレジスタ９のハ
イとされた位置で遅延時間を選択できるように構成され
ている。図３はＲＤＬＬの位相比較器の構成及び動作タ
イミングを示す図である。外部クロックＲＣＬＫが分周
期４で１／８に分周され、内部クロックに論理的に一致
させられる。位相比較器８は二つの比較器を有し、その
第１比較器で外部クロックを分周した信号Ａと内部クロ
ックＢとを比較し、第２比較器で外部クロックＡと単位
遅延だけ遅延させた内部クロックＣとを比較する。それ
ぞれの比較器の出力を図示のようにＡＮＤゲートに送
り、比較結果に応じてシフトレジスタを左へまたは右へ
シフトさせる。かかるＲＤＬＬでは位相同期までかかる
時間は以下の通りである。 ループの最小遅延時間(Ｔmin,loop)＝ｔD ＋ｔCLKBUF＋
ｔREF ここで、ｔDは遅延時間、ｔCLKBUFはクロックバッファ
リングに要する時間、ｔREFは基準クロックの周期時間
である。
れたＲＤＬＬの遅延ライン２、５とシフトレジスタ９関
係を示すもので、図示のように、シフトレジスタ９のハ
イとされた位置で遅延時間を選択できるように構成され
ている。図３はＲＤＬＬの位相比較器の構成及び動作タ
イミングを示す図である。外部クロックＲＣＬＫが分周
期４で１／８に分周され、内部クロックに論理的に一致
させられる。位相比較器８は二つの比較器を有し、その
第１比較器で外部クロックを分周した信号Ａと内部クロ
ックＢとを比較し、第２比較器で外部クロックＡと単位
遅延だけ遅延させた内部クロックＣとを比較する。それ
ぞれの比較器の出力を図示のようにＡＮＤゲートに送
り、比較結果に応じてシフトレジスタを左へまたは右へ
シフトさせる。かかるＲＤＬＬでは位相同期までかかる
時間は以下の通りである。 ループの最小遅延時間(Ｔmin,loop)＝ｔD ＋ｔCLKBUF＋
ｔREF ここで、ｔDは遅延時間、ｔCLKBUFはクロックバッファ
リングに要する時間、ｔREFは基準クロックの周期時間
である。
【０００７】この際、位相同期まで必要な単位遅延時間
のステージ数Ｎ、位相同期までの時間ＴLOCKは以下の通
りである。 Ｎ＝（ＴCLKR−Ｔmin,loop）／ＴD、 ＴLOCK＝ＣＬＫ
Ｓ＊Ｎ ここで、ＣＬＫＳはデータフリップフロップのトリガパ
ルスであり、ＣＬＫＳの周期ｔＣＬＫＳ＝Ｍ＊ＴCLKR＞
Ｔmin,loop＋ｔD・ＮLOCKを満たすようにＣＬＫＲを２
分周又はそれ以上に周波数分周して使用する。Ｍは分周
数を示す。従って、ＴCLKR−Ｔmin,loop＞０を満たすと
き、ＴLOCK＝Ｍ＊ＴCLKR＊（ＴCL KR−Ｔmin,loop）／ｔ
Dである。同期化時間はＴCLKの自乗に比例し、Ｔ
min,loopが決まったときに低い周波数、つまりクロック
周期時間が大きい場合には同期設定時間が非常に長くな
る。又、高い周波数ではループ遅延時間の間で一回の遅
延時間増加を保障するためにＭ値を大きくしなければな
らないため、位相同期化まで時間が長くなる。
のステージ数Ｎ、位相同期までの時間ＴLOCKは以下の通
りである。 Ｎ＝（ＴCLKR−Ｔmin,loop）／ＴD、 ＴLOCK＝ＣＬＫ
Ｓ＊Ｎ ここで、ＣＬＫＳはデータフリップフロップのトリガパ
ルスであり、ＣＬＫＳの周期ｔＣＬＫＳ＝Ｍ＊ＴCLKR＞
Ｔmin,loop＋ｔD・ＮLOCKを満たすようにＣＬＫＲを２
分周又はそれ以上に周波数分周して使用する。Ｍは分周
数を示す。従って、ＴCLKR−Ｔmin,loop＞０を満たすと
き、ＴLOCK＝Ｍ＊ＴCLKR＊（ＴCL KR−Ｔmin,loop）／ｔ
Dである。同期化時間はＴCLKの自乗に比例し、Ｔ
min,loopが決まったときに低い周波数、つまりクロック
周期時間が大きい場合には同期設定時間が非常に長くな
る。又、高い周波数ではループ遅延時間の間で一回の遅
延時間増加を保障するためにＭ値を大きくしなければな
らないため、位相同期化まで時間が長くなる。
【０００８】このようなＲＤＬＬの問題を解決するため
に、フィードバックループ無しにクロック駆動バッファ
での遅延時間をモニタリングしてこれを単位遅延時間チ
ェーンを介して測定する方法で２サイクル目に位相同期
化を達するようにするクロック同期化遅延回路を示すも
のが図４、５である。図４、図５は従来の技術のＳＭＤ
(Synchronous Mirror Delay)回路の構成ブロック図及び
動作タイミング図である。ＳＭＤ位相同期回路はＤＭＣ
(Delay Monitor Circuits)、ＦＤＡ(Foward Delay Arra
y)、ＢＤＡ(Backward Delay Array)、ＭＣＣ(Mirror Co
ntrol Circuits)等のブロックから構成され、図５に示
すように、入力バッファを介して入力される外部クロッ
ク（ＣＬＫ)を２サイクル目に位相同期させる。
に、フィードバックループ無しにクロック駆動バッファ
での遅延時間をモニタリングしてこれを単位遅延時間チ
ェーンを介して測定する方法で２サイクル目に位相同期
化を達するようにするクロック同期化遅延回路を示すも
のが図４、５である。図４、図５は従来の技術のＳＭＤ
(Synchronous Mirror Delay)回路の構成ブロック図及び
動作タイミング図である。ＳＭＤ位相同期回路はＤＭＣ
(Delay Monitor Circuits)、ＦＤＡ(Foward Delay Arra
y)、ＢＤＡ(Backward Delay Array)、ＭＣＣ(Mirror Co
ntrol Circuits)等のブロックから構成され、図５に示
すように、入力バッファを介して入力される外部クロッ
ク（ＣＬＫ)を２サイクル目に位相同期させる。
【０００９】かかるＳＭＤ位相同期回路は、位相同期化
までかかる時間が２サイクルであって速い。しかしなが
ら、ＦＤＡ、ＢＤＡ等の単位遅延素子での遅延時間が電
源電圧及び温度の変化、工程等の外的な要素に起因して
変化する際、これを補償するループがないため、最終の
同期クロックで入力クロックに対するずれが発生するこ
とがある。このずれが原因で位相同期回路で内部クロッ
クバッファの遅延時間を補償し難くなることがあるた
め、ＦＤＡ及びＢＤＡの単位遅延素子の遅延時間が一致
するように制作上の注意が必要である。
までかかる時間が２サイクルであって速い。しかしなが
ら、ＦＤＡ、ＢＤＡ等の単位遅延素子での遅延時間が電
源電圧及び温度の変化、工程等の外的な要素に起因して
変化する際、これを補償するループがないため、最終の
同期クロックで入力クロックに対するずれが発生するこ
とがある。このずれが原因で位相同期回路で内部クロッ
クバッファの遅延時間を補償し難くなることがあるた
め、ＦＤＡ及びＢＤＡの単位遅延素子の遅延時間が一致
するように制作上の注意が必要である。
【００１０】
【発明が解決しようとする課題】このような従来の技術
の高速位相同期回路では以下のような問題があった。 長い同期化時間を必要として電力消耗の増加をもた
らす。 位相同期回路の非動作からの正常動作への転換時
に、同期クロックが安定するまで回路の内部クロックと
して用いることができないため、低電力動作モードのよ
うに入力クロックを遮断した場合にも位相同期回路は動
作し続ける。このため、位相同期回路での電力消耗を防
ぐことができない。 データフリップフロップが初期同期化情報を格納し
ている場合、再び位相同期化までかかる時間は１サイク
ルになることもできる。しかし、電源電圧及び温度の変
化、入力クロックの位相変化等の外的な要素に起因して
初期同期情報が狂うと、再び位相同期動作を行わなけれ
ばならないため、クロック同期化動作が不安定である。 ＳＭＤ位相同期回路は、補償すべきクロック入力バ
ッファの遅延時間及びクロックバッファ遅延時間をモニ
タリングすることができるが（ＤＭＣブロックによ
る）、クロック入力バッファの感度と入力クロックの波
形に応じて位相同期の結果の違いが大きい。すなわち、
同期化過程を経て同期されたクロックのタイミングエラ
ーが大きい。又、モニタ回路の遅延時間よりも入力クロ
ックの周期が大きい場合には、初期動作上でエラーが発
生し、クロック周波数の使用が制限される。
の高速位相同期回路では以下のような問題があった。 長い同期化時間を必要として電力消耗の増加をもた
らす。 位相同期回路の非動作からの正常動作への転換時
に、同期クロックが安定するまで回路の内部クロックと
して用いることができないため、低電力動作モードのよ
うに入力クロックを遮断した場合にも位相同期回路は動
作し続ける。このため、位相同期回路での電力消耗を防
ぐことができない。 データフリップフロップが初期同期化情報を格納し
ている場合、再び位相同期化までかかる時間は１サイク
ルになることもできる。しかし、電源電圧及び温度の変
化、入力クロックの位相変化等の外的な要素に起因して
初期同期情報が狂うと、再び位相同期動作を行わなけれ
ばならないため、クロック同期化動作が不安定である。 ＳＭＤ位相同期回路は、補償すべきクロック入力バ
ッファの遅延時間及びクロックバッファ遅延時間をモニ
タリングすることができるが（ＤＭＣブロックによ
る）、クロック入力バッファの感度と入力クロックの波
形に応じて位相同期の結果の違いが大きい。すなわち、
同期化過程を経て同期されたクロックのタイミングエラ
ーが大きい。又、モニタ回路の遅延時間よりも入力クロ
ックの周期が大きい場合には、初期動作上でエラーが発
生し、クロック周波数の使用が制限される。
【００１１】本発明は上記した従来の技術の位相同期回
路及び同期方法の問題点を解決するためになされたもの
であり、その目的は、遅延時間を補償することができ、
かつ消費電力を減少させることができる位相同期回路及
び同期方法を提供することにある。
路及び同期方法の問題点を解決するためになされたもの
であり、その目的は、遅延時間を補償することができ、
かつ消費電力を減少させることができる位相同期回路及
び同期方法を提供することにある。
【００１２】
【課題を解決するための手段】遅延時間の補償及び消費
電力の減少に適するようにしたフィードバックループと
自己遅延時間測定経路とを有する本発明の高速位相同期
回路は、イネーブル信号により入力されるＲＣＬＫとフ
ィードバックされるＦＣＬＫとの位相を測定して測定開
始信号（ＭＢ）、測定終了信号（ＭＥ）を生成し、この
２信号を利用して各々の測定遅延ユニット単位で遅延時
間補償サイクル決定信号（ＭＱ１、ＭＱ２、．．．ＭＱ
ｎ）を出力する測定制御部(Measure Controlled Delay
Locked Loop Part)と、２分周されたＲＣＬＫ、ＲＣＬ
Ｋ信号、フィードバックされるＦＣＬＫ、そしてイネー
ブル信号を受けて遅延時間補償サイクル決定信号に応じ
て遅延時間補償信号（Ｑ１、Ｑ２、．．．Ｑｎ）を発生
して入力されるＲＣＬＫを可変遅延して位相同期された
クロック信号（ＱＣＬＫ）を出力するレジスタ制御部(r
egister Controlled Delay Locked Loop Part)とを備え
ることを特徴とする。
電力の減少に適するようにしたフィードバックループと
自己遅延時間測定経路とを有する本発明の高速位相同期
回路は、イネーブル信号により入力されるＲＣＬＫとフ
ィードバックされるＦＣＬＫとの位相を測定して測定開
始信号（ＭＢ）、測定終了信号（ＭＥ）を生成し、この
２信号を利用して各々の測定遅延ユニット単位で遅延時
間補償サイクル決定信号（ＭＱ１、ＭＱ２、．．．ＭＱ
ｎ）を出力する測定制御部(Measure Controlled Delay
Locked Loop Part)と、２分周されたＲＣＬＫ、ＲＣＬ
Ｋ信号、フィードバックされるＦＣＬＫ、そしてイネー
ブル信号を受けて遅延時間補償サイクル決定信号に応じ
て遅延時間補償信号（Ｑ１、Ｑ２、．．．Ｑｎ）を発生
して入力されるＲＣＬＫを可変遅延して位相同期された
クロック信号（ＱＣＬＫ）を出力するレジスタ制御部(r
egister Controlled Delay Locked Loop Part)とを備え
ることを特徴とする。
【００１３】本発明の高速位相同期方法は、イネーブル
信号が入力されれば、自己位相測定開始パルスをスター
トさせて位相同期ループを形成して入力されたＲＣＬＫ
を第１段階でフィードバック（ＦＣＬＫ）する段階と、
ＦＣＬＫの立ち上がりエッジでイネーブル信号をラッチ
して測定開始信号（ＭＢ）を出力し、ＲＣＬＫを利用し
て測定終了信号（ＭＥ）を出力して位相差を測定する段
階と、ＲＣＬＫとＦＣＬＫとの位相差測定動作が終われ
ば、遅延時間補償サイクル決定信号（ＭＱｓ）をセッテ
ィングする段階と、ＭＱｓがセッティングされれば、遅
延時間補償サイクル決定信号（ＭＱ１、ＭＱ２、．．．
ＭＱｎ）をローディングし、自己位相測定終了パルスを
スタートする段階と、自己位相測定終了パルスがスター
トすれば、位相検出動作を開始する段階と、一可変遅延
段階又は一測定遅延段階での遅延時間（ｔＵＮＩＴ）の
１．５倍に該当する位相検出区間で補償しようとする遅
延時間を２サイクル内で決定する段階と、ＦＣＬＫ及び
検出フィードバッククロック（ＤＦＣＬＫ）の状態が位
相検出区間にあって同期信号（ＬＯＣＫ）を発生すれ
ば、形成されたループを切り換えずに位相同期状態を維
持する段階とを備えることを特徴とする。
信号が入力されれば、自己位相測定開始パルスをスター
トさせて位相同期ループを形成して入力されたＲＣＬＫ
を第１段階でフィードバック（ＦＣＬＫ）する段階と、
ＦＣＬＫの立ち上がりエッジでイネーブル信号をラッチ
して測定開始信号（ＭＢ）を出力し、ＲＣＬＫを利用し
て測定終了信号（ＭＥ）を出力して位相差を測定する段
階と、ＲＣＬＫとＦＣＬＫとの位相差測定動作が終われ
ば、遅延時間補償サイクル決定信号（ＭＱｓ）をセッテ
ィングする段階と、ＭＱｓがセッティングされれば、遅
延時間補償サイクル決定信号（ＭＱ１、ＭＱ２、．．．
ＭＱｎ）をローディングし、自己位相測定終了パルスを
スタートする段階と、自己位相測定終了パルスがスター
トすれば、位相検出動作を開始する段階と、一可変遅延
段階又は一測定遅延段階での遅延時間（ｔＵＮＩＴ）の
１．５倍に該当する位相検出区間で補償しようとする遅
延時間を２サイクル内で決定する段階と、ＦＣＬＫ及び
検出フィードバッククロック（ＤＦＣＬＫ）の状態が位
相検出区間にあって同期信号（ＬＯＣＫ）を発生すれ
ば、形成されたループを切り換えずに位相同期状態を維
持する段階とを備えることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付図面を参照して本発明
の高速位相同期回路及び方法を詳細に説明する。図６は
本発明実施形態による高速位相同期装置の構成ブロック
図である。本実施形態の高速位相同期回路は、測定制御
部４０とレジスタ制御部４１とからなり、測定制御部４
０は、自己位相測定回路部４２と測定遅延回路部４３か
らり、レジスタ制御部４１は、位相検出部４４と、シフ
トレジスタアレイ４５と、可変遅延アレイ４６と、遅延
補償部４７とからなる。
の高速位相同期回路及び方法を詳細に説明する。図６は
本発明実施形態による高速位相同期装置の構成ブロック
図である。本実施形態の高速位相同期回路は、測定制御
部４０とレジスタ制御部４１とからなり、測定制御部４
０は、自己位相測定回路部４２と測定遅延回路部４３か
らり、レジスタ制御部４１は、位相検出部４４と、シフ
トレジスタアレイ４５と、可変遅延アレイ４６と、遅延
補償部４７とからなる。
【００１５】次に、それらの構成を更に詳細に説明す
る。自己位相測定回路部（ＳＰＭＣ）４２は、イネーブ
ル信号が入力された後、入力バッファを経て入力される
外部クロックＲＣＬＫと遅延補償部４７からフィードバ
ックされてくるＦＣＬＫとから、まず、ＦＣＬＫの立ち
上がりエッジでイネーブル信号をラッチして測定開始信
号（ＭＢ）を出力し、その後のＲＣＬＫの立ち上がりエ
ッジにより測定終了信号（ＭＥ）を出力する。すなわ
ち、ＦＣＬＫとＲＣＬＫとの間の間隔を測定しているこ
とになる。なお、遅延補償部４７はあらゆる遅延の原因
を考慮して補償のための遅延時間（図示の実施形態の場
合入力バッファの遅延ｄ１、クロックドライバの遅延ｄ
２、出力バッファの遅延ｄ３）を決めてある。測定遅延
アレイ４３は、直列連結されるｎ個の測定遅延ユニット
を備え、自己位相測定回路部４２から出力されるＭＢ、
ＭＥの２信号を受けて各々の測定遅延ユニットを単位と
して遅延時間補償サイクル決定信号（ＭＱ１、ＭＱ
２、．．．ＭＱｎ）を出力する。
る。自己位相測定回路部（ＳＰＭＣ）４２は、イネーブ
ル信号が入力された後、入力バッファを経て入力される
外部クロックＲＣＬＫと遅延補償部４７からフィードバ
ックされてくるＦＣＬＫとから、まず、ＦＣＬＫの立ち
上がりエッジでイネーブル信号をラッチして測定開始信
号（ＭＢ）を出力し、その後のＲＣＬＫの立ち上がりエ
ッジにより測定終了信号（ＭＥ）を出力する。すなわ
ち、ＦＣＬＫとＲＣＬＫとの間の間隔を測定しているこ
とになる。なお、遅延補償部４７はあらゆる遅延の原因
を考慮して補償のための遅延時間（図示の実施形態の場
合入力バッファの遅延ｄ１、クロックドライバの遅延ｄ
２、出力バッファの遅延ｄ３）を決めてある。測定遅延
アレイ４３は、直列連結されるｎ個の測定遅延ユニット
を備え、自己位相測定回路部４２から出力されるＭＢ、
ＭＥの２信号を受けて各々の測定遅延ユニットを単位と
して遅延時間補償サイクル決定信号（ＭＱ１、ＭＱ
２、．．．ＭＱｎ）を出力する。
【００１６】位相検出部４４は、２分周されたＲＣＬＫ
と、ＲＣＬＫ自身と、遅延補償部４７からフィードバッ
クされるＦＣＬＫと、イネーブル信号とを受け、１可変
遅延段階又は１測定遅延段階での遅延時間（ｔＵＮＩ
Ｔ）の１．５倍に相当する間隔で位相検出して比較動作
を行い、右シフト（ＳＨＲ）、左シフト（ＳＨＬ）、ク
ロック同期信号（ＬＯＣＫ）、シフト調節用２分周クロ
ック（ＳＣＬＫ）信号を出力する。シフトレジスタアレ
イ４５は、ｎ個の単位シフトレジスタユニットが直列連
結され、位相検出部４４のＳＨＲ、ＳＨＬ、ＬＯＣＫ、
ＳＣＬＫ信号を受け、測定遅延アレイ４３の遅延時間補
償サイクル決定信号（ＭＱ１、ＭＱ２、．．．ＭＱｎ）
に応じた遅延時間補償信号（Ｑ１、Ｑ２、．．．Ｑｎ）
を出力する。可変遅延アレイ４６は、シフトレジスタア
レイ４５から入力される遅延時間補償信号（Ｑ１、Ｑ
２、．．．Ｑｎ）によって、入力されるＲＣＬＫを補償
信号に応じて遅延させて出力する。この可変遅延アレイ
４６にはその出力である遅延クロック（ＤＣＬＫ）を受
けて位相同期されたクロック信号（ＱＣＬＫ）を出力す
るクロックドライバ４８が接続されている。遅延補償部
４７は、可変遅延アレイ４６からの遅延クロック（ＤＣ
ＬＫ）を受けて補償してＦＣＬＫをフィードバックさせ
る。
と、ＲＣＬＫ自身と、遅延補償部４７からフィードバッ
クされるＦＣＬＫと、イネーブル信号とを受け、１可変
遅延段階又は１測定遅延段階での遅延時間（ｔＵＮＩ
Ｔ）の１．５倍に相当する間隔で位相検出して比較動作
を行い、右シフト（ＳＨＲ）、左シフト（ＳＨＬ）、ク
ロック同期信号（ＬＯＣＫ）、シフト調節用２分周クロ
ック（ＳＣＬＫ）信号を出力する。シフトレジスタアレ
イ４５は、ｎ個の単位シフトレジスタユニットが直列連
結され、位相検出部４４のＳＨＲ、ＳＨＬ、ＬＯＣＫ、
ＳＣＬＫ信号を受け、測定遅延アレイ４３の遅延時間補
償サイクル決定信号（ＭＱ１、ＭＱ２、．．．ＭＱｎ）
に応じた遅延時間補償信号（Ｑ１、Ｑ２、．．．Ｑｎ）
を出力する。可変遅延アレイ４６は、シフトレジスタア
レイ４５から入力される遅延時間補償信号（Ｑ１、Ｑ
２、．．．Ｑｎ）によって、入力されるＲＣＬＫを補償
信号に応じて遅延させて出力する。この可変遅延アレイ
４６にはその出力である遅延クロック（ＤＣＬＫ）を受
けて位相同期されたクロック信号（ＱＣＬＫ）を出力す
るクロックドライバ４８が接続されている。遅延補償部
４７は、可変遅延アレイ４６からの遅延クロック（ＤＣ
ＬＫ）を受けて補償してＦＣＬＫをフィードバックさせ
る。
【００１７】以下、このようにして構成された本実施形
態の高速位相同期回路の各構成ブロックの詳細構成につ
いて説明する。図７は本実施形態による自己位相測定回
路４２の構成ブロック図であり、図８は本実施形態によ
る測定遅延アレイの構成図である。まず、本測定制御部
４０における自己位相測定回路部４２は、図７に示すよ
うに、３つのＤフリップフロップ５０〜５２を備え、イ
ネーブル信号が入力された後の各クロックの立ち上がり
エッジで測定開始信号（ＭＢ）、測定終了信号（ＭＥ）
を出力する。第１Ｄフリップフロップ５０は、イネーブ
ル信号と、位相同期のための遅延時間が補償されたフィ
ードバッククロック（ＦＣＬＫ）とが入力され、ＦＣＬ
Ｋの立ち上がりエッジでイネーブル信号をラッチして測
定開始信号（ＭＢ）を出力する。第２Ｄフリップフロッ
プ５１は、イネーブル信号と入力クロック（ＲＣＬＫ）
とを入力とし、ＲＣＬＫの立ち上がりエッジでイネーブ
ル信号をラッチして出力する。第３Ｄフリップフロップ
５２は、入力クロックＲＣＬＫと第２Ｄフリップフロッ
プ５１の出力とを入力とし、ＲＣＬＫの立ち上がりエッ
ジで第２Ｄフリップフロップ５１の出力ラッチして測定
終了信号（ＭＥ）を出力する。
態の高速位相同期回路の各構成ブロックの詳細構成につ
いて説明する。図７は本実施形態による自己位相測定回
路４２の構成ブロック図であり、図８は本実施形態によ
る測定遅延アレイの構成図である。まず、本測定制御部
４０における自己位相測定回路部４２は、図７に示すよ
うに、３つのＤフリップフロップ５０〜５２を備え、イ
ネーブル信号が入力された後の各クロックの立ち上がり
エッジで測定開始信号（ＭＢ）、測定終了信号（ＭＥ）
を出力する。第１Ｄフリップフロップ５０は、イネーブ
ル信号と、位相同期のための遅延時間が補償されたフィ
ードバッククロック（ＦＣＬＫ）とが入力され、ＦＣＬ
Ｋの立ち上がりエッジでイネーブル信号をラッチして測
定開始信号（ＭＢ）を出力する。第２Ｄフリップフロッ
プ５１は、イネーブル信号と入力クロック（ＲＣＬＫ）
とを入力とし、ＲＣＬＫの立ち上がりエッジでイネーブ
ル信号をラッチして出力する。第３Ｄフリップフロップ
５２は、入力クロックＲＣＬＫと第２Ｄフリップフロッ
プ５１の出力とを入力とし、ＲＣＬＫの立ち上がりエッ
ジで第２Ｄフリップフロップ５１の出力ラッチして測定
終了信号（ＭＥ）を出力する。
【００１８】測定遅延アレイ４３は、図８に示す測定遅
延ユニットがｎ個直列に連結され、各々の測定遅延ユニ
ットから遅延時間補償サイクル決定信号（ＭＱ１、ＭＱ
２、．．．ＭＱｎ）を出力する。図８に示すように、自
己位相測定回路部４２からの測定開始信号（ＭＢ）とＶ
ｃｃ信号とをＮＡＮＤ演算して出力する第１ＮＡＮＤゲ
ート６０と、第１ＮＡＮＤゲート６０の出力信号とＶｃ
ｃ信号とをＮＡＮＤ演算して出力する第２ＮＡＮＤゲー
ト６１と、第２ＮＡＮＤゲート６１の出力信号と自己位
相測定回路部４２からの測定終了信号（ＭＥ）を反転さ
せた測定終了信号（ＭＥｂ）とをＮＡＮＤ演算して遅延
時間補償サイクル決定信号（ＭＱ）を出力する第３ＮＡ
ＮＤゲート６２とから構成される。図はｉ番目のユニッ
トであり、第１ＮＡＮＤ６０への入力ＭＢ（ｉ）は、こ
のユニットの前に接続されているユニットの第２ＮＡＮ
Ｄ６１の出力を意味する。
延ユニットがｎ個直列に連結され、各々の測定遅延ユニ
ットから遅延時間補償サイクル決定信号（ＭＱ１、ＭＱ
２、．．．ＭＱｎ）を出力する。図８に示すように、自
己位相測定回路部４２からの測定開始信号（ＭＢ）とＶ
ｃｃ信号とをＮＡＮＤ演算して出力する第１ＮＡＮＤゲ
ート６０と、第１ＮＡＮＤゲート６０の出力信号とＶｃ
ｃ信号とをＮＡＮＤ演算して出力する第２ＮＡＮＤゲー
ト６１と、第２ＮＡＮＤゲート６１の出力信号と自己位
相測定回路部４２からの測定終了信号（ＭＥ）を反転さ
せた測定終了信号（ＭＥｂ）とをＮＡＮＤ演算して遅延
時間補償サイクル決定信号（ＭＱ）を出力する第３ＮＡ
ＮＤゲート６２とから構成される。図はｉ番目のユニッ
トであり、第１ＮＡＮＤ６０への入力ＭＢ（ｉ）は、こ
のユニットの前に接続されているユニットの第２ＮＡＮ
Ｄ６１の出力を意味する。
【００１９】すなわち、最初の測定遅延ユニットは自己
位相測定回路部４２から直接測定開始信号（ＭＢ）を受
けるが、それ以降の測定遅延ユニットは前段の測定遅延
ユニットの第２ＮＡＮＤゲートから測定開始信号（Ｍ
Ｂ）を受ける。したがって、各ユニットの出力ＭＱ
（ｉ）は、それぞれ、その前に接続されているユニット
の数に対応した時間だけ遅延させられ、それらの出力、
すなわち補償サイクル決定信号ＭＱ（１）〜ＭＱ（ｎ）
は、それぞれの前段までのユニットの出力とそのユニッ
ト自身の遅延時間だけずらしてシフトレジスタアレイ４
５に入力させられる。
位相測定回路部４２から直接測定開始信号（ＭＢ）を受
けるが、それ以降の測定遅延ユニットは前段の測定遅延
ユニットの第２ＮＡＮＤゲートから測定開始信号（Ｍ
Ｂ）を受ける。したがって、各ユニットの出力ＭＱ
（ｉ）は、それぞれ、その前に接続されているユニット
の数に対応した時間だけ遅延させられ、それらの出力、
すなわち補償サイクル決定信号ＭＱ（１）〜ＭＱ（ｎ）
は、それぞれの前段までのユニットの出力とそのユニッ
ト自身の遅延時間だけずらしてシフトレジスタアレイ４
５に入力させられる。
【００２０】次ぎに、レジスタ制御部（ＤＬＬ）４１の
各構成ブロックについて説明する。図９は本実施形態の
位相検出部４４で、図１０が本実施形態のシフトレジス
タアレイ４５であり、図１１は本実施形態の可変遅延ア
レイ４６である。まず図９の位相検出部４４を説明する
がその位相検出部４４には前記のように４つの入力信号
が与えらる。入力クロック信号（ＲＣＬＫ）は第１〜第
３Ｄフリップフロップ８０〜８２へ入力され、遅延補償
部４７からフィードバックされるフィードバッククロッ
ク信号（ＦＣＬＫ）は、第１Ｄフリップフロップ８０
と、１可変遅延段階又は１測定遅延段階での遅延時間
（ｔＵＮＩＴ）の１．５倍に相当する期間だけ遅延させ
る遅延器を介して第２Ｄフリップフロップ８１へ入力さ
れる。またイネーブル信号は、第１〜第４Ｄフリップフ
ロップ８０〜８３のリセット端子に接続されている。他
の一つの入力はＰＣＬＫの２分周された信号である。第
１Ｄフリップフロップ８０は、フィードバッククロック
信号（ＦＣＬＫ）を入力クロック（ＲＣＬＫ）によりラ
ッチして出力し、第２Ｄフリップフロップ１は１可変遅
延段階又は１測定遅延段階での遅延時間（ｔＵＮＩＴ）
の１．５倍に相当する期間遅延されたフィードバックク
ロック信号（ＦＣＬＫ）を入力クロック（ＲＣＬＫ）に
よりラッチして出力する。第１Ｄフリップフロップ８０
の出力信号（Ｑ）と第２Ｄフリップフロップ８１の出力
信号（Ｑ）とは第１ＮＡＮＤゲート８６ａでＮＡＮＤ演
算される。第２ＮＡＮＤゲート８６ｂが第１ＮＡＮＤゲ
ート８６ａの演算された信号と自身の出力の反転したフ
ィードバック信号とをＮＡＮＤ演算して第３Ｄフリップ
フロップ８２へ出力する。この第３Ｄフリップフロップ
８２は第２ＮＡＮＤゲート８６ｂの出力信号を入力クロ
ック（ＲＣＬＫ）によりラッチして出力する。第１Ｄフ
リップフロップ８０の反転出力信号（／Ｑ）と第２Ｄフ
リップフロップ８１の反転出力信号（／Ｑ）と第３Ｄフ
リップフロップ８２の出力信号（Ｑ）とを第３ＮＡＮＤ
ゲート８６ｃでＮＡＮＤ演算する。この第３ＮＡＮＤゲ
ート８６ｃの演算信号とイネーブル信号とを第４ＮＡＮ
Ｄゲート８６ｄでＮＡＮＤ演算し、その演算出力を第１
インバーター８７ａで反転して右シフト（ＳＨＲ）信号
を出力する。第２Ｄフリップフロップ８１の反転出力信
号（／Ｑ）と第３Ｄフリップフロップ８２の出力信号
（Ｑ）とイネーブル信号とを第５ＮＡＮＤゲート８６ｅ
でＮＡＮＤ演算して、その出力を第２インバーター８７
ｂで反転して左シフト（ＳＨＬ）信号を出力する。一方
では、この右シフト、左シフト信号が第６ＮＡＮＤゲー
ト８６ｆでＮＡＮＤ演算され、第３インバーター８７ｃ
で反転される。第４Ｄフリップフロップ８３がその第３
インバータで反転させた信号を２分周された入力クロッ
ク（ＲＣＬＫ）によりラッチして同期されたクロック信
号（ＬＯＣＫ）を出力する。この同期信号（ＬＯＣＫ）
とイネーブル信号とを第７ＮＡＮＤゲート８６ｇでＮＡ
ＮＤ演算して、その出力を第４インバーター８７ｄで反
転させ、その反転させた信号をマルチプレクサ（ＭＵ
Ｘ）８５のスイッチング信号として利用する。このＭＵ
Ｘ８５は、遅延回路８４により遅延された２分周入力ク
ロック（ＲＣＬＫ／２）と接地信号を多重化してシフト
調節用２分周クロック（ＳＣＬＫ）を出力する。
各構成ブロックについて説明する。図９は本実施形態の
位相検出部４４で、図１０が本実施形態のシフトレジス
タアレイ４５であり、図１１は本実施形態の可変遅延ア
レイ４６である。まず図９の位相検出部４４を説明する
がその位相検出部４４には前記のように４つの入力信号
が与えらる。入力クロック信号（ＲＣＬＫ）は第１〜第
３Ｄフリップフロップ８０〜８２へ入力され、遅延補償
部４７からフィードバックされるフィードバッククロッ
ク信号（ＦＣＬＫ）は、第１Ｄフリップフロップ８０
と、１可変遅延段階又は１測定遅延段階での遅延時間
（ｔＵＮＩＴ）の１．５倍に相当する期間だけ遅延させ
る遅延器を介して第２Ｄフリップフロップ８１へ入力さ
れる。またイネーブル信号は、第１〜第４Ｄフリップフ
ロップ８０〜８３のリセット端子に接続されている。他
の一つの入力はＰＣＬＫの２分周された信号である。第
１Ｄフリップフロップ８０は、フィードバッククロック
信号（ＦＣＬＫ）を入力クロック（ＲＣＬＫ）によりラ
ッチして出力し、第２Ｄフリップフロップ１は１可変遅
延段階又は１測定遅延段階での遅延時間（ｔＵＮＩＴ）
の１．５倍に相当する期間遅延されたフィードバックク
ロック信号（ＦＣＬＫ）を入力クロック（ＲＣＬＫ）に
よりラッチして出力する。第１Ｄフリップフロップ８０
の出力信号（Ｑ）と第２Ｄフリップフロップ８１の出力
信号（Ｑ）とは第１ＮＡＮＤゲート８６ａでＮＡＮＤ演
算される。第２ＮＡＮＤゲート８６ｂが第１ＮＡＮＤゲ
ート８６ａの演算された信号と自身の出力の反転したフ
ィードバック信号とをＮＡＮＤ演算して第３Ｄフリップ
フロップ８２へ出力する。この第３Ｄフリップフロップ
８２は第２ＮＡＮＤゲート８６ｂの出力信号を入力クロ
ック（ＲＣＬＫ）によりラッチして出力する。第１Ｄフ
リップフロップ８０の反転出力信号（／Ｑ）と第２Ｄフ
リップフロップ８１の反転出力信号（／Ｑ）と第３Ｄフ
リップフロップ８２の出力信号（Ｑ）とを第３ＮＡＮＤ
ゲート８６ｃでＮＡＮＤ演算する。この第３ＮＡＮＤゲ
ート８６ｃの演算信号とイネーブル信号とを第４ＮＡＮ
Ｄゲート８６ｄでＮＡＮＤ演算し、その演算出力を第１
インバーター８７ａで反転して右シフト（ＳＨＲ）信号
を出力する。第２Ｄフリップフロップ８１の反転出力信
号（／Ｑ）と第３Ｄフリップフロップ８２の出力信号
（Ｑ）とイネーブル信号とを第５ＮＡＮＤゲート８６ｅ
でＮＡＮＤ演算して、その出力を第２インバーター８７
ｂで反転して左シフト（ＳＨＬ）信号を出力する。一方
では、この右シフト、左シフト信号が第６ＮＡＮＤゲー
ト８６ｆでＮＡＮＤ演算され、第３インバーター８７ｃ
で反転される。第４Ｄフリップフロップ８３がその第３
インバータで反転させた信号を２分周された入力クロッ
ク（ＲＣＬＫ）によりラッチして同期されたクロック信
号（ＬＯＣＫ）を出力する。この同期信号（ＬＯＣＫ）
とイネーブル信号とを第７ＮＡＮＤゲート８６ｇでＮＡ
ＮＤ演算して、その出力を第４インバーター８７ｄで反
転させ、その反転させた信号をマルチプレクサ（ＭＵ
Ｘ）８５のスイッチング信号として利用する。このＭＵ
Ｘ８５は、遅延回路８４により遅延された２分周入力ク
ロック（ＲＣＬＫ／２）と接地信号を多重化してシフト
調節用２分周クロック（ＳＣＬＫ）を出力する。
【００２１】シフトレジスタアレイ４５は、測定遅延ア
レイ４３から出力された遅延時間補償サイクル決定信号
（ＭＱ１、ＭＱ２、．．．ＭＱｎ）に応じて各々のシフ
トレジスタユニットを単位として遅延時間補償信号（Ｑ
１、Ｑ２、．．．Ｑｎ）を出力するブロックである。シ
フトレジスタユニット４５は、図１０に示すように、測
定遅延アレイ４０からの出力ＭＱ（ｉ）と、位相検出部
４４からの左右のシフト信号ＳＨＲ、ＳＨＬと、２分周
クロックＳＣＬＫが入力される他、前段のユニットの出
力Ｑ（ｉ−１）と次段のユニットＱ（ｉ＋１）が入力さ
せられる。位相検出部４４の右シフト信号と次段の遅延
時間補償信号Ｑ（ｉ＋１）とが第１ＮＡＮＤゲート７４
に入力され、左シフト信号と前段の遅延時間補償信号Ｑ
（ｉ−１）とが第２ＮＡＮＤゲート７５に入力され、そ
れぞれＮＡＮＤ演算され、それらの出力を第３ＮＡＮＤ
ゲート７６でさらにＮＡＮＤ演算する。その第３ＮＡＮ
Ｄゲート７６の演算信号は、第１伝送ゲート７７を介し
て出力される。その出力は遅延された後、第２伝送ゲー
ト７８を介して第４ＮＡＮＤゲート７９の一方の入力に
送られる。これらの第１、第２伝送ゲート７７、７８を
スイッチングするのが、シフト調節用２分周クロック
（ＳＣＬＫ）とその反転された信号である。第４ＮＡＮ
Ｄゲート７９の他方の入力は、測定遅延アレイ４３の遅
延時間補償サイクル決定信号（ＭＱ１、ＭＱ２、．．．
ＭＱｎ）のこのユニットに相当する１つの信号であり、
それらをＮＡＮＤ演算して、このユニットの出力Ｑ
（ｉ）を出力する。同時に出力Ｑ（ｉ）の反転した反転
遅延時間補償信号Ｑｂ（ｉ）を出力する。
レイ４３から出力された遅延時間補償サイクル決定信号
（ＭＱ１、ＭＱ２、．．．ＭＱｎ）に応じて各々のシフ
トレジスタユニットを単位として遅延時間補償信号（Ｑ
１、Ｑ２、．．．Ｑｎ）を出力するブロックである。シ
フトレジスタユニット４５は、図１０に示すように、測
定遅延アレイ４０からの出力ＭＱ（ｉ）と、位相検出部
４４からの左右のシフト信号ＳＨＲ、ＳＨＬと、２分周
クロックＳＣＬＫが入力される他、前段のユニットの出
力Ｑ（ｉ−１）と次段のユニットＱ（ｉ＋１）が入力さ
せられる。位相検出部４４の右シフト信号と次段の遅延
時間補償信号Ｑ（ｉ＋１）とが第１ＮＡＮＤゲート７４
に入力され、左シフト信号と前段の遅延時間補償信号Ｑ
（ｉ−１）とが第２ＮＡＮＤゲート７５に入力され、そ
れぞれＮＡＮＤ演算され、それらの出力を第３ＮＡＮＤ
ゲート７６でさらにＮＡＮＤ演算する。その第３ＮＡＮ
Ｄゲート７６の演算信号は、第１伝送ゲート７７を介し
て出力される。その出力は遅延された後、第２伝送ゲー
ト７８を介して第４ＮＡＮＤゲート７９の一方の入力に
送られる。これらの第１、第２伝送ゲート７７、７８を
スイッチングするのが、シフト調節用２分周クロック
（ＳＣＬＫ）とその反転された信号である。第４ＮＡＮ
Ｄゲート７９の他方の入力は、測定遅延アレイ４３の遅
延時間補償サイクル決定信号（ＭＱ１、ＭＱ２、．．．
ＭＱｎ）のこのユニットに相当する１つの信号であり、
それらをＮＡＮＤ演算して、このユニットの出力Ｑ
（ｉ）を出力する。同時に出力Ｑ（ｉ）の反転した反転
遅延時間補償信号Ｑｂ（ｉ）を出力する。
【００２２】可変遅延アレイ４６は、ｎ個の可変遅延ユ
ニットが直列連結されるものであり、各々の可変遅延ユ
ニットの構成を図１１に示す。シフトレジスタアレイか
らの該当ユニットの遅延時間補償信号（Ｑｉ）と前段の
可変遅延ユニットの出力信号Ｘ（ｉ−１）とを第１ＮＡ
ＮＤゲート７１でＮＡＮＤ演算した出力を本ユニットの
出力Ｘ（ｉ）として出力する。初段の可変遅延ユニット
は、前段のユニットがないので、Ｘ（ｉ−１）の代わり
に入力クロック（ＲＣＬＫ）を第１ＮＡＮＤゲート７１
の他方の入力とする。第１ＮＡＮＤゲート７１の出力信
号Ｘ（ｉ）と反転遅延時間補償信号（Ｑｂ１、Ｑｂ
２、．．．Ｑｂｎ）の本ユニットに該当するものとを第
２ＮＡＮＤゲート７２で演算し、その演算出力と次段か
らフィードバックされるフィードバック信号Ｙ（ｉ）と
を第３ＮＡＮＤゲート７３でＮＡＮＤ演算して出力す
る。その出力がフィードバック信号として前段のユニッ
トに送られるのは言うまでもない。
ニットが直列連結されるものであり、各々の可変遅延ユ
ニットの構成を図１１に示す。シフトレジスタアレイか
らの該当ユニットの遅延時間補償信号（Ｑｉ）と前段の
可変遅延ユニットの出力信号Ｘ（ｉ−１）とを第１ＮＡ
ＮＤゲート７１でＮＡＮＤ演算した出力を本ユニットの
出力Ｘ（ｉ）として出力する。初段の可変遅延ユニット
は、前段のユニットがないので、Ｘ（ｉ−１）の代わり
に入力クロック（ＲＣＬＫ）を第１ＮＡＮＤゲート７１
の他方の入力とする。第１ＮＡＮＤゲート７１の出力信
号Ｘ（ｉ）と反転遅延時間補償信号（Ｑｂ１、Ｑｂ
２、．．．Ｑｂｎ）の本ユニットに該当するものとを第
２ＮＡＮＤゲート７２で演算し、その演算出力と次段か
らフィードバックされるフィードバック信号Ｙ（ｉ）と
を第３ＮＡＮＤゲート７３でＮＡＮＤ演算して出力す
る。その出力がフィードバック信号として前段のユニッ
トに送られるのは言うまでもない。
【００２３】このように構成された本実施形態の高速位
相同期回路の位相同期動作について以下に説明する。図
１２は本実施形態による位相同期クロックの波形図であ
る。図１３は本実施形態による位相比較検出区間を示す
クロックタイミング図であり、図１４、図１５は本実施
形態による位相比較検出論理図とシミュレーション図で
ある。まず、イネーブル信号が自己位相測定回路４２に
入力され、位相同期回路を動作開始させる。すなわち、
イネーブル信号がハイになると、位相同期回路へ入力ク
ロック（ＲＣＬＫ）が入力される。このとき、シフトレ
ジスタアレイ４５のＱ（ｉ）は最初であるのでＱ（１）
だけハイであり、その外はロー状態である。そして、可
変遅延アレイ４６は、Ｑ（ｉ）値がハイである間にルー
プを形成するため、入力されたＲＣＬＫは第１段階でフ
ィードバックされる。この遅延されてフィードバックさ
れた信号をＦＣＬＫ信号という。
相同期回路の位相同期動作について以下に説明する。図
１２は本実施形態による位相同期クロックの波形図であ
る。図１３は本実施形態による位相比較検出区間を示す
クロックタイミング図であり、図１４、図１５は本実施
形態による位相比較検出論理図とシミュレーション図で
ある。まず、イネーブル信号が自己位相測定回路４２に
入力され、位相同期回路を動作開始させる。すなわち、
イネーブル信号がハイになると、位相同期回路へ入力ク
ロック（ＲＣＬＫ）が入力される。このとき、シフトレ
ジスタアレイ４５のＱ（ｉ）は最初であるのでＱ（１）
だけハイであり、その外はロー状態である。そして、可
変遅延アレイ４６は、Ｑ（ｉ）値がハイである間にルー
プを形成するため、入力されたＲＣＬＫは第１段階でフ
ィードバックされる。この遅延されてフィードバックさ
れた信号をＦＣＬＫ信号という。
【００２４】自己位相測定開始パルスがスタートすれ
ば、自己位相測定回路部４２はＲＣＬＫとＦＣＬＫとの
位相差測定動作を行う。自己位相測定回路部４２は、Ｆ
ＣＬＫの立ち上がりエッジでイネーブル信号をラッチし
て測定開始信号（ＭＢ）を出力し、ＲＣＬＫは２段のフ
リップフロップを経て測定終了信号（ＭＥ）として出力
する。この測定開始信号と測定終了信号との位相差は、
フィードバックされる最初のＦＣＬＫの立ち上がりエッ
ジと、イネーブルされた後の２番目のＲＣＬＫの立ち上
がりエッジとの間の位相差と同一である。この位相差は
補償しようとする遅延時間と同一である。
ば、自己位相測定回路部４２はＲＣＬＫとＦＣＬＫとの
位相差測定動作を行う。自己位相測定回路部４２は、Ｆ
ＣＬＫの立ち上がりエッジでイネーブル信号をラッチし
て測定開始信号（ＭＢ）を出力し、ＲＣＬＫは２段のフ
リップフロップを経て測定終了信号（ＭＥ）として出力
する。この測定開始信号と測定終了信号との位相差は、
フィードバックされる最初のＦＣＬＫの立ち上がりエッ
ジと、イネーブルされた後の２番目のＲＣＬＫの立ち上
がりエッジとの間の位相差と同一である。この位相差は
補償しようとする遅延時間と同一である。
【００２５】ＲＣＬＫとＦＣＬＫとの位相差測定動作が
終われば、測定遅延アレイ４３の遅延時間補償サイクル
決定信号をセッティングする。自己位相測定回路部４２
の測定終了信号（ＭＥ）は反転されて（ＭＥｂ）、図８
に示すように各々の測定遅延ユニットに共通入力され、
測定開始信号（ＭＢ）は各々の測定遅延ユニットから二
つのＮＡＮＤゲートを経て次の測定遅延ユニットに伝達
される。この際、測定開始信号がハイ、つまり反転測定
終了信号（ＭＥｂ）がローになるまで、各測定遅延ユニ
ットからは伝達された測定終了信号（ＭＢ（ｉ））によ
り残りのＮＡＮＤゲートを介してローパルスのＭＱ
（ｉ）を発生する。この際、各測定遅延ユニットからの
伝達時間は可変遅延時間と同一である。このように、Ｍ
Ｑｓがセッティングされれば、シフトレジスタアレイ４
５に遅延時間補償サイクル決定信号（ＭＱ１、ＭＱ
２、．．．ＭＱｎ）をローディングし、自己位相測定終
了パルスをスタートする。
終われば、測定遅延アレイ４３の遅延時間補償サイクル
決定信号をセッティングする。自己位相測定回路部４２
の測定終了信号（ＭＥ）は反転されて（ＭＥｂ）、図８
に示すように各々の測定遅延ユニットに共通入力され、
測定開始信号（ＭＢ）は各々の測定遅延ユニットから二
つのＮＡＮＤゲートを経て次の測定遅延ユニットに伝達
される。この際、測定開始信号がハイ、つまり反転測定
終了信号（ＭＥｂ）がローになるまで、各測定遅延ユニ
ットからは伝達された測定終了信号（ＭＢ（ｉ））によ
り残りのＮＡＮＤゲートを介してローパルスのＭＱ
（ｉ）を発生する。この際、各測定遅延ユニットからの
伝達時間は可変遅延時間と同一である。このように、Ｍ
Ｑｓがセッティングされれば、シフトレジスタアレイ４
５に遅延時間補償サイクル決定信号（ＭＱ１、ＭＱ
２、．．．ＭＱｎ）をローディングし、自己位相測定終
了パルスをスタートする。
【００２６】このように、自己位相測定終了パルスがス
タートすれば、自己位相測定回路部４２及び測定遅延ア
レイ４３の動作が停止し、位相検出部４４がイネーブル
される。生成された各々のローパルス（ＭＱ（ｉ））を
該当するシフトレジスタユニットへ入力してＱ（ｉ）を
ハイにアクティブさせてｉ番目までハイになったら、ｉ
段階で位相同期ループを形成する。ＦＣＬＫは補償しよ
うとする遅延時間だけＤＣＬＫを遅延させて、それを位
相検出部４４に入力させる。これは、補償しようとする
遅延時間を２サイクル内で決定するもので、図１２にお
けるＦＣＬＫ（２）がここに該当する。
タートすれば、自己位相測定回路部４２及び測定遅延ア
レイ４３の動作が停止し、位相検出部４４がイネーブル
される。生成された各々のローパルス（ＭＱ（ｉ））を
該当するシフトレジスタユニットへ入力してＱ（ｉ）を
ハイにアクティブさせてｉ番目までハイになったら、ｉ
段階で位相同期ループを形成する。ＦＣＬＫは補償しよ
うとする遅延時間だけＤＣＬＫを遅延させて、それを位
相検出部４４に入力させる。これは、補償しようとする
遅延時間を２サイクル内で決定するもので、図１２にお
けるＦＣＬＫ（２）がここに該当する。
【００２７】位相検出部４４は図１３に示すような位相
検出区間を有し、図１４の比較検出論理により位相検出
動作を行う。この際、位相検出区間は一可変遅延段階又
は一測定遅延段階での遅延時間（ｔＵＮＩＴ）の１．５
倍に該当する。フィードバックされるＦＣＬＫ及び可変
遅延アレイ４６から出力される遅延フィードバッククロ
ック（ＤＣＬＫ）の活性化開始点が位相検出区間にある
ようになって同期信号（ＬＯＣＫ）を発生すると、形成
されたループ段階を切り換えずに位相同期を維持する。
同期信号は位相検出部４４のＭＵＸ８５の出力をローに
する。ＭＵＸ８５の出力がローになり、シフトレジスタ
アレイ４５にシフト調節用２分周クロック（ＳＣＬＫ）
が入力されくなる。このため、シフトレジスタアレイ４
５は、続いて同じ状態を維持し、形成されたループ段階
を切り換えずに位相同期を維持する。この際、位相同期
状態を維持する可変遅延の大きさを変えないため、ジッ
タは発生しない。
検出区間を有し、図１４の比較検出論理により位相検出
動作を行う。この際、位相検出区間は一可変遅延段階又
は一測定遅延段階での遅延時間（ｔＵＮＩＴ）の１．５
倍に該当する。フィードバックされるＦＣＬＫ及び可変
遅延アレイ４６から出力される遅延フィードバッククロ
ック（ＤＣＬＫ）の活性化開始点が位相検出区間にある
ようになって同期信号（ＬＯＣＫ）を発生すると、形成
されたループ段階を切り換えずに位相同期を維持する。
同期信号は位相検出部４４のＭＵＸ８５の出力をローに
する。ＭＵＸ８５の出力がローになり、シフトレジスタ
アレイ４５にシフト調節用２分周クロック（ＳＣＬＫ）
が入力されくなる。このため、シフトレジスタアレイ４
５は、続いて同じ状態を維持し、形成されたループ段階
を切り換えずに位相同期を維持する。この際、位相同期
状態を維持する可変遅延の大きさを変えないため、ジッ
タは発生しない。
【００２８】仮に、ある理由により、自己位相測定区間
が補償しようとする遅延時間と一致せずに、直ちに位相
同期状態にならないとしても、ＦＣＬＫが既に位相同期
検出領域に接近している状態なので、２サイクル以内で
位相同期がなされる。位相同期が完了されてイネーブル
信号がローになると、シフトレジスタアレイ４５は初期
状態に戻り、次の位相同期動作命令を待つ。かかる移動
同期動作のシミュレーション結果を図１５に示す。
が補償しようとする遅延時間と一致せずに、直ちに位相
同期状態にならないとしても、ＦＣＬＫが既に位相同期
検出領域に接近している状態なので、２サイクル以内で
位相同期がなされる。位相同期が完了されてイネーブル
信号がローになると、シフトレジスタアレイ４５は初期
状態に戻り、次の位相同期動作命令を待つ。かかる移動
同期動作のシミュレーション結果を図１５に示す。
【００２９】
【発明の効果】以上説明した本発明の高速位相同期回路
は、遅延時間の補償及び消費電極の減少に適するように
したフィードバックループと自己遅延時間測定経路とを
有するので、以下の効果を奏する。自己遅延時間測定経
路により同期化が迅速に行われて低電力で位相同期動作
が行われる。これは、全体集積回路の電力消耗を減少さ
せ、高速のアクセス動作を可能にする効果がある。位相
同期回路の非動作からの正常動作への切り換えが数サイ
クル以内で可能なので、ＳＤＲＡＭ又はＳＧＲＡＭ等の
同期式メモリに適用する場合にメモリの性能を向上させ
る効果がある。自己遅延時間測定回路があって、初期同
期情報が狂っても２サイクル以内で位相同期動作が行わ
れる。このため、クロック同期化動作が安定的である。
又、同期化によるタイミングエラーが少なく、且つ入力
クロックの周期が大きい場合にも初期動作上でエラーが
発生しない。これは、素子のアクセス動作を効率よく行
わせる効果がある。
は、遅延時間の補償及び消費電極の減少に適するように
したフィードバックループと自己遅延時間測定経路とを
有するので、以下の効果を奏する。自己遅延時間測定経
路により同期化が迅速に行われて低電力で位相同期動作
が行われる。これは、全体集積回路の電力消耗を減少さ
せ、高速のアクセス動作を可能にする効果がある。位相
同期回路の非動作からの正常動作への切り換えが数サイ
クル以内で可能なので、ＳＤＲＡＭ又はＳＧＲＡＭ等の
同期式メモリに適用する場合にメモリの性能を向上させ
る効果がある。自己遅延時間測定回路があって、初期同
期情報が狂っても２サイクル以内で位相同期動作が行わ
れる。このため、クロック同期化動作が安定的である。
又、同期化によるタイミングエラーが少なく、且つ入力
クロックの周期が大きい場合にも初期動作上でエラーが
発生しない。これは、素子のアクセス動作を効率よく行
わせる効果がある。
【図１】 従来の技術のＲＤＬＬの構成ブロック図
【図２】 ＲＤＬＬの遅延ラインの構成ブロック図
【図３】 ＲＤＬＬの位相比較器の構成ブロック図及び
動作タイミング図
動作タイミング図
【図４】 従来の技術のＳＭＤ回路の構成ブロック図
【図５】 従来の技術のＳＭＤ回路の動作タイミング図
【図６】 本発明実施形態による高速位相同期回路の構
成ブロック図
成ブロック図
【図７】 本実施形態による自己位相測定回路の構成ブ
ロック図
ロック図
【図８】 本実施形態による測定遅延アレイの構成図
【図９】 本実施形態による位相検出部の構成ブロック
図
図
【図１０】 本実施形態によるシフトレジスタアレイの
構成図
構成図
【図１１】 本実施形態による可変遅延アレイの構成図
【図１２】 本実施形態による位相同期クロック波形図
【図１３】 本実施形態による位相比較検出区間を示す
動作タイミング図
動作タイミング図
【図１４】 本実施形態による位相比較検出論理図
【図１５】 本実施形態によるシミュレーション図
４０ 測定制御部 ４１ レジスタ制御部 ４２ 自己位相測定回路部 ４３ 測定遅延アレイ ４４ 位相検出部 ４５ シフトレジスタアレイ ４６ 可変遅延アレイ ４７ 遅延補償部 ４８ クロックドライバ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−214986（ＪＰ，Ａ) 特開 平11−205129（ＪＰ，Ａ) 特開 平10−149227（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10 H03L 7/00 H04L 7/033 G11C 11/407
Claims (15)
- 【請求項１】 イネーブル信号により外部から入力され
るＲＣＬＫ信号とこのＲＣＬＫ信号をフィードバックさ
せたＦＣＬＫ信号との位相を測定して測定開始信号（Ｍ
Ｂ）、測定終了信号（ＭＥ）を生成し、この２信号を利
用して各々の測定遅延ユニット単位で遅延時間補償サイ
クル決定信号（ＭＱ１、ＭＱ２、．．．ＭＱｎ）を出力
する測定制御部と、前記 ＲＣＬＫ信号の２分周された信号、前記ＲＣＬＫ信
号、前記フィードバックさせたＦＣＬＫ信号、そして前
記イネーブル信号を受け、遅延時間補償サイクル決定信
号に応じて遅延時間補償信号（Ｑ１、Ｑ２、．．．Ｑ
ｎ）を発生し、前記入力されるＲＣＬＫ信号を遅延して
位相同期されたクロック信号（ＱＣＬＫ）を出力するレ
ジスタ制御部とを備えることを特徴とする高速位相同期
回路。 - 【請求項２】 イネーブル信号により外部から入力され
るＲＣＬＫ信号とこのＲＣＬＫ信号をフィードバックさ
せたＦＣＬＫ信号との位相を測定して前記ＦＣＬＫ信号
の立ち上がりエッジで測定開始信号(ＭＢ)を出力し、前
記ＲＣＬＫ信号の立ち上がりエッジで測定終了信号(Ｍ
Ｅ)を出力する自己位相測定回路部（ＳＰＭＣ）と、 直列連結されるｎ個の測定遅延ユニットで構成され、前
記自己位相測定回路部から出力されるＭＢ、ＭＥの２信
号を受けて各々の測定遅延ユニット単位で遅延時間補償
サイクル決定信号（ＭＱ１、ＭＱ２、．．．ＭＱｎ）を
出力する測定遅延アレイと、前記 ＲＣＬＫ信号の２分周された信号、前記ＲＣＬＫ信
号、前記フィードバックさせたＦＣＬＫ信号、そして前
記イネーブル信号を受けて右シフト(ＳＨＲ)、左シフト
(ＳＨＬ)、クロック同期信号（ＬＯＣＫ）、シフト調節
用２分周クロック（ＳＣＬＫ）信号を出力する位相検出
部と、 ｎ個の単位シフトレジスタユニットが直列連結され、Ｓ
ＨＲ、ＳＨＬ、ＬＯＣＫ、ＳＣＬＫ信号を受け、遅延時
間補償サイクル決定信号に応じて遅延時間補償信号（Ｑ
１、Ｑ２、．．．Ｑｎ）を出力するシフトレジスタアレ
イと、 前記シフトレジスタアレイの遅延時間補償信号（Ｑ１、
Ｑ２、．．．Ｑｎ）により前記入力されるＲＣＬＫ信号
を遅延させて出力する遅延時間を変えることができる可
変遅延アレイと、 前記可変遅延アレイの遅延クロック（ＤＣＬＫ）を受け
て前記ＦＣＬＫ信号をフィードバックさせる前記遅延補
償部と、 前記可変遅延アレイの遅延クロック（ＤＣＬＫ）を受け
て位相同期されたクロック信号（ＱＣＬＫ）を出力する
クロックドライバとを備えることを特徴とする高速位相
同期回路。 - 【請求項３】 １可変遅延段階又は１測定遅延段階での
遅延時間（ｔＵＮＩＴ）の１．５倍に該当する区間で位
相検出及び比較動作を行うことを特徴とする請求項１記
載の高速位相同期回路。 - 【請求項４】 自己位相測定回路部は、ＲＣＬＫ信号をフイードバックさせ且つ 位相同期のため
の遅延時間が補償されたＦＣＬＫ信号の立ち上がりエッ
ジでイネーブル信号をラッチして測定開始信号（ＭＢ）
を出力する第１Ｄフリップフロップ（ＤＦ／Ｆ）と、 入力されたＲＣＬＫ信号の立ち上がりエッジでイネーブ
ル信号をラッチして出力する第２Ｄフリップフロップ
と、 前記第２Ｄフリップフロップのラッチ信号を受けてＲＣ
ＬＫ信号の立ち上がりエッジでラッチして測定終了信号
（ＭＥ）を出力する第３Ｄフリップフロップとから構成
されることを特徴とする請求項２記載の高速位相同期回
路。 - 【請求項５】 測定遅延アレイは、 測定開始信号（ＭＢ）とＶｃｃ信号とをＮＡＮＤ演算し
て出力する第１ＮＡＮＤゲートと、 前記第１ＮＡＮＤゲートの出力信号とＶｃｃ信号とをＮ
ＡＮＤ演算して出力する第２ＮＡＮＤゲートと、 前記第２ＮＡＮＤゲートの出力信号と測定終了信号（Ｍ
Ｅ）を反転させた測定終了信号（ＭＥｂ）とをＮＡＮＤ
演算して遅延時間補償サイクル決定信号（ＭＱ）を出力
する第３ＮＡＮＤゲートとから構成されることを特徴と
する請求項２記載の高速位相同期回路。 - 【請求項６】 最初の測定遅延ユニットは自己位相測定
回路部から測定開始信号（ＭＢ）を受け、その次段の測
定遅延ユニットからは前段の測定遅延ユニットの第２Ｎ
ＡＮＤゲートから測定開始信号（ＭＢ）を受けることを
特徴とする請求項５記載の高速位相同期回路。 - 【請求項７】 位相検出部は、 フィードバックされたクロックであるＦＣＬＫ信号を入
力されたクロックであるＲＣＬＫ信号によってラッチし
て出力する第１Ｄフリップフロップと、 遅延時間が補償された前記ＦＣＬＫ信号をＲＣＬＫ信号
によりラッチして出力する第２Ｄフリップフロップと、 前記第１Ｄフリップフロップの出力信号（Ｑ）と第２Ｄ
フリップフロップの出力信号（Ｑ）とをＮＡＮＤ演算す
る第１ＮＡＮＤゲートと、 第１ＮＡＮＤゲートの演算信号と第３Ｄフリップフロッ
プの反転出力信号（／Ｑ）とをＮＡＮＤ演算して出力す
る第２ＮＡＮＤゲートと、 第２のＮＡＮＤゲートの出力信号をＲＣＬＫ信号により
ラッチして出力する前記第３Ｄフリップフロップと、 前記第１Ｄフリップフロップの反転出力信号（／Ｑ）と
第２Ｄフリップフロップの反転出力信号（／Ｑ）と第３
Ｄフリップフロップの出力信号（Ｑ）とをＮＡＮＤ演算
して出力する第３ＮＡＮＤゲートと、 第３ＮＡＮＤゲートの演算信号とイネーブル信号とをＮ
ＡＮＤ演算して出力する第４ＮＡＮＤゲートと、 第４ＮＡＮＤゲートの出力信号を反転して右シフト（Ｓ
ＨＲ）信号を出力する第１インバーターと、 前記第２Ｄフリップフロップの反転出力信号（／Ｑ）と
第３Ｄフリップフロップの出力信号（Ｑ）とイネーブル
信号とをＮＡＮＤ演算して出力する第５ＮＡＮＤゲート
と、 第５ＮＡＮＤゲートの演算信号を反転して左シフト（Ｓ
ＨＬ）信号を出力する第２インバーターと、 前記右シフト、左シフト信号をＮＡＮＤ演算して出力す
る第６ＮＡＮＤゲートと、 第３インバーターにより反転された第６ＮＡＮＤゲート
の演算信号を２分周された入力クロック（ＲＣＬＫ）に
よりラッチして同期信号（ＬＯＣＫ）を出力する第４Ｄ
フリップフロップと、 前記同期信号とイネーブル信号とをＮＡＮＤ演算して出
力する第７ＮＡＮＤゲートと、 第７ＮＡＮＤゲートの演算信号を反転して出力する第４
インバーターと、 ＲＣＬＫ信号を２分周した信号及び接地信号を前記第４
インバーターの出力信号をスイッチング信号として多重
化してシフト調節用２分周クロック（ＳＣＬＫ）を出力
するＭＵＸとから構成されることを特徴とする請求項２
記載の高速位相同期回路。 - 【請求項８】 第２Ｄフリップフロップに入力されるフ
ィードバックされたクロックであるＦＣＬＫ信号は、１
可変遅延段階又は１測定遅延段階での遅延時間（ｔＵＮ
ＩＴ）の１．５倍に該当する区間以内の大きさで遅延さ
れることを特徴とする請求項７記載の高速位相同期回
路。 - 【請求項９】 シフタレジスタアレイは、 各々のユニットが位相検出部の右シフト信号と次段の遅
延時間補償信号（Ｑ（ｉ＋１））とをＮＡＮＤ演算して
出力する第１ＮＡＮＤゲートと、 位相検出部の左シフト信号と前段の遅延時間補償信号
（Ｑ（ｉ−１））とをＮＡＮＤ演算して出力する第２Ｎ
ＡＮＤゲートと、 前記第１、第２ＮＡＮＤゲートの演算信号をＮＡＮＤ演
算する第３ＮＡＮＤゲートと、 シフト調節用２分周クロック（ＳＣＬＫ）及びそれを反
転した信号によってスイッチング動作を行って第３ＮＡ
ＮＤゲートの演算信号をスイッチング出力する第１伝送
ゲートと、 一定のクロックに遅延されて出力される第１伝送ゲート
の出力信号をシフト調節用２分周クロック（ＳＣＬＫ）
及びそれを反転した信号によりスイッチング出力する第
２伝送ゲートと、 測定遅延アレイの遅延時間補償サイクル決定信号（ＭＱ
１、ＭＱ２、．．．ＭＱｎ）と第２伝送ゲートの出力信
号とをＮＡＮＤ演算して遅延時間補償信号（Ｑ１、Ｑ
２、．．．Ｑｎ）を出力する第４ＮＡＮＤゲートとから
構成されることを特徴とする請求項２記載の高速位相同
期回路。 - 【請求項１０】 可変遅延アレイは、 直列連結されるｎ個の可変遅延ユニットがそれぞれ遅延
時間補償信号（Ｑ１、Ｑ２、．．．Ｑｎ）、入力クロッ
ク（ＲＣＬＫ）を受けてＮＡＮＤ演算する第１ＮＡＮＤ
ゲートと、 第１ＮＡＮＤゲートの出力信号（Ｘ）と反転遅延時間補
償信号（／Ｑ１、／Ｑ２、．．．／Ｑｎ）とをＮＡＮＤ
演算して出力する第２ＮＡＮＤゲートと、 第２ＮＡＮＤゲートの演算信号と次段からフィードバッ
クされるフィードバック信号（Ｙ）とをＮＡＮＤ演算し
て出力する第３ＮＡＮＤゲートとから構成されることを
特徴とする請求項２記載の高速位相同期回路。 - 【請求項１１】 直列連結されるｎ個の可変遅延ユニッ
トの最初ユニットにはＲＣＬＫが入力され、その次段の
ユニットからは前段のユニット出力信号が入力されるこ
とを特徴とする請求項１０記載の高速位相同期回路。 - 【請求項１２】 イネーブル信号が入力されると、自己
位相測定動作を開始させ、外部からＲＣＬＫ信号を入力
させると共にこの入力されたＲＣＬＫ信号をフィードバ
ックさせてＦＣＬＫ信号を得る段階と、前記 ＦＣＬＫ信号の立ち上がりエッジで前記イネーブル
信号をラッチして測定開始信号（ＭＢ）を出力し、前記
ＲＣＬＫ信号の立ち上がりエッジで前記イネーブル信号
をラッチして測定終了信号（ＭＥ）を出力し、もって前
記測定開始信号と前記測定終了信号との位相差を測定す
る段階と、前記 ＲＣＬＫ信号と前記ＦＣＬＫ信号の位相差測定動作
が終了後、遅延時間補償サイクル決定信号（ＭＱ）をセ
ッティングする段階と、 ＭＱがセッティングされて、遅延時間補償サイクル決定
信号（ＭＱ１、ＭＱ２、．．．ＭＱｎ）をローディング
し、自己位相測定動作を終了させる段階と、 自己位相測定動作終了後に、位相検出動作を開始する段
階と、１ 可変遅延段階又は１測定遅延段階での遅延時間（ｔＵ
ＮＩＴ）の１．５倍に該当する位相検出区間（図１３で
ＦＣＬＫが立ち上がってから遅延されたＦＣＬＫが立ち
上がるまでの区間Ｂ）で補償しようとする遅延時間を２
サイクル内で決定する段階と、前記 ＦＣＬＫ信号及び検出されたフィードバッククロッ
ク（ＤＦＣＬＫ）の活性化開始点が位相検出区間にあっ
て同期信号（ＬＯＣＫ）を発生すれば、形成されたルー
プ段階を切り換えずに位相同期を維持する段階とを備え
ることを特徴とする高速位相同期方法。 - 【請求項１３】 測定開始信号と測定終了信号との位相
差は、フィードバックされる最初のＦＣＬＫ信号の立ち
上がりエッジと、イネーブル信号によってイネーブルさ
れた後の２番目のＲＣＬＫ信号の立ち上がりエッジとの
間の位相差と同一であることを特徴とする請求項１２記
載の高速位相同期方法。 - 【請求項１４】 位相同期ループを形成してフィードバ
ックされるＦＣＬＫ信号は補償しようとする遅延時間だ
け遅延されてフィードバックされることを特徴とする請
求項１２記載の高速位相同期方法。 - 【請求項１５】 各測定遅延段階での伝達時間は遅延時
間補償のための可変遅延時間と同一であることを特徴と
する請求項１２記載の高速位相同期方法。
Applications Claiming Priority (2)
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| JP3143743B2 true JP3143743B2 (ja) | 2001-03-07 |
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|---|---|---|---|
| JP11129673A Expired - Fee Related JP3143743B2 (ja) | 1998-05-14 | 1999-05-11 | 高速位相同期回路及びこれを用いた位相同期方法 |
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| JP (1) | JP3143743B2 (ja) |
| KR (1) | KR100263483B1 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7304510B2 (en) | 2005-10-13 | 2007-12-04 | Fujitsu Limited | Digital phase detector improving phase detection resolution thereof |
Families Citing this family (4)
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- 1998-05-14 KR KR1019980017401A patent/KR100263483B1/ko not_active IP Right Cessation
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-
1999
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7304510B2 (en) | 2005-10-13 | 2007-12-04 | Fujitsu Limited | Digital phase detector improving phase detection resolution thereof |
Also Published As
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