KR100728907B1 - 반도체 메모리의 클럭신호 생성장치 및 방법 - Google Patents

반도체 메모리의 클럭신호 생성장치 및 방법 Download PDF

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Abstract

본 발명은 적어도 하나의 주기신호를 이용하여 제 1 쉬프팅 신호를 출력하는 제 1 쉬프팅 수단, 반전된 클럭신호를 이용하여 다중화 제어신호를 출력하는 제어신호 생성 수단, 상기 주기신호를 이용하여 제 2 쉬프팅 신호를 출력하는 제 2 쉬프팅 수단, 인가된 바이어스에 따라 상기 제 1 쉬프팅 신호와 제 2 쉬프팅 신호의 중간 위상을 갖는 보정신호를 출력하는 보정 수단, 상기 제 1 쉬프팅 신호와 상기 보정신호를 조합하여 조합신호를 출력하는 조합 수단, 상기 다중화 제어신호에 따라 상기 조합신호를 선택적으로 출력하는 다중화 수단, 및 상기 다중화 수단의 출력에 따라 클럭신호 및 상기 반전된 클럭신호를 드라이빙하는 드라이빙 수단을 포함한다.
클럭, 듀티

Description

반도체 메모리의 클럭신호 생성장치 및 방법{Apparatus and Method for Generating Clock Signal of Semiconductor Memory}
도 1은 종래의 기술에 따른 반도체 메모리의 클럭신호 생성장치의 블록도,
도 2는 종래의 기술에 따른 반도체 메모리의 클럭신호 생성장치의 각부 출력 타이밍도,
도 3은 본 발명에 따른 반도체 메모리의 클럭신호 생성장치의 블록도,
도 4는 도 3의 제 1 쉬프팅 수단의 회로도,
도 5는 도 3의 제어신호 생성 수단의 회로도,
도 6은 도 3의 제 2 쉬프팅 수단의 회로도,
도 7은 도 3의 보정 수단의 내부 블록도,
도 8은 도 7의 제 1 보정부의 회로도,
도 9는 도 3의 조합 수단의 회로도,
도 10은 도 3의 다중화 수단의 회로도,
도 11은 도 3의 드라이빙 수단의 회로도,
도 12는 본 발명에 따른 반도체 메모리의 클럭신호 생성장치의 각부 출력 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 제 1 쉬프팅 수단 200: 제어신호 생성 수단
300: 제 2 쉬프팅 수단 400: 보정 수단
500: 조합 수단 600: 다중화 수단
700: 드라이빙 수단
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 클럭신호 생성장치 및 방법에 관한 것이다.
종래의 기술에 따른 반도체 메모리의 클럭신호 생성장치는 도 1에 도시된 바와 같이, 위상이 다른 복수개의 주기신호(C0 ~ C3)를 이용하여 쉬프팅 신호(P0 ~ P3)를 출력하는 제 1 쉬프터(10), 반전된 클럭신호(이하, ICLKB)를 이용하여 다중화 제어신호(M0 ~ M3)를 출력하는 제 2 쉬프터(20), 상기 다중화 제어신호(M0 ~ M3)에 따라 상기 쉬프팅 신호(P0 ~ P3) 중에서 하나를 선택하여 출력하는 다중화부(30), 및 상기 다중화부(30)의 출력에 따라 클럭신호(이하, ICLK) 및 상기 ICLKB를 드라이빙하는 드라이버(40)를 포함한다.
이와 같이 구성된 종래기술에 따른 반도체 메모리의 클럭신호 생성장치의 동작을 도 2를 참조하여 설명하면 다음과 같다.
먼저, 펄스폭이 2tck인 C0 ~ C3가 소정 위상차를 가지고 순서대로 입력된다. 이때 C1 ~ C3는 각각 상기 C0와 90도, 180도, 270도의 위상차를 갖는다.
그리고 최초의 리셋신호(RESET)에 의해 제 1 쉬프터(10)의 출력이 P0 = 하이, P1 ~ P3 = 로우로 설정된 이후, 상기 RESET이 디스에이블된 후부터 상기 제 1 쉬프터(10)가 상기 C0 ~ C3에 따라 펄스폭이 4tck인 PO ~ P3를 출력한다.
또한 최초의 리셋신호(RESET)에 의해 제 2 쉬프터(20)의 출력이 M0 = 하이, M1 ~ M3 = 로우로 설정된 이후, 상기 RESET이 디스에이블된 후부터 상기 제 2 쉬프터(20)가 ICLKB를 이용하여 M0 ~ M3를 출력한다.
이어서 다중화부(30)가 상기 M0 ~ M3 각각의 하이 타이밍에 해당 P0 ~ P3 선택하고, 드라이버(40)를 거쳐 ICLK가 출력된다.
즉, M0가 하이인 구간에 P0를 ICLK로 출력하고, M3가 하이인 구간에 P3를 ICLK로 출력하고, M2가 하이인 구간에 P2를 ICLK로 출력하며, M1이 하이인 구간에 P1을 ICLK로 출력한다.
이때 도 2에 도시된 바와 같이, P0 ~ P3 각각의 펄스폭은 4tck인 반면, P0와 P3, P3와 P2, P2와 P1, P1과 P0의 위상차는 5tck이다.
이와 같이 종래의 기술에 따른 클럭신호 즉, ICLK는 하이 듀티가 4tck(약 44%)인 반면, 로우 듀티가 5tck(약 56%)가 되어 듀티비가 44:56으로 일정하지 않게 된다. 따라서 이 클럭을 이용하는 구성의 동작마진이 로우 듀티 쪽으로만 확보되어 안정성을 저하시키는 문제가 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 클럭의 듀티를 일정하게 할 수 있도록 한 반도체 메모리의 클럭신호 생성장치 및 방법 을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 클럭신호 생성장치는 적어도 하나의 주기신호를 이용하여 제 1 쉬프팅 신호를 출력하는 제 1 쉬프팅 수단; 반전된 클럭신호를 이용하여 다중화 제어신호를 출력하는 제어신호 생성 수단; 상기 주기신호를 이용하여 제 2 쉬프팅 신호를 출력하는 제 2 쉬프팅 수단; 인가된 바이어스에 따라 상기 제 1 쉬프팅 신호와 제 2 쉬프팅 신호의 중간 위상을 갖는 보정신호를 출력하는 보정 수단; 상기 제 1 쉬프팅 신호와 상기 보정신호를 조합하여 조합신호를 출력하는 조합 수단; 상기 다중화 제어신호에 따라 상기 조합신호를 선택적으로 출력하는 다중화 수단; 및 상기 다중화 수단의 출력에 따라 클럭신호 및 상기 반전된 클럭신호를 드라이빙하는 드라이빙 수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 클럭신호 생성방법은 복수개의 주기신호의 펄스폭을 증가시켜 쉬프팅 시킨 복수개의 제 1 쉬프팅 신호를 생성하는 단계; 상기 제 1 쉬프팅 신호에 비해 소정 위상차를 갖는 복수개의 제 2 쉬프팅 신호를 생성하는 단계;
상기 제 1 쉬프팅 신호와 제 2 쉬프팅 신호의 중간 위상을 갖는 복수개의 보정 신호를 생성하는 단계; 상기 제 1 쉬프팅 신호와 상기 보정신호를 논리 조합하여 상기 제 1 쉬프팅 신호에 비해 펄스폭이 증가된 복수개의 조합신호를 생성하는 단계; 및 상기 복수개의 주기신호를 이용하여 생성한 제어신호에 따라 상기 복수개의 조합신호를 선택적으로 출력하여 하이 듀티와 로우 듀티가 동일한 클럭신호를 생성하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 클럭신호 생성장치의 바람직한 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리의 클럭신호 생성장치의 블록도, 도 4는 도 3의 제 1 쉬프팅 수단의 회로도, 도 5는 도 3의 제어신호 생성 수단의 회로도, 도 6은 도 3의 제 2 쉬프팅 수단의 회로도, 도 7은 도 3의 보정 수단의 내부 블록도, 도 8은 도 7의 제 1 보정부의 회로도, 도 9는 도 3의 조합 수단의 회로도, 도 10은 도 3의 다중화 수단의 회로도, 도 11은 도 3의 드라이빙 수단의 회로도, 도 12는 본 발명에 따른 반도체 메모리의 클럭신호 생성장치의 각부 출력 타이밍도이다.
본 발명에 따른 반도체 메모리의 클럭신호 생성장치는 도 3에 도시된 바와 같이, 적어도 하나의 주기신호(이하, C0 ~ C3)를 이용하여 제 1 쉬프팅 신호(이하, P0 ~ P3) 및 반전된 제 1 쉬프팅 신호(이하, P0B ~ P3B)를 출력하는 제 1 쉬프팅 수단(100), 반전된 클럭신호(이하, ICLKB)를 이용하여 다중화 제어신호(이하, M0 ~ M3)를 출력하는 제어신호 생성 수단(200), 상기 C0 ~ C3를 이용하여 제 2 쉬프팅 신호(이하, P0D ~ P3D) 및 반전된 제 2 쉬프팅 신호(이하, P0DB ~ P3DB)를 출력하는 제 2 쉬프팅 수단(300), 제 1 바이어스(이하, PBIAS) 및 제 2 바이어스(이하, NBIAS)에 따라 상기 P0 ~ P3와 P0D ~ P3D의 중간 위상을 갖는 보정신호(이하, P0I ~ P3I)를 출력하는 보정 수단(400), 상기 P0 ~ P3와 상기 P0I ~ P3I를 조합하여 즉, 논리합하여 조합신호(이하, P0R ~ P3R)를 출력하는 조합 수단(500), 상기 M0 ~ M3에 따라 상기 P0R ~ P3R를 선택적으로 출력하는 다중화 수단(600), 및 상기 다중화 수단(600)의 출력(ICK)에 따라 클럭신호(이하, ICLK) 및 ICLKB를 드라이빙하는 드라이빙 수단(700)을 포함한다.
상기 C0 ~ C3는 펄스폭이 2tck이고, 상기 C1 ~ C3는 각각 상기 C0와 90도, 180도, 270도의 위상차를 갖는다.
상기 제 1 쉬프팅 수단(100)은 도 4에 도시된 바와 같이, 이전단 또는 최종단의 출력을 입력받아 상기 C0 ~ C3에 따라 상기 P0 ~ P3로 출력하는 복수개의 플립플롭(110 ~ 140)으로 이루어진 플립플롭 체인으로 구성된다. 상기 C0 ~ C3는 복수개의 플립플롭(110 ~ 140)의 출력 타이밍을 결정하는 신호로 사용되며, 상기 복수개의 플립플롭(110 ~ 140)에 대해 C0, C3, C2, C1를 입력한다.
상기 제어신호 생성 수단(200)은 도 5에 도시된 바와 같이, 이전단 또는 최종단의 출력을 입력받아 상기 ICLKB에 따라 상기 M0 ~ M3로 출력하는 복수개의 플립플롭(210 ~ 240)으로 이루어진 플립플롭 체인으로 구성된다. 상기 ICLKB는 상기 복수개의 플립플롭(210 ~ 240)의 출력 타이밍을 결정하는 신호로 공통 입력된다.
상기 제 2 쉬프팅 수단(300)은 도 6에 도시된 바와 같이, 이전단 또는 최종단의 출력을 입력받아 상기 C0 ~ C3에 따라 상기 P0 ~ P3에 비해 소정시간 지연된 P0D ~ P3D로 출력하는 복수개의 플립플롭(310 ~ 340)으로 이루어진 플립플롭 체인으로 구성된다. 상기 C0 ~ C3는 복수개의 플립플롭(310 ~ 340)의 출력 타이밍을 결정하는 신호로 사용되며, 상기 복수개의 플립플롭(310 ~ 340)에 대해 C1, C0, C3, C2를 입력한다.
상기 보정 수단(400)은 도 7에 도시된 바와 같이, PBIAS 및 NBIAS에 따라 상기 P0 ~ P3와 P0D ~ P3D를 서로 대응되는 비트별로 중간 위상을 갖도록 보간(Interpolation)을 수행하여 상기 P0I ~ P3I를 출력하는 복수개 즉, 제 1 내지 제 4 보정부(410 ~ 440)를 포함한다.
상기 제 1 보정부(410)는 도 8에 도시된 바와 같은 보간 회로로서, 입력단에 전원이 인가되고 제 1 제어단에 상기 PBIAS를 입력받으며 출력단과 제 2 제어단이 연결된 제 1 패스 게이트(PG11), 드레인이 P0I 출력단(OUT)과 연결되고 게이트(B1)에 P0B를 입력받는 제 1 트랜지스터(M11), 드레인이 상기 제 1 패스 게이트(PG11)의 출력단과 연결되고 게이트(T1)에 P0를 입력받는 제 2 트랜지스터(M12), 소오스가 접지되고 게이트에 NBIAS를 입력받으며 드레인이 상기 제 1 및 제 2 트랜지스터(M11, M12)의 소오스와 공통연결된 제 3 트랜지스터(M13), 입력단에 전원이 인가되고 제 1 제어단에 상기 PBIAS를 입력받고 제 2 제어단 및 출력단이 상기 P0I 출력단(OUT)과 연결된 제 2 패스 게이트(PG12), 드레인이 상기 P0I 출력단(OUT)과 연결되고 게이트(B2)에 P0DB를 입력받는 제 4 트랜지스터(M14), 드레인이 상기 제 1 패스 게이트(PG11)의 출력단과 연결되고 게이트(T2)에 P0D를 입력받는 제 5 트랜지스터(M15), 및 소오스가 접지되고 게이트에 NBIAS를 입력받으며 드레인이 상기 제 4 및 제 5 트랜지스터(M14, M15)의 소오스와 공통연결된 제 6 트랜지스터(M16)를 포함한다.
상기 제 2 내지 제 4 보정부(420 ~ 440)는 입력신호만 다를 뿐 상기 제 1 보정부(410)와 동일하게 구성되므로 구성설명은 생략하기로 한다.
상기 PBIAS는 상기 제 1 및 제 2 패스 게이트(PG11, PG12)를 턴온시킬 수 있는 레벨이고, 상기 NBIAS는 상기 제 3 및 제 6 트랜지스터(M13, M16)를 턴온시킬 수 있는 레벨이다.
상기 조합수단(500)은 도 9에 도시된 바와 같이, 상기 P0I ~ P3I와 상기 P0 ~ P3를 서로 대응되는 비트별로 논리합하여 상기 P0R ~ P3R를 출력하는 로직회로로 구성되며, 상기 로직회로는 복수개의 노아 게이트(NR11 ~ NR14) 및 상기 복수개의 노아 게이트(NR11 ~ NR14) 각각의 출력을 입력받는 복수개의 인버터(IV11 ~ IV14)를 포함한다.
상기 다중화 수단(600)은 도 10에 도시된 바와 같이, 상기 P0R ~ P3R를 비트별로 입력받아 상기 M0 ~ M3 및 MOB ~ M3B에 따라 출력하는 복수개의 패스 게이트(PG21 ~ PG24)를 포함한다.
상기 드라이빙 수단(700)은 도 11에 도시된 바와 같이, 상기 다중화 수단(600)의 출력(ICK)을 입력받아 상기 ICLKB를 출력하는 제 1 인버터(IV21), 및 상기 제 1 인버터(IV21)의 출력을 입력받아 상기 ICLK를 출력하는 제 2 인버터(IV22)를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 클럭신호 생성장치의 동작을 도 12를 참조하여 설명하면 다음과 같다.
먼저, C0 ~ C3가 소정 위상차를 가지고 입력된다. 이때 C1 ~ C3는 각각 상기 C0와 90도, 180도, 270도의 위상차를 갖는다.
그리고 최초의 리셋신호(RESET)에 의해 제 1 쉬프팅 수단(100)의 출력이 P0 = 하이, P1 ~ P3 = 로우로 설정된 이후, 상기 RESET이 디스에이블된 후부터 상기 제 1 쉬프팅 수단(100)이 상기 C0 ~ C3에 따라 펄스폭이 4tck인 PO ~ P3 및 P0B ~ P3B를 출력한다.
한편, 상기 RESET에 의해 제 2 쉬프팅 수단(300)의 출력이 P0D = 하이, P1D ~ P3D = 로우로 설정된 이후, 상기 RESET이 디스에이블된 후부터 상기 제 2 쉬프팅 수단(300)이 상기 C0 ~ C3에 따라 상기 PO ~ P3 및 P0B ~ P3B에 비해 90도의 위상차를 갖고(1tck만큼 지연되고) 펄스폭이 4tck인 P0D ~ P3D 및 P0DB ~ P3DB를 출력한다.
이때 제 1 쉬프팅 수단(100)의 복수개의 플립플롭(110 ~ 140) 중 최초로 동작하여 P0를 출력하는 플립플롭(110)에 C0를 입력시키는데 반하여, 상기 제 2 쉬프팅 수단(300)의 복수개의 플립플롭(310 ~ 340) 중 최초로 동작하여 P0D를 출력하는 플립플롭(310)에 상기 C0에 비해 90도의 위상차를 갖는 C1을 입력시킨다. 따라서 P0D가 P0에 비해 상기 90도의 위상차 갖게 되고, 그에 따라 P0D ~ P3D가 P0 ~ P3에 비해 90도의 위상차를 갖게 되는 것이다.
상기 보정 수단(400)은 PBIAS 및 NBIAS에 따라 P0 ~ P3와 P0D ~ P3D에 대한 보간(Interpolation)을 수행하여 상기 도 12의 A1과 같이, P0 ~ P3와 P0D ~ P3D의 중간위상을 갖는 P0I ~ P3I를 출력한다.
즉, 도 8의 보간회로로 이루어진 도 7의 제 1 내지 제 4 보정부(410 ~ 440) 각각을 통해 P0와 P0D, P1과 P1D, P2와 P2D, 및 P3와 P3D에 대한 보간이 이루어져 P0I, P1I, P2I, 및 P3I가 출력된다. 이때 P0I ~ P3I는 P0 ~ P3에 비해 위상이 45 도(0.5tck) 늦고 P0D ~ P3D에 비해 위상이 45도 앞선다. 결국, P0I ~ P3I의 폴링 엣지(Falling Edge)가 P0 ~ P3의 폴링 엣지에 비해 0.5tck 만큼 늦게 발생된다.
이어서 조합 수단(500)은 도 12의 A2와 같이, 상기 P0I ~ P3I와 P0 ~ P3를 논리합하여 P0R ~ P3R을 출력한다.
따라서 상기 P0R ~ P3R은 상기 P0 ~ P3를 보정 수단(400)에 의해 폴링 엣지가 늦춰진 P0I ~ P3I와 논리합한 것이므로 4.5tck의 펄스폭을 갖게 된다.
한편, 최초의 리셋신호(RESET)에 의해 제어신호 생성 수단(200)의 출력이 M0 = 하이, M1 ~ M3 = 로우로 설정된 이후, 상기 RESET이 디스에이블된 후부터 상기 제어신호 생성 수단(200)이 상기 ICLKB를 이용하여 M0 ~ M3 및 M0B ~ M3B를 출력한다.
이어서 다중화 수단(600)이 상기 M0 ~ M3 각각의 하이 타이밍(M0B ~ M3B 각각의 로우 타이밍)에 P0R ~ P3R을 선택하여 ICK로 출력하고, 드라이빙 수단(700)이 상기 ICK를 드라이빙하여 도 12의 A3와 같이, ICLK 및 ICLKB를 출력한다.
즉, M0가 하이(M0B는 로우)인 구간에 P0R이 선택되고, M3가 하이인 구간에 P3R이 선택되고, M2가 하이인 구간에 P2R이 선택되며, M1이 하이인 구간에 P1R이 선택되어 ICLK 및 ICLKB 출력이 이루어진다.
상술한 바와 같이, ICLK는 하이 듀티와 로우 듀티가 4.5tck로 동일하다. 즉, 듀티비가 50:50이다.
다시 말해, 본 발명은 P0 ~ P3와 이에 비해 1tck 만큼 지연된 P0D ~ P3D를 보간하여 폴링 엣지를 늦춘 P0I ~ P3I를 생성한 다음, 상기 P0 ~ P3와 논리합하여 4.5tck의 펄스폭을 갖는 P0R ~ P3R을 생성하고 이를 선택하여 ICLK로 출력함으로서 ICLK의 하이 듀티를 증가시켜 최종적으로 ICLK의 하이 듀티와 로우 듀티가 동일하게 한 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 클럭신호 생성장치 및 방법은 최종 출력되는 클럭신호의 듀티가 일정하므로 이를 이용하는 구성의 동작마진을 증가시켜 안정적인 동작을 가능하게 하는 효과가 있다.

Claims (18)

  1. 적어도 하나의 주기신호를 이용하여 제 1 쉬프팅 신호를 출력하는 제 1 쉬프팅 수단;
    반전된 클럭신호를 이용하여 다중화 제어신호를 출력하는 제어신호 생성 수단;
    상기 주기신호를 이용하여 제 2 쉬프팅 신호를 출력하는 제 2 쉬프팅 수단;
    인가된 바이어스에 따라 상기 제 1 쉬프팅 신호와 제 2 쉬프팅 신호의 중간 위상을 갖는 보정신호를 출력하는 보정 수단;
    상기 제 1 쉬프팅 신호와 상기 보정신호를 조합하여 조합신호를 출력하는 조합 수단;
    상기 다중화 제어신호에 따라 상기 조합신호를 선택적으로 출력하는 다중화 수단; 및
    상기 다중화 수단의 출력에 따라 클럭신호 및 상기 반전된 클럭신호를 드라이빙하는 드라이빙 수단을 포함하는 반도체 메모리의 클럭신호 생성장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 주기신호는 서로의 위상이 다른 것을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  3. 제 1 항에 있어서,
    상기 제 1 쉬프팅 수단은
    이전단 또는 최종단의 출력을 입력받아 상기 주기신호에 따라 상기 제 1 쉬프팅 신호로 출력하는 복수개의 플립플롭으로 이루어진 플립플롭 체인인 것을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  4. 제 1 항에 있어서,
    상기 제어신호 생성 수단은
    이전단 또는 최종단의 출력을 입력받아 상기 반전된 클럭신호에 따라 상기 다중화 제어신호로 출력하는 복수개의 플립플롭으로 이루어진 플립플롭 체인인 것을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  5. 제 1 항에 있어서,
    상기 제 2 쉬프팅 수단은
    이전단 또는 최종단의 출력을 입력받아 상기 주기신호에 따라 상기 제 2 쉬프팅 신호를 출력하는 복수개의 플립플롭으로 이루어진 플립플롭 체인인 것을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  6. 제 5 항에 있어서,
    상기 제 2 쉬프팅 신호는 상기 제 1 쉬프팅 신호에 비해 소정시간 지연된 것 을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  7. 제 1 항에 있어서,
    상기 제 2 쉬프팅 수단에 입력되는 주기신호의 입력순서 배열이 상기 제 1 쉬프팅 수단에 입력되는 주기신호의 입력순서 배열과 다른 것을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  8. 제 1 항에 있어서,
    상기 보정 수단은
    제 1 바이어스 및 제 2 바이어스에 따라 상기 제 1 쉬프팅 신호와 제 2 쉬프팅 신호를 서로 대응되는 비트별로 중간 위상을 갖도록 보정하여 상기 보정신호를 출력하는 복수개의 보정부를 포함하는 것을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  9. 제 8 항에 있어서,
    상기 보정부는
    입력단에 전원이 인가되고 제 1 제어단에 상기 제 1 바이어스를 입력받으며 출력단과 제 2 제어단이 연결된 제 1 패스 게이트,
    드레인이 보정신호 출력단과 연결되고 게이트에 반전된 제 1 쉬프팅 신호를 입력받는 제 1 트랜지스터,
    드레인이 상기 제 1 패스 게이트의 출력단과 연결되고 게이트에 제 1 쉬프팅 신호를 입력받는 제 2 트랜지스터,
    소오스가 접지되고 게이트에 제 2 바이어스를 입력받으며 드레인이 상기 제 1 및 제 2 트랜지스터의 소오스와 공통연결된 제 3 트랜지스터,
    입력단에 전원이 인가되고 제 1 제어단에 상기 제 1 바이어스를 입력받고 제 2 제어단 및 출력단이 상기 보정신호 출력단과 연결된 제 2 패스 게이트,
    드레인이 상기 보정신호 출력단과 연결되고 게이트에 반전된 제 2 쉬프팅 신호를 입력받는 제 4 트랜지스터,
    드레인이 상기 제 1 패스 게이트의 출력단과 연결되고 게이트에 제 2 쉬프팅 신호를 입력받는 제 5 트랜지스터, 및
    소오스가 접지되고 게이트에 제 2 바이어스를 입력받으며 드레인이 상기 제 4 및 제 5 트랜지스터의 소오스와 공통연결된 제 6 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  10. 제 9 항에 있어서,
    상기 제 1 패스 게이트 및 제 2 패스 게이트는 제 1 제어단과 제 2 제어단이 P형 게이트인 것을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  11. 제 1 항에 있어서,
    상기 조합수단은
    상기 보정신호와 상기 제 1 쉬프팅 신호를 서로 대응되는 비트별로 논리합하여 상기 조합신호를 출력하는 로직회로로 구성됨을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  12. 제 1 항에 있어서,
    상기 다중화 수단은
    상기 조합신호를 비트별로 입력받아 상기 다중화 제어신호에 따라 출력하는 복수개의 패스 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  13. 제 1 항에 있어서,
    상기 드라이빙 수단은
    상기 다중화 수단의 출력을 입력받아 상기 반전된 클럭신호를 출력하는 제 1 인버터, 및
    상기 제 1 인버터의 출력을 입력받아 상기 클럭신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 클럭신호 생성장치.
  14. 복수개의 주기신호의 펄스폭을 증가시켜 쉬프팅 시킨 복수개의 제 1 쉬프팅 신호를 생성하는 단계;
    상기 제 1 쉬프팅 신호에 비해 소정 위상차를 갖는 복수개의 제 2 쉬프팅 신 호를 생성하는 단계;
    상기 제 1 쉬프팅 신호와 제 2 쉬프팅 신호의 중간 위상을 갖는 복수개의 보정 신호를 생성하는 단계;
    상기 제 1 쉬프팅 신호와 상기 보정신호를 논리 조합하여 상기 제 1 쉬프팅 신호에 비해 펄스폭이 증가된 복수개의 조합신호를 생성하는 단계; 및
    상기 복수개의 주기신호를 이용하여 생성한 제어신호에 따라 상기 복수개의 조합신호를 선택적으로 출력하여 하이 듀티와 로우 듀티가 동일한 클럭신호를 생성하는 단계를 포함하는 반도체 메모리의 클럭신호 생성방법.
  15. 제 14 항에 있어서,
    상기 제 1 쉬프팅 신호를 생성하는 단계는
    이전 순번 신호를 제 1 순서에 따른 주기신호의 천이 타이밍에 맞도록 다음 순번 신호로 출력하는 과정을 반복하여 이루어짐을 특징으로 하는 반도체 메모리의 클럭신호 생성방법.
  16. 제 14 항에 있어서,
    상기 제 2 쉬프팅 신호를 생성하는 단계는
    이전 순번 신호를 제 2 순서에 따른 주기신호의 천이 타이밍에 맞도록 다음 순번 신호로 출력하는 과정을 반복하여 이루어짐을 특징으로 하는 반도체 메모리의 클럭신호 생성방법.
  17. 제 14 항에 있어서,
    상기 보정신호를 생성하는 단계는
    상기 제 1 쉬프팅 신호와 상기 제 2 쉬프팅 신호의 라이징 엣지의 중간 위상에 해당하는 라이징 엣지를 생성하고, 상기 제 1 쉬프팅 신호와 상기 제 2 쉬프팅 신호의 폴링 엣지의 중간 위상에 해당하는 폴링 엣지를 생성하는 단계임을 특징으로 하는 반도체 메모리의 클럭신호 생성방법.
  18. 제 14 항에 있어서,
    상기 조합신호를 생성하는 단계는
    상기 제 1 쉬프팅 신호와 상기 보정신호를 논리합하는 단계임을 특징으로 하는 반도체 메모리의 클럭신호 생성방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990085179A (ko) * 1998-05-14 1999-12-06 김영환 고속 위상 동기 회로 및 그를 이용한 위상 동기 방법
KR19990086677A (ko) * 1998-05-29 1999-12-15 김영환 클럭보정회로
US6292116B1 (en) 1999-05-17 2001-09-18 Altera Corporation Techniques and circuitry for accurately sampling high frequency data signals input to an integrated circuit
KR20030052650A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
KR20040034984A (ko) * 2002-10-18 2004-04-29 엘지전자 주식회사 이중 지연루프를 이용한 클럭신호의 듀티 팩터 보상회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638016A (en) 1995-04-18 1997-06-10 Cyrix Corporation Adjustable duty cycle clock generator
US5550499A (en) 1995-04-18 1996-08-27 Cyrix Corporation Single delay line adjustable duty cycle clock generator
KR100505636B1 (ko) 2002-06-11 2005-08-04 삼성전자주식회사 듀티싸이클 보정 기능을 갖는 아날로그 싱크로너스 미러딜레이 및 이를 이용하는 내부클럭 발생기
US7116143B2 (en) 2004-12-30 2006-10-03 Micron Technology, Inc. Synchronous clock generator including duty cycle correction
KR100696957B1 (ko) * 2005-03-31 2007-03-20 주식회사 하이닉스반도체 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990085179A (ko) * 1998-05-14 1999-12-06 김영환 고속 위상 동기 회로 및 그를 이용한 위상 동기 방법
KR19990086677A (ko) * 1998-05-29 1999-12-15 김영환 클럭보정회로
US6292116B1 (en) 1999-05-17 2001-09-18 Altera Corporation Techniques and circuitry for accurately sampling high frequency data signals input to an integrated circuit
KR20030052650A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
KR20040034984A (ko) * 2002-10-18 2004-04-29 엘지전자 주식회사 이중 지연루프를 이용한 클럭신호의 듀티 팩터 보상회로

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