KR100266960B1

KR100266960B1 - Dll 회로 및 그것을 이용한 반도체 기억 장치

Info

Publication number: KR100266960B1
Application number: KR1019980007809A
Authority: KR
Inventors: 히로요시 도미타
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1997-09-09
Filing date: 1998-03-10
Publication date: 2000-09-15
Also published as: KR19990029128A; US5939913A; TW441188B; JP3901297B2; JPH1186545A

Abstract

180°이상의 위상 지연을 갖는 제어 클록을 생성하는 DLL 회로에 있어서, 가변 지연 회로에 의한 지터를 가능한 한 억제한다.

본 발명은 클록을 소정 시간 지연하여 제어 클록을 생성하는 제1 가변 지연 회로에, DLL 회로에 의해 생성되는 제1 지연 제어 신호를 부여한다. DLL 회로는 클록이 부여되는 제2 가변 지연 회로와 제3 가변 지연 회로가 직렬접속된 제1 지연 루프와, 상기 클록의 360°의 정수배의 클록이 기준 클록으로서, 제1 지연 루프의 출력이 가변 클록으로서 부여되는 위상 비교기와, 위상 비교기의 위상 비교 결과 신호에 따라서 상기 제1 지연 제어 신호를 상기 양 클록의 위상차를 없애도록 생성하는 지연 제어 회로를 구비한다. 그리고, β°검출 회로에 의해 생성되는 제2 지연 제어 신호에 의해, 상기 제2 가변 지연 회로가 β°의 지연 시간을 갖는다. 그 결과, 제2 가변 지연 회로에는 약 360°－β°＝α°의 지연 시간이 생성된다. 이 제1 지연 제어 신호에 의해 제1 가변 지연 회로의 지연 시간이 동일하게 제어됨으로써, 그 출력의 제어 클록은 클록으로부터 α°지연한다. 본 발명에서는 더욱이, 외부 클록으로부터 α°위상 지연 데이타 출력을 행하는 반도체 기억 장치에 있어서, 상기 DLL 회로에 의해 클록으로부터 α°지연한 제어 클록을 생성하여 그 제어 클록을 출력 회로에 부여한다. 그 결과, 데이타 출력은 외부 클록으로부터 α°의 위상 지연으로 제어된다.

Description

ＤＬＬ 회로 및 그것을 이용한 반도체 기억 장치

본 발명은 기준이 되는 외부 클록에 대하여 소정의 위상 만큼 지연한 타이밍 신호를 생성하는 DLL(De1ayed Lock Loop) 회로 및 그것을 이용한 반도체 기억 장치에 관한 것이다.

시스템측이 공급하는 클록에 동기하여 고속 동작을 행하는 동기 DRAM(SDRAM) 등의 동기형 반도체 기억 장치에서는 예컨대 클록의 상승 에지(위상은 0°)에 동기하여, 또는 상승 에지로부터 소정의 위상차 지연의 타이밍으로 각 내부 회로의 동작이 행해진다. 특히, SDRAM의 경우는 컬럼계의 회로를 파이프 라인 구성으로 하고, 복수의 파이프 라인 회로간에 설치한 파이프 라인 게이트를 클록에 동기한 내부 제어 클록으로 개방하며, 메모리 셀의 데이타를 전송하여 출력한다.

그러나, 최근에 와서, 클록의 상승 에지에 동기하는 것 뿐만 아니라, 클록의 하강에도 동기하여 내부의 파이프 라인 동작을 행함으로써, 데이타의 전송 속도를 높이는 DDR(Double Data Rate) 방식이 제안되고 있다. 이 DDR 방식에서는 예컨대, 클록의 상승(위상차 0°)에 동기한 내부 제어 클록과 클록의 하강(위상차 180°)에 동기한 내부 제어 클록으로, 내부의 동작 타이밍을 제어한다. 또는 클록의 상승으로부터 90°지연한 내부 제어 클록과 클록의 하강으로부터 90°(상승으로부터 위상차 270°)지연한 내부 제어 클록으로, 내부의 동작 타이밍을 제어한다. 또, 변형예로서는 클록의 상승으로부터 A°위상을 지연한 내부 제어 클록과 클록의 하강으로부터 A°위상을 지연한 내부 제어 클록으로 내부 동작 타이밍을 제어한다.

이 경우, 기준이 되는 클록의 상승으로부터 A°위상을 지연한 내부 제어 클록과 180°＋A°위상을 지연한 내부 제어 클록을 생성하는 것이 요구된다. 기준 클록의 상승으로부터 소정의 위상을 지연한 내부 제어 클록을 생성하는 회로로서, DLL 회로가 공지되어 있다. 이 DLL 회로는 기준 클록을 소정 위상 지연시킨 제1 클록과 그 기준 클록이 부여되는 가변 지연 회로에 의해 생성되는 제2 클록의 위상을 비교하는 위상 비교 회로와, 위상 비교 회로의 검출한 위상차에 따라서 가변 지연 회로의 지연 정도를 제어하는 지연 제어 회로를 구비하고, 제1 클록과 제2 클록의 상승의 위상이 일치하도록 제어함으로써, 가변 지연 회로의 출력에 소정 위상 지연한 내부 제어 클록을 생성할 수 있다.

이러한 DLL 회로는 본 출원인에 의해, 평성 8(1996)년 12월 19일에 출원된 특허 출원 평성 8-339988에 나타낸 바와 같다.

기준이 되는 클록의 상승으로부터 180°를 넘게 지연하는 내부 제어 클록을 생성하기 위해서 다수의 가변 지연 회로가 필요해진다. 디지탈 회로로 구성되는 DLL 회로에서는 가변 지연 회로는 다수의 인버터 등의 게이트 회로를 직렬로 접속한 구성을 취할 수 있고, 그들 인버터의 수를 제어함으로써 지연량이 제어된다. 따라서, 가변 지연 회로의 수가 증가함으로써, 디지탈인 지연 시간의 중간치에 대하여 발생하는 지터의 총수가 커진다.

DLL 회로의 지터가 커지면, 생성되는 내부 제어 클록의 위상이 크게 변동하고, 기준이 되는 외부 클록에 대하여 정확히 소정의 위상차를 갖는 내부 제어 클록의 생성이 곤란해진다. 지터를 감소시키기 위하여, 가변 지연 회로의 게이트 수를 증가시키는 것도 생각할 수 있지만, 그와 같은 해결 방법으로는 집적화에 불이익이 된다.

따라서 본 발명의 목적은 지터가 적고, 기준 클록에 대하여 큰 위상차를 갖는 클록을 생성할 수 있는 DLL 회로를 제공하는 것에 있다.

또, 본 발명의 다른 목적은 적은 지터로 기준이 되는 외부 클록으로부터 180°를 넘는 위상차를 갖는 클록을 생성할 수 있는 DLL 회로를 제공하는 것에 있다.

또, 본 발명의 또다른 목적은 상기 DLL 회로를 갖는 반도체 기억 장치를 제공하는 것에 있다.

도 1은 본 발명의 원리를 나타내는 회로도.

도 2는 실시 형태예의 구체적인 DLL 회로를 나타내는 도면.

도 3은 도 2의 회로의 타이밍 챠트.

도 4는 가변 지연 회로의 일례를 나타내는 회로도.

도 5는 지연 제어 회로의 도면.

도 6은 위상 비교기의 상세 회로도.

도 7은 도 6의 동작을 나타내는 타이밍 챠트.

도 8은 별도의 DLL 회로의 예를 나타내는 도면.

도 9는 DDL 회로가 SDRAM에 적용되었을 경우의 구체적인 실시예를 나타내는 도면.

도 10은 도 9의 SDRAM의 타이밍 챠트.

〈도면의 주요부분에 대한 부호의 설명〉

1: 출력 회로

2: 제1 가변 지연 회로

3: 제2 가변 지연 회로

4: 제3 가변 지연 회로

5: 더미 출력 회로

10: 입력 버퍼

12: 제1 위상 비교기

13: 제1 지연 제어 회로

14: 더미 입력 버퍼

15∼18: 가변 지연 회로

19: 제2 지연 제어 회로

20: 제2 위상 비교기

상기의 목적을 달성하기 위해서, 본 발명은 클록을 소정 시간 지연하여 제어 클록을 생성하는 제1 가변 지연 회로에 DLL 회로에 의해 생성되는 제1 지연 제어 신호를 부여한다. DLL 회로는 클록이 부여되는 제2 가변 지연 회로와 제3 가변 지연 회로가 직렬접속된 제1 지연 루프와, 상기 클록의 360°의 정수배의 클록이 기준 클록으로서 부여되고, 제1 지연 루프의 출력이 가변 클록으로서 부여되는 위상 비교기와, 위상 비교기의 위상 비교 결과 신호에 따라서 상기 제1 지연 제어 신호를 상기 양클록의 위상차를 없애도록 생성하는 지연 제어 회로를 갖는다. 그리고, β°검출 회로에 의해 생성되는 제2 지연 제어 신호에 의해, 상기 제3 가변 지연 회로가 β°의 지연 시간을 갖는다. 그 결과, 제2 가변 지연 회로에는 약 360°－β°＝α°의 지연 시간이 생성된다. 이 제1 지연 제어 신호에 의해 제1 가변 지연 회로의 지연 시간이 동일하게 제어됨으로써, 그 출력의 제어 클록은 클록으로부터 α°지연한다.

또한 본 발명에서는 외부 클록으로부터 α°위상을 지연한 데이타 출력을 행하는 반도체 기억 장치에 있어서, 상기 DLL 회로에 의해 클록으로부터 α°지연한 제어 클록을 생성하여 그 제어 클록을 출력 회로에 부여한다. 그 결과, 데이타 출력은 외부 클록으로부터 α°의 위상 지연으로 제어된다.

본 발명의 DLL 회로에는 가변 지연 회로가 2개밖에 이용되지 않기 때문에, 가변 지연 회로가 각각 갖는 지터의 2배의 지터가 최대의 지터가 되므로, 제어 클록의 위상을 정확히 제어할 수 있다. 특히, α°＞180°인 경우에, 지터를 억제한 DLL 회로로서 유용하다.

본 발명은 제1 클록으로부터 소정의 위상 α°지연한 제어 클록을 생성하는 DLL 회로에 있어서, 상기 제1 클록이 입력되고, 상기 제어 클록을 생성하는 제1 가변 지연 회로와, 상기 제1 클록이 입력되고, 제2 가변 지연 회로와 제3 가변 지연 회로가 직렬로 접속된 제1 지연 루프와, 상기 제1 클록으로부터 360°의 정수배의 위상 지연의 기준 클록과, 상기 제1 지연 루프로부터 출력되는 제1 가변 클록과의 위상을 비교하고, 위상차에 따른 제1 위상 비교 결과 신호를 생성하는 제1 위상 비교기와, 상기 제1 위상 비교 결과 신호를 공급받아, 상기 기준 클록과 상기 제1 가변 클록과의 위상을 일치시키는 제1 지연 제어 신호를 상기 제2 가변 지연 회로 및 제1 가변 지연 회로에 공급하는 제1 지연 제어 회로와, 제3 가변 지연 회로에 상기 제1 클록의 β°(＝360°－α°)의 지연 시간을 부여하는 제2 지연 제어 신호를 생성하는 β°검출 회로를 구비하는 것을 특징으로 한다.

또, 상기에 있어서, 상기 β°검출 회로는 상기 제1 클록이 입력되고 복수의 가변 지연 회로가 직렬로 접속된 제2 지연 루프와, 상기 기준 클록과 상기 제2 지연 루프로부터 출력되는 제2 가변 클록과의 위상을 비교하고, 위상차에 따른 제2 위상 비교 결과 신호를 생성하는 제2 위상 비교기와, 상기 제2 위상 비교 결과 신호를 공급받아, 상기 기준 클록과 상기 제2 가변 클록과의 위상을 일치시키는 제2 지연 제어 신호를 상기 제2 지연 루프를 구성하는 복수의 가변 지연 회로에 각각 부여하는 제2 지연 제어 회로를 구비하는 것을 특징으로 한다.

이하, 본 발명의 실시 형태의 예에 대해서 도면에 따라서 설명한다. 그러나 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.

도 1은 본 발명의 실시 형태예의 원리를 나타내는 회로도이다. 이 원리도에는 예로서 메모리 장치의 출력 회로(1)의 출력 타이밍을 제어하는 내부 제어 클록 S9를 기준이 되는 외부 클록 CLK로부터 (α－A)°의 위상 지연으로 생성하는 DLL 회로가 도시되어 있다. 또한, 위상 A°는 출력 회로(1)의 지연 시간에 대응하여, 내부 제어 클록 S9를 외부 클록 CLK로부터 (α－A)°의 위상 지연으로 함으로써, 출력 회로(1)의 출력 신호 S10은 외부 클록으로부터 α° 위상이 지연된다.

원리도에서는 외부 클록 CLK가 제1 가변 지연 회로(2)에 부여되고, 지연 제어 신호 S12에 의해 제어된 지연을 갖는 내부 제어 클록 S9가 출력된다. 이 지연 제어 신호 S12는 이하의 DLL 회로에 의해 생성된다. 외부 클록 CLK를 360° 또는 그 정수배(m) 지연시킨 클록 S3이 지연 회로(6)에 의해 생성되고, 위상 비교 및 지연 제어 회로(7)에 기준 클록으로서 한쪽의 입력에 부여된다. 또, 외부 클록 CLK를 제2 가변 지연 회로(3), 제3 가변 지연 회로(4) 및 더미 출력 회로(5)로 이루어지는 지연 루프를 통해 지연된 클록 S8이 위상 비교 및 지연 제어 회로(7)에 가변 클록으로서 다른 한쪽의 입력에 부여된다. 이것이 DLL 회로이다.

DLL 회로에서는 기준 클록 S3의 위상에 지연 루프를 경유하여 생성된 가변 클록 S8의 위상이 일치하도록 지연 제어 신호 Sl2를 생성한다. 그 지연 제어 신호 S12에 의해 제2 가변 지연 회로(3)의 지연 시간이 제어된다. 또, 제3 가변 지연 회로(4)는 β(＝360×m－α)°의 지연을 검출하는 β°지연 제어 회로(8)가 생성하는 지연 제어 신호 S14로 그 지연 시간이 제어된다. 따라서, 제3 가변 지연 회로(4)는 β°의 지연 시간을 갖도록 제어된다. 더미 출력 회로(5)는 출력 회로(1)와 같은 A°의 지연 시간을 갖는 회로이다.

위상 비교 및 지연 제어 회로(7)가 양 입력 클록 S3과 S8의 위상이 일치하도록 지연 제어 신호 S12를 생성한다. 따라서, 가변 클록 S8은 기준 클록 S3과 동일하게, 외부 클록 CLK로부터 (360×m)° 지연한다. 그리고, 제3 가변 지연 회로(4)는 지연 제어 신호 S14에 의해 β°의 지연 시간을 갖기 때문에, 제2 가변 지연 회로(3)는 외부 클록 CLK로부터 α°－A°(＝360×m－β－A)°만큼 지연한 클록 S5를 생성한다.

상기 제2 가변 지연 회로(3)의 지연 제어를 행하는 지연 제어 신호 S12에 의해, 동일한 구성의 제1 가변 지연 회로(2)의 지연 시간을 제어함으로써, 제1 가변 지연 회로(2)의 출력 클록 S9는 외부 클록 CLK로부터 (α－A)°의 위상 지연을 갖도록 제어된다.

또한, m＝1일 때에는 클록 S3은 360°지연하고, 클록 S8은 360°지연하며, β＝360－α가 된다.

도 1에 도시된 원리를 나타내는 도면에서는 제2 가변 지연 회로(3)와 제3 가변 지연 회로(4)는 디지탈 지연 회로로 구성된다. 그리고, α°＞180°인 경우는 β＝360－α이기 때문에, β°＜180°가 된다. DLL 회로의 지연 루프내에는 제2 및 제3 가변 지연 회로밖에 존재하지 않기 때문에 지터의 합계는 최대 2배의 지터가 되어 작게 억제된다. 따라서, 원리를 나타내는 도면의 DLL 회로를 이용하여, 지연 제어 신호 S12에 의해 제1 가변 지연 회로(2)의 지연 시간을 제어함으로써, 지터가 적은 것 보다 정확한 내부 제어 클록 S9를 생성할 수 있다.

도 2는 실시 형태예의 구체적인 DLL 회로를 나타내는 도면이다. 이 예에서는 메모리 장치의 출력 회로(1)의 출력 타이밍을 제어하는 내부 제어 클록 S9를 기준이 되는 외부 클록 CLK로부터 (270－A)°의 위상 지연으로 생성하는 DLL 회로가 도시되어 있다. 즉, 원리를 나타내는 도면에 대해 α＝270°의 예를 나타낸다. 따라서, β＝90°가 된다.

외부 클록 CLK는 입력 버퍼(10)에 의해 내부에 취입되어 내부 클록 Sl이 생성된다. 이 입력 버퍼(10)에서의 지연을 B°로 한다. 내부 클록 S1은 제1 가변 지연 회로(2)에 공급되고, 거기서, 후술하는 제1 DLL 회로가 생성하는 지연 제어 신호 S12로 제어된 지연 시간 만큼 지연한 내부 제어 클록 S9가 생성된다. 내부 제어 클록 S9는 외부 클록 CLK보다 270°(정확히는 (270－A)°) 위상이 지연된 클록이 된다. 출력 회로(1)는 위상이 A°의 지연을 가지며, 내부 제어 클록 S9를 부여하고나서, 도시하지 않은 메모리 셀로부터의 독출 데이타를 출력 신호 S10으로 생성한다. 즉, 출력 신호 S10은 외부 클록 CLK로부터 270°의 위상 지연을 갖는다.

상기 제1 가변 지연 회로(2)의 지연 시간을 제어하는 지연 제어 신호 S12는 제2 가변 지연 회로(3)를 포함하는 지연 루프 회로, 제1 위상 비교기(12), 제1 지연 제어 회로(13)에 의해 구성되는 제1 DLL 회로(40)에 의해 생성된다. 내부 클록 Sl은 분주기(11)에 의해 예컨대 1/4로 분주되고, 그 분주된 클록 S2가 제2 가변 지연 회로(3)에 공급된다. 제2 가변 지연 회로(3)도 지연 제어 신호 S12에 의해 제어된 지연 시간을 갖는다. 제2 가변 지연 회로(3)의 출력 클록 S5는 다시 제3 가변 지연 회로(4)에 공급된다. 제3 가변 지연 회로(4)는 90°의 위상 지연으로 제어되어 클록 S6을 출력한다. 클록 S6은 더미 출력 회로(5)와 더미 입력 버퍼 회로(14)를 경유하여 가변 클록 S8로서 제1 위상 비교기(12)에 공급된다.

한편, 분주기(11)는 내부 클록 Sl을 1/4로 분주하는 동시에, 내부 클록 S1으로부터 360°의 위상을 지연한 기준 클록 S3을 생성한다. 예컨대, 분주기(11)가 내부 클록 S1의 1/4의 주파수를 가지며, 펄스 폭이 내부 클록 Sl의 1주기의 길이를 갖는 클록 S2를 생성하고, 그 클록 S2의 반전 클록이 기준 클록 S3이 된다.

도 3은 도 2 회로의 타이밍 챠트이다. 외부 클록 CLK에 대하여, 클록 Sl은 입력 버퍼(10)의 지연인 B°지연을 갖는다. 그리고, 분주기(11)는 내부 클록 Sl의 4배의 주기로서, 내부 클록 S1의 1주기 클록 폭을 갖는 기준 클록 S2를 생성한다. 그 결과, 도 3에 도시된 바와 같이, 기준 클록 S2의 반전 클록 S3은 그 상승 에지의 타이밍이 내부 클록 S2의 상승 에지의 타이밍으로부터, 외부 클록 CLK가 360° 위상지연된다. 즉, 클록 S3은 외부 클록 CLK로부터 360°＋B°의 위상지연이다.

제1 위상 비교기(12)는 이러한 기준 클록 S3과 가변 클록 S8과의 위상을 비교하고, 그 위상 비교 결과 신호 S11을 생성한다. 제1 지연 제어 회로(13)는 위상 비교 결과 신호 S11에 따라서, 양 클록 S3, S8의 위상이 일치하도록 지연 제어 신호 Sl2를 생성한다. 그리고, 이러한 지연 제어 신호 S12에 의해, 제2 가변 지연 회로(3)의 지연 시간이 제어된다.

제3 가변 지연 회로(4)는 지연 제어 신호 S14에 의해, 외부 클록 CLK의 90°의 위상 지연을 갖도록 제어된다. 이 지연 제어 신호 S14는 90°지연 제어 회로(8)에 의해 생성된다. 90°지연 제어 회로(8)는 제2 DLL 회로를 구성하고, 기준 클록 S2가 부여되는 4개의 가변 지연 회로(15∼18)와 제2 위상 비교기(20)와 제2 지연 제어 회로(19)로 이루어진다. 4개의 가변 지연 회로(15∼18)는 병렬로 설치되고, 최종단의 가변 지연 회로(18)의 출력이 가변 클록 S4로서 제2 위상 비교기(20)에 부여된다. 또, 클록 S2보다 360°의 위상을 지연한 클록 S3이 기준 클록으로서 제2 위상 비교기(20)의 다른쪽 입력으로서 부여된다.

제2 위상 비교기(20)는 양 클록 S3, S4의 위상을 비교하고, 위상 비교 결과 신호 S13을 생성한다. 제2 지연 제어 회로(19)는 위상 비교 결과 신호 S13을 바탕으로, 양 클록 S3, S4의 위상이 일치하도록 지연 제어 신호 S14를 생성한다. 그 결과, 4개의 가변 지연 회로(15∼18)는 각각 90°의 위상 지연을 갖게 된다. 따라서, 같은 구성의 제3 가변 지연 회로(4)도 지연 제어 신호 Sl4에 의해 90°의 위상 지연을 갖는다.

상기한 바와 같이, 제1 DLL 회로에서는 지연 루프로는 합계 360°의 지연을 갖도록 제어된다. 그리고, 제3 가변 지연 회로(4)가 90°의 위상 지연되고, 더미 출력 회로(5)가 A°의 지연을 갖고, 더미 입력 버퍼 회로(14)가 B°의 지연을 갖기 때문에, 제2 가변 지연 회로(3)는 360°－(90＋A＋B)°＝(270－A－B)°의 위상 지연을 갖도록, 지연 제어 신호 S12에 의해 제어되는 것을 이해할 수 있다. 클록 S2는 외부 클록 CLK로부터 B°지연하고 있기 때문에, 제2 가변 지연 회로(3)의 출력 클록 S5는 외부 클록 CLK로부터 (270－A)° 지연된다.

따라서, 같은 지연 제어 신호 S12에 의해 제어되는 제1 가변 지연 회로(2)의 출력인 내부 제어 클록 S9도 외부 클록 CLK로부터 (270－A)°의 위상 지연을 갖도록 제어된다. 도 3에 도시된 바와 같이, 내부 제어 클록 S9에 의해 출력 타이밍이 제어되는 출력 회로(1)는 외부 클록 CLK로부터 270°의 위상 지연을 갖는 출력 신호 S10을 생성한다.

도 2에 도시된 제1 DLL 회로(40)는 가변 지연 회로로서 제2 가변 지연 회로(3)와 제3 가변 지연 회로(4)를 가질 뿐이다. 따라서, DLL 회로 전체의 가변 지연 회로의 디지탈 지연 회로에 의한 지터의 최대치는 각각 가변 지연 회로의 지터의 2배가 된다. 따라서, 적은 지터를 갖는 지연 제어 신호 Sl2를 생성할 수 있다. 또, 도 2의 DLL 회로에서는 제3 가변 지연 회로의 지연량을 제어함으로써, 클록 S5를 임의의 위상으로 할 수 있다.

다음에, 상기 DLL 회로를 구성하는 가변 지연 회로, 지연 제어 회로 및 위상 비교기의 구체적 회로예를 나타낸다.

도 4는 가변 지연 회로의 일례를 나타내는 회로도이다. 가변 지연 회로(2,3,4,15∼18)는 같은 회로 구성을 갖는다. 지연 제어 신호 p1∼p(n)에 의해 그 지연 시간이 선택된다. 이 가변 지연 회로는 입력 단자 IN에 인가되는 클록을 소정 시간 지연시켜 출력 단자 OUT에 출력한다. 이 예에서는 n단의 지연 회로가 되고, 1단째는 NAND(711,712) 및 인버터(713)로 구성되며, 2단째는 NAND(721,722) 및 인버터(723)로 구성되고, 이하 동일하게 하여, n단째는 NAND(761,762) 및 인버터(763)로 구성된다.

지연 제어 신호 p1∼p(n)은 어느 1개가 H 레벨이 되고, 그 이외에는 모두 L 레벨이 된다. 그리고, H 레벨이 된 지연 제어 신호 p에 의해 대응하는 NAND(711,721,…761)가 1개만 개방되어 입력 IN에 인가되는 클록을 통과시킨다. 다른 L 레벨의 지연 제어 신호 p에 의해, 대응하는 다른 NAND(711,721,…761)가 모두 폐쇄된다. 도시되는 바와 같이, 지연 제어 신호 p1이 H 레벨일 때에는 NAND(711)가 개방되고, 1입력 단자 IN으로부터, 인버터(701), NAND(711,712) 및 인버터(713)를 경유하여 출력 단자 OUT까지의 지연 경로가 형성된다. 따라서, 게이트 4단의 지연을 갖는다.

지연 제어 신호 p2가 H 레벨일 때에는 NAND(721)가 개방된다. 게이트(762)의 입력은 모두 H 레벨이기 때문에, 인버터(763)의 출력은 H 레벨이 되고, 동일하게 인버터(753,743…)의 출력도 H 레벨이 된다. 따라서, NAND(722)도 개방된 상태이다. 그 결과, 입력 단자 IN에서, 인버터(701)와 게이트(721∼723,712,713)를 경유하여 출력 단자 OUT까지의 지연 경로가 형성된다. 따라서, 게이트 6단의 지연을 갖는다.

이하, 도 4중에 도시된 바와 같이, H 레벨의 지연 제어 신호 p가 왼쪽으로 이동할 때에, 지연 경로의 게이트수가 2개씩 증가한다. 이것이 가변 지연 회로의 지터의 원인이다. 지연 제어 신호 p(n)이 H 레벨일 때에는 2+2n단의 게이트수의 지연 경로가 된다.

도 5는 지연 제어 회로의 도면이다. 도 5에는 지연 제어 회로의 일부분이 도시되고, 설명의 편의상, 가변 지연 회로의 지연 제어 신호 p1∼p6이 도시되어 있는 것으로 한다. 이 지연 제어 회로에는 위상 비교기로부터의 위상 비교 결과인 검출 신호 A∼D가 부여되고, 신호 A, B에 의해 H 레벨의 지연 제어 신호 p가 우측으로 시프트되며, 검출 신호 C, D에 의해 H 레벨의 지연 제어 신호 p가 좌측으로 시프트된다.

지연 제어 회로의 각 단은 예컨대 1단째에서는 NAND 게이트(612)와 인버터(613)로 이루어지는 래치 회로를 각각 구비한다. 또한, 검출 신호 A∼D에 의해 래치 회로(612,613)의 상태를 강제적으로 반전시키는 트랜지스터(614,615)를 갖는다. 트랜지스터(616,617)는 반전의 대상 이외의 경우에 트랜지스터(614,615)에 따라서는 래치 회로가 반전되지 않도록 하기 위해 설치된다. 2단째∼6단째의 회로도 동일한 구성이다. 이들 트랜지스터는 모두 N 채널형이다.

이 경우, 4단째의 출력 p4가 H 레벨의 상태라고 가정한다. 다른 출력은 전부 L 레벨의 상태에 있다. 각 단의 래치 회로의 상태는 도 5에 H, L로 도시되는 바와 같다. 즉, 1단째에서 3단째까지의 래치 회로는 NAND 출력이 H 레벨이고 인버터 출력이 L 레벨인데 대하여, 4단째에서 6단째에서의 래치 회로는 NAND 출력이 L 레벨이고 인버터 출력이 H 레벨이다. 따라서, 그랜드에 접속되어 있는 트랜지스터는 617, 627, 637, 647, 646, 656, 666이 각각 도통 상태에 있다. 즉, 래치 상태의 경계의 양측에 있는 4단째 회로의 트랜지스터(647)와 3단째 트랜지스터(636)가 도통 상태에 있고, 검출 신호 B 또는 C에 의해 그 래치 상태가 반전가능한 상태로 되어 있다.

그래서, 만약 검출 신호 C에 H 레벨이 부여되면, 트랜지스터(645)가 도통하고, 인버터(643)의 출력이 강제적으로 H 레벨에서 L 레벨로 구동된다. 그 때문에, NAND 게이트(642)의 출력도 L 레벨에서 H 레벨로 전환되어 그 상태가 래치된다. NAND 게이트(642)의 출력이 H 레벨이 됨으로써, NOR 게이트(641)의 출력 p4는 L 레벨이 되고, 대신에 인버터(643) 출력의 L 레벨로의 변화에 의해 NOR 게이트(651)의 출력 p5가 H 레벨로 전환된다. 그 결과, H 레벨의 지연 제어 신호는 p4에서 p5로 시프트한다. 도 4에서 설명한 바와 같이, H 레벨의 지연 제어 신호 p가 좌측으로 시프트함으로써, 가변 지연 회로의 지연 경로가 길어져서 지연 시간도 길어지도록 제어된다.

한편, 만일 검출 신호 B에 H 레벨이 부여되면, 상기와 동일한 동작에 의해, 3단째 래치 회로의 NAND 게이트(632)의 출력이 L 레벨로 강제적으로 전환되고, 인버터(633)의 출력은 H 레벨로 전환된다. 그 결과, 출력 p3이 H 레벨이 된다. 이것에 의해, 가변 지연 회로의 지연 경로가 짧아져서 지연 시간도 짧아지도록 제어된다.

또, 출력 p5 또는 p3이 H 레벨이 되면, 이번에는 검출 신호 A 또는 D에 의해 H 레벨의 출력이 각각 우측 또는 좌측으로 시프트 제어된다. 즉, 검출 신호 A, B는 H 레벨의 출력을 우측으로 시프트 제어하고, 검출 신호 C, D는 H 레벨의 출력을 좌측으로 시프트 제어한다. 또, 검출 신호 A, D는 홀수번째의 출력 p1, p3, p5가 H 레벨의 상태일 때 시프트 제어하고, 검출 신호 B, C는 짝수번째의 출력 p2, p4, p6이 H 레벨일 때 시프트 제어한다.

도 6은 위상 비교기의 상세 회로도이다. 이 위상 비교기에는 가변 클록 VariCLK와 기준 클록 RefCLK 클록의 위상 관계를 검출하는 위상 검출부(51)를 구비한다. 이 위상 검출부(51)는 NAND 게이트(501,502,503,504)로 이루어지는 래치 회로를 2개 가지며, 기준 클록 RefCLK에 대하여 가변 클록 VariCLK의 위상이 (1) 일정시간 이상 진행하고 있는 경우, (2) 일정시간 이내 정도의 위상차의 관계에 있는 경우 및 (3) 일정시간 이상 지연되고 있는 경우를 검출한다. 검출 출력 n1∼n4의 조합에 의해 상기 3개의 상태가 검출된다.

샘플링 펄스 발생부(52)는 NAND 게이트(505), 지연 회로(506), NOR 게이트(507)로 이루어지고, 2개의 클록 RefCLK과 VariCLK가 모두 H 레벨이 될 때 샘플링 신호를 노드 n9로 출력한다. 샘플링 래치 회로부(53)는 샘플링 신호 n9에 의해, 검출 출력 n1 내지 n4를 샘플링 게이트(508∼511)에 의해 샘플링하고, NAND(512,513,514,515)로 이루어지는 래치 회로로 래치한다. 따라서, 샘플링시의 검출 출력 nl 내지 n4가 노드 n5 내지 n8에 각각 래치된다.

1/2 분주 회로(54)는 JK 플립플롭 구성으로, 양 클록 VariCLK, RefCLK가 모두 H 레벨이 될 때를 NAND 게이트(520)로 검출하고, 그 검출 펄스 n10을 1/2 분주하여, 역상의 펄스 신호 n11과 n12를 생성한다. 디코드부(55)는 샘플링 래지된 노드 n5 내지 n8의 신호를 디코드하여, 가변 클록 VariCLK가 기준 클록 RefCLK보다 진행하고 있을 때에는 인버터(536)의 출력을 H 레벨로 하고, 양 클록의 위상이 일치하고 있을 때에는 인버터(536,540)의 출력을 모두 L 레벨로 하며, 또 가변 클록 VariCLK가 기준 클록 RefCLK보다 지연되고 있을 때에는 인버터(540)의 출력을 H 레벨로 한다. 출력 회로부(56)는 디코드부(55)의 출력에 따라서, 역상 펄스 신호 n11과 n12에 응답하여, 검출 신호 A∼D를 출력한다. 검출 신호 A∼D는 이미 설명한 바와 같이 지연 제어 회로의 상태를 제어한다.

도 7은 도 6의 동작을 나타내는 타이밍 챠트이다. 이 도면에서는 가변 클록 VariCLK가 기준 클록 RefCLK보다 진행하고 있는 상태, 양 클록의 위상이 일치하고 있는 상태, 그리고 가변 클록 VariCLK가 기준 클록 RefCLK보다 지연되는 상태를 순서대로 나타내고 있다. 즉, 샘플링 펄스 n9가 S1, S2일 때에는 가변 클록 VariCLK가 진행하고 있기 때문에, 그것이 검출되어, 펄스 n12에 응답하여 검출 신호 C가 H 레벨로 출력되고, 또한 펄스 n11에 응답하여 검출 신호 D가 H 레벨로 출력된다. 샘플링 펄스가 S3일 때에는 위상이 일치하여 검출 신호 A∼D는 모두 L 레벨이 된다. 또, 샘플링 펄스 S4, S5, S6일 때에는 가변 클록 VariCLK가 지연되고 있기 때문에, 그것이 검출되어, 펄스 n11에 응답하여 검출 신호 B가 또는 펄스 n12에 응답하여 검출 신호 A가 각각 H 레벨이 된다.

상기의 동작을 이하에 순서대로 설명한다.

[샘플링 펄스 S1]

이 기간에는 가변 클록 VariCLK가 진행하고 있기 때문에, 양 클록 VariCLK, RefCLK가 모두 L 레벨의 상태에서, 가변 클록 VariCLK가 먼저 H 레벨이 되고, 노드 n2가 L레벨, 노드 n1이 H 레벨로 래치된다. NAND 및 인버터(500)는 가변 클록 VariCLK를 일정시간 지연시키는 지연 성분으로서, NAND(503,504)에서도 동일하게 노드 n3＝H레벨, 노드 n4＝H 레벨이 래치된다. 그래서, 샘플링 발생부(52)로써, 양 클록 VariCLK, RefCLK가 모두 H 레벨이 되는 타이밍에서, 지연 회로(506)의 지연 시간분의 폭을 갖는 샘플링 펄스 n9가 생성되며, 위상 비교부(51)에서의 래치 상태가 샘플링되어, 래치부(53)에서 그 래치 상태가 래치된다. 즉, 노드 n1 내지 n4의 상태가 노드 n5 내지 n8에 전송된다.

그리고, 양 클록 VariCLK, RefCLK가 모두 H 레벨이 되는 타이밍으로 펄스 n10이 생성된다. 분주 회로부(54)는 NAND(524,525)의 래치 회로와 NAND(528,529)의 래치 회로가 게이트(526,527) 및 게이트(530,531)로 결합되고, 그들 게이트는 펄스 n10의 반전, 비반전 펄스로 개방된다. 따라서, 펄스 n10이 1/2로 분주된다.

디코더부(55)에서는 노드 n5 내지 n8의 H, L, H, L 레벨의 상태에 의해, 인버터(536)의 출력이 H 레벨이 되고, 인버터(540)의 출력이 L 레벨이 된다. 따라서, 펄스 n12에 응답하여, 인버터(536)의 H 레벨이 NAND(543), 인버터(544)를 통해, 검출 신호 C를 H 레벨로 한다. 검출 신호 C의 H 레벨에 의해, 시프트 레지스터의 H 레벨의 출력은 좌측으로 시프트하고, 가변 지연 회로의 지연 경로가 길어진다. 그 결과, 가변 클록 VariCLK는 지연되는 방향으로 제어된다.

[샘플링 펄스 S2]

상기한 바와 같이, 가변 클록 VariCLK가 진행하고 있는 것이 위상 비교부(51)에서 검출되어, 펄스 n11에 응답하여 검출 신호 D가 H 레벨이 된다. 따라서, 동일하게 지연 제어 회로의 지연 제어 신호인 H 레벨 출력은 좌측으로 이동하며, 가변 지연 회로의 지연 경로는 보다 길어진다.

[샘플링 펄스 S3]

샘플링 펄스 S3이 출력되는 타이밍에서는 양 클록 VariCLK와 RefCLK는 거의 위상이 일치한다. 지연 성분(500)에서의 지연 시간 이내의 위상 어긋남을 갖는 경우는 가변 클록 VariCLK가 약간 진행하고 있을 때에는,

nl＝H, n2＝L, n3＝L, n4＝H

n5＝H, n6＝L, n7＝L, n8＝H

가 된다. 이 상태가 도 7에 도시되어 있다. 또한, 지연 성분(500)에서의 지연 시간 이내의 위상 어긋남을 갖는 경우에, 가변 클록 VariCLK가 약간 지연되고 있을 때에는,

n1＝L, n2＝H, n3＝H, n4＝L

n5＝L, n6＝H, n7＝H, n8＝L

이 된다.

어느쪽의 경우에도, 디코더부(55)에 의해 디코드되어, 양 인버터(536,540)의 출력이 모두 L 레벨이 되고, 검출 출력 A 내지 D는 전부 L 레벨이 된다. 그 결과, 지연 제어 회로의 상태는 변화하지 않으며, 가변 지연 회로의 지연 시간은 변화하지 않는다.

[샘플링 펄스 S4, S5, S6]

이 경우는 가변 클록 VariCLK가 지연되고 있다. 따라서, 위상 비교부(51)의 래치 상태는,

n1＝L, n2＝H, n3＝L, n4＝H

가 되고, 그 결과, 샘플링된 래치부(53)에서도,

n5＝L, n6＝H, n7＝L, n8＝H

가 된다. 이 상태가 디코더부(55)로 디코드되어, 인버터(536)는 L 레벨 출력, 인버터(540)는 H 레벨 출력이 된다. 따라서, 펄스 n11과 n12에 응답하여, 검출 신호 B와 A가 각각 H 레벨이 된다. 그 결과, 지연 제어 회로의 지연 제어 신호 p가 우측 방향으로 시프트하고, 가변 지연 회로의 지연 경로를 짧게 하여 지연 시간을 짧게 한다. 그 때문에, 가변 클록 VariCLK가 진행하는 방향으로 제어된다.

도 8은 별도의 DLL 회로의 예를 나타내는 도면이다. 이 예는 외부 클록 CLK보다 90°위상이 지연된 내부 제어 클록 S29를 생성하는 DLL 회로의 예이다. 외부 클록 CLK가 입력 버퍼(10)에 의해 취입되어 내부 클록 S1이 생성된다. 따라서, 내부 클록 Sl은 입력 버퍼 회로(10)의 지연 B°만큼 지연되고 있다. 이 중부 클록 S1은 제4 가변 지연 회로(101)로 지연되어, 내부 제어 클록 S29가 생성된다. 내부 제어 클록 S29는 정확하게는 외부 클록 CLK로부터 (90－A)° 지연된 타이밍을 갖는다. A°는 출력 회로(1)의 지연 시간에 상당한다.

이 DLL 회로는 제5 가변 지연 회로(102), 더미 출력 회로(103), 더미 입력 버퍼(104)로 이루어지는 지연 루프와, 제3 위상 비교기(105) 및 제3 지연 제어 회로(106)로 구성된다. 상기 가변 지연 회로, 지연 제어 회로, 위상 비교기는 도 4 내지 도 7에서 도시한 회로와 같다. 위상 비교기(105)에 입력되는 기준 클록 S35는 내부 클록 S1을 분주기(113)로 분주한 클록 S2를 90°지연시킨 클록이고, 가변 클록 S28은 지연 루프의 출력이다.

90°DLL 회로(120)는 4개의 가변 지연 회로(107∼110), 제4 위상 비교기(111), 제4 지연 제어 회로(112)로 구성된다. 이 구성은 도 2에서 도시한 90°DDL회로(8)와 같다. 분주기(113)에 의해 분주되어 360°위상 지연된 클록 S3이 기준 클록으로서 제4 위상 비교기(111)에 부여되고, 클록 S2를 4개의 가변 지연 회로(107∼110)로 지연시킨 클록 S24가 가변 클록으로서 부여된다. 따라서, 제4 지연 제어 회로(112)가 양 클록 S3, S24의 위상을 맞추도록 지연 제어 신호 S34를 생성하면, 1개의 가변 지연 회로(107∼110)는 각각 90°의 위상 지연을 갖게 된다. 이 클록 S2로부터 90°(외부 클록으로부터 90°＋B°) 지연한 클록 S35가 제3 위상 비교기(105)의 기준 클록으로서 부여된다.

제3 위상 비교기(105)에서는 외부 클록 CLK로부터 (90＋B)° 지연한 클록 S35와 가변 클록 S28을 비교하고, 위상 비교 결과 신호 S31을 생성한다. 제3 지연 제어 회로(106)는 위상 비교 결과 신호 S31에 따라서, 양 클록의 위상이 일치하도록 지연 제어 신호 S32를 생성하며, 제5 및 제4 가변 지연 회로의 지연을 제어한다. 그 결과, 제5 가변 지연 회로(102)의 출력 S25는 외부 클록 CLK로부터 (90－A)°위상이 지연된다. 동일하게, 내부 제어 클록 S29도 외부 클록 CLK로부터 (90－A)°위상이 지연되고, 출력 회로(1)의 출력 S30은 외부 클록 CLK로부터 90°위상이 지연된다.

도 8에 도시된 DLL 회로는 4개의 가변 지연 회로(107∼110)의 출력을 적당히 선택함으로써, 내부 제어 클록 S29의 지연을 90°,180°, 270°, 360°로 할 수 있다. 또한, 가변 지연 회로(107∼110)를 통하지 않고서 클록 S2를 제3 위상 비교기의 기준 클록으로 함으로써, 위상차 0°의 내부 제어 클록 S29를 생성할 수 있다.

상기한 바와 같이, 3번째 가변 지연 회로(109)의 출력을 제3 위상 비교기(105)의 기준 클록으로서 사용하면, 외부 클록 CLK로부터 (270－A)°지연한 내부 제어 클록 S29를 생성할 수 있다. 단, 그 경우에는 DLL 회로내에 제5 가변 지연 회로(102)에 추가로 3개의 가변 지연 회로(107,108,109)를 갖게 된다. 각각의 가변 지연 회로가 지터를 갖고, DLL 회로의 합계의 지터는 최대로 1개의 가변 지연 회로의 4배가 된다. 가변 지연 회로는 도 4에 도시된 예에서는 2단의 게이트마다의 지연 시간의 분해능을 갖는다. 따라서, 그 중간의 지연 특성이 요구될 때, 2단 게이트의 지연 시간분의 지터가 발생한다. 따라서, DLL 회로내에 가변 지연 회로가 많이 존재하면, 그들 지터가 상승되어 토탈로는 큰 지터가 된다. 이러한 지터는 내부 제어 클록 S29의 타이밍의 오차가 되기 때문에, 가능한 한 작게 하는 것이 요망된다.

도 2에 도시된 DLL 회로에서는 지연 시간이 180°를 넘는 270°이지만, 그 내부에는 2개의 가변 지연 회로(3,4)가 설치될 뿐이며, 도 8의 DLL 회로(90°)와 동등한 지터의 레벨이다.

도 9는 도 2와 도 8의 DDL 회로가 SDRAM에 적용된 경우의 구체예를 나타내는 도면이다. 이 예에서는 컬럼계의 회로(20)가 파이프 라인 구성된다. 공통의 어드레스 단자 Add로부터 행 어드레스와 컬럼 어드레스가 공급되지만, 최초의 외부 클록 CLK에 동기하여 공급된 행 어드레스는 행 어드레스 버퍼(23)에 취입되고, 증폭되어 행 디코더(24)에 공급된다. 행 디코더(24)에 의해 선택된 워드선 WL이 구동되어 메모리 셀(26)이 선택된다. 메모리 셀(26)의 데이타는 비트선 BL,/BL의 한쪽에 출력되고, 다른쪽의 기준 전압과 함께 센스 앰프(27)로 증폭된다. 여기까지가 행 어드레스측 회로의 동작이다.

그리고, 컬럼 어드레스가 외부 클록 CLK에 동기하여 어드레스 단자 Add에 공급되고, 컬럼 어드레스 버퍼(28)로 증폭된다. 그 어드레스 신호는 컬럼 디코더(29)로 디코드되고, 센스 앰프(27)중 선택된 센스 앰프가 데이타 버스선쌍 DB,/DB에 접속된다. 그리고, 데이타 버스선쌍 DB,/DB의 데이타가 데이타 버스 앰프(30)로 더욱 증폭된다. 컬럼계의 회로(20)중, 여기까지의 회로가 예컨대 초단의 파이프 라인 회로에 대응한다.

외부 클록 CLK는 일단 클록 입력 버퍼(10)로 증폭되고나서, 내부 클록 생성 회로인 DLL(Delayed Lock Loop, 지연된 로크·루프) 회로(22)에 부여된다. DLL 회로(22)에서는 외부 클록에 대하여 출력 회로(1)의 지연 시간 A°에 상당하는 시간 만큼 진행한 위상을 갖는 내부 클록 i-clk가 생성된다. 이 DLL 회로는 예컨대 도 8에서 설명한 구성이다. 내부 클록 i-clk는 파이프 라인 게이트(13)에 공급되고, 내부 클록 i-clk에 동기하여 파이프 라인 게이트(13)가 개방된다.

또, 데이타 버스 제어 회로(31)는 제2 단의 파이프 라인 회로에 대응하고, 데이타 버스 선택 등의 소정의 제어 동작이 행해진다. 그리고, 또 파이프 라인 게이트(15)가 제어 클록 i-clk2에 동기하여 개방되며, 데이타 버스 제어 회로(31)의 출력 신호가 출력 회로(1)에 부여된다. 그리고, 출력 회로(1)로부터 독출 데이타가 데이타 출력 단자 DQ에 출력된다.

내부 클록 S1은 또한 도 2에서 도시한 DLL 회로(34)와 도 8에서 도시한 DLL 회로(33)에 부여된다. 각각의 DLL 회로에서, 외부 클록 CLK로부터 (270－A)°지연한 제어 클록 S9와 (90－A)° 지연한 제어 클록 S29가 생성된다.

도 10은 도 9의 SDRAM 타이밍 챠트이다. 이 도면에 도시된 바와 같이, 외부 클록 CLK에 대하여, 제어 클록 S9와 S29가 생성된다. 그리고, 클록 합성 회로(35)에 의해, 양 클록 S9, S29의 상승 에지를 갖는 2배의 주파수 제어 클록 i-clk2가 생성된다. 이 제어 클록 I-clk2에 의해, 파이프 라인 게이트(15)가 개방되어 독출 데이타가 출력 회로(1)로부터 DQ 단자에 출력되기 때문에, 도 10에 도시된 바와 같이, 제어 클록 S9와 S29를 생성함으로써, 출력 회로(1)로부터의 출력 속도를 외부 클록 CLK의 2배로 할 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 기준이 되는 클록으로부터 180°이상의 위상 지연을 갖는 클록을 생성하기 위한 DLL 회로에 있어서, 180°이상의 지연을 생성하는 복수의 가변 지연 회로를 사용하지 않고서, 제2 가변 지연 회로와 제3 가변 지연 회로로 원하는 클록을 생성할 수 있다. 따라서, DLL 회로의 디지탈가변 지연 회로내의 지터의 합계를 적게 할 수 있고, 보다 정확한 위상 지연을 갖는 제어 클록을 생성할 수 있다.

Claims

제1 클록으로부터 소정의 위상 α°지연한 제어 클록을 생성하는 DLL 회로에 있어서,

상기 제1 클록이 입력되고, 상기 제어 클록을 생성하는 제1 가변 지연 회로와;

상기 제1 클록이 입력되고, 제2 가변 지연 회로와 제3 가변 지연 회로가 직렬로 접속된 제1 지연 루프와;

상기 제1 클록으로부터 360°의 정수배의 위상을 지연한 기준 클록과, 상기 제1 지연 루프로부터 출력되는 제1 가변 클록과의 위상을 비교하고, 위상차에 따른 제1 위상 비교 결과 신호를 생성하는 제1 위상 비교기와;

상기 제1 위상 비교 결과 신호를 공급받아, 상기 기준 클록과 상기 제1 가변 클록과의 위상을 일치시키는 제1 지연 제어 신호를 상기 제2 가변 지연 회로 및 제1 가변 지연 회로에 공급하는 제1 지연 제어 회로와;

제3 가변 지연 회로에 상기 제1 클록의 β°(＝360°－α°)의 지연 시간을 부여하는 제2 지연 제어 신호를 생성하는 β°검출 회로를 구비하는 것을 특징으로 하는 DLL 회로.
제1항에 있어서, 상기 β°검출 회로는 상기 제1 클록이 입력되고, 복수의 가변 지연 회로가 직렬로 접속된 제2 지연 루프와, 상기 기준 클록과 상기 제2 지연 루프로부터 출력되는 제2 가변 클록과의 위상을 비교하여, 위상차에 따른 제2 위상 비교 결과 신호를 생성하는 제2 위상 비교기와, 상기 제2 위상 비교 결과 신호를 공급받아, 상기 기준 클록과 상기 제2 가변 클록과의 위상을 일치시키는 제2 지연 제어 신호를 상기 제2 지연 루프를 구성하는 복수의 가변 지연 회로에 각각 부여하는 제2 지연 제어 회로를 구비하는 것을 특징으로 하는 DLL 회로.
제2항 또는 제3항에 있어서, 상기 β°가 180°를 넘는 것을 특징으로 하는 DDL 회로.
제2항 또는 제3항에 있어서, 상기 가변 지연 회로는 복수의 논리 게이트를 직렬접속하여 구성되고, 상기 지연 제어 신호에 의해, 상기 논리 게이트의 단수가 가변설정되는 것을 특징으로 하는 DLL 회로.
제2항 또는 제3항에 있어서, 외부 클록이 공급되고 상기 제1 클록을 출력하는 입력 버퍼와, 상기 제1 가변 지연 회로가 생성하는 상기 제어 클록이 공급되어 상기 제어 클록의 타이밍으로 소정의 출력을 생성하는 출력 회로와, 상기 제1 지연 루프내에 설치되어 상기 입력 버퍼와 동등한 지연 시간을 갖는 더미 입력 버퍼 및 상기 출력 회로와 동등한 지연 시간을 갖는 더미 출력 회로를 구비하는 것을 특징으로 하는 DLL 회로.
외부 클록으로부터 소정의 위상 α°지연한 데이타 출력을 생성하는 반도체 기억 장치에 있어서,

제어 클록을 공급받아, 상기 데이타 출력을 생성하는 출력 회로와;

상기 외부 클록이 공급되고, 제1 클록을 출력하는 입력 버퍼와;

상기 제1 클록이 입력되고, 제1 지연 제어 신호에 의해 제어되며, 상기 제어 클록을 생성하는 제1 가변 지연 회로와;

상기 제1 지연 제어 신호를 생성하는 DLL 회로를 가지며, 상기 DLL 회로는 상기 제1 클록이 입력되고, 제2 가변 지연 회로와 제3 가변 지연 회로가 직렬로 접속된 제1 지연 루프와, 상기 제1 클록으로부터 360°의 정수배의 위상을 지연한 기준 클록과, 상기 제1 지연 루프로부터 출력되는 제1 가변 클록과의 위상을 비교하고, 위상차에 따른 제1 위상 비교 결과 신호를 생성하는 제1 위상 비교기와, 상기 제1 위상 비교 결과 신호를 공급받아, 상기 기준 클록과 상기 제1 가변 클록과의 위상을 일치시키는 상기 제1 지연 제어 신호를 상기 제2 가변 지연 회로 및 제1 가변 지연 회로에 공급하는 제1 지연 제어 회로와, 제3 가변 지연 회로에 상기 제1 클록의 β°(＝360°－α°)의 지연 시간을 부여하는 제2 지연 제어 신호를 생성하는 β° 검출 회로를 가지는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 β°검출 회로는 상기 제1 클록이 입력되고 복수의 가변 지연 회로가 직렬로 접속된 제2 지연 루프와, 상기 기준 클록과 상기 제2 지연 루프로부터 출력되는 제2 가변 클록과의 위상을 비교하고, 위상차에 따른 제2 위상 비교 결과 신호를 생성하는 제2 위상 비교기와, 상기 제2 위상 비교 결과 신호를 공급받아, 상기 기준 클록과 상기 제2 가변 클록과의 위상을 일치시키는 제2 지연 제어 신호를 상기 제2 지연 루프를 구성하는 복수의 가변 지연 회로에 각각 부여하는 제2 지연 제어 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제6항 또는 제7항에 있어서, 상기 β°가 180°를 넘는 것을 특징으로 하는 반도체 기억 장치.
제6항 또는 제7항에 있어서, 상기 제1 지연 루프내에 설치되고, 상기 입력 버퍼와 동등한 지연 시간을 갖는 더미 입력 버퍼 및 상기 출력 회로와 동등한 지연 시간을 갖는 더미 출력 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.