KR100526349B1 - 위상 검출회로 - Google Patents

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Abstract

입력 클럭신호와 출력 클럭신호를 분주하지 않고, 위상 차가 0∼360°의 넓은 시간 영역에서 두 클럭신호의 위상 차를 검출하여 시프트 제어신호를 발생한다.
제 1 플립플롭이 입력 클럭신호에 따라 세트되고 출력 클럭신호에 따라 리세트되며, 제 2 플립플롭이 입력 클럭신호에 따라 세트되고 출력 클럭신호를 단위시간 지연시키는 단위시간 지연부의 출력신호에 따라 리세트되며, 위상지연 제어부가 입력 클럭신호를 기준으로 출력 클럭신호의 위상 차가 180° 이하일 경우에 위상지연 제어신호를 발생하여 위상 차가 180° 이상으로 되도록 제어하며, 상기 위상지연 제어부가 위상지연 제어신호를 발생할 경우에 시프트 제어신호 발생부가 출력 클럭신호를 지연시키는 시프트 제어신호를 발생하고 위상지연 제어부가 위상지연 제어신호를 발생하지 않을 경우에 제 1 및 제 2 플립플롭의 출력신호와 스트로브 신호 발생부에서 출력 클럭신호에 따라 발생되는 스트로브 신호에 따라 출력 클럭신호의 위상을 빠르게 하거나 지연시키게 시프트 제어신호를 선택적으로 발생한다.

Description

위상 검출회로{Circuit for detecting phase}
본 발명은 두 클럭신호의 위상 차를 검출하는 위상 검출회로에 관한 것으로 특히 DLL(Delay Locked Loop) 회로에서 입력 클럭신호와 그 입력 클럭신호에 따라 생성하여 궤환되는 출력 클럭신호의 위상 차를 검출하고, 검출한 위상 차에 따라 시프트 제어신호를 발생하여 출력 클럭신호를 입력 클럭신호에 동기로 생성하도록 하는 위상 검출회로에 관한 것이다.
일반적으로 입력 클럭신호에 동기되게 소정 주파수의 출력 클럭신호를 생성하는 회로로는 PLL(Phase Locked Loop) 회로 및 DLL 회로가 알려져 있다. 상기 DLL 회로는 입력 클럭신호를 지연시켜 출력 클럭신호를 생성하는 것으로서 입력 클럭신호와 360°의 위상 차를 가지는 출력 클럭신호를 생성한다.
상기 DLL 회로가 입력 클럭신호에 동기되게 출력 클럭신호를 생성하기 위해서는 위상 검출회로를 구비하여 입력 클럭신호와 출력 클럭신호의 위상 차를 검출하고, 검출한 위상 차에 따라 위상 검출회로가 시프트 제어신호를 발생하며, 그 발생한 시프트 제어신호에 따라 디지털 지연 체인부가 출력 클럭신호의 위상을 조절하여 출력 클럭신호가 입력 클럭신호에 동기되게 한다.
그러나 상기한 종래의 위상 검출회로는 입력 클럭신호와 출력 클럭신호의 위상 차가 180° 이하일 경우에 그 위상 차에 따른 시프트 제어신호를 정확하게 발생하지 못하게 된다. 즉, DLL 회로는 입력 클럭신호를 지연시켜, 그 입력 클럭신호에 동기되는 출력 클럭신호를 생성하는 것이므로 입력 클럭신호와 출력 클럭신호의 위상 차가 180° 이하일 경우에 출력 클럭신호의 위상을 지연시키는 시프트 제어신호를 발생해야 되나, 종래의 위상 검출회로는 위상 차가 180° 이하일 경우에 출력 클럭신호의 위상을 빠르게 하는 시프트 제어신호를 발생하게 된다.
그러므로 종래에는 입력 클럭신호와 출력 클럭신호를 각기 2분주하여 주파수를 1/2로 감소시키고, 그 2분주한 입력 클럭신호와 출력 클럭신호들 중에서 어느 하나를 반전시켜 위상 차가 180° 이상으로 되도록 한 후 위상 차를 검출하였다.
이러한 종래의 기술을 도 1 및 도 2의 도면을 참조하여 상세히 설명한다.
도 1은 종래의 위상 검출회로가 구비된 DLL 회로의 구성을 보인 도면이다. 이에 도시된 바와 같이 리세트 신호(RESET)에 의해 리세트되고 입력 클럭신호(ICLK)를 2분주하는 제 1 분주기(100)와, 리세트 신호(RESET)에 의해 리세트되고 출력 클럭신호(OCLK)를 2분주하는 제 2 분주기(110)와, 상기 제 1 분주기(100) 및 제 2 분주기(110)의 출력신호의 위상 차를 검출하여 시프트 제어신호(SHR)(SHL)를 선택적으로 발생하는 위상 검출회로(120)와, 입력 클럭신호(ICLK)에 따라 출력 클럭신호(OCLK)를 발생하고 그 출력 클럭신호(OCLK)의 위상을 상기 위상 검출회로(120)가 발생한 시프트 제어신호(SHR)(SHL)에 따라 빠르게 또는 느리게 조절하여 입력 클럭신호(ICLK)에 동기시키는 디지털 지연 체인부(130)로 구성된다.
이와 같이 구성된 DLL 회로는 리세트 신호(RESET)에 의해 제 1 분주기(100) 및 제 2 분주기(110)가 각기 리세트된 후 도 2a에 도시된 바와 같이 입력되는 소정 주파수의 입력 클럭신호(ICLK)를 제 1 분주기(100)가 도 2b에 도시된 바와 같이 2분주하여 위상 검출회로(120)로 입력시키게 된다.
그리고 상기 입력 클럭신호(ICLK)에 따라 디지털 지연 체인부(130)가 도 2c에 도시된 바와 같이 발생하는 출력 클럭신호(OCLK)가 제 2 분주기(110)에 입력되어 도 2d에 도시된 바와 같이 2분주된 후 위상 검출회로(120)로 입력된다.
여기서, 예를 들면, 상기 제 1 분주기(100)의 출력단자에는 인버터(도면에 도시되지 않았음)를 구비하여 상기 입력 클럭신호(ICLK)를 2분주한 신호를 상기 인버터가 반전시키거나 또는 상기 제 1 분주기(100)와 제 2 분주기(110)의 분주 시점을 서로 상이하게 하여 분주한 두 클럭신호들 중에서 어느 하나가 반전되도록 함으로써 제 1 분주기(100) 및 제 2 분주기(110)에서 분주 출력되는 두 클럭신호의 위상 차가 180° 이상으로 되게 된다.
그러면, 위상 검출회로(120)는 상기 제 1 및 제 2 분주기(100, 110)로부터 입력되는 두 클럭신호의 위상 차를 검출하고, 검출한 위상 차에 따라 출력 클럭신호(OCLK)의 위상을 빠르게 제어하는 시프트 제어신호(SHL)와 출력 클럭신호(OCLK)의 위상을 느리게 제어하는 시프트 제어신호(SHR)를 선택적으로 발생한다.
상기 위상 검출회로(120)가 선택적으로 발생하는 시프트 제어신호(SHL) 또는 시프트 제어신호(SHR)는 디지털 지연 체인부(130)로 입력되는 것으로서 디지털 지연 체인부(130)는 시프트 제어신호(SHL)가 입력될 경우에 출력 클럭신호(OCLK)의 위상을 빠르게 조절하고, 시프트 제어신호(SHR)가 입력될 경우에 출력 클럭신호(OCLK)의 위상을 느리게 조절하여 입력 클럭신호(ICLK)와 동기되는 출력 클럭신호(OCLK)를 생성한다.
예를 들면, 도 2b에 도시된 바와 같이 제 1 분주기(100)에서 출력되는 클럭신호의 위상이 도 2d에 도시된 바와 같이 제 2 분주기(110)에서 출력되는 클럭신호의 위상보다 빠를 경우에 위상 검출회로(120)는 시프트 제어신호(SHL)를 발생하고, 그 발생한 시프트 제어신호(SHL)에 따라 디지털 지연 체인부(130)가 도 2c에 도시된 바와 같이 출력 클럭신호(OCLK)의 위상을 점차 빠르게 조절하여 출력 클럭신호(OCLK)가 입력 클럭신호(ICLK)에 동기되게 한다.
이러한 DLL 회로에 사용되는 종래의 위상 검출회로(120)는, 입력 클럭신호(ICLK)와 궤환되는 출력 클럭신호(OCLK)의 위상 차가 180도 보다 커야만 동작이 가능하므로 별도의 제 1 분주기(100) 및 제 2 분주기(110)를 구비하여 입력 클럭신호(ICLK)와 출력 클럭신호(OCLK)를 2분주해야 된다. 즉, 입력 클럭신호(ICLK)와 출력 클럭신호(OCLK)를 2분주하고, 두 클럭신호들 중에서 하나의 클럭신호를 반전시킬 경우에 위상 차가 180° + 기존 위상 차/2가 되어 항상 위상 차가 180° 이상으로 된다.
그러나 상기한 바와 같이 입력 클럭신호(ICLK)와 출력 클럭신호(OCLK)를 2분주하는 것은 DLL 회로의 지터(jitter) 특성이 나빠지게 되는 요인이 되고, 또한 제 1 분주기(100)와 제 2 분주기(110)에서 분주된 두 클럭신호들 중에서 어느 하나의 클럭신호의 위상을 반전시켜 위상 차를 검출하므로 두 클럭신호의 하모니(harmony) 즉, 2분주한 입력 클럭신호(ICLK)와 출력 클럭신호(OCLK)의 상승 에지(rising edge)와 하강 에지(falling edge)의 위치가 일치하지 않고, 상호간에 바뀐 180°의 위상 차를 가진 클럭신호가 발생될 경우에 DLL 회로가 오동작을 하게 되는 문제점이 있었다.
그러므로 본 발명의 목적은 입력 클럭신호와 출력 클럭신호를 분주하지 않고, 넓은 시간 영역에서 두 클럭신호의 위상 차를 검출하여 시프트 제어신호를 발생하는 위상 검출회로를 제공하는데 있다.
이러한 목적을 가지는 본 발명의 위상 검출회로는, 입력 클럭신호를 기준으로 출력 클럭신호의 위상 차가 180° 이하일 경우에 출력 클럭신호의 지연을 제어하는 시프트 제어신호를 발생하여 디지털 지연 체인부가 출력 클럭신호의 위상을 지연 및 위상 차가 180° 이상으로 조절하게 하고, 위상 차가 180° 이상일 경우에 그 위상 차에 따라 출력 클럭신호의 지연을 제어하는 시프트 제어신호와 출력 클럭신호의 위상을 빠르게 제어하는 시프트 제어신호를 선택적으로 발생하여 출력 클럭신호를 입력 클럭신호에 동기로 생성하게 한다.
이를 위하여 본 발명의 위상 검출회로는, 제 1 플립플롭이 입력 클럭신호에 따라 세트되고 출력 클럭신호에 따라 리세트되며, 제 2 플립플롭이 입력 클럭신호에 따라 세트되고 출력 클럭신호를 단위시간 지연시키는 단위시간 지연부의 출력신호에 따라 리세트되며, 위상지연 제어부가 상기 입력 클럭신호를 기준으로 상기 출력 클럭신호의 위상 차가 180° 이하일 경우에 위상지연 제어신호를 발생하여 상기 위상 차가 180° 이상으로 되도록 제어하며, 상기 위상지연 제어부가 위상지연 제어신호를 발생할 경우에 시프트 제어신호 발생부가 출력 클럭신호를 지연시키는 시프트 제어신호를 발생하고 위상지연 제어부가 위상지연 제어신호를 발생하지 않을 경우에 상기 제 1 및 제 2 플립플롭의 출력신호와 스트로브 신호 발생부에서 출력 클럭신호에 따라 발생되는 스트로브 신호에 따라 출력 클럭신호의 위상을 빠르게 하거나 지연시키게 시프트 제어신호를 선택적으로 발생하는 것을 특징으로 한다.
상기 위상지연 제어부는, 입력 클럭신호를 반전 지연기가 소정시간 지연 및 반전시키고, 상기 반전 지연기의 출력신호에 따라 제 3 플립플롭이 세트되고 상기 출력 클럭신호 및 위상 판단신호에 따라 리세트되면서 위상지연 제어신호를 발생하며, 상기 제 3 플립플롭의 출력신호 및 상기 스트로브 신호로 위상 판단부가 입력 클럭신호 및 출력 클럭신호의 위상 차를 판단하여 위상 차가 180° 이하일 경우에 상기 제 3 플립플롭이 위상지연 제어신호를 발생하게 위상 판단신호를 발생하는 것을 특징으로 한다.
상기 위상 판단부는, 전원단자에 피모스 트랜지스터 및 엔모스 트랜지스터를 직렬 접속하여 리세트 신호에 따라 피모스 트랜지스터가 도통상태로 되면서 고전위를 출력하고 그 고전위를 래치가 저장 및 상기 제 3 플립플롭의 리세트 단자로 출력하며, 상기 제 3 플립플롭의 출력신호를 반전시킨 신호와 스트로브 신호를 반전 논리곱하고, 그 반전 논리 곱한 신호에 따라 상기 엔모스 트랜지스터를 도통시키면서 상기 제 3 플립플롭을 리세트시키게 구성되는 것을 특징으로 한다.
상기 시프트 제어신호 발생부는, 상기 제 1 및 제 2 플립플롭의 출력신호와 상기 위상지연 제어부의 위상지연 제어신호를 각기 반전 논리곱하고, 그 반전 논리 곱한 두 신호를 다시 반전 논리 곱함과 아울러 논리합하며, 그 두 신호를 반전 논리 곱 및 논리 합한 신호를 스트로브 신호와 각기 반전 논리 합하여 출력 클럭신호의 위상 지연을 제어하는 시프트 제어신호와 출력 클럭신호의 위상을 빠르게 제어하는 시프트 제어신호를 선택적으로 발생하는 것을 특징으로 한다.
이하, 첨부된 도 3 내지 도 6의 도면을 참조하여 본 발명의 위상 검출회로를 상세히 설명한다.
도 3은 본 발명의 위상 검출회로가 구비된 DLL 회로의 구성을 보인 도면이다. 이에 도시된 바와 같이 본 발명의 위상 검출회로(200)는 리세트 신호(RESET)에 의해 리세트된 후 입력 클럭신호(ICLK)를 기준으로 하여 출력 클럭신호(OCLK)의 위상 차를 검출하고, 검출한 위상 차에 따라 시프트 제어신호(SHL) 또는 시프트 제어신호(SHR)를 선택적으로 발생하며, 그 발생한 시프트 제어신호(SHL) 또는 시프트 제어신호(SHR)에 따라 디지털 지연 체인부(210)가 출력 클럭신호(OCLK)의 위상을 빠르게 또는 느리게 조절하여 출력 클럭신호(OCLK)가 입력 클럭신호(ICLK)에 동기되게 한다.
도 4는 본 발명의 위상 검출회로를 보인 상세 회로도이다. 이에 도시된 바와 같이 입력 클럭신호(ICLK)에 따라 세트되고 출력 클럭신호(OCLK)에 따라 리세트되는 제 1 플립플롭(300)과, 출력 클럭신호(OCLK)를 단위시간 지연시키는 단위시간 지연부(310)와, 입력 클럭신호(ICLK)에 따라 세트되고 상기 단위시간 지연부(310)의 출력신호에 따라 리세트되는 제 2 플립플롭(320)과, 상기 출력 클럭신호(OCLK)의 상승에지부터 미리 설정된 소정의 시간이 경과된 후에 소정의 폭을 가지는 스트로브 신호를 발생하는 스트로브 신호 발생부(330)와, 상기 입력 클럭신호(ICLK)를 기준으로 상기 출력 클럭신호(OCLK)의 위상 차가 180° 이하일 경우에 위상지연 제어신호를 발생하여 상기 위상 차가 180° 이상으로 되도록 제어하는 위상지연 제어부(340)와, 상기 위상지연 제어부(340)가 위상지연 제어신호를 발생할 경우에 상기 스트로브 신호에 따라 출력 클럭신호(OCLK)를 지연시키는 시프트 제어신호(SHR)를 발생하고 위상지연 제어부(340)가 위상지연 제어신호를 발생하지 않을 경우에 상기 제 1 및 제 2 플립플롭(300)(320)의 출력신호와 상기 스트로브 신호에 따라 시프트 제어신호(SHR) 또는 시프트 제어신호(SHL)를 선택적으로 발생하는 시프트 제어신호 발생부(350)로 구성된다.
상기 위상지연 제어부(340)는, 입력 클럭신호(ICLK)를 소정시간 지연 및 반전시키는 반전 지연기(341)와, 상기 반전 지연기(341)의 출력신호에 따라 세트되고 상기 출력 클럭신호 및 위상 판단신호에 따라 리세트되면서 위상지연 제어신호를 발생하는 제 3 플립플롭(343)과, 상기 제 3 플립플롭(343)의 출력신호 및 상기 스트로브 신호로 입력 클럭신호(ICLK) 및 출력 클럭신호(OCLK)의 위상 차를 판단하여 위상 차가 180° 이하일 경우에 상기 제 3 플립플롭(343)이 위상지연 제어신호를 발생하게 위상 판단신호를 발생하는 위상 판단부(345)로 구성된다.
상기 위상 판단부(345)는, 전원단자(Vdd)에 피모스 트랜지스터(PM) 및 엔모스 트랜지스터(NM)가 직렬 접속되어 피모스 트랜지스터(PM)의 게이트에 리세트 신호가 인가되게 접속되고, 엔모스 트랜지스터(NM)의 게이트에는, 상기 제 3 플립플롭(343)의 출력단자(Q)가 인버터(INV11)를 통하고 그 인버터(INV11)의 출력단자와 상기 스트로브 신호 발생부(330)의 출력단자가 함께 노아 게이트(NOR11)를 통해 접속되며, 피모스 트랜지스터(PM) 및 엔모스 트랜지스터(NM)의 접속 점에는 인버터(INV12, INV13)로 이루어진 래치가 접속되어 그 접속 점에서 위상 판단신호가 출력되게 구성된다.
상기 시프트 제어신호 발생부(350)는, 상기 제 1 및 제 2 플립플롭(300, 320)의 출력신호와 상기 위상지연 제어부(340)의 위상지연 제어신호를 각기 반전 논리 곱하는 낸드 게이트(NAND11, NAND12)와, 상기 낸드 게이트(NAND11, NAND12)의 출력신호를 반전 논리 곱하는 낸드 게이트(NAND13)와, 상기 낸드 게이트(NAND11, NAND12)의 출력신호를 논리 합하는 오아 게이트(OR)와, 상기 낸드 게이트(NAND13) 및 오아 게이트(OR)의 출력신호와 상기 스트로브 신호를 각기 반전 논리 합하여 시프트 제어신호(SHR) 및 시프트 제어신호(SHL)를 각기 발생하는 노아 게이트(NOR12, NOR13)로 구성하였다.
이와 같이 구성된 본 발명의 위상 검출회로(200)의 동작을 입력 클럭신호(ICLK)를 기준으로 상기 출력 클럭신호(OCLK)의 위상 차가 180° 이하일 경우와, 입력 클럭신호(ICLK)를 기준으로 상기 출력 클럭신호(OCLK)의 위상 차가 180° 이상일 경우와, 입력 클럭신호(ICLK)와 출력 클럭신호(OCLK)의 위상이 일치할 경우로 구분하여 설명한다.
1. 위상 차가 180° 이하일 경우
전원단자(Vdd)에 전원이 인가된 상태에서 도 5a에 도시된 바와 같은 저전위의 리세트 신호(RESET)가 입력될 경우에 위상지연 제어부(340)의 위상 판단부(345)의 피모스 트랜지스터(PM)가 도통상태로 된다.
그러면, 전원단자(Vdd)의 전원이 피모스 트랜지스터(PM)를 통과하고, 인버터(INV12, INV13)로 이루어진 래치에 저장된 후 제 3 플립플롭(343)의 리세트단자(RE3)에 인가된다.
이와 같은 상태에서 리세트가 해제되어 리세트 신호(RESET)가 고전위로 입력되고, 도 5b에 도시된 바와 같이 소정 주파수를 가지는 입력 클럭신호(ICLK)가 입력되며, 그 입력 클럭신호(ICLK)를 기준으로 하여 도 5c에 도시된 바와 같이 180° 이하의 위상 차를 가지는 출력 클럭신호(OCLK)가 입력되면, 제 1 플립플롭(300)의 세트단자(SE1) 및 리세트 단자(RE1)에 입력 클럭신호(ICLK) 및 출력 클럭신호(OCLK)가 인가되므로 제 1 플립플롭(300)은 입력 클럭신호(ICLK)에 따라 세트되고, 출력 클럭신호(OCLK)에 따라 리세트되어 도 5d에 도시된 바와 같이 출력단자(Q1)로 펄스신호를 출력하게 된다.
그리고 상기 입력 클럭신호(ICLK)가 제 2 플립플롭(320)의 세트단자(SE2)에 인가되고, 상기 출력 클럭신호(OCLK)가 단위시간 지연기(310)를 통해 도 5e에 도시된 바와 같이 단위시간(T1) 동안 지연된 후 제 2 플립플롭(320)의 리세트 단자(RE2)에 인가되므로 제 2 플립플롭(320)은 도 5f에 도시된 바와 같이 펄스신호를 출력하게 된다.
또한 상기 입력 클럭신호(ICLK)가 위상지연 제어부(340)의 반전 지연기(341)를 통해 도 5g에 도시된 바와 같이 소정 시간(T2) 지연됨과 아울러 반전되어 제 3 플립플롭(343)의 세트단자(SE3)에 인가되고, 상기 출력 클럭신호(OCLK)가 제 3 플립플롭(343)의 리세트 단자(RE3)에 인가되며, 이 때, 위상지연 제어부(340)의 위상 판단부(345)가 고전위를 출력하고 있으므로 제 3 플립플롭(343)은 반전 지연기(341)의 출력신호에 따라 세트되고 출력 클럭신호(OCLK)에 따라 리세트되어 출력단자(Q3)로 도 5h에 도시된 바와 같이 펄스신호를 출력하게 된다.
그리고 상기 출력 클럭신호(OCLK)의 상승에지에서 미리 설정된 소정의 시간(T3)이 경과될 경우에 스트로브 신호 발생부(330)가 도 5i에 도시된 바와 같이 소정 폭의 스트로브 신호를 발생하여 위상지연 제어부(340)의 위상 판단부(345)의 노아 게이트(NOR11)의 일측 입력단자에 인가되고, 노아 게이트(NOR11)의 타측 입력단자에는 상기 제 3 플립플롭(343)의 출력신호가 인버터(INV11)를 통해 도 5j에 도시된 바와 같이 반전되어 인가되므로 노아 게이트(NOR11)는 도 5k에 도시된 바와 같이 계속 저전위를 출력하여 엔모스 트랜지스터(NM)가 계속 차단상태를 유지하게 되고, 위상 판단부(345)는 계속 고전위를 출력하게 된다.
이와 같은 상태에서 상기 제 1 플립플롭(300) 및 제 2 플립플롭(320)의 출력신호와 상기 제 3 플립플롭(343)의 출력신호가 시프트 제어신호 발생부(350)의 낸드 게이트(NAND11)(NAND12)에 입력되어 도 5l 및 도 5m에 도시된 바와 같이 각기 반전 논리 곱되고, 낸드 게이트(NAND11)(NAND12)의 출력신호는 낸드 게이트(NAND13)에 입력되어 도 5n에 도시된 바와 같이 반전 논리 곱 됨과 아울러 오아 게이트(OR)에 입력되어 도 5o에 도시된 바와 같이 논리 합되어 출력된다.
상기 낸드 게이트(NAND13)의 출력신호는 상기 스트로브 신호 발생부(330)가 발생하는 스트로브 신호와 함께 노아 게이트(NOR12)에서 반전 논리 합되어 도 5p에 도시된 바와 같이 시프트 제어신호(SHR)를 발생함과 아울러 오아 게이트(OR)의 출력신호가 스트로브 신호와 함께 노아 게이트(NOR13)에서 반전 논리 합되어 도 5q에 도시된 바와 같이 계속 저전위를 출력하게 되며, 상기 출력되는 시프트 제어신호(SHR)는 디지털 지연 체인부(210)로 입력되어 디지털 지연 체인부(210)가 출력 클럭신호(OCLK)의 위상을 지연 및 입력 클럭신호(ICLK)와의 위상 차가 180° 이상으로 되게 한다.
2. 위상 차가 180° 이상일 경우
도 6a에 도시된 바와 같이 입력 클럭신호(ICLK)가 입력되고, 그 입력 클럭신호(ICLK)와 180° 이상의 위상 차를 가지는 출력 클럭신호(OCLK)가 도 6b에 도시된 바와 같이 입력되면, 제 1 플립플롭(300)은 출력단자(Q1)로 도 6c에 도시된 바와 같이 펄스신호를 출력하게 된다.
그리고 상기 입력 클럭신호(ICLK)가 제 2 플립플롭(320)의 세트단자(SE2)에 인가되고, 상기 출력 클럭신호(OCLK)가 단위시간 지연기(310)를 통해 도 6d에 도시된 바와 같이 단위시간(T1) 동안 지연된 후 제 2 플립플롭(320)의 리세트 단자(RE2)에 인가되므로 제 2 플립플롭(320)은 도 6e에 도시된 바와 같이 펄스신호를 출력하게 된다.
또한 상기 입력 클럭신호(ICLK)가 위상지연 제어부(340)의 반전 지연기(341)를 통해 도 6f에 도시된 바와 같이 소정 시간(T2) 지연됨과 아울러 반전되어 제 3 플립플롭(343)의 세트단자(SE3)에 인가되고, 상기 출력 클럭신호(OCLK)가 제 3 플립플롭(343)의 리세트 단자(RE3)에 인가되며, 이 때, 위상 차가 180° 이상으로 되는 초기에는 위상지연 제어부(340)의 위상 판단부(345)가 고전위를 출력하고 있으므로 제 3 플립플롭(343)은 반전 지연기(341)의 출력신호에 따라 세트되고 출력 클럭신호(OCLK)에 따라 리세트되어 출력단자(Q3)로 도 6g에 도시된 바와 같이 펄스신호를 출력하게 된다.
그리고 상기 출력 클럭신호(OCLK)의 상승에지에서 미리 설정된 소정의 시간(T3)이 경과될 경우에 스트로브 신호 발생부(330)가 도 6h에 도시된 바와 같이 스트로브 신호를 발생하여 위상지연 제어부(340)의 위상 판단부(345)의 노아 게이트(NOR11)의 일측 입력단자에 인가되고, 노아 게이트(NOR11)의 타측 입력단자에는 상기 제 3 플립플롭(343)의 출력신호가 인버터(INV11)를 통해 도 6i에 도시된 바와 같이 반전되어 인가되므로 노아 게이트(NOR11)는 도 6j에 도시된 바와 같이 펄스신호를 출력하고, 출력한 펄스신호가 고전위일 경우에 엔모스 트랜지스터(NM)가 도통상태로 되어 접지전위인 저전위가 엔모스 트랜지스터(NM)를 통해 출력되며, 그 저전위는 인버터(INV12, INV13)로 이루어진 래치에 저장된 후 제 3 플립플롭(343)의 리세트 단자(RE3)에 인가되어 제 3 플립플롭(343)이 리세트되고, 출력단자(Q3)로 도 6g에 도시된 바와 같이 계속 고전위를 출력하게 된다.
이와 같은 상태에서 상기 제 1 플립플롭(300) 및 제 2 플립플롭(320)의 출력신호는 낸드 게이트(NAND11)(NAND12)를 통해 도 6k 및 도 6l에 도시된 바와 같이 각기 반전되고, 낸드 게이트(NAND11)(NAND12)의 출력신호는 낸드 게이트(NAND13)에 입력되어 도 6m에 도시된 바와 같이 반전 논리 곱 됨과 아울러 오아 게이트(OR)에 입력되어 도 6n에 도시된 바와 같이 논리 합되어 출력된다.
상기 낸드 게이트(NAND13)의 출력신호는 상기 스트로브 신호 발생부(330)가 발생하는 스트로브 신호와 함께 노아 게이트(NOR12)에서 반전 논리 합되어 도 6o에 도시된 바와 같이 시프트 제어신호(SHR)를 발생함과 아울러 오아 게이트(OR)의 출력신호가 스트로브 신호와 함께 노아 게이트(NOR13)에서 반전 논리 합되어 도 6p에 도시된 바와 같이 계속 저전위를 출력하게 되며, 상기 출력되는 시프트 제어신호(SHR)는 디지털 지연 체인부(210)로 입력되어 디지털 지연 체인부(210)가 출력 클럭신호(OCLK)의 위상을 지연 및 입력 클럭신호(ICLK)와의 위상 차가 360° 즉, 출력 클럭신호(OCLK)가 입력 클럭신호(ICLK)에 동기되게 한다.3. 입력 클럭신호(ICLK)와 출력 클럭신호(OCLK)의 위상이 일치할 경우 도 7에 도시된 바와 같이 시간(T)에서 입력 클럭신호(ICLK)와 출력 클럭신호(OCLK)의 위상이 일치할 경우에 도 7의 (a)에 도시된 바와 같이 입력되는 입력 클럭신호(ICLK)와 도 7의 (b)에 도시된 바와 같이 입력되는 출력 클럭신호(OCLK)(실제로는 입력 클럭신호(ICLK)의 위상보다 출력 클럭신호(OCLK)의 위상이 약 0.1㎱정도 빠름)가 제 1 플립플롭(300)의 입력단자(SE1)(RE1)에 인가되므로 제 1 플립플롭(300)은 출력단자(Q1)로 도 7의 (c)에 도시된 바와 같이 펄스신호를 출력하게 된다. 그리고 제 2 플립플롭(320)의 입력단자(SE2)에는 상기 입력 클럭신호(ICLK)가 인가되고, 상기 출력 클럭신호(OCLK)가 도 7의 (d)에 도시된 바와 같이 단위시간 지연기(310)에서 단위시간동안 지연되어 상기 입력 클럭신호(ICLK)보다 위상이 단위시간 예를 들면, 약 0.1㎱정도 지연된 후 제 2 플립플롭(320)의 입력단자(RE2)에 인가되므로 제 2 플립플롭(320)은 도 7의 (e)에 도시된 바와 같이 펄스신호를 출력하게 된다. 여기서, 제 3 플립플롭(343)은 상기한 바와 같이 위상 차가 180° 이상으로 될 경우에 계속 고전위를 출력하므로 상기 제 1 및 제 2 플립플롭(300)(320)이 출력단자(Q1)(Q2)로 출력하는 펄스신호는 낸드게이트(NAND11)(NAND12)를 통해 도 7의 (f) 및 (g)에 도시된 바와 같이 반전되어 출력된다. 상기 낸드게이트(NAND11)(NAND12)가 출력하는 펄스신호는 낸드게이트(NAND13)에 입력되어 도 7의 (h)에 도시된 바와 같이 반전 논리 곱되고, 또한 낸드게이트(NAND11)(NAND12)가 출력하는 펄스신호는 오아게이트(OR)에서 도 7의 (i)에 도시된 바와 같이 논리 합되어 노아게이트(NOR12)(NOR13)의 일측 입력단자에 인가된다. 이와 같은 상태에서 상기 출력 클럭신호(OCLK)에 따라 스트로브신호 발생부(330)가 도 7의 (j)에 도시된 바와 같이 저전위의 스트로브신호를 발생하여 노아게이트(NOR12)(NOR13)의 타측 입력단자에 인가된다. 여기서, 상기 스트로브신호 발생부(330)가 저전위의 스트로브신호를 발생할 때 상기 낸드게이트(NAND13) 및 오아게이트(OR)는 모두 고전위를 출력하므로 노아게이트(NOR12)(NOR13)는 계속 저전위를 출력하고, 입력 클럭신호(ICLK)와 출력 클럭신호(OCLK)의 위상이 일치된 상태를 유지하게 된다.
한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서 설명한 바와 같이 본 발명은 위상 차가 0∼360°의 넓은 시간영역에서 출력 클럭신호를 입력 클럭신호에 동기시켜 발생하도록 하는 것으로서 입력 클럭신호 및 출력 클럭신호를 분주하지 않아 지터 특성이 향상되고, 입력 클럭신호와 출력 클럭신호가 정확하게 하모니를 이루어 출력 클럭신호를 정확히 입력 클럭신호에 동기시켜 발생할 수 있다.
도 1은 종래의 위상 검출회로가 구비된 DLL 회로의 구성을 보인 도면이고,
도 2a 내지 도 2d는 도 1의 각 부의 동작 파형도이며,
도 3은 본 발명의 위상 검출회로가 구비된 DLL 회로의 구성을 보인 도면이며,
도 4는 본 발명의 위상 검출회로를 보인 상세 회로도이며,
도 5a 내지 도 5q는 위상 차가 180° 이하일 경우에 도 4의 각 부의 파형도이며,
도 6a 내지 도 6p는 위상 차가 180° 이상일 경우에 도 4의 각 부의 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 위상 검출회로 210 : 디지털 지연 체인부
300 : 제 1 플립플롭 310 : 단위시간 지연기
320 : 제 2 플립플롭 330 : 스트로브 신호 발생부
340 : 위상지연 제어부 341 : 반전 지연기
343 : 제 3 플립플롭 345 : 위상 판단부
350 : 시프트 제어신호 발생부 OCLK : 출력 클럭신호
ICLK : 입력 클럭신호 INV11∼INV13 : 인버터
NOR11∼NOR13 : 노아 게이트 NAND11∼NAND13 : 낸드 게이트
PM : 피모스 트랜지스터 NM : 엔모스 트랜지스터
OR : 오아 게이트 SHR, SHL : 시프트 제어신호

Claims (4)

  1. 입력 클럭신호에 따라 세트되고 출력 클럭신호에 따라 리세트되는 제 1 플립플롭;
    출력 클럭신호를 단위시간 지연시키는 단위시간 지연부;
    상기 입력 클럭신호에 따라 세트되고 상기 단위시간 지연부의 출력신호에 따라 리세트되는 제 2 플립플롭;
    상기 출력 클럭신호의 상승에지에서 미리 설정된 소정의 시간이 경과될 경우에 스트로브 신호를 발생하는 스트로브 신호 발생부;
    상기 입력 클럭신호를 기준으로 상기 출력 클럭신호의 위상 차가 180° 이하일 경우에 위상지연 제어신호를 발생하는 위상지연 제어부; 및
    상기 위상지연 제어부가 위상지연 제어신호를 발생할 경우에 그 위상지연 제어신호와 상기 제 1 및 제 2 플립플롭의 출력신호를 조합하여 상기 스트로브 신호에 따라 시프트 제어신호를 발생하고 위상지연 제어부가 위상지연 제어신호를 발생하지 않을 경우에 상기 제 1 및 제 2 플립플롭의 출력신호를 조합하여 상기 스트로브 신호에 따라 시프트 제어신호를 발생하는 시프트 제어신호 발생부로 구성된 위상 검출회로.
  2. 제 1 항에 있어서, 상기 위상지연 제어부는;
    입력 클럭신호를 소정시간 지연 및 반전시키는 반전 지연기;
    상기 반전 지연기의 출력신호에 따라 세트되고 상기 출력 클럭신호 및 위상 판단신호에 따라 리세트되면서 위상지연 제어신호를 발생하는 제 3 플립플롭; 및
    상기 제 3 플립플롭의 출력신호 및 상기 스트로브 신호로 입력 클럭신호 및 출력 클럭신호의 위상 차를 판단하여 위상 차가 180° 이하일 경우에 상기 제 3 플립플롭이 위상지연 제어신호를 발생하게 위상 판단신호를 발생하는 위상 판단부로 구성됨을 특징으로 하는 위상 검출회로.
  3. 제 2 항에 있어서, 상기 위상 판단부는;
    전원단자에 피모스 트랜지스터(PM) 및 엔모스 트랜지스터(NM)가 직렬 접속되어 피모스 트랜지스터(PM)의 게이트에 리세트 신호가 인가되게 접속되고, 엔모스 트랜지스터(NM)의 게이트에는, 상기 제 3 플립플롭(343)의 출력단자(Q)가 인버터(INV11)를 통하고 그 인버터(INV11)의 출력단자와 상기 스트로브 신호 발생부(330)의 출력단자가 함께 노아 게이트(NOR11)를 통해 접속되며, 피모스 트랜지스터(PM) 및 엔모스 트랜지스터(NM)의 접속점에는 인버터(INV12, INV13)로 이루어진 래치가 접속되어 그 접속점에서 위상 판단신호가 출력되게 구성됨을 특징으로 하는 위상 검출회로.
  4. 제 1 항에 있어서, 상기 시프트 제어신호 발생부는;
    상기 제 1 및 제 2 플립플롭의 출력신호와 상기 위상지연 제어부의 위상지연 제어신호를 각기 반전 논리 곱하는 낸드 게이트(NAND11, NAND12);
    상기 낸드 게이트(NAND11, NAND12)의 출력신호를 반전 논리 곱하는 낸드 게이트(NAND13);
    상기 낸드 게이트(NAND11, NAND12)의 출력신호를 논리 합하는 오아 게이트(OR); 및
    상기 낸드 게이트(NAND13) 및 오아 게이트(OR)의 출력신호를 상기 스트로브 신호와 각기 반전 논리 합하여 시프트 제어신호(SHR) 및 시프트 제어신호(SHL)를 각기 발생하는 노아 게이트(NOR12, NOR13)로 구성됨을 특징으로 하는 위상 검출회로.
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