JP2001339296A - 位相比較器 - Google Patents
位相比較器Info
- Publication number
- JP2001339296A JP2001339296A JP2000155672A JP2000155672A JP2001339296A JP 2001339296 A JP2001339296 A JP 2001339296A JP 2000155672 A JP2000155672 A JP 2000155672A JP 2000155672 A JP2000155672 A JP 2000155672A JP 2001339296 A JP2001339296 A JP 2001339296A
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- output signal
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
Abstract
(57)【要約】
【課題】 本発明の位相比較器を、例えば、ＰＬＬ回路
に用いる場合、位相比較器に起因するクロック信号のジ
ッタの発生を除去し、位相比較器の高速応答と識別位相
の高精度化を可能にする。 【解決手段】 Ｄ−ＦＦ４３は、入力データＳｉをＶＣ
Ｏ出力信号Ｓｏのポジティブエッジで検出して記憶す
る。データＳｉは、遅延回路４４によって該データＳｉ
の位相で９０°遅延される。データＳｉとＤ−ＦＦ４４
の出力信号とは、ＥＸＯＲゲート４５で排他的論理和が
とられる。さらに、データＳｉと遅延回路４４の出力信
号とは、ＥＸＯＲゲート４６によって排他的論理和がと
られる。これにより、データＳｉとＶＣＯ出力信号Ｓｏ
との位相差が検出され、これに比例した出力信号Ｓ４
７，Ｓ４８が出力される。
に用いる場合、位相比較器に起因するクロック信号のジ
ッタの発生を除去し、位相比較器の高速応答と識別位相
の高精度化を可能にする。 【解決手段】 Ｄ−ＦＦ４３は、入力データＳｉをＶＣ
Ｏ出力信号Ｓｏのポジティブエッジで検出して記憶す
る。データＳｉは、遅延回路４４によって該データＳｉ
の位相で９０°遅延される。データＳｉとＤ−ＦＦ４４
の出力信号とは、ＥＸＯＲゲート４５で排他的論理和が
とられる。さらに、データＳｉと遅延回路４４の出力信
号とは、ＥＸＯＲゲート４６によって排他的論理和がと
られる。これにより、データＳｉとＶＣＯ出力信号Ｓｏ
との位相差が検出され、これに比例した出力信号Ｓ４
７，Ｓ４８が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、デジタル
信号伝送の受信回路等において、None-Return-toZero
（以下「ＮＲＺ」という。）受信信号を識別再生するク
ロック信号の抽出のために用いるphase Locked Loop
（以下「ＰＬＬ」という。）回路等に設けられる位相比
較器に関するものである。
信号伝送の受信回路等において、None-Return-toZero
（以下「ＮＲＺ」という。）受信信号を識別再生するク
ロック信号の抽出のために用いるphase Locked Loop
（以下「ＰＬＬ」という。）回路等に設けられる位相比
較器に関するものである。
【０００２】
【従来の技術】従来、このような分野に関する技術とし
ては、例えば、次のような文献に記載されるものがあっ
た。 文献１； Dan H. Wolaver著「phase-Locked Loop Circ
uit Design」(1991)PTR Prentice Hall, Prentice-Hal
l,Inc. A Paramount Communica-tions Company, Englew
ood Cliffis, New Jersey 07632, P.222 文献２； IEEE JOURNAL OF SOLID-STATE CIRCUITS, 31
[11] (1996) (米),Vincent von L Kaenel, Daniel Aeb
isher, Christian Piquet,andEvert Dijkstra 著“A 32
0MHz, 1.5mW @ 1.35V CMOS PLL forMicroprocessor Clo
ck Generation", P.1715-1718
ては、例えば、次のような文献に記載されるものがあっ
た。 文献１； Dan H. Wolaver著「phase-Locked Loop Circ
uit Design」(1991)PTR Prentice Hall, Prentice-Hal
l,Inc. A Paramount Communica-tions Company, Englew
ood Cliffis, New Jersey 07632, P.222 文献２； IEEE JOURNAL OF SOLID-STATE CIRCUITS, 31
[11] (1996) (米),Vincent von L Kaenel, Daniel Aeb
isher, Christian Piquet,andEvert Dijkstra 著“A 32
0MHz, 1.5mW @ 1.35V CMOS PLL forMicroprocessor Clo
ck Generation", P.1715-1718
【０００３】図２は、一般的なＰＬＬ回路を示す構成図
である。このＰＬＬ回路は、位相θｉ（ｔ）のデータＳ
ｉと位相θｏ（ｔ）の出力信号Ｓｏとの位相差を検出し
てこれに比例した出力電圧Ｖｐを発生する位相比較器１
０を有している。位相比較器１０の出力端子には、ルー
プフィルタ３０が接続され、さらにこのループフィルタ
３０の出力端子に電圧制御発振器（以下「ＶＣＯ」とい
う。）３２が接続されている。ループフィルタ３０は、
位相比較器１０の出力電圧Ｖｐを平滑し、位相差に比例
した制御電圧Ｖｃを取り出す回路であり、例えば、抵抗
Ｒ及びキャパシタＣから成るローパスフィルタで構成さ
れている。ＶＣＯ３２は、ループフィルタ３０から出力
される制御電圧Ｖｃによって発振周波数が制御され、位
相θｏ（ｔ）の出力信号Ｓｏを出力する回路である。こ
の出力信号Ｓｏは、位相比較器１０にフィードバック入
力される。
である。このＰＬＬ回路は、位相θｉ（ｔ）のデータＳ
ｉと位相θｏ（ｔ）の出力信号Ｓｏとの位相差を検出し
てこれに比例した出力電圧Ｖｐを発生する位相比較器１
０を有している。位相比較器１０の出力端子には、ルー
プフィルタ３０が接続され、さらにこのループフィルタ
３０の出力端子に電圧制御発振器（以下「ＶＣＯ」とい
う。）３２が接続されている。ループフィルタ３０は、
位相比較器１０の出力電圧Ｖｐを平滑し、位相差に比例
した制御電圧Ｖｃを取り出す回路であり、例えば、抵抗
Ｒ及びキャパシタＣから成るローパスフィルタで構成さ
れている。ＶＣＯ３２は、ループフィルタ３０から出力
される制御電圧Ｖｃによって発振周波数が制御され、位
相θｏ（ｔ）の出力信号Ｓｏを出力する回路である。こ
の出力信号Ｓｏは、位相比較器１０にフィードバック入
力される。
【０００４】ＰＬＬ回路では、ループフィルタ３０の特
性により、応答の形及び応答速度が決定される。入力の
データＳｉの位相θｉ（ｔ）と出力信号Ｓｏの位相θｏ
（ｔ）とが、θｉ（ｔ）−θｏ（ｔ）＝一定、という安
定状態（ロック状態）を求めて、自動的に入力のデータ
Ｓｉに追尾されていく。入力のデータＳｉがないとき
は、ループフィルタ３０から出力される制御電圧Ｖｃは
０となり、ＶＣＯ３２がフリーランニング周波数（自走
周波数）ｆｏで発振する。周波数ｆｉのデータＳｉが入
力されると、位相比較器１０によって周波数ｆｉとｆｏ
の位相が比較され、この差に応じた出力電圧Ｖｐがルー
プフィルタ３０を通り、ＶＣＯ３２の制御端子に加えら
れ、その位相差が一定の値になる方向へ制御される。Ｖ
ＣＯ３２の発振周波数ｆｏがデータＳｉの周波数ｆｉに
十分近ければ、周波数ｆｏはｆｉにロックし、この位相
差が一定になり、周波数の差がなくなる。
性により、応答の形及び応答速度が決定される。入力の
データＳｉの位相θｉ（ｔ）と出力信号Ｓｏの位相θｏ
（ｔ）とが、θｉ（ｔ）−θｏ（ｔ）＝一定、という安
定状態（ロック状態）を求めて、自動的に入力のデータ
Ｓｉに追尾されていく。入力のデータＳｉがないとき
は、ループフィルタ３０から出力される制御電圧Ｖｃは
０となり、ＶＣＯ３２がフリーランニング周波数（自走
周波数）ｆｏで発振する。周波数ｆｉのデータＳｉが入
力されると、位相比較器１０によって周波数ｆｉとｆｏ
の位相が比較され、この差に応じた出力電圧Ｖｐがルー
プフィルタ３０を通り、ＶＣＯ３２の制御端子に加えら
れ、その位相差が一定の値になる方向へ制御される。Ｖ
ＣＯ３２の発振周波数ｆｏがデータＳｉの周波数ｆｉに
十分近ければ、周波数ｆｏはｆｉにロックし、この位相
差が一定になり、周波数の差がなくなる。
【０００５】図３は、前記文献１に記載された図２の位
相比較器を示す構成図である。この位相比較器は、デー
タＳｉを入力する入力端子１１、及びＶＣＯ３２の出力
信号Ｓｏを入力する入力端子１２を有し、この入力端子
１２に、出力信号Ｓｏを反転する論理反転回路（以下
「インバータ」という。）１３が接続されている。入力
端子１１及びインバータ１３には、遅延型フリップフロ
ップ回路（以下「Ｄ−ＦＦ」という。）１４，１５が接
続され、これらの出力側に、２入力の排他的論理和（以
下「ＥＸＯＲ」という。）１６，１７が接続されてい
る。
相比較器を示す構成図である。この位相比較器は、デー
タＳｉを入力する入力端子１１、及びＶＣＯ３２の出力
信号Ｓｏを入力する入力端子１２を有し、この入力端子
１２に、出力信号Ｓｏを反転する論理反転回路（以下
「インバータ」という。）１３が接続されている。入力
端子１１及びインバータ１３には、遅延型フリップフロ
ップ回路（以下「Ｄ−ＦＦ」という。）１４，１５が接
続され、これらの出力側に、２入力の排他的論理和（以
下「ＥＸＯＲ」という。）１６，１７が接続されてい
る。
【０００６】Ｄ−ＦＦ１４は、入力端子１１に接続され
たデータ入力端子Ｄ、入力端子１２に接続されたクロッ
ク入力端子ＣＫ、及びデータを出力する出力端子Ｑを有
している。Ｄ−ＦＦ１４は、クロック入力端子ＣＫから
入力される出力信号Ｓｏのポジティブエッジ（立ち上が
りエッジ）で、データ入力端子Ｄに入力されるデータＳ
ｉを検出して記憶する回路であり、この出力端子ＱがＥ
ＸＯＲゲート１６の一方の入力端子に接続されている。
Ｄ−ＦＦ１５は、Ｄ−ＦＦ１４の出力端子Ｑに接続され
たデータ入力端子Ｄ、出力信号Ｓｏがインバータ１３で
反転された反転信号を入力するクロック入力端子ＣＫ、
及びデータを出力する出力端子Ｑを有している。Ｄ−Ｆ
Ｆ１５は、クロック入力端子ＣＫに入力される出力信号
Ｓｏの反転信号のポジティブエッジで、Ｄ−ＦＦ１４の
出力信号を検出して記憶する回路であり、この出力端子
ＱがＥＸＯＲゲート１７の一方の入力端子に接続されて
いる。
たデータ入力端子Ｄ、入力端子１２に接続されたクロッ
ク入力端子ＣＫ、及びデータを出力する出力端子Ｑを有
している。Ｄ−ＦＦ１４は、クロック入力端子ＣＫから
入力される出力信号Ｓｏのポジティブエッジ（立ち上が
りエッジ）で、データ入力端子Ｄに入力されるデータＳ
ｉを検出して記憶する回路であり、この出力端子ＱがＥ
ＸＯＲゲート１６の一方の入力端子に接続されている。
Ｄ−ＦＦ１５は、Ｄ−ＦＦ１４の出力端子Ｑに接続され
たデータ入力端子Ｄ、出力信号Ｓｏがインバータ１３で
反転された反転信号を入力するクロック入力端子ＣＫ、
及びデータを出力する出力端子Ｑを有している。Ｄ−Ｆ
Ｆ１５は、クロック入力端子ＣＫに入力される出力信号
Ｓｏの反転信号のポジティブエッジで、Ｄ−ＦＦ１４の
出力信号を検出して記憶する回路であり、この出力端子
ＱがＥＸＯＲゲート１７の一方の入力端子に接続されて
いる。
【０００７】ＥＸＯＲゲート１６は、２つの入力端子に
入力されるデータＳｉとＤ−ＦＦ１４の出力信号とのＥ
ＸＯＲをとり、出力端子から出力信号Ｓ１８を出力する
回路である。ＥＸＯＲゲート１７は、２つの入力端子か
ら入力されるＤ−ＦＦ１４の出力信号とＤ−ＦＦ１５の
出力信号とのＥＸＯＲをとり、出力端子から出力信号Ｓ
１９を出力する回路である。各ＥＸＯＲゲート１６，１
７の出力端子は、出力端子１８，１９にそれぞれ接続さ
れている。
入力されるデータＳｉとＤ−ＦＦ１４の出力信号とのＥ
ＸＯＲをとり、出力端子から出力信号Ｓ１８を出力する
回路である。ＥＸＯＲゲート１７は、２つの入力端子か
ら入力されるＤ−ＦＦ１４の出力信号とＤ−ＦＦ１５の
出力信号とのＥＸＯＲをとり、出力端子から出力信号Ｓ
１９を出力する回路である。各ＥＸＯＲゲート１６，１
７の出力端子は、出力端子１８，１９にそれぞれ接続さ
れている。
【０００８】図４（ａ）〜（ｃ）は図３の動作を示すタ
イミングチャートであり、同図（ａ）はデータＳｉとＶ
ＣＯ出力信号Ｓｏの位相が合っている場合のタイミング
チャート、同図（ｂ）はＶＣＯ出力信号Ｓｏの位相がデ
ータＳｉより遅れている場合のタイミングチャート、及
び同図（ｃ）はＶＣＯ出力信号Ｓｏの位相がデータＳｉ
の位相より進んでいる場合のタイミングチャートであ
る。以下、この図４（ａ）〜（ｃ）を参照しつつ、図３
の動作を説明する。
イミングチャートであり、同図（ａ）はデータＳｉとＶ
ＣＯ出力信号Ｓｏの位相が合っている場合のタイミング
チャート、同図（ｂ）はＶＣＯ出力信号Ｓｏの位相がデ
ータＳｉより遅れている場合のタイミングチャート、及
び同図（ｃ）はＶＣＯ出力信号Ｓｏの位相がデータＳｉ
の位相より進んでいる場合のタイミングチャートであ
る。以下、この図４（ａ）〜（ｃ）を参照しつつ、図３
の動作を説明する。
【０００９】例えば、データＳｉが０、１、０、１を繰
り返している場合を考える。図４（ａ）に示すように、
データＳｉの位相がＶＣＯ出力信号Ｓｏの位相と合致し
ている場合、出力端子１８，１９は、ＶＣＯ出力信号Ｓ
ｏの周期で同じパルス幅のパルス（出力信号Ｓ１８，Ｓ
１９）を交互に繰り返し出力する。
り返している場合を考える。図４（ａ）に示すように、
データＳｉの位相がＶＣＯ出力信号Ｓｏの位相と合致し
ている場合、出力端子１８，１９は、ＶＣＯ出力信号Ｓ
ｏの周期で同じパルス幅のパルス（出力信号Ｓ１８，Ｓ
１９）を交互に繰り返し出力する。
【００１０】図４（ｂ）に示すように、ＶＣＯ出力信号
Ｓｏの位相がデータＳｉの位相より遅れている場合、出
力端子１８は、位相の遅れに対応したパルス幅分幅の広
いパルス（出力信号Ｓ１８）を発生する。
Ｓｏの位相がデータＳｉの位相より遅れている場合、出
力端子１８は、位相の遅れに対応したパルス幅分幅の広
いパルス（出力信号Ｓ１８）を発生する。
【００１１】図４（ｃ）に示すように、ＶＣＯ出力信号
Ｓｏの位相がデータＳｉの位相より進んでいる場合、出
力端子１８は、位相の進みに対応したパルス幅分幅の狭
いパルス（出力信号Ｓ１８）を発生する。従って、出力
信号Ｓ１８の時間平均と出力信号Ｓ１９の時間平均の差
は、位相差の−πと＋πの範囲でこの位相差に比例した
値となり、位相比較器として動作する。
Ｓｏの位相がデータＳｉの位相より進んでいる場合、出
力端子１８は、位相の進みに対応したパルス幅分幅の狭
いパルス（出力信号Ｓ１８）を発生する。従って、出力
信号Ｓ１８の時間平均と出力信号Ｓ１９の時間平均の差
は、位相差の−πと＋πの範囲でこの位相差に比例した
値となり、位相比較器として動作する。
【００１２】又、データＳｉが０、０、０の連続あるい
は１、１、１の連続である場合には、出力信号Ｓ１８及
びＳ１９は０となるので、連続で同じ値のデータＳｉが
入力された場合に、位相比較器が偏った出力信号Ｓ１
８，Ｓ１９を出し、ＰＬＬ回路のジッタ（jitter）の原
因となることが防止できる。このため、この位相比較器
は、ＮＲＺ信号のデータＳｉから受信信号を識別再生す
るクロック信号の抽出のために用いるＰＬＬ回路に使用
することができる。
は１、１、１の連続である場合には、出力信号Ｓ１８及
びＳ１９は０となるので、連続で同じ値のデータＳｉが
入力された場合に、位相比較器が偏った出力信号Ｓ１
８，Ｓ１９を出し、ＰＬＬ回路のジッタ（jitter）の原
因となることが防止できる。このため、この位相比較器
は、ＮＲＺ信号のデータＳｉから受信信号を識別再生す
るクロック信号の抽出のために用いるＰＬＬ回路に使用
することができる。
【００１３】図５は、図３の出力側に設けられる従来の
チャージポンプの概念図である。このチャージポンプ
は、図３の出力端子１８，１９から出力される出力信号
Ｓ１８，Ｓ１９のパルスの時間平均をとり、次段のルー
プフィルタ３０のキャパシタＣを充電する回路である。
チャージポンプ回路は、出力信号Ｓ１８，Ｓ１９をそれ
ぞれ入力する入力端子２１，２２、定電流源２３，２
７、出力信号Ｓ１８，Ｓ１９によりそれぞれオン／オフ
動作するトランジスタ等のスイッチ２４，２６、及び出
力電圧Ｖｐを出力する出力端子２５を有している。定電
流源２３、スイッチ２４、出力端子２５、スイッチ２６
及び定電流源２７は、電源電位Ｖｄｄと接地の間に直列
に接続されている。出力端子２５から出力される出力電
圧Ｖｐにより、抵抗Ｒ及びキャパシタＣから成るループ
フィルタ３０が充電されるようになっている。
チャージポンプの概念図である。このチャージポンプ
は、図３の出力端子１８，１９から出力される出力信号
Ｓ１８，Ｓ１９のパルスの時間平均をとり、次段のルー
プフィルタ３０のキャパシタＣを充電する回路である。
チャージポンプ回路は、出力信号Ｓ１８，Ｓ１９をそれ
ぞれ入力する入力端子２１，２２、定電流源２３，２
７、出力信号Ｓ１８，Ｓ１９によりそれぞれオン／オフ
動作するトランジスタ等のスイッチ２４，２６、及び出
力電圧Ｖｐを出力する出力端子２５を有している。定電
流源２３、スイッチ２４、出力端子２５、スイッチ２６
及び定電流源２７は、電源電位Ｖｄｄと接地の間に直列
に接続されている。出力端子２５から出力される出力電
圧Ｖｐにより、抵抗Ｒ及びキャパシタＣから成るループ
フィルタ３０が充電されるようになっている。
【００１４】このチャージポンプの動作は、出力信号Ｓ
１８が“H”レベルの時にスイッチ２４がオンし、定電
流源２３からループフィルタ３０に電流が流れ込む。出
力信号Ｓ１９が“H”レベルの時には、スイッチ２６が
オンし、定電流源２７によってループフィルタ３０から
電流が引き出される。これにより、出力端子２５から出
力される出力電圧Ｖｐが、ループフィルタ３０で平滑さ
れ、出力端子３１から制御電圧Ｖｃが出力されてＶＣＯ
３２へ供給される。
１８が“H”レベルの時にスイッチ２４がオンし、定電
流源２３からループフィルタ３０に電流が流れ込む。出
力信号Ｓ１９が“H”レベルの時には、スイッチ２６が
オンし、定電流源２７によってループフィルタ３０から
電流が引き出される。これにより、出力端子２５から出
力される出力電圧Ｖｐが、ループフィルタ３０で平滑さ
れ、出力端子３１から制御電圧Ｖｃが出力されてＶＣＯ
３２へ供給される。
【００１５】
【発明が解決しようとする課題】しかしながら、図３及
び図５により構成される従来の図２の位相比較器１０で
は、次のような課題があった。図５のチャージポンプに
おいて、例えば、データＳｉの位相がＶＣＯ出力信号Ｓ
ｏの位相と合致している場合を考えると、同じパルス幅
のパルスから成る出力信号Ｓ１８及びＳ１９が図３の出
力端子１８及び１９から交互に出力されて図５のチャー
ジポンプに入力されるので、ループフィルタ３０へ供給
される電流の平均値はゼロとなる。しかし、ループフィ
ルタ３０から出力される制御電圧Ｖｃは、チャージポン
プで供給される電流をＩｃｐとすると、ＶＣＯ出力信号
Ｓｏの周期でＲ×Ｉｃｐの振幅で振動することとなる。
これにより、ＶＣＯ３２の出力信号Ｓｏの周波数ｆｏを
変動させ、ＰＬＬ回路で抽出されたクロック信号にジッ
タを発生させることになるという問題が生じる。
び図５により構成される従来の図２の位相比較器１０で
は、次のような課題があった。図５のチャージポンプに
おいて、例えば、データＳｉの位相がＶＣＯ出力信号Ｓ
ｏの位相と合致している場合を考えると、同じパルス幅
のパルスから成る出力信号Ｓ１８及びＳ１９が図３の出
力端子１８及び１９から交互に出力されて図５のチャー
ジポンプに入力されるので、ループフィルタ３０へ供給
される電流の平均値はゼロとなる。しかし、ループフィ
ルタ３０から出力される制御電圧Ｖｃは、チャージポン
プで供給される電流をＩｃｐとすると、ＶＣＯ出力信号
Ｓｏの周期でＲ×Ｉｃｐの振幅で振動することとなる。
これにより、ＶＣＯ３２の出力信号Ｓｏの周波数ｆｏを
変動させ、ＰＬＬ回路で抽出されたクロック信号にジッ
タを発生させることになるという問題が生じる。
【００１６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、位相比較器におい
て、データ及びクロック信号を入力し、該クロック信号
に応答して該データを記憶するフリップフロップ回路
（以下「ＦＦ」という。）と、前記データを入力し、該
データを該データの位相で０°以上１８０°未満の所定
角度だけ遅延させる遅延回路と、前記データ及び前記Ｆ
Ｆの出力信号を入力し、該データと該出力信号とのＥＸ
ＯＲ又は排他的否定論理和（以下「ＥＸＮＯＲ」とい
う。）をとって第１の出力信号を出力する第１の論理ゲ
ートと、前記データ及び前記遅延回路の出力信号を入力
し、該データと該出力信号とのＥＸＯＲ又はＥＸＮＯＲ
をとって０２の出力信号を出力する第２の論理ゲート
と、を有している。
に、本発明のうちの第１の発明は、位相比較器におい
て、データ及びクロック信号を入力し、該クロック信号
に応答して該データを記憶するフリップフロップ回路
（以下「ＦＦ」という。）と、前記データを入力し、該
データを該データの位相で０°以上１８０°未満の所定
角度だけ遅延させる遅延回路と、前記データ及び前記Ｆ
Ｆの出力信号を入力し、該データと該出力信号とのＥＸ
ＯＲ又は排他的否定論理和（以下「ＥＸＮＯＲ」とい
う。）をとって第１の出力信号を出力する第１の論理ゲ
ートと、前記データ及び前記遅延回路の出力信号を入力
し、該データと該出力信号とのＥＸＯＲ又はＥＸＮＯＲ
をとって０２の出力信号を出力する第２の論理ゲート
と、を有している。
【００１７】このような構成を採用したことにより、ク
ロック信号に応答してデータがＦＦに記憶される。ＦＦ
の出力信号とデータとが、第１の論理ゲートによってＥ
ＸＯＲ又はＥＸＮＯＲがとられて第１の出力信号が出力
される。一方、データは、このデータの位相で遅延回路
によって所定角度だけ遅延される。遅延回路の出力信号
とデータとが、第２の論理ゲートによってＥＸＯＲ又は
ＥＸＮＯＲがとられ、第２の出力信号が出力される。
ロック信号に応答してデータがＦＦに記憶される。ＦＦ
の出力信号とデータとが、第１の論理ゲートによってＥ
ＸＯＲ又はＥＸＮＯＲがとられて第１の出力信号が出力
される。一方、データは、このデータの位相で遅延回路
によって所定角度だけ遅延される。遅延回路の出力信号
とデータとが、第２の論理ゲートによってＥＸＯＲ又は
ＥＸＮＯＲがとられ、第２の出力信号が出力される。
【００１８】第２の発明は、位相比較器において、デー
タ、このデータの反転データ、及びクロック信号を入力
し、該クロック信号に応答して該データ及び該反転デー
タを記憶するＦＦと、前記データ及び前記反転データを
入力し、該データ及び該反転データを該データの位相で
０°以上１８０°未満の所定角度だけ遅延させる遅延回
路と、前記データ、前記反転データ、及び前記ＦＦの出
力信号を入力し、該データが論理“H”レベルのときに
該ＦＦの出力信号を透過させる第１のトランスファゲー
トと、前記データ、前記反転データ、及び前記ＦＦの反
転出力信号を入力し、該データが論理“L”レベルのと
きに該ＦＦの反転出力信号を透過させる第２のトランス
ファゲートと、前記第１及び第２のトランスファゲート
の出力信号を入力し、この２つの出力信号の加算値を反
転して第１の出力信号を出力する第１のインバータと、
前記データ、前記反転データ、及び前記遅延回路の出力
信号を入力し、該データが論理“H”レベルのときに該
遅延回路の出力信号を透過させる第３のトランスファゲ
ートと、前記データ、前記反転データ、及び前記遅延回
路の反転出力信号を入力し、該データが論理“L”レベ
ルのときに該遅延回路の反転出力信号を透過させる第４
のトランスファゲートと、前記第３及び第４のトランス
ファゲートの出力信号を入力し、この２つの出力信号の
加算値を反転して第２の出力信号を出力する第２のイン
バータと、を有している。
タ、このデータの反転データ、及びクロック信号を入力
し、該クロック信号に応答して該データ及び該反転デー
タを記憶するＦＦと、前記データ及び前記反転データを
入力し、該データ及び該反転データを該データの位相で
０°以上１８０°未満の所定角度だけ遅延させる遅延回
路と、前記データ、前記反転データ、及び前記ＦＦの出
力信号を入力し、該データが論理“H”レベルのときに
該ＦＦの出力信号を透過させる第１のトランスファゲー
トと、前記データ、前記反転データ、及び前記ＦＦの反
転出力信号を入力し、該データが論理“L”レベルのと
きに該ＦＦの反転出力信号を透過させる第２のトランス
ファゲートと、前記第１及び第２のトランスファゲート
の出力信号を入力し、この２つの出力信号の加算値を反
転して第１の出力信号を出力する第１のインバータと、
前記データ、前記反転データ、及び前記遅延回路の出力
信号を入力し、該データが論理“H”レベルのときに該
遅延回路の出力信号を透過させる第３のトランスファゲ
ートと、前記データ、前記反転データ、及び前記遅延回
路の反転出力信号を入力し、該データが論理“L”レベ
ルのときに該遅延回路の反転出力信号を透過させる第４
のトランスファゲートと、前記第３及び第４のトランス
ファゲートの出力信号を入力し、この２つの出力信号の
加算値を反転して第２の出力信号を出力する第２のイン
バータと、を有している。
【００１９】このような構成を採用したことにより、ク
ロック信号に応答してデータ及び反転データがＦＦに記
憶される。データが“H”レベルの時には、ＦＦの出力
信号が第１のトランスファゲートを通して出力される。
データが“L”レベルの時には、ＦＦの反転出力信号が
第２のトランスファゲートを通して出力される。第１及
び第２のトランスファゲートの出力信号は、加算された
後、第１のインバータで反転される。一方、データ及び
反転データは、このデータの位相で所定角度だけ遅延回
路で遅延される。データが“H”レベルの時には、遅延
回路の出力信号が第３のトランスファゲートを通して出
力される。データが“L”レベルの時には、遅延回路の
反転出力信号が第４のトランスファゲートを通して出力
される。第３及び第４のトランスファゲートの出力信号
は、加算された後、第２のインバータで反転される。
ロック信号に応答してデータ及び反転データがＦＦに記
憶される。データが“H”レベルの時には、ＦＦの出力
信号が第１のトランスファゲートを通して出力される。
データが“L”レベルの時には、ＦＦの反転出力信号が
第２のトランスファゲートを通して出力される。第１及
び第２のトランスファゲートの出力信号は、加算された
後、第１のインバータで反転される。一方、データ及び
反転データは、このデータの位相で所定角度だけ遅延回
路で遅延される。データが“H”レベルの時には、遅延
回路の出力信号が第３のトランスファゲートを通して出
力される。データが“L”レベルの時には、遅延回路の
反転出力信号が第４のトランスファゲートを通して出力
される。第３及び第４のトランスファゲートの出力信号
は、加算された後、第２のインバータで反転される。
【００２０】第３の発明は、第１又は第２の発明の位相
比較器と、前記第１及び第２の出力信号を入力し、この
２つの出力信号のＥＸＯＲ又はＥＸＮＯＲをとる第３の
論理ゲートと、前記第１の出力信号及び前記第３の論理
ゲートの出力信号を入力し、この２つの出力信号が一致
しているか否かを検出して一致しているときには位相遅
れ信号を出力する第１の出力回路と、前記第２の出力信
号及び前記第３の論理ゲートの出力信号を入力し、この
２つの出力信号が一致しているか否かを検出して一致し
ているときには位相進み信号を出力する第２の出力回路
と、を有している。
比較器と、前記第１及び第２の出力信号を入力し、この
２つの出力信号のＥＸＯＲ又はＥＸＮＯＲをとる第３の
論理ゲートと、前記第１の出力信号及び前記第３の論理
ゲートの出力信号を入力し、この２つの出力信号が一致
しているか否かを検出して一致しているときには位相遅
れ信号を出力する第１の出力回路と、前記第２の出力信
号及び前記第３の論理ゲートの出力信号を入力し、この
２つの出力信号が一致しているか否かを検出して一致し
ているときには位相進み信号を出力する第２の出力回路
と、を有している。
【００２１】このような構成を採用したことにより、第
１又は第２の発明の位相比較器から出力された第１及び
第２の出力信号は、第３の論理ゲートによってＥＸＯＲ
又はＥＸＮＯＲがとられる。第３の論理ゲートの出力信
号と、第１又は第２の発明の位相比較器から出力された
第１の出力信号とが、一致しているか否かが第１の出力
回路で検出され、一致している時にはこの第１の出力回
路から位相遅れ信号が出力される。第３の論理ゲートの
出力信号と、第１又は第２の発明の位相比較器から出力
された第２の出力信号とが、一致しているか否かが第２
の出力回路で検出され、一致している時にはこの第２の
出力回路から位相進み信号が出力される。
１又は第２の発明の位相比較器から出力された第１及び
第２の出力信号は、第３の論理ゲートによってＥＸＯＲ
又はＥＸＮＯＲがとられる。第３の論理ゲートの出力信
号と、第１又は第２の発明の位相比較器から出力された
第１の出力信号とが、一致しているか否かが第１の出力
回路で検出され、一致している時にはこの第１の出力回
路から位相遅れ信号が出力される。第３の論理ゲートの
出力信号と、第１又は第２の発明の位相比較器から出力
された第２の出力信号とが、一致しているか否かが第２
の出力回路で検出され、一致している時にはこの第２の
出力回路から位相進み信号が出力される。
【００２２】第４の発明は、第３の発明の位相比較器に
おいて、前記第１の出力回路は、前記第１の出力信号と
前記第３の論理ゲートの出力信号との論理積（以下「Ａ
ＮＤ」という。）又は否定論理積（以下「ＮＯＲ」とい
う。）をとる論理ゲートで構成し、前記第２の出力回路
は、前記第２の出力信号と前記第３の論理ゲートの出力
信号とのＡＮＤ又はＮＯＲをとる論理ゲートで構成して
いる。これにより、第１の出力信号と第３の論理ゲート
の出力信号とのＡＮＤ又はＮＯＲが、論理ゲートでとら
れる。第２の出力信号と第３の論理ゲートの出力信号と
のＡＮＤ又はＮＯＲが、論理ゲートでとられる。
おいて、前記第１の出力回路は、前記第１の出力信号と
前記第３の論理ゲートの出力信号との論理積（以下「Ａ
ＮＤ」という。）又は否定論理積（以下「ＮＯＲ」とい
う。）をとる論理ゲートで構成し、前記第２の出力回路
は、前記第２の出力信号と前記第３の論理ゲートの出力
信号とのＡＮＤ又はＮＯＲをとる論理ゲートで構成して
いる。これにより、第１の出力信号と第３の論理ゲート
の出力信号とのＡＮＤ又はＮＯＲが、論理ゲートでとら
れる。第２の出力信号と第３の論理ゲートの出力信号と
のＡＮＤ又はＮＯＲが、論理ゲートでとられる。
【００２３】第５の発明は、第１又は第２の発明の位相
比較器と、前記第１の出力信号を反転又はこの反転信号
を反転する第１の論理回路と、前記第１の論理回路の出
力信号を反転又はこの反転信号を反転して位相遅れ信号
を出力する第２の論理回路と、前記第２の出力信号を反
転又はこの反転信号を反転する第３の論理回路と、前記
第３の論理回路の出力信号を反転又はこの反転信号を反
転して位相進み信号を出力する第４の論理回路と、前記
第１の出力信号によりスイッチングして前記第３の論理
回路の出力信号を一定電位に設定可能な第１のスイッチ
ング素子と、前記第２の出力信号によりスイッチングし
て前記第１の論理回路の出力信号を一定電位に設定可能
な第２のスイッチング素子と、を有している。
比較器と、前記第１の出力信号を反転又はこの反転信号
を反転する第１の論理回路と、前記第１の論理回路の出
力信号を反転又はこの反転信号を反転して位相遅れ信号
を出力する第２の論理回路と、前記第２の出力信号を反
転又はこの反転信号を反転する第３の論理回路と、前記
第３の論理回路の出力信号を反転又はこの反転信号を反
転して位相進み信号を出力する第４の論理回路と、前記
第１の出力信号によりスイッチングして前記第３の論理
回路の出力信号を一定電位に設定可能な第１のスイッチ
ング素子と、前記第２の出力信号によりスイッチングし
て前記第１の論理回路の出力信号を一定電位に設定可能
な第２のスイッチング素子と、を有している。
【００２４】このような構成を採用したことにより、第
１又は第２の発明の位相比較器から出力された第１の出
力信号が、第１の論理回路によって反転又はこの反転信
号が反転される。第１又は第２の発明の位相比較器から
出力された第２の出力信号は、第３の論理回路によって
反転又はこの反転信号が反転される。例えば、第１の出
力信号が“H”レベルの時には、第１のスイッチング素
子がオン状態となり、第３の論理回路の出力信号が一定
電位に設定される。又、例えば、第２の出力信号が
“H”レベルの時には、第２のスイッチング素子がオン
状態となり、第１の論理回路の出力信号が一定電位に設
定される。第１の論理回路の出力信号は、第２の論理回
路によって反転又はこの反転信号が反転され、位相遅れ
信号が出力される。第３の論理回路の出力信号は、第４
の論理回路によって反転又はこの反転信号が反転され、
位相進み信号が出力される。
１又は第２の発明の位相比較器から出力された第１の出
力信号が、第１の論理回路によって反転又はこの反転信
号が反転される。第１又は第２の発明の位相比較器から
出力された第２の出力信号は、第３の論理回路によって
反転又はこの反転信号が反転される。例えば、第１の出
力信号が“H”レベルの時には、第１のスイッチング素
子がオン状態となり、第３の論理回路の出力信号が一定
電位に設定される。又、例えば、第２の出力信号が
“H”レベルの時には、第２のスイッチング素子がオン
状態となり、第１の論理回路の出力信号が一定電位に設
定される。第１の論理回路の出力信号は、第２の論理回
路によって反転又はこの反転信号が反転され、位相遅れ
信号が出力される。第３の論理回路の出力信号は、第４
の論理回路によって反転又はこの反転信号が反転され、
位相進み信号が出力される。
【００２５】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示す位相比較器の構成図である。
この位相比較器は、例えば、図２のＰＬＬ回路に設けら
れ、データＳｉを入力する入力端子４１、ＶＣＯ出力信
号Ｓｏを入力する入力端子４２、ＦＦ（例えば、Ｄ−Ｆ
Ｆ）４３、及び遅延回路４４を有している。Ｄ−ＦＦ４
３は、入力端子４１に接続されたデータ入力端子Ｄ、入
力端子４２に接続されたクロック入力端子ＣＫ、及び出
力信号を出力する出力端子Ｑを有し、データ入力端子Ｄ
から入力されるデータＳｉを、クロック入力端子ＣＫか
ら入力されるクロック信号（例えば、ＶＣＯ出力信号Ｓ
ｏ）のポジティブエッジで検出し、記憶する回路であ
る。遅延回路４４は、入力端子４１に接続されたデータ
入力端子Ｄ、及び出力端子Ｑを有し、入力端子Ｄから入
力されるデータＳｉを、このデータＳｉの位相で０°以
上１８０°未満の所定角度（例えば、９０°）だけ遅延
させる回路である。
明の第１の実施形態を示す位相比較器の構成図である。
この位相比較器は、例えば、図２のＰＬＬ回路に設けら
れ、データＳｉを入力する入力端子４１、ＶＣＯ出力信
号Ｓｏを入力する入力端子４２、ＦＦ（例えば、Ｄ−Ｆ
Ｆ）４３、及び遅延回路４４を有している。Ｄ−ＦＦ４
３は、入力端子４１に接続されたデータ入力端子Ｄ、入
力端子４２に接続されたクロック入力端子ＣＫ、及び出
力信号を出力する出力端子Ｑを有し、データ入力端子Ｄ
から入力されるデータＳｉを、クロック入力端子ＣＫか
ら入力されるクロック信号（例えば、ＶＣＯ出力信号Ｓ
ｏ）のポジティブエッジで検出し、記憶する回路であ
る。遅延回路４４は、入力端子４１に接続されたデータ
入力端子Ｄ、及び出力端子Ｑを有し、入力端子Ｄから入
力されるデータＳｉを、このデータＳｉの位相で０°以
上１８０°未満の所定角度（例えば、９０°）だけ遅延
させる回路である。
【００２６】入力端子４１とＤ−ＦＦ４３の出力端子Ｑ
には、第１の論理ゲート（例えば、２入力のＥＸＯＲゲ
ート）４５の入力端子が接続されている。ＥＸＯＲゲー
ト４５は、データＳｉとＤ−ＦＦ４３の出力信号とのＥ
ＸＯＲをとり、第１の出力信号Ｓ４７を出力端子４７へ
出力する回路である。入力端子４１と遅延回路４４の出
力端子Ｑには、第２の論理ゲート（例えば、２入力のＥ
ＸＯＲゲート）４６の入力端子が接続されている。ＥＸ
ＯＲゲート４６は、データＳｉと遅延回路４４の出力信
号とのＥＸＯＲをとり、第２の出力信号Ｓ４８を出力端
子４８へ出力する回路である。
には、第１の論理ゲート（例えば、２入力のＥＸＯＲゲ
ート）４５の入力端子が接続されている。ＥＸＯＲゲー
ト４５は、データＳｉとＤ−ＦＦ４３の出力信号とのＥ
ＸＯＲをとり、第１の出力信号Ｓ４７を出力端子４７へ
出力する回路である。入力端子４１と遅延回路４４の出
力端子Ｑには、第２の論理ゲート（例えば、２入力のＥ
ＸＯＲゲート）４６の入力端子が接続されている。ＥＸ
ＯＲゲート４６は、データＳｉと遅延回路４４の出力信
号とのＥＸＯＲをとり、第２の出力信号Ｓ４８を出力端
子４８へ出力する回路である。
【００２７】図６（ａ）〜（ｃ）は図１の動作を示すタ
イミングチャートであり、同図（ａ）はデータＳｉとＶ
ＣＯ出力信号Ｓｏの位相が合っている場合のタイミング
チャート、同図（ｂ）はＶＣＯ出力信号Ｓｏの位相がデ
ータＳｉの位相より遅れている場合のタイミングチャー
ト、及び同図（ｃ）はＶＣＯ出力信号Ｓｏの位相がデー
タＳｉの位相より進んでいる場合のタイミングチャート
である。以下、この図を参照しつつ、図１の動作を説明
する。
イミングチャートであり、同図（ａ）はデータＳｉとＶ
ＣＯ出力信号Ｓｏの位相が合っている場合のタイミング
チャート、同図（ｂ）はＶＣＯ出力信号Ｓｏの位相がデ
ータＳｉの位相より遅れている場合のタイミングチャー
ト、及び同図（ｃ）はＶＣＯ出力信号Ｓｏの位相がデー
タＳｉの位相より進んでいる場合のタイミングチャート
である。以下、この図を参照しつつ、図１の動作を説明
する。
【００２８】例えば、データＳｉが０、１、０、１を繰
り返している場合を考える。時刻ｔ１において、ＶＣＯ
出力信号Ｓｏが“H”レベルに立ち上がると、データＳ
ｉの“H”レベル（＝１）がＤ−ＦＦ４３に取り込ま
れ、このＤ−ＦＦ４３の出力端子Ｑが“H”レベルに立
ち上がる。時刻ｔ３において、ＶＣＯ出力信号Ｓｏが
“H”レベルに立ち上がると、データＳｉが“H”レベル
（＝１）のため、Ｄ−ＦＦ４３の出力端子Ｑが“H”レ
ベルを維持する。時刻ｔ５において、ＶＣＯ出力信号Ｓ
ｏが“H”レベルに立ち上がると、データＳｉが“L”レ
ベル（＝０）のため、この“L”レベルがＤ−ＦＦ４３
に取り込まれ、このＤ−ＦＦ４３の出力端子Ｑが“L”
レベルに引き下げられる。時刻ｔ７において、ＶＣＯ出
力信号Ｓｏが“H”レベルに立ち上がると、データＳｉ
が“H”レベル（＝１）のため、この“H”レベルがＤ−
ＦＦ４３に取り込まれ、このＤ−ＦＦ４３の出力端子Ｑ
が“H”レベルに立ち上がる。以後、同様の動作を繰り
返す。
り返している場合を考える。時刻ｔ１において、ＶＣＯ
出力信号Ｓｏが“H”レベルに立ち上がると、データＳ
ｉの“H”レベル（＝１）がＤ−ＦＦ４３に取り込ま
れ、このＤ−ＦＦ４３の出力端子Ｑが“H”レベルに立
ち上がる。時刻ｔ３において、ＶＣＯ出力信号Ｓｏが
“H”レベルに立ち上がると、データＳｉが“H”レベル
（＝１）のため、Ｄ−ＦＦ４３の出力端子Ｑが“H”レ
ベルを維持する。時刻ｔ５において、ＶＣＯ出力信号Ｓ
ｏが“H”レベルに立ち上がると、データＳｉが“L”レ
ベル（＝０）のため、この“L”レベルがＤ−ＦＦ４３
に取り込まれ、このＤ−ＦＦ４３の出力端子Ｑが“L”
レベルに引き下げられる。時刻ｔ７において、ＶＣＯ出
力信号Ｓｏが“H”レベルに立ち上がると、データＳｉ
が“H”レベル（＝１）のため、この“H”レベルがＤ−
ＦＦ４３に取り込まれ、このＤ−ＦＦ４３の出力端子Ｑ
が“H”レベルに立ち上がる。以後、同様の動作を繰り
返す。
【００２９】Ｄ−ＦＦ４３の出力端子Ｑから出力される
出力信号とデータＳｉとは、ＥＸＯＲゲート４５でＥＸ
ＯＲがとられ、出力端子４７から第１の出力信号Ｓ４７
が出力される。即ち、ＥＸＯＲゲート４５では、Ｄ−Ｆ
Ｆ４３の出力端子Ｑが“H”レベルの時に、データＳｉ
を反転させた出力信号Ｓ４７を出力し、Ｄ−ＦＦ４３の
出力端子Ｑが“L”レベルの時に、データＳｉをそのま
ま通過させた出力信号Ｓ４７を出力する。
出力信号とデータＳｉとは、ＥＸＯＲゲート４５でＥＸ
ＯＲがとられ、出力端子４７から第１の出力信号Ｓ４７
が出力される。即ち、ＥＸＯＲゲート４５では、Ｄ−Ｆ
Ｆ４３の出力端子Ｑが“H”レベルの時に、データＳｉ
を反転させた出力信号Ｓ４７を出力し、Ｄ−ＦＦ４３の
出力端子Ｑが“L”レベルの時に、データＳｉをそのま
ま通過させた出力信号Ｓ４７を出力する。
【００３０】一方、時刻ｔ４において、データＳｉが
“L”レベル（＝０）に立ち下がると、この立ち下がり
が遅延回路４４によって９０°遅延され、この遅延回路
４４の出力端子Ｑが時刻ｔ５において“L”レベルに立
ち下がる。時刻ｔ６において、データＳｉが“H”レベ
ル（＝１）に立ち上がると、この立ち上がりが遅延回路
４４によって９０°遅延され、この遅延回路４４の出力
端子Ｑが時刻ｔ７において“H”レベルに立ち上がる。
“L”レベル（＝０）に立ち下がると、この立ち下がり
が遅延回路４４によって９０°遅延され、この遅延回路
４４の出力端子Ｑが時刻ｔ５において“L”レベルに立
ち下がる。時刻ｔ６において、データＳｉが“H”レベ
ル（＝１）に立ち上がると、この立ち上がりが遅延回路
４４によって９０°遅延され、この遅延回路４４の出力
端子Ｑが時刻ｔ７において“H”レベルに立ち上がる。
【００３１】遅延回路４４の出力信号とデータＳｉと
は、ＥＸＯＲゲート４６でＥＸＯＲがとられ、出力端子
４８から第２の出力信号Ｓ４８が出力される。即ち、Ｅ
ＸＯＲゲート４６では、遅延回路４４の出力信号が
“H”レベルの時に、データＳｉを反転した出力信号Ｓ
４８を出力し、遅延回路４４の出力信号が“L”レベル
の時に、データＳｉをそのまま通過させた出力信号Ｓ４
８を出力する。
は、ＥＸＯＲゲート４６でＥＸＯＲがとられ、出力端子
４８から第２の出力信号Ｓ４８が出力される。即ち、Ｅ
ＸＯＲゲート４６では、遅延回路４４の出力信号が
“H”レベルの時に、データＳｉを反転した出力信号Ｓ
４８を出力し、遅延回路４４の出力信号が“L”レベル
の時に、データＳｉをそのまま通過させた出力信号Ｓ４
８を出力する。
【００３２】図６（ａ）に示すように、データＳｉの位
相がＶＣＯ出力信号Ｓｏの位相と合致している場合、出
力端子４７及び４８は、ＶＣＯ出力信号Ｓｏの周期で同
じパルス幅のパルス（出力信号Ｓ４７，Ｓ４８）を繰り
返し出力する。この時、出力端子４７及び４８は、同じ
位相で出力信号Ｓ４７，Ｓ４８をそれぞれ出力する。
相がＶＣＯ出力信号Ｓｏの位相と合致している場合、出
力端子４７及び４８は、ＶＣＯ出力信号Ｓｏの周期で同
じパルス幅のパルス（出力信号Ｓ４７，Ｓ４８）を繰り
返し出力する。この時、出力端子４７及び４８は、同じ
位相で出力信号Ｓ４７，Ｓ４８をそれぞれ出力する。
【００３３】図６（ｂ）に示すように、ＶＣＯ出力信号
Ｓｏの位相がデータＳｉの位相より遅れている場合、出
力端子４７は、位相の遅れΔθ1 に対応したパルス幅分
幅の広いパルス（出力信号Ｓ４７）を発生する。
Ｓｏの位相がデータＳｉの位相より遅れている場合、出
力端子４７は、位相の遅れΔθ1 に対応したパルス幅分
幅の広いパルス（出力信号Ｓ４７）を発生する。
【００３４】図６（ｃ）に示すように、ＶＣＯ出力信号
Ｓｏの位相がデータＳｉの位相より進んでいる場合、出
力端子４７は、位相の進みΔθ2 に対応したパルス幅分
幅の狭いパルス（出力信号Ｓ４７）を発生する。従っ
て、出力信号Ｓ４７の時間平均と出力信号Ｓ４８の時間
平均の差は、位相差の−πと＋πの範囲でその位相差に
比例した値となり、位相比較器として動作する。
Ｓｏの位相がデータＳｉの位相より進んでいる場合、出
力端子４７は、位相の進みΔθ2 に対応したパルス幅分
幅の狭いパルス（出力信号Ｓ４７）を発生する。従っ
て、出力信号Ｓ４７の時間平均と出力信号Ｓ４８の時間
平均の差は、位相差の−πと＋πの範囲でその位相差に
比例した値となり、位相比較器として動作する。
【００３５】又、データＳｉが０、０、０の連続あるい
は１、１、１の連続である場合には、出力信号Ｓ４７及
びＳ４８が０となるので、連続で同じ値のデータＳｉが
入力された場合に、位相比較器が偏った出力信号Ｓ４
７，Ｓ４８を出力し、ＰＬＬ回路のジッタの原因となる
ことが防止できる。このため、この位相比較器は、例え
ば、ＮＲＺ信号のデータＳｉから受信信号を識別再生す
るクロック信号の抽出のために用いるＰＬＬ回路に使用
することができる。
は１、１、１の連続である場合には、出力信号Ｓ４７及
びＳ４８が０となるので、連続で同じ値のデータＳｉが
入力された場合に、位相比較器が偏った出力信号Ｓ４
７，Ｓ４８を出力し、ＰＬＬ回路のジッタの原因となる
ことが防止できる。このため、この位相比較器は、例え
ば、ＮＲＺ信号のデータＳｉから受信信号を識別再生す
るクロック信号の抽出のために用いるＰＬＬ回路に使用
することができる。
【００３６】次に、図１の位相比較器の出力信号Ｓ４
７，Ｓ４８で、図５のチャージポンプを動作させる場合
を考える。データＳｉの位相がＶＣＯ出力信号Ｓｏの位
相と合致している場合、同じパルス幅のパルス（出力信
号Ｓ４７，Ｓ４８）が出力端子４７及び４８から同時に
出力されるので、スイッチ２４及び２６が同時にオン状
態となり、ループフィルタ３０へ供給される電流はゼロ
となる。このため、従来例で問題となった位相の合致時
に生じるループフィルタ３０から出力される制御電圧Ｖ
ｃの振動がなくなる。これにより、ＰＬＬ回路において
クロック信号にジッタを生じることがなくなり、位相比
較器の高速応答と識別位相の高精度化が可能となる。
７，Ｓ４８で、図５のチャージポンプを動作させる場合
を考える。データＳｉの位相がＶＣＯ出力信号Ｓｏの位
相と合致している場合、同じパルス幅のパルス（出力信
号Ｓ４７，Ｓ４８）が出力端子４７及び４８から同時に
出力されるので、スイッチ２４及び２６が同時にオン状
態となり、ループフィルタ３０へ供給される電流はゼロ
となる。このため、従来例で問題となった位相の合致時
に生じるループフィルタ３０から出力される制御電圧Ｖ
ｃの振動がなくなる。これにより、ＰＬＬ回路において
クロック信号にジッタを生じることがなくなり、位相比
較器の高速応答と識別位相の高精度化が可能となる。
【００３７】（第２の実施形態）図７は、本発明の第２
の実施形態を示すもので、図５のチャージポンプの具体
例を示す構成図である。このチャージポンプは、例えば
前記文献２に記載されており、出力信号Ｓ４７，Ｓ４８
等を入力する入力端子５１，５２を有している。入力端
子５１には、信号反転用のインバータ５３を介してＰチ
ャネル型ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ、
以下「ＰＭＯＳ」という。）５４のゲートが接続されて
いる。入力端子５２には、Ｎチャネル型ＭＯＳＦＥＴ
（ＭＯＳ電界効果トランジスタ、以下「ＮＭＯＳ」とい
う。）５６のゲートが接続されている。ＰＭＯＳ５４の
ドレインとＮＭＯＳ５６のドレインは、出力電圧ＶＰを
出力する出力端子５５を介して接続されている。
の実施形態を示すもので、図５のチャージポンプの具体
例を示す構成図である。このチャージポンプは、例えば
前記文献２に記載されており、出力信号Ｓ４７，Ｓ４８
等を入力する入力端子５１，５２を有している。入力端
子５１には、信号反転用のインバータ５３を介してＰチ
ャネル型ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ、
以下「ＰＭＯＳ」という。）５４のゲートが接続されて
いる。入力端子５２には、Ｎチャネル型ＭＯＳＦＥＴ
（ＭＯＳ電界効果トランジスタ、以下「ＮＭＯＳ」とい
う。）５６のゲートが接続されている。ＰＭＯＳ５４の
ドレインとＮＭＯＳ５６のドレインは、出力電圧ＶＰを
出力する出力端子５５を介して接続されている。
【００３８】ＰＭＯＳ５４のソースには、ＰＭＯＳ５７
を介して電源電位Ｖｄｄが接続されている。電源電位Ｖ
ｄｄには、ＰＭＯＳ５８を介して定電流源５９が接続さ
れ、このＰＭＯＳ５８のゲートとＰＭＯＳ５７のゲート
が相互に接続され、さらに該ＰＭＯＳ５８のドレインに
接続されている。ＮＭＯＳ５６のソースは、ＮＭＯＳ６
０を介して接地されている。さらに、定電流源６２がＮ
ＭＯＳ６１を介して接地されている。
を介して電源電位Ｖｄｄが接続されている。電源電位Ｖ
ｄｄには、ＰＭＯＳ５８を介して定電流源５９が接続さ
れ、このＰＭＯＳ５８のゲートとＰＭＯＳ５７のゲート
が相互に接続され、さらに該ＰＭＯＳ５８のドレインに
接続されている。ＮＭＯＳ５６のソースは、ＮＭＯＳ６
０を介して接地されている。さらに、定電流源６２がＮ
ＭＯＳ６１を介して接地されている。
【００３９】出力端子５５には、抵抗Ｒ及びキャパシタ
Ｃから成るループフィルタ３０が接続され、このループ
フィルタ３０から出力される制御電圧Ｖｃが、出力端子
３１から出力される。
Ｃから成るループフィルタ３０が接続され、このループ
フィルタ３０から出力される制御電圧Ｖｃが、出力端子
３１から出力される。
【００４０】ＰＭＯＳ５７及び５８はカレントミラー回
路を構成し、ＰＭＯＳ５８のソース・ドレインを流れる
電流に対応する電流が、ＰＭＯＳ５７のソース・ドレイ
ンに流れるようになっている。このＰＭＯＳ５７，５８
及び定電流源５９は、図５の定電流源２３に対応してい
る。ＰＭＯＳ５４は図５のスイッチ２４に対応し、ＮＭ
ＯＳ５６は図５のスイッチ２６に対応している。ＮＭＯ
Ｓ６０及び６１は、カレントミラー回路を構成し、ＮＭ
ＯＳ６１のドレイン・ソースを流れる電流に対応する電
流が、ＮＭＯＳ６０のドレイン・ソースに流れるように
なっている。このＮＭＯＳ６０，６１及び定電流源６２
は、図５の定電流源２７に対応している。
路を構成し、ＰＭＯＳ５８のソース・ドレインを流れる
電流に対応する電流が、ＰＭＯＳ５７のソース・ドレイ
ンに流れるようになっている。このＰＭＯＳ５７，５８
及び定電流源５９は、図５の定電流源２３に対応してい
る。ＰＭＯＳ５４は図５のスイッチ２４に対応し、ＮＭ
ＯＳ５６は図５のスイッチ２６に対応している。ＮＭＯ
Ｓ６０及び６１は、カレントミラー回路を構成し、ＮＭ
ＯＳ６１のドレイン・ソースを流れる電流に対応する電
流が、ＮＭＯＳ６０のドレイン・ソースに流れるように
なっている。このＮＭＯＳ６０，６１及び定電流源６２
は、図５の定電流源２７に対応している。
【００４１】次に、図７の動作を説明する。例えば、図
１の出力信号Ｓ４７を入力端子５１に入力し、出力信号
Ｓ４８を入力端子５２に入力すると、入力された出力信
号Ｓ４７がインバータ５３で反転され、ＰＭＯＳ５４の
ゲートへ印加され、さらに入力された出力信号Ｓ４８が
ＮＭＯＳ５６のゲートに印加される。インバータ５３の
出力信号が“H”レベルの時、ＰＭＯＳ５４がオフ状
態、“L”レベルの時にオン状態になる。入力された出
力信号Ｓ４８が“H”レベルの時に、ＮＭＯＳ５６がオ
ン状態、“L”レベルの時にオフ状態になる。このＰＭ
ＯＳ５４及びＮＭＯＳ５６のオン／オフ動作により、出
力端子５５から出力電圧Ｖｐが出力され、この出力電圧
Ｖｐがループフィルタ３０によって平滑され、制御電圧
Ｖｃが出力端子３１から出力される。
１の出力信号Ｓ４７を入力端子５１に入力し、出力信号
Ｓ４８を入力端子５２に入力すると、入力された出力信
号Ｓ４７がインバータ５３で反転され、ＰＭＯＳ５４の
ゲートへ印加され、さらに入力された出力信号Ｓ４８が
ＮＭＯＳ５６のゲートに印加される。インバータ５３の
出力信号が“H”レベルの時、ＰＭＯＳ５４がオフ状
態、“L”レベルの時にオン状態になる。入力された出
力信号Ｓ４８が“H”レベルの時に、ＮＭＯＳ５６がオ
ン状態、“L”レベルの時にオフ状態になる。このＰＭ
ＯＳ５４及びＮＭＯＳ５６のオン／オフ動作により、出
力端子５５から出力電圧Ｖｐが出力され、この出力電圧
Ｖｐがループフィルタ３０によって平滑され、制御電圧
Ｖｃが出力端子３１から出力される。
【００４２】一方、入力端子５１及び５２を同時に
“H”レベルにした時、ループフィルタ３０への電流の
流れ込み又は流れ出しが、このループフィルタ３０の出
力の制御電圧Ｖｃと、ＰＭＯＳ５４及びＮＭＯＳ５６の
オン抵抗に左右され、流入が無しの状況を実現するのは
難しい。これをさけるためには、入力端子５１及び５２
が同時に“H”レベルの時に、ＰＭＯＳ５４及びＮＭＯ
Ｓ５６をオンしないようにすればよい。このため、入力
端子５１，５２に、図８のような変換器を接続すればよ
い。
“H”レベルにした時、ループフィルタ３０への電流の
流れ込み又は流れ出しが、このループフィルタ３０の出
力の制御電圧Ｖｃと、ＰＭＯＳ５４及びＮＭＯＳ５６の
オン抵抗に左右され、流入が無しの状況を実現するのは
難しい。これをさけるためには、入力端子５１及び５２
が同時に“H”レベルの時に、ＰＭＯＳ５４及びＮＭＯ
Ｓ５６をオンしないようにすればよい。このため、入力
端子５１，５２に、図８のような変換器を接続すればよ
い。
【００４３】図８は、図７の入力端子側に接続される変
換器を示す構成図である。この変換器は、図１の位相比
較器から出力される第１及び第２の出力信号Ｓ４７，Ｓ
４８をそれぞれ入力する入力端子７１及び７２を有して
いる。入力端子７１及び７２には、第３の論理ゲート
（例えば、２入力のＥＸＯＲゲート）７３の入力端子が
接続されている。入力端子７１及びＥＸＯＲゲート７３
の出力端子には、出力信号Ｓ４７とＥＸＯＲゲート７３
の出力信号とが一致しているか否かを検出して一致して
いる時には位相遅れ信号Ｓ７６を出力する第１の出力回
路（例えば、２入力のＡＮＤゲート）７４の入力端子が
接続され、この出力端子が、位相遅れ信号Ｓ７６を出力
する出力端子７６に接続されている。入力端子７２及び
ＥＸＯＲゲート７３の出力端子には、出力信号Ｓ４８と
ＥＸＯＲゲート７３の出力信号とが一致しているか否か
を検出して一致している時には位相進み信号Ｓ７７を出
力する第２の出力回路（例えば、２入力のＡＮＤゲー
ト）７５の入力端子が接続され、この出力端子が、位相
進み信号Ｓ７７を出力する出力端子７７に接続されてい
る。
換器を示す構成図である。この変換器は、図１の位相比
較器から出力される第１及び第２の出力信号Ｓ４７，Ｓ
４８をそれぞれ入力する入力端子７１及び７２を有して
いる。入力端子７１及び７２には、第３の論理ゲート
（例えば、２入力のＥＸＯＲゲート）７３の入力端子が
接続されている。入力端子７１及びＥＸＯＲゲート７３
の出力端子には、出力信号Ｓ４７とＥＸＯＲゲート７３
の出力信号とが一致しているか否かを検出して一致して
いる時には位相遅れ信号Ｓ７６を出力する第１の出力回
路（例えば、２入力のＡＮＤゲート）７４の入力端子が
接続され、この出力端子が、位相遅れ信号Ｓ７６を出力
する出力端子７６に接続されている。入力端子７２及び
ＥＸＯＲゲート７３の出力端子には、出力信号Ｓ４８と
ＥＸＯＲゲート７３の出力信号とが一致しているか否か
を検出して一致している時には位相進み信号Ｓ７７を出
力する第２の出力回路（例えば、２入力のＡＮＤゲー
ト）７５の入力端子が接続され、この出力端子が、位相
進み信号Ｓ７７を出力する出力端子７７に接続されてい
る。
【００４４】図９（ａ）〜（ｃ）は図８の変換器を用い
たＰＬＬ回路の動作を示すタイミングチャートであり、
同図（ａ）はデータＳｉとＶＣＯ出力信号Ｓｏの位相が
合っている場合のタイミングチャート、同図（ｂ）はＶ
ＣＯ出力信号Ｓｏの位相がデータＳｉの位相より遅れて
いる場合のタイミングチャート、及び同図（ｃ）はＶＣ
Ｏ出力信号Ｓｏの位相がデータＳｉの位相より進んでい
る場合のタイミングチャートである。以下、この図を参
照しつつ、図８の動作を説明する。
たＰＬＬ回路の動作を示すタイミングチャートであり、
同図（ａ）はデータＳｉとＶＣＯ出力信号Ｓｏの位相が
合っている場合のタイミングチャート、同図（ｂ）はＶ
ＣＯ出力信号Ｓｏの位相がデータＳｉの位相より遅れて
いる場合のタイミングチャート、及び同図（ｃ）はＶＣ
Ｏ出力信号Ｓｏの位相がデータＳｉの位相より進んでい
る場合のタイミングチャートである。以下、この図を参
照しつつ、図８の動作を説明する。
【００４５】図１の位相比較器から出力された第１及び
第２の出力信号Ｓ４７，Ｓ４８がそれぞれ入力端子７
１，７２に入力される。ＥＸＯＲゲート７３では、入力
された出力信号Ｓ４８が“H”レベルの時に、入力され
た出力信号Ｓ４７を反転して出力し、出力信号Ｓ４８が
“L"レベルの時に、入力された出力信号Ｓ４７をそのま
ま出力する。入力された出力信号Ｓ４７とＥＸＯＲゲー
ト７３の出力信号とは、ＡＮＤゲート７４でＡＮＤ論理
がとられ、位相遅れ信号Ｓ７６が出力端子７６から出力
される。入力された出力信号Ｓ４８とＥＸＯＲゲート７
３の出力信号とは、ＡＮＤゲート７５でＡＮＤ論理がと
られ、位相進み信号Ｓ７７が出力端子７７から出力され
る。
第２の出力信号Ｓ４７，Ｓ４８がそれぞれ入力端子７
１，７２に入力される。ＥＸＯＲゲート７３では、入力
された出力信号Ｓ４８が“H”レベルの時に、入力され
た出力信号Ｓ４７を反転して出力し、出力信号Ｓ４８が
“L"レベルの時に、入力された出力信号Ｓ４７をそのま
ま出力する。入力された出力信号Ｓ４７とＥＸＯＲゲー
ト７３の出力信号とは、ＡＮＤゲート７４でＡＮＤ論理
がとられ、位相遅れ信号Ｓ７６が出力端子７６から出力
される。入力された出力信号Ｓ４８とＥＸＯＲゲート７
３の出力信号とは、ＡＮＤゲート７５でＡＮＤ論理がと
られ、位相進み信号Ｓ７７が出力端子７７から出力され
る。
【００４６】図９（ａ）に示すように、データＳｉの位
相がＶＣＯ出力信号Ｓｏの位相と合致している場合、出
力端子７６及び７７から出力される位相遅れ信号Ｓ７６
と位相進み信号Ｓ７７は、共に“L"レベルとなる。
相がＶＣＯ出力信号Ｓｏの位相と合致している場合、出
力端子７６及び７７から出力される位相遅れ信号Ｓ７６
と位相進み信号Ｓ７７は、共に“L"レベルとなる。
【００４７】図９（ｂ）に示すように、ＶＣＯ出力信号
Ｓｏの位相がデータＳｉの位相より遅れている場合、出
力端子７６から、位相の遅れに対応したパルス幅のパル
ス（位相遅れ信号Ｓ７６）が出力され、出力端子７７か
ら出力される位相進み信号Ｓ７７は常に“L"レベルとな
る。
Ｓｏの位相がデータＳｉの位相より遅れている場合、出
力端子７６から、位相の遅れに対応したパルス幅のパル
ス（位相遅れ信号Ｓ７６）が出力され、出力端子７７か
ら出力される位相進み信号Ｓ７７は常に“L"レベルとな
る。
【００４８】図９（ｃ）に示すように、ＶＣＯ出力信号
Ｓｏの位相がデータＳｉの位相より進んでいる場合、出
力端子７７から、位相の進みに対応したパルス幅のパル
ス（位相進み信号Ｓ７７）が出力され、出力端子７６か
ら出力される位相遅れ信号Ｓ７６は常に“L"レベルとな
る。
Ｓｏの位相がデータＳｉの位相より進んでいる場合、出
力端子７７から、位相の進みに対応したパルス幅のパル
ス（位相進み信号Ｓ７７）が出力され、出力端子７６か
ら出力される位相遅れ信号Ｓ７６は常に“L"レベルとな
る。
【００４９】この変換器から出力される位相遅れ信号Ｓ
７６及び位相進み信号Ｓ７７を、それぞれ図７の入力端
子５１，５２に入力すれば、この変換器によってデータ
Ｓｉの位相とＶＣＯ出力信号Ｓｏの位相に比例したパル
スを発生することができるので、図７のチャージポンプ
に起因した不具合も回避することができる。
７６及び位相進み信号Ｓ７７を、それぞれ図７の入力端
子５１，５２に入力すれば、この変換器によってデータ
Ｓｉの位相とＶＣＯ出力信号Ｓｏの位相に比例したパル
スを発生することができるので、図７のチャージポンプ
に起因した不具合も回避することができる。
【００５０】（第３の実施形態）図１０は、本発明の第
３の実施形態を示す変換器の構成図である。この変換器
は、図８の変換器と同様の機能を有するものであり、図
１の位相比較器の第１及び第２の出力信号Ｓ４７，Ｓ４
８をそれぞれ入力する入力端子８１，８２を備えてい
る。入力端子８１には、入力された第１の出力信号Ｓ４
７を反転又はこの反転信号を反転する第１の論理回路
（例えば、２段のインバータ８３−１，８３−２）が接
続され、さらにこの出力側に、インバータ８３−２の出
力信号を反転又はこの反転信号を反転して位相遅れ信号
Ｓ８６を出力する第２の論理回路（例えば、２段のイン
バータ８３−３，８３−４）が接続されている。インバ
ータ８３−４の出力端子には、位相遅れ信号Ｓ８６を出
力する出力端子８６が接続されている。
３の実施形態を示す変換器の構成図である。この変換器
は、図８の変換器と同様の機能を有するものであり、図
１の位相比較器の第１及び第２の出力信号Ｓ４７，Ｓ４
８をそれぞれ入力する入力端子８１，８２を備えてい
る。入力端子８１には、入力された第１の出力信号Ｓ４
７を反転又はこの反転信号を反転する第１の論理回路
（例えば、２段のインバータ８３−１，８３−２）が接
続され、さらにこの出力側に、インバータ８３−２の出
力信号を反転又はこの反転信号を反転して位相遅れ信号
Ｓ８６を出力する第２の論理回路（例えば、２段のイン
バータ８３−３，８３−４）が接続されている。インバ
ータ８３−４の出力端子には、位相遅れ信号Ｓ８６を出
力する出力端子８６が接続されている。
【００５１】入力端子８２には、入力された第２の出力
信号Ｓ４８を反転又はこの反転信号を反転する第３の論
理回路（例えば、２段のインバータ８３−５，８３−
６）が接続され、さらにこの出力側に、インバータ８３
−６の出力信号を反転又はこの反転信号を反転して位相
進み信号Ｓ８７を出力する第４の論理回路（例えば、２
段のインバータ８３−７，８３−８）が接続されてい
る。インバータ８３−８の出力端子には、位相進み信号
Ｓ８７を出力する出力端子８７が接続されている。
信号Ｓ４８を反転又はこの反転信号を反転する第３の論
理回路（例えば、２段のインバータ８３−５，８３−
６）が接続され、さらにこの出力側に、インバータ８３
−６の出力信号を反転又はこの反転信号を反転して位相
進み信号Ｓ８７を出力する第４の論理回路（例えば、２
段のインバータ８３−７，８３−８）が接続されてい
る。インバータ８３−８の出力端子には、位相進み信号
Ｓ８７を出力する出力端子８７が接続されている。
【００５２】インバータ８３−２の出力端子と一定電位
（例えば、接地電位＝０Ｖ）との間には、入力される第
２の出力信号Ｓ４８によりスイッチングしてインバータ
８３−２の出力端子を接地電位に設定可能な第２のスイ
ッチング素子（例えば、ＮＭＯＳ）８４に接続されてい
る。インバータ８３−６の出力端子と一定電位（例え
ば、接地電位＝０Ｖ）との間には、入力される第１の出
力信号Ｓ４７によりスイッチングしてインバータ８３−
６の出力端子を接地電位に設定可能な第１のスッチング
素子（例えば、ＮＭＯＳ）８４が接続されている。
（例えば、接地電位＝０Ｖ）との間には、入力される第
２の出力信号Ｓ４８によりスイッチングしてインバータ
８３−２の出力端子を接地電位に設定可能な第２のスイ
ッチング素子（例えば、ＮＭＯＳ）８４に接続されてい
る。インバータ８３−６の出力端子と一定電位（例え
ば、接地電位＝０Ｖ）との間には、入力される第１の出
力信号Ｓ４７によりスイッチングしてインバータ８３−
６の出力端子を接地電位に設定可能な第１のスッチング
素子（例えば、ＮＭＯＳ）８４が接続されている。
【００５３】次に、図１０の動作を説明する。図１の位
相比較器から出力される第１及び第２の出力信号Ｓ４
７，Ｓ４８がそれぞれ入力端子８１，８２に入力され
る。入力端子８１に入力された出力信号Ｓ４７は、イン
バータ８３−１で反転され、さらにこの出力信号がイン
バータ８３−２で反転される。入力端子８２に入力され
た出力信号Ｓ４８は、インバータ８３−５で反転され、
この出力信号がインバータ８３−６で反転される。ＮＭ
ＯＳ８４は、出力信号Ｓ４８が“H"レベルの時にオン状
態、“L"レベルの時にオフ状態になる。ＮＭＯＳ８５
は、出力信号Ｓ４７が“H"レベルの時にオン状態、“L"
レベルの時にオフ状態になる。
相比較器から出力される第１及び第２の出力信号Ｓ４
７，Ｓ４８がそれぞれ入力端子８１，８２に入力され
る。入力端子８１に入力された出力信号Ｓ４７は、イン
バータ８３−１で反転され、さらにこの出力信号がイン
バータ８３−２で反転される。入力端子８２に入力され
た出力信号Ｓ４８は、インバータ８３−５で反転され、
この出力信号がインバータ８３−６で反転される。ＮＭ
ＯＳ８４は、出力信号Ｓ４８が“H"レベルの時にオン状
態、“L"レベルの時にオフ状態になる。ＮＭＯＳ８５
は、出力信号Ｓ４７が“H"レベルの時にオン状態、“L"
レベルの時にオフ状態になる。
【００５４】ＮＭＯＳ８４がオン状態になると、インバ
ータ８３−２の出力端子が接地電位に設定される。ＮＭ
ＯＳ８５がオン状態の時にも、インバータ８３−６の出
力端子が接地電位に設定される。インバータ８３−２の
出力信号は、インバータ８３−３で反転され、さらにこ
の出力信号がインバータ８３−４で反転された後、位相
遅れ信号Ｓ８６が出力端子８６から出力される。インバ
ータ８３−６の出力信号は、インバータ８３−７で反転
され、さらにこの出力信号がインバータ８３−８で反転
され、位相進み信号Ｓ８７が出力端子８７から出力され
る。
ータ８３−２の出力端子が接地電位に設定される。ＮＭ
ＯＳ８５がオン状態の時にも、インバータ８３−６の出
力端子が接地電位に設定される。インバータ８３−２の
出力信号は、インバータ８３−３で反転され、さらにこ
の出力信号がインバータ８３−４で反転された後、位相
遅れ信号Ｓ８６が出力端子８６から出力される。インバ
ータ８３−６の出力信号は、インバータ８３−７で反転
され、さらにこの出力信号がインバータ８３−８で反転
され、位相進み信号Ｓ８７が出力端子８７から出力され
る。
【００５５】図１０の変換器は、入力端子８１及び８２
から入力される出力信号Ｓ４７及びＳ４８が同時に“H"
レベルの時に、出力端子８６及び８７から出力される位
相遅れ信号Ｓ８６及び位相進み信号Ｓ８７が共に“L"レ
ベルとなる。出力信号Ｓ４７のみが“H"レベルの時は、
出力端子８６から“H"レベルの位相遅れ信号Ｓ８６が出
力され、出力信号Ｓ４８のみが“H"レベル時は、出力端
子８７から“H"レベルの位相進み信号Ｓ８７が出力され
る。このため、図８の変換器と同等の機能を有してい
る。
から入力される出力信号Ｓ４７及びＳ４８が同時に“H"
レベルの時に、出力端子８６及び８７から出力される位
相遅れ信号Ｓ８６及び位相進み信号Ｓ８７が共に“L"レ
ベルとなる。出力信号Ｓ４７のみが“H"レベルの時は、
出力端子８６から“H"レベルの位相遅れ信号Ｓ８６が出
力され、出力信号Ｓ４８のみが“H"レベル時は、出力端
子８７から“H"レベルの位相進み信号Ｓ８７が出力され
る。このため、図８の変換器と同等の機能を有してい
る。
【００５６】さらに、この図１０の変換器では、回路構
成が簡単で信号の流れが一方向であるので、図８の回路
では問題となる各論理素子毎に生じる信号の遅延時間の
違いを考慮する必要がなくなり、高速動作をさせる場合
に有利となる。
成が簡単で信号の流れが一方向であるので、図８の回路
では問題となる各論理素子毎に生じる信号の遅延時間の
違いを考慮する必要がなくなり、高速動作をさせる場合
に有利となる。
【００５７】（第４の実施形態）図１１は、本発明の第
４の実施形態を示す位相比較器の構成図である。この位
相比較器は、第１の実施形態を示す図１に対応するもの
であり、データＳｉとこれが反転された反転データＳｉ
／とが同時に入力されるようなデュアル構成になってい
る。
４の実施形態を示す位相比較器の構成図である。この位
相比較器は、第１の実施形態を示す図１に対応するもの
であり、データＳｉとこれが反転された反転データＳｉ
／とが同時に入力されるようなデュアル構成になってい
る。
【００５８】この位相比較器は、データＳｉを入力する
入力端子９１と、反転データＳｉ／を入力する入力端子
９２と、クロック信号（例えば、ＶＣＯ出力信号Ｓｏ）
を入力する入力端子９３と、ＶＣＯ反転出力信号Ｓｏ／
を入力する入力端子９４と、ＶＣＯ出力信号Ｓｏに応答
してデータＳｉ及び反転データＳｉ／を記憶するＦＦ
（例えば、Ｄ−ＦＦ）９５と、データＳｉ及び反転デー
タＳｉ／を該データＳｉの位相で０°以上１８０°未満
の所定角度（例えば、９０°）だけ遅延させる遅延回路
９６とを有している。
入力端子９１と、反転データＳｉ／を入力する入力端子
９２と、クロック信号（例えば、ＶＣＯ出力信号Ｓｏ）
を入力する入力端子９３と、ＶＣＯ反転出力信号Ｓｏ／
を入力する入力端子９４と、ＶＣＯ出力信号Ｓｏに応答
してデータＳｉ及び反転データＳｉ／を記憶するＦＦ
（例えば、Ｄ−ＦＦ）９５と、データＳｉ及び反転デー
タＳｉ／を該データＳｉの位相で０°以上１８０°未満
の所定角度（例えば、９０°）だけ遅延させる遅延回路
９６とを有している。
【００５９】Ｄ−ＦＦ９５は、データＳｉを入力するデ
ータ入力端子Ｄ、反転データＳｉ／を入力する反転デー
タ入力端子Ｄ／、ＶＣＯ出力信号Ｓｏを入力するクロッ
ク入力端子ＣＫ、ＶＣＯ反転出力信号Ｓｏ／を入力する
反転クロック入力端子ＣＫ／、データを出力する出力端
子Ｑ、及び反転データを出力する反転出力端子Ｑ／を有
し、データＳｉをＶＣＯ出力信号Ｓｏのポジティブエッ
ジで検出し、記憶保持する回路である。遅延回路９２
は、データＳｉを入力するデータ入力端子Ｄ、反転デー
タＳｉ／を入力する反転データ入力端子Ｄ／、データ出
力端子Ｑ、及び反転データ出力端子Ｑ／を有し、データ
Ｓｉと反転データＳｉ／を該データＳｉの位相で９０°
遅らせて出力する回路である。
ータ入力端子Ｄ、反転データＳｉ／を入力する反転デー
タ入力端子Ｄ／、ＶＣＯ出力信号Ｓｏを入力するクロッ
ク入力端子ＣＫ、ＶＣＯ反転出力信号Ｓｏ／を入力する
反転クロック入力端子ＣＫ／、データを出力する出力端
子Ｑ、及び反転データを出力する反転出力端子Ｑ／を有
し、データＳｉをＶＣＯ出力信号Ｓｏのポジティブエッ
ジで検出し、記憶保持する回路である。遅延回路９２
は、データＳｉを入力するデータ入力端子Ｄ、反転デー
タＳｉ／を入力する反転データ入力端子Ｄ／、データ出
力端子Ｑ、及び反転データ出力端子Ｑ／を有し、データ
Ｓｉと反転データＳｉ／を該データＳｉの位相で９０°
遅らせて出力する回路である。
【００６０】Ｄ−ＦＦ９５の出力端子Ｑには第１のトラ
ンスファゲート９７が、反転出力端子Ｑ／には第２のト
ランスファゲート９８がそれぞれ接続されている。遅延
回路９６の出力端子Ｑには第３のトランスファゲート９
９が、反転出力端子Ｑ／には第４のトランスファゲート
１００がそれぞれ接続されている。第１のトランスファ
ゲート９７は、ＮＭＯＳ及びＰＭＯＳの並列回路で構成
され、データＳｉが“H"レベルの時にＤ−ＦＦ９５の出
力端子Ｑから出力された出力信号を透過させる回路であ
る。第２のトランスファゲート９８は、ＮＭＯＳ及びＰ
ＭＯＳの並列回路で構成され、データＳｉが“L"レベル
の時にＤ−ＦＦ９５の反転出力端子Ｑ／から出力された
反転出力信号を透過させる回路である。第３のトランス
ファゲート９９は、ＮＭＯＳ及びＰＭＯＳの並列回路で
構成され、データＳｉが“H"レベルの時に遅延回路９６
の出力端子Ｑから出力された出力信号を透過させる回路
である。第４のトランスファゲート１００は、ＮＭＯＳ
及びＰＭＯＳの並列回路で構成され、データＳｉが“L"
レベルの時に遅延回路９６の反転出力端子Ｑ／から出力
された反転出力信号を透過させる回路である。
ンスファゲート９７が、反転出力端子Ｑ／には第２のト
ランスファゲート９８がそれぞれ接続されている。遅延
回路９６の出力端子Ｑには第３のトランスファゲート９
９が、反転出力端子Ｑ／には第４のトランスファゲート
１００がそれぞれ接続されている。第１のトランスファ
ゲート９７は、ＮＭＯＳ及びＰＭＯＳの並列回路で構成
され、データＳｉが“H"レベルの時にＤ−ＦＦ９５の出
力端子Ｑから出力された出力信号を透過させる回路であ
る。第２のトランスファゲート９８は、ＮＭＯＳ及びＰ
ＭＯＳの並列回路で構成され、データＳｉが“L"レベル
の時にＤ−ＦＦ９５の反転出力端子Ｑ／から出力された
反転出力信号を透過させる回路である。第３のトランス
ファゲート９９は、ＮＭＯＳ及びＰＭＯＳの並列回路で
構成され、データＳｉが“H"レベルの時に遅延回路９６
の出力端子Ｑから出力された出力信号を透過させる回路
である。第４のトランスファゲート１００は、ＮＭＯＳ
及びＰＭＯＳの並列回路で構成され、データＳｉが“L"
レベルの時に遅延回路９６の反転出力端子Ｑ／から出力
された反転出力信号を透過させる回路である。
【００６１】第１及び第２のトランスファゲート９７，
９８の出力側には、第１のインバータ１０１が接続さ
れ、さらに、第３及び第４のトランスファゲート９９，
１００の出力側には、第２のインバータ１０２が接続さ
れている。第１のインバータ１０１は、第１及び第２の
トランスファゲート９７，９８の出力信号を共に入力し
て第１の出力信号Ｓ１０３を出力端子１０３へ出力する
回路である。第２のインバータ１０２は、第３及び第４
のトランスファゲート９９，１００の出力信号を共に入
力して第２の出力信号Ｓ１０４を出力端子１０４へ出力
する回路である。
９８の出力側には、第１のインバータ１０１が接続さ
れ、さらに、第３及び第４のトランスファゲート９９，
１００の出力側には、第２のインバータ１０２が接続さ
れている。第１のインバータ１０１は、第１及び第２の
トランスファゲート９７，９８の出力信号を共に入力し
て第１の出力信号Ｓ１０３を出力端子１０３へ出力する
回路である。第２のインバータ１０２は、第３及び第４
のトランスファゲート９９，１００の出力信号を共に入
力して第２の出力信号Ｓ１０４を出力端子１０４へ出力
する回路である。
【００６２】図１１の動作を説明すると、第１及び第２
のトランスファゲート９７，９８及び第１のインバータ
１０１から構成されるユニットは、図１のＥＸＯＲゲー
ト４５に相当し、データＳｉ及びＤ−ＦＦ９５の出力信
号のいずれか一方のみが“H"レベルの時、“H"レベルの
第１の出力信号Ｓ１０３を出力する。第３及び第４のト
ランスファゲート９９，１００及び第２のインバータ１
０２から構成されるユニットは、図１のＥＸＯＲゲート
４６に相当し、データＳｉ及び遅延回路９６の出力信号
のいずれか一方のみが“H"レベルの時、“H"レベルの第
２の出力信号Ｓ１０４を出力する。このため、図１の位
相比較器と同様の動作を行う。
のトランスファゲート９７，９８及び第１のインバータ
１０１から構成されるユニットは、図１のＥＸＯＲゲー
ト４５に相当し、データＳｉ及びＤ−ＦＦ９５の出力信
号のいずれか一方のみが“H"レベルの時、“H"レベルの
第１の出力信号Ｓ１０３を出力する。第３及び第４のト
ランスファゲート９９，１００及び第２のインバータ１
０２から構成されるユニットは、図１のＥＸＯＲゲート
４６に相当し、データＳｉ及び遅延回路９６の出力信号
のいずれか一方のみが“H"レベルの時、“H"レベルの第
２の出力信号Ｓ１０４を出力する。このため、図１の位
相比較器と同様の動作を行う。
【００６３】この第４の実施形態では、第１の実施形態
に比べ、信号の流れが一方向であるので、各論理素子毎
に生じる信号の遅延時間の違いを考慮する必要がなくな
り、高速動作をさせる場合に有利となる。
に比べ、信号の流れが一方向であるので、各論理素子毎
に生じる信号の遅延時間の違いを考慮する必要がなくな
り、高速動作をさせる場合に有利となる。
【００６４】（変形例）なお、本発明は上記実施形態に
限定されず、種々の変形が可能である。この変形例とし
ては、例えば、次の（ａ）〜（ｄ）のようなものがあ
る。 （ａ） 図１あるいは図１１のＤ−ＦＦ４３，９５は、
他のＦＦで置き換えてもよい。又、遅延回路４４，９６
は、位相の遅延量が９０°のものを使用したが、この遅
延量は正確に９０°である必要はなく、例えば８０°、
１００°等、０°〜１８０°のいずれの値のものを用い
ても、上記実施形態とほぼ同様の作用、効果が得られ
る。
限定されず、種々の変形が可能である。この変形例とし
ては、例えば、次の（ａ）〜（ｄ）のようなものがあ
る。 （ａ） 図１あるいは図１１のＤ−ＦＦ４３，９５は、
他のＦＦで置き換えてもよい。又、遅延回路４４，９６
は、位相の遅延量が９０°のものを使用したが、この遅
延量は正確に９０°である必要はなく、例えば８０°、
１００°等、０°〜１８０°のいずれの値のものを用い
ても、上記実施形態とほぼ同様の作用、効果が得られ
る。
【００６５】（ｂ） 図１あるいは図８のＥＸＯＲゲー
ト４５，４６，７３は、ＥＸＮＯＲゲートに置き換えて
もよい。この場合、図８のＡＮＤゲート７４，７５は、
ＮＯＲゲートに置き換える等すればよい。これにより、
上記実施形態とほぼ同様の作用、効果が得られる。
ト４５，４６，７３は、ＥＸＮＯＲゲートに置き換えて
もよい。この場合、図８のＡＮＤゲート７４，７５は、
ＮＯＲゲートに置き換える等すればよい。これにより、
上記実施形態とほぼ同様の作用、効果が得られる。
【００６６】（ｃ） 図１０において、第１の論理回路
は２段のインバータ８３−１，８３−２、第２の論理回
路は２段のインバータ８３−３，８３−４、第３の論理
回路は２段のインバータ８３−５，８３−６、第４の論
理回路は２段のインバータ８３−７，８３−８でそれぞ
れ構成したが、これらをそれぞれ１段のインバータ、あ
るいは３段等のインバータで構成してもよい。又、２個
のＮＭＯＳ８４，８５は、ＰＭＯＳ等の他のスイッチン
グ素子に書き換えてもよい。この際、他のスイッチング
素子に対応させて接地電位を他の一定電位に置き換える
等すれば、上記実施形態とほぼ同様の作用、効果が得ら
れる。
は２段のインバータ８３−１，８３−２、第２の論理回
路は２段のインバータ８３−３，８３−４、第３の論理
回路は２段のインバータ８３−５，８３−６、第４の論
理回路は２段のインバータ８３−７，８３−８でそれぞ
れ構成したが、これらをそれぞれ１段のインバータ、あ
るいは３段等のインバータで構成してもよい。又、２個
のＮＭＯＳ８４，８５は、ＰＭＯＳ等の他のスイッチン
グ素子に書き換えてもよい。この際、他のスイッチング
素子に対応させて接地電位を他の一定電位に置き換える
等すれば、上記実施形態とほぼ同様の作用、効果が得ら
れる。
【００６７】（ｄ） 図１１において、トランスファゲ
ート９７〜１００は、他のトランジスタ等で構成しても
よい。
ート９７〜１００は、他のトランジスタ等で構成しても
よい。
【００６８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、ＦＦ、遅延回路、及び第１、第２の論理ゲー
トで構成したので、例えば、本発明の位相比較器を、Ｎ
ＲＺ受信信号を識別再生するクロック信号の抽出のため
に用いるＰＬＬ回路等に設けた場合、この位相比較器に
起因するクロック信号のジッタの発生を除去することが
でき、位相比較器の高速応答と識別位相の高精度化が可
能となる。
によれば、ＦＦ、遅延回路、及び第１、第２の論理ゲー
トで構成したので、例えば、本発明の位相比較器を、Ｎ
ＲＺ受信信号を識別再生するクロック信号の抽出のため
に用いるＰＬＬ回路等に設けた場合、この位相比較器に
起因するクロック信号のジッタの発生を除去することが
でき、位相比較器の高速応答と識別位相の高精度化が可
能となる。
【００６９】第２の発明によれば、ＦＦ、遅延回路、第
１、第２、第３、第４のトランスファーゲート、及び第
１、第２のインバータで構成したので、データ及び反転
データが同時に入力されるようなデュアル構成におい
て、第１の発明とほぼ同様の効果が得られる。さらに、
信号の流れが一方向であるので、各論理素子毎に生じる
信号の遅延時間の違いを考慮する必要がなくなり、高速
動作が可能となる。
１、第２、第３、第４のトランスファーゲート、及び第
１、第２のインバータで構成したので、データ及び反転
データが同時に入力されるようなデュアル構成におい
て、第１の発明とほぼ同様の効果が得られる。さらに、
信号の流れが一方向であるので、各論理素子毎に生じる
信号の遅延時間の違いを考慮する必要がなくなり、高速
動作が可能となる。
【００７０】第３及び第４の発明によれば、第１又は第
２の発明の位相比較器の出力側に、第３の論理ゲート、
及び第１、第２の出力回路によって構成される変換器を
設けたので、例えば、本発明の位相比較器をＰＬＬ回路
等に設けた場合、データの位相とＶＣＯ出力信号の位相
に比例したパルスを発生することができ、ループフィル
タの入力側に設けられるチャージポンプに起因した不具
合を回避することができる。
２の発明の位相比較器の出力側に、第３の論理ゲート、
及び第１、第２の出力回路によって構成される変換器を
設けたので、例えば、本発明の位相比較器をＰＬＬ回路
等に設けた場合、データの位相とＶＣＯ出力信号の位相
に比例したパルスを発生することができ、ループフィル
タの入力側に設けられるチャージポンプに起因した不具
合を回避することができる。
【００７１】第５の発明によれば、第１又は第２の発明
の位相比較器の出力側に、第１、第２、第３、第４の論
理回路、及び第１、第２のスイッチング素子によって構
成される変換器を設けたので、第３の発明とほぼ同様の
効果が得られる。さらに、この第５の発明では、第３及
び第４の発明に比べ、信号の流れが一方向であるので、
各論理素子毎に生じる信号の遅延時間の違いを考慮する
必要がなくなり、高速動作が可能となる。
の位相比較器の出力側に、第１、第２、第３、第４の論
理回路、及び第１、第２のスイッチング素子によって構
成される変換器を設けたので、第３の発明とほぼ同様の
効果が得られる。さらに、この第５の発明では、第３及
び第４の発明に比べ、信号の流れが一方向であるので、
各論理素子毎に生じる信号の遅延時間の違いを考慮する
必要がなくなり、高速動作が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す位相比較器の構
成図である。
成図である。
【図２】従来の一般的なＰＬＬ回路の構成図である。
【図３】図２の位相比較器の構成図である。
【図４】図３のタイミングチャートである。
【図５】図３のチャージポンプの概念図である。
【図６】図１のタイミングチャートである。
【図７】本発明の第２の実施形態におけるチャージポン
プの具体例を示す構成図である。
プの具体例を示す構成図である。
【図８】図７の入力端子側に接続される変換器の構成図
である。
である。
【図９】図８のタイミングチャートである。
【図１０】本発明の第３の実施形態を示す変換器の構成
図である。
図である。
【図１１】本発明の第４の実施形態を示す位相比較器の
構成図である。
構成図である。
１０ 位相比較器 ３０ ループフィルタ ３２ ＶＣＯ ４３，９５ Ｄ−ＦＦ ４４，９６ 遅延回路 ４５，４６，７３ ＥＸＯＲゲート ７４，７５ ＡＮＤゲート ８３−１〜８３−８，１０１，１０２ インバータ ８４，８５ ＮＭＯＳ ９７〜１００ トランスファゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０６Ｆ 1/12 Ｇ０６Ｆ 1/04 ３４０Ａ Ｆターム(参考） 5J039 JJ07 JJ13 JJ14 5J106 AA04 BB02 CC01 CC21 CC41 CC58 DD08 DD32 DD42 DD43 DD47 DD48 JJ02 KK02 KK05 KK25 LL02 5K047 AA05 AA06 FF02 GG11 MM28 MM46 MM53 MM63
Claims (5)
- 【請求項１】 データ及びクロック信号を入力し、該ク
ロック信号に応答して該データを記憶するフリップフロ
ップ回路と、 前記データを入力し、該データを該データの位相で０°
以上１８０°未満の所定角度だけ遅延させる遅延回路
と、 前記データ及び前記フリップフロップ回路の出力信号を
入力し、該データと該出力信号との排他的論理和又は排
他的否定論理和をとって第１の出力信号を出力する第１
の論理ゲートと、 前記データ及び前記遅延回路の出力信号を入力し、該デ
ータと該出力信号との排他的論理和又は排他的否定論理
和をとって第２の出力信号を出力する第２の論理ゲート
と、 を有することを特徴とする位相比較器。 - 【請求項２】 データ、このデータの反転データ、及び
クロック信号を入力し、該クロック信号に応答して該デ
ータ及び該反転データを記憶するフリップフロップ回路
と、 前記データ及び前記反転データを入力し、該データ及び
該反転データを該データの位相で０°以上１８０°未満
の所定角度だけ遅延させる遅延回路と、 前記データ、前記反転データ、及び前記フリップフロッ
プ回路の出力信号を入力し、該データが論理“H”レベ
ルのときに該フリップフロップ回路の出力信号を透過さ
せる第１のトランスファゲートと、 前記データ、前記反転データ、及び前記フリップフロッ
プ回路の反転出力信号を入力し、該データが論理“L”
レベルのときに該フリップフロップ回路の反転出力信号
を透過させる第２のトランスファゲートと、 前記第１及び第２のトランスファゲートの出力信号を入
力し、この２つの出力信号の加算値を反転して第１の出
力信号を出力する第１の論理反転回路と、 前記データ、前記反転データ、及び前記遅延回路の出力
信号を入力し、該データが論理“H”レベルのときに該
遅延回路の出力信号を透過させる第３のトランスファゲ
ートと、 前記データ、前記反転データ、及び前記遅延回路の反転
出力信号を入力し、該データが論理“L”レベルのとき
に該遅延回路の反転出力信号を透過させる第４のトラン
スファゲートと、 前記第３及び第４のトランスファゲートの出力信号を入
力し、この２つの出力信号の加算値を反転して第２の出
力信号を出力する第２の論理反転回路と、を有すること
を特徴とする位相比較器。 - 【請求項３】 請求項１又は２記載の位相比較器と、 前記第１及び第２の出力信号を入力し、この２つの出力
信号の排他的論理和又は排他的否定論理和をとる第３の
論理ゲートと、 前記第１の出力信号及び前記第３の論理ゲートの出力信
号を入力し、この２つの出力信号が一致しているか否か
を検出して一致しているときには位相遅れ信号を出力す
る第１の出力回路と、 前記第２の出力信号及び前記第３の論理ゲートの出力信
号を入力し、この２つの出力信号が一致しているか否か
を検出して一致しているときには位相進み信号を出力す
る第２の出力回路と、 を有することを特徴とする位相比較器。 - 【請求項４】 請求項３記載の位相比較器において、 前記第１の出力回路は、前記第１の出力信号と前記第３
の論理ゲートの出力信号との論理積又は否定論理積をと
る論理ゲートで構成し、 前記第２の出力回路は、前記第２の出力信号と前記第３
の論理ゲートの出力信号との論理積又は否定論理積をと
る論理ゲートで構成したことを特徴とする位相比較器。 - 【請求項５】 請求項１又は２記載の位相比較器と、 前記第１の出力信号を反転又はこの反転信号を反転する
第１の論理回路と、 前記第１の論理回路の出力信号を反転又はこの反転信号
を反転して位相遅れ信号を出力する第２の論理回路と、 前記第２の出力信号を反転又はこの反転信号を反転する
第３の論理回路と、 前記第３の論理回路の出力信号を反転又はこの反転信号
を反転して位相進み信号を出力する第４の論理回路と、 前記第１の出力信号によりスイッチングして前記第３の
論理回路の出力信号を一定電位に設定可能な第１のスイ
ッチング素子と、 前記第２の出力信号によりスイッチングして前記第１の
論理回路の出力信号を一定電位に設定可能な第２のスイ
ッチング素子と、 を有することを特徴とする位相比較器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155672A JP2001339296A (ja) | 2000-05-26 | 2000-05-26 | 位相比較器 |
| US09/695,860 US6496042B1 (en) | 2000-05-26 | 2000-10-26 | Phase comparator for identifying and returning a non-return-to-zero receiving signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155672A JP2001339296A (ja) | 2000-05-26 | 2000-05-26 | 位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339296A true JP2001339296A (ja) | 2001-12-07 |
Family
ID=18660574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000155672A Withdrawn JP2001339296A (ja) | 2000-05-26 | 2000-05-26 | 位相比較器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6496042B1 (ja) |
| JP (1) | JP2001339296A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008236567A (ja) * | 2007-03-23 | 2008-10-02 | Nippon Telegr & Teleph Corp <Ntt> | デューティ検出回路 |
| JP2011066474A (ja) * | 2009-09-15 | 2011-03-31 | Yokogawa Electric Corp | Ｐｌｌ回路 |
| JP2012080337A (ja) * | 2010-10-01 | 2012-04-19 | Sony Corp | 位相比較器およびクロックデータリカバリ回路 |
| JP2012090301A (ja) * | 2002-10-04 | 2012-05-10 | Intersil Americas Inc | インテグレーテッドｐｌｌを備えたｐｗｍコントローラ |
| KR101687137B1 (ko) * | 2016-05-27 | 2016-12-15 | 인하대학교 산학협력단 | 클락 신호의 스큐를 검출하는 방법 및 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1313900C (zh) * | 2003-12-19 | 2007-05-02 | 中芯国际集成电路制造(上海)有限公司 | 同步化逻辑电路接口及其同步化方法 |
| US7706490B2 (en) * | 2004-02-02 | 2010-04-27 | Thomson Licensing | Analog to digital converter clock synchronizer |
| US7230465B2 (en) * | 2005-01-10 | 2007-06-12 | Infineon Technologies Ag | Duty cycle corrector |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455540A (en) * | 1994-10-26 | 1995-10-03 | Cypress Semiconductor Corp. | Modified bang-bang phase detector with ternary output |
| FR2728118A1 (fr) * | 1994-12-08 | 1996-06-14 | Matra Mhs | Comparateur de phase entre un signal numerique et un signal d'horloge, et boucle a verrouillage de phase correspondante |
| JPH09252249A (ja) * | 1996-03-15 | 1997-09-22 | Hitachi Ltd | Ｐｌｌ周波数シンセサイザ |
-
2000
- 2000-05-26 JP JP2000155672A patent/JP2001339296A/ja not_active Withdrawn
- 2000-10-26 US US09/695,860 patent/US6496042B1/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012090301A (ja) * | 2002-10-04 | 2012-05-10 | Intersil Americas Inc | インテグレーテッドｐｌｌを備えたｐｗｍコントローラ |
| JP2008236567A (ja) * | 2007-03-23 | 2008-10-02 | Nippon Telegr & Teleph Corp <Ntt> | デューティ検出回路 |
| JP2011066474A (ja) * | 2009-09-15 | 2011-03-31 | Yokogawa Electric Corp | Ｐｌｌ回路 |
| JP2012080337A (ja) * | 2010-10-01 | 2012-04-19 | Sony Corp | 位相比較器およびクロックデータリカバリ回路 |
| CN102447474A (zh) * | 2010-10-01 | 2012-05-09 | 索尼公司 | 相位比较器和时钟数据恢复电路 |
| KR101687137B1 (ko) * | 2016-05-27 | 2016-12-15 | 인하대학교 산학협력단 | 클락 신호의 스큐를 검출하는 방법 및 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6496042B1 (en) | 2002-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8284887B2 (en) | Clock data recovery circuit and multiplied-frequency clock generation circuit | |
| KR20000006536A (ko) | 지연형위상동기회로 | |
| JPH10276086A (ja) | 位相同期ループ | |
| US6498537B1 (en) | Phase comparison circuit having a controlled delay of an input signal | |
| JP2924773B2 (ja) | 位相同期システム | |
| EP2359469B1 (en) | A phase frequency detector | |
| WO2005086353A1 (ja) | ロック検出回路、ロック検出方法 | |
| JP2001339296A (ja) | 位相比較器 | |
| JPH09214331A (ja) | Ｐｌｌ周波数シンセサイザ及びその駆動方法 | |
| US6774679B2 (en) | Semiconductor integrated circuit | |
| JPH1195859A (ja) | 集積回路内蔵発振回路 | |
| US8362817B2 (en) | Phase comparator and clock data recovery circuit | |
| JP2004120515A (ja) | フェーズロックループ回路 | |
| US7622959B2 (en) | Phase comparator and semiconductor device with phase comparator | |
| US10250267B2 (en) | Differential phase-frequency detector | |
| JPH09326689A (ja) | クロック発生回路 | |
| JP2003243981A (ja) | 位相比較器 | |
| US6563386B1 (en) | Self-starter for PLL synthesizers | |
| KR100301241B1 (ko) | 위상동기루프 | |
| JPWO2006129396A1 (ja) | 周波数シンセサイザおよびこれに用いるチャージポンプ回路 | |
| JPH09200048A (ja) | Ｐｌｌ周波数シンセサイザ | |
| JPH0730415A (ja) | Ｐｌｌ回路 | |
| JP3671362B2 (ja) | 位相周波数比較回路およびｐｌｌ回路 | |
| JP2001144608A (ja) | 位相同期回路 | |
| JP3640422B2 (ja) | クロック再生回路及び周波数誤差推定回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |