JP2012090301A - インテグレーテッドｐｌｌを備えたｐｗｍコントローラ - Google Patents

Abstract

【課題】ＰＷＭコントローラチップのサイズ、コスト及び製造上の複雑を減らす。
【解決手段】位相ロックループ（ＰＬＬ）を用いた電子部品に電力を供給するためのパルス幅変調（ＰＷＭ）コントローラが、提供される。ＰＷＭコントローラは、基準信号を受信する入力ノードと、位相ロックループ（ＰＬＬ）とを備えている。このＰＬＬは、位相信号を受信し且つ前記誤り訂正信号に関係する周波数を有する発振器信号を生成する発振器と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と、フィードバック信号との間の位相差に基づいて前記位相信号を生成させる位相周波数検出器（ＰＦＤ）と、前記ＰＦＤに結合され、周期的にＰＦＤが前記位相信号を生成することができるようにする抑制回路と、前記ＰＦＤに結合され、前記位相信号が同時に活性である時間の長さを制限するように動作可能なフィードフォワード回路とを備えている。
【選択図】図３

Description

関連出願

本願は、米国特許出願第１０／２６４，３６０（発明の名称：「プログラム可能バンド幅を有する位相ロックループ（ＰＨＡＳＥ−ＬＯＣＫ ＬＯＯＰ ＨＡＶＩＮＧ ＰＲＯＧＲＡＭＭＡＢＬＥ ＢＡＮＤＷＩＤＴＨ）」、出願日：２００３年１０月４日）に基づくものであり、この特許出願の内容は、引用することにより本明細書の内容とする。

グラフィックボードは、典型的にはコンピュータシステムにおいてグラフィック又は他のビデオデータを処理し且つ表示する少なくとも一つのグラフィックプロセッサー及び他の電子部品を備えている印刷回路板である。図１は、グラフィックプロセッサー１０５を備えた従来のグラフィックボード１００のブロック図である。典型的には、グラフィックプロセッサー１０５に接続された電子部品のうちの一つは、ダブルデータレートランダムアクセスメモリ（ＤＤＳ ＲＡＭ）チップ１０６である。グラフィックプロセッサー１０５とＤＤＲ ＲＡＭ１０６の両方は、典型的には他の電子部品と比較して所要電力が高い。例えば、所要電力は、グラフィックプロセッサー１０５では典型的には１．６ボルト（Ｖ）で５〜１５アンペア（Ａ）、ＤＤＲ ＲＡＭ１０６では、典型的には１．２５Ｖ及び２．５Ｖでそれぞれ５〜１０Ａ及び１０〜２０Ａである。このようにプロセッサー１０５及びＤＤＲ ＲＡＭ１０６の所要電力が高いので、グラフィックプロセッサー１０５及びＤＤＲ ＲＡＭ１０６には、パルス幅変調（ＰＷＭ）スイッチング電源１１０ａ、１１０ｂ及び１１０ｃが典型的に設けられている。典型的には、ＰＷＭ電源１１０ａ、１１０ｂ及び１１０ｃは、各々別個のＰＷＭコントローラーチップを備えている。但し、これらのコントローラーは、それぞれグラフィックプロセッサー１０５及びＤＤＲ ＲＡＭ１０６チップに組み込むことができる。

理想的には、ＰＷＭ電源１１０ａ、１１０ｂ及び１１０ｃの作動周波数は、同じである。しかしながら、これらの周波数が異なる場合には、望ましくない「ビート」周波数が生じることがある。ビート周波数は、これらの２つの周波数の間の差に等しい。残念なことに、ビート周波数は、望ましくないアーチファクトを生じてビデオ表示に現れることがある。

ビート周波数を減少又は除去するための一つの方法は、３つのＰＷＭ電源１１０ａ、１１０ｂ及び１１０ｃの全てについて、マスタークロック信号を生成するマスタークロックチップ１１５を備えることである。ＰＷＭコントローラ１２０ａ、１２０ｂ及び１２０ｃは、典型的にはマスタークロック信号の周波数を、所望のＰＷＭ周波数に分割する。例えば、ＰＷＭ電源１１０ａ、１１０ｂ及び１１０ｃの典型的な周波数は、１００キロヘルツ〜１メガヘルツの範囲であり、マスタークロック周波数は、ＰＷＭ周波数より上のオーダーである。同じマスタークロック周波数を全てのＰＷＭコントローラ１２０ａ、１２０ｂ又は１２０ｃに付与することにより、理想的には、ＰＷＭ信号の全ては、同じ周波数を有し、したがって、ビート周波数が排除される。

しかしながら、マスタークロック信号を付与することには、いくつかの欠点がある。ＰＷＭコントローラ１２０ａ、１２０ｂ及び１２０ｃは高インピーダンスクロックを有するので、入力ノイズにより、マスタークロック信号についてジッター及び他のアーチファクトが生じることがある。さらに、ＰＷＭコントローラ１２０ａ、１２０ｂ及び１２０ｃへのマスタークロック信号経路の伝搬遅延が異なることがある。このようなジッター、アーチファクト及び信号遅延により、ＰＷＭコントローラ１２０ａ、１２０ｂ及び１２０ｃにより生成されたＰＷＭ信号が異なる周波数を有することがある。ここでも、異なる周波数を有することにより、ビート周波数を生じて、ビデオ表示においてビジュアルアーチファクトを生じることがある。さらに、マスタークロックチップが、グラフィックボード１００上のスペースを占め、したがって、部品数、総コストが増加し、製造がさらに複雑となる。

ビート周波数を減少又は除去するための別の方法に、マスタークロックチップ１１５を用いる代わりに、グラフィックボード１０５のＰＷＭコントローラ１２０ｂ及び１２０ｃの二つ（スレーブ）を位相ロックループ（ＰＬＬ）を用いて他のＰＷＭコントローラー１２０ａ（マスター）のＰＷＭ信号にロックすることがある。スレーブＰＬＬは、各々マスターＰＷＭ信号に位相ロックされ且つマスターＰＷＭ信号と同じ周波数を有する一つ以上のスレーブＰＷＭ出力信号を生成できる。しかしながら、スレーブＰＬＬを使用することに伴う一つの問題に、これは、典型的には比較的低バンド幅（例えば、１００Ｈｚ〜１００ｋＨｚ）で作動するので、ＰＬＬは、典型的にはバンド幅を設定するために比較的大きな受動フィルター部品（典型的にはコンデンサ）を必要とすることがある。このような部品は、典型的には大きすぎてＰＷＭコントローラチップ１２０上に一体化することができず、したがって、ＰＷＭコントローラチップ１２０外部のグラフィックボード１００上に位置させなければならない。残念なことに、このような外部部品は、グラフィックボード１００上のスペースを占め、したがって、グラフィックボード１０５の部品数、総コストを増加し、製造がさらに複雑となることがよくある。さらに、外部部品では、ＰＷＭコントローラチップ１２０が追加のカップリングピンを備えることが必要であり、したがって、ＰＷＭコントローラチップ１２０のサイズ、コスト及び製造上の複雑さが増すことがよくある。

外部フィルター部品の必要性をなくす一つの方法として、可変ゲイン電荷ポンプを備えたＰＬＬを設けることである。このような電荷ポンプは、選択的活性化して、電荷ポンプの出力電流、したがって、ゲインを増加又は減少することができる、複数のパラレル出力ドライブステージを備えている。電荷ポンプゲインを増加又は減少させることにより、それぞれＰＬＬバンド幅を増加又は減少させることができる。しかしながら、この方法には、複数のドライブステージがＰＬＬを備えたＰＷＭコントローラチップ１２０の顕著な領域を占有するという問題がある。

本発明の一実施態様によれば、インテグレーテッドＰＬＬを備えたＰＷＭコントローラが提供される。このＰＷＭコントローラは、内部線源、例えば、マスタークロック又は外部ソース、例えば、別のＰＷＭコントローラから生成されたマスターＰＷＭ信号からの基準信号を受信する入力ノードを備えている。ＰＬＬは、誤り訂正信号を受信し且つ前記誤り訂正信号に関係する周波数を有する発振器信号を生成する発振器と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と、フィードバック信号との間の位相差に基づいて誤り訂正信号を生成させる位相周波数検出器（ＰＦＤ）と、前記ＰＦＤに結合され、周期的にＰＦＤが誤り訂正信号を生成することができるようにする抑制回路とを備えている。

本発明のこの実施態様には、いくつかの有利な特徴がある。第一に、マスターＰＷＭ信号を有する位相にロックされるＰＷＭコントローラ（スレーブ）により、ユーザーは、全てのＰＷＭ電源について追加のクロック回路を設ける必要がなくなる。従来、外部クロックを使用して全てのＰＷＭコントローラを同期させていた。指定のマスターＰＷＭコントローラから生成されたマスターＰＷＭ信号を提供することにより、印刷回路板上に追加のスペースが保たれる。

本発明の別の実施態様によれば、インテグレーテッド位相ロックループ（ＰＬＬ）が提供される。このＰＬＬは、ＰＬＬが外部部品を設ける必要がなく比較的低いバンド幅を有するようにすることができるプログラム可能な遅延を備えている。ＰＬＬにこのような抑制回路を設けることには、ＰＦＤゲインを減少させることを含む利点がある。ＰＦＤゲインを低下させることにより、ＰＬＬを備えたチップ上に一体化できるように十分に小さいフィルター容量を使用できるようにＰＬＬバンド幅が低下される。さらに、このような抑制回路により、単一の出力ステージを備えた電荷ポンプを使用できる。

別の利点に、スレーブＰＷＭコントローラを使用することにより、ユーザーが各スレーブＰＷＭ信号の位相を電源リップルを最小限とするように調整できることがある。具体的には、種々の電子部品のＰＷＭ電源が、主電源から供給されるので、不完全なフィルタリング及び大きな所要電流により、電源に対してリップル効果を生じる。リップル効果により、ディスプレイにアーチファクトが生じる。特定電子部品が位相シフトを介して主電源から電力を得るときにオフセットすることにより、リップル効果を減少できる。

別の利点に、スレーブＰＷＭコントローラを、いつ同期化モードが必要かを決定するように構成できることがある。同期化モードが必要なときには、スレーブＰＷＭコントローラがマスターＰＷＭコントローラで位相ロックされる。しかしながら、スレーブＰＷＭコントローラが独立モードで作動する必要がある場合には、ＰＷＭコントローラにより使用される内部周波数が生成される。

複数のＰＷＭ電源を、マスタークロックシグナルに同期化する従来のグラフィックボードのブロック図である。 本発明の実施態様によるＰＷＭコントローラの実施態様を利用するグラフィックボードのブロック図である。 本発明の実施態様によるＰＬＬのブロック図である。 図３のＰＬＬのある態様の典型的な実施態様の概略図である。 図３のＰＬＬのある態様の別の典型的な実施態様の概略図である。 本発明の実施態様による図３のＰＬＬの分周器回路の概略図である。 本発明の実施態様によるインテグレーテッドＰＬＬを備えた典型的なＰＷＭコントローラのブロック図である。 本発明の実施態様による図３のＰＬＬを組み込むことができるワイヤレスエリアネットワーク（ＷＡＮ）送受信装置である。 本発明の実施態様による図２のグラフィックボードを組み込むことができるコンピュータシステムのブロック図である。

本発明の上記特徴及び付随する利点の多くは、以下の詳細な説明を、添付図面とともに参照して理解することにより、より容易に分かるであろう。

以下、当業者が本発明を実施できるように説明をおこなう。本明細書に記載の一般的な原理を、本発明の精神及び範囲を逸脱することなく、以下に詳細に述べる以外の実施態様及び用途に適用できる。本発明は、説明する実施態様に限定されるものではなく、本明細書に開示又は示唆されている原理及び特徴に一致する最も広い範囲で解釈される。

図２は、本発明の実施態様を利用する典型的なグラフィックボード１００のブロック図である。図１と同様に、グラフィックボード１００は、ＤＤＲ ＲＡＭ１０６に接続してグラフィックプロセッサー１０５を備えている。しかしながら、図１に示す従来技術とは異なり、これらの構成要素の各々は、インテグレーテッドＰＬＬを有するＰＷＭコントローラ２２０ａ、２２０ｂ及び２２０ｃをそれぞれ有するＰＷＭ電源２１０ａ、２１０ｂ及び２１０ｃにより駆動される。以下、ＰＷＭコントローラー２２０について、図６を参照して説明し、ＰＬＬについて図３を参照して説明する。グラフィックプロセッサー１０５は、単一のＰＷＭ電源２１０ａにより駆動され、ＤＤＲ ＲＡＭ１０６は、一対のＰＷＭ電源２１０ｂ及び２１０ｃにより駆動される。この実施態様によれば、ＰＷＭ電源２１０ａはマスターであり、ＰＷＭ電源２１０ｂ及び２１０ｃはスレーブである。但し、電源２１０ａ〜２１０ｃのいずれか一つがマスターであり、残りの２つの電源はスレーブであることができる。マスターＰＷＭコントローラ２２０ａは、通常の方法でマスターＰＷＭ信号を生成し、スレーブＰＷＭコントローラー２１０ｂ及び２１０ｃは、各々、マスターＰＷＭ信号上にロックし、マスターＰＷＭ信号と同じ周波数を有するそれぞれのスレーブＰＷＭ信号を生成するインテグレーテッドＰＬＬ（図２には図示されていない）を備えている。スレーブＰＷＭ電源２１０ｂ及び２１０ｃのＰＷＭ周波数をマスターＰＷＭ電源２１０ａのＰＷＭ周波数と正確に同期化することにより、ビート周波数が実質的に排除される。しかしながら、コントローラ２２０ａ〜２２０ｃのＰＬＬと、通常のＰＬＬとには、外部フィルター要素又は可変ゲイン電荷ポンプを設ける必要なく、この実施態様において比較的低ループバンド幅約１〜３ｋＨｚを有することができるという相違点がある。さらに、図３〜６を参照して以下で説明するように、ある実施態様によれば、所望のバンド幅のＰＬＬをプログラムするか、又はスレーブＰＬＬを、マスターＰＷＭ信号に対してそれぞれの位相シフトを有するスレーブＰＷＭ信号を生成するようにプログラムできる。

図３は、本発明の実施態様によるＰＬＬ３００のブロック図である。図２のＰＷＭコントローラ２２０ａ〜２２０ｃのＰＬＬは、ＰＬＬ３００と同じであるか、又は類似している。しかしながら、ＰＬＬ３００は、ＰＬＬを必要とする、実質的にいずれの用途にも使用できる。

ＰＬＬ３００は、位相周波数検出器（ＰＦＤ）３０２と、誤り訂正信号抑制回路３２１と、通常の電荷ポンプ３１０と、通常のフィルター３６１と、通常のＶＣＯ３１２と、任意の分周器回路３１３とを備えている。以下で説明するように、抑制回路３２１により、フィルター３６１が大きなコンデンサ又は他のフィルター要素を組み込む必要なく且つ電荷ポンプ３１０がゲイン制御用の複数の切り換え可能出力ステージを有する必要なく、ＰＬＬ３００のループバンド幅を調整できる。

一般的に、ＰＬＬ３００は、基準信号３４１を受信し、基準信号の周波数と同じであるか、又は複数の周波数である周波数を有する出力信号３４０を生成する。さらに、基準信号及び出力信号は、典型的には互いに一致している。但し、一実施態様によれば、分周器回路３１３は、所定の位相シフトを、図５を参照して以下で説明する出力信号に与えることができる。抑制回路３２１以外は、ＰＬＬ３００の各部分は、ＰＬＬは当該技術分野においては周知であるので、簡単な説明にとどめる。

ＰＦＤ３０２は、基準信号３４１の位相とフィードバック信号３４２の位相との間の差を検出し、位相差に比例する持続時間を有する位相エラー信号（ＵＰ又はＤＯＷＮ）を生成する。すなわち、位相エラー信号は、電荷ポンプ３１０を活性化して、ＶＣＯ３１２を、出力信号３４０の周波数が基準信号３４１と一致し、基準信号の周波数のＮ倍（回路３１３の除数）に等しい周波数を有する方向に「プッシュする」ようにする。プッシュの「方向」は、位相差の方向に依存する。例えば、ＰＦＤ３０２が、フィードバック信号３４２が基準信号３４１をリードする（フィードバック周波数が基準周波数よりも高い）ことを決定した場合、ＰＦＤ３０２は、ＤＯＷＮパルス３０６を電荷ポンプ３１０に送る。ＤＯＷＮパルスは、位相差に比例した持続時間を有し、ＶＣＯ３６１が出力信号３４０の周波数を減少させる。しかしながら、ＰＦＤ３０２が、フィードバック信号３４２が基準信号３４１を遅らせる（基準周波数よりも低いフィードバック周波数）ことを決定した場合には、ＰＦＤ３０２は、電荷ポンプ３１０にＵＰパルス３０５を送る。ＵＰパルスは、位相差に比例した持続時間を有し、ＶＣＯ３１２は出力信号３４０の周波数を増加させる。

電荷ポンプ３１０は、受信したＵＰ又はＤＯＷＮ位相エラーパルスと等しい持続時間を有する位相補正パルスを生成し、典型的には電荷ポンプ３１０の出力に並列に結合されたコンデンサ（図示せず）であるフィルター３６１は、パルス積分して制御電圧を生成する。ＶＣＯ３１２は、制御電圧のレベルに比例した周波数を有する出力信号３４０を生成し、分周器回路３１３は、出力信号３４０からフィードバック信号３４２を生成する。以下で説明するように、抑制回路３２１により、フィルターコンデンサはＰＬＬ３００を組み込んだチップ上に一体化できる程度に十分に小さくでき、電荷ポンプ３１０が調整可能なゲインを有する必要がなくなる。

他の論理回路と関連して動作する抑制回路３２１は、プログラム可能誤り訂正抑制をループに導入することによりＰＬＬ３００のループバンド幅を減少させる。抑制回路３２１は、ＰＦＤ３４１が周期的にのみ誤り訂正信号を生成することができるようにすることにより、ループバンド幅を減少させる。一実施態様によれば、ＰＦＤ３０２は、誤り訂正パルスを生成し、抑制回路３２１は、所定数の誤り訂正パルスを抑制する。ＰＦＤ３４１の順次作動の間の時間が長いほど、ループバンド幅が小さくなり、逆にループバンド幅が小さいほど、ＰＦＤ３４１の順次作動の間の時間が長い。その結果、ループは、最高のバンド幅を有し、したがって、ＰＬＬ３００は、パルス抑制回路３２１がいずれのパルスも抑制しないとき、すなわち、誤り訂正パルスが排除されないときに、最速で位相エラーを訂正する。さらに、これはプログラム可能であるので、抑制回路３２１により、フィルター２６１を構成する要素の値を変更することなくループバンド幅を変化させることができ、大きな外部（ＰＬＬ３００を組み込んだチップに対して）フィルター要素を必要とすることなく、比較的低い値にループバンド幅を設定することができる。

すなわち、一実施態様によれば、抑制回路３２１は、基準及びフィードバック信号３４１及び３４２（これらの信号は、ＰＬＬ３００がロック状態のときに実質的に同一である）のサイクルをカウントし、ＰＦＤ３０２が誤り訂正信号を電荷ポンプ３１０にＸサイクル（ここで、Ｘは、抑制回路３２１がプログラムされるカウント値である）ごとのみに提供するようにする。例えば、Ｘ＝５の場合、電荷ポンプ３１０は、誤り訂正信号ＵＰ又はＤＯＷＮを、信号３４１及び３４２の５サイクルに一度だけ受信する。誤り訂正信号が抑制されない場合と比較して、抑制レートＸ＝５は、誤り訂正パルス数を減少することによりループバンド幅を小さくし、したがって、ＰＬＬ３００が、基準信号３４１とフィードバック信号３４２との間の位相差を訂正するのに必要とする時間を増加する。抑制レートＸは、所望のループバンド幅を選択できるようにプログラム可能であるとして記載されているけれども、抑制回路３２１は、Ｘ値が固定であるように設計してもよい。さらに、Ｘ値がプログラム可能である場合には、ＰＬＬ３００のループ伝達関数を解析して、確実にＸのプログラム値がＰＬＬを不安定としないようにする。

図４Ａは、本発明の実施態様による図３のＰＦＤ３０２及び抑制回路３２１の概略図である。ＰＦＤ３０２は、位相差検出回路４０１と、イネーブルマルチプレクサ４０３及び４０５と、任意のフィードフォワード回路４０７と、任意のロック検出回路４０９とを備えている。抑制回路３２１は、プログラム可能カウンタ４１１と論理回路とを備えている。これらの回路の各々は、以下でより詳細に説明する。

位相差検出回路４０１は、基準信号３４１とフィードバック信号３４２のそれぞれのエッジ（本実施態様における立ち上がり）を検出する一対のフリップフロップ４１５及び４１６と、基準信号３４１とフィードバック信号３４２の両方の対応のエッジを検出した後フリップフロップをリセットするリセット回路４１８とを備えている。より詳細には、論理０から論理１に遷移（立ち上がり）している基準信号３４１に応答して、フリップフロップ４１５は、中間ＵＰ信号（ＩＵＰ）についての論理１を生成する。同様に、論理０から論理１に遷移するフィードバック信号３４２に応答して、フリップフロップ４１６は、中間ＤＯＷＮ信号（ＩＤＯＷＮ）についての論理１を生成する。その結果、論理１へのＩＤＯＷＮ遷移の前に、ＩＵＰが論理１に遷移する場合、フィードバック信号は、ＩＵＰの論理１遷移とＩＤＯＷＮの論理１遷移との間の時間差に比例した位相差だけ基準信号を遅延する。逆に、ＩＤＯＷＮ後にＩＵＰが論理１に遷移する場合には、フィードバック信号３４２が基準信号３４１を、ＩＵＰの論理１遷移とＩＤＯＷＮの論理１遷移との間の時間差に比例した位相差だけリードする。さらに、ＩＵＰとＩＤＯＷＮが同時に論理１に遷移する場合には、フィードバック信号３４２は、そのサイクルについて、基準信号３４１と一致している。図３を参照して説明したように、マルチプレクサ４０３及び４０５により得られるＵＰ信号及びＤＯＷＮ信号は、電荷ポンプ３１０を制御し、次にＶＣＯ３１２を制御して、フィードバック信号３４２が基準信号３４１と同じ位相及び周波数を有するようにする。

リセット回路４１８は、ＡＮＤゲート４１７を備えている。ＡＮＤゲート４１７は、パルスＩＵＰ及びＩＤＯＷＮのうちの遅れているものが論理１に遷移した後、フリップフロップ４１５及び４１６をリセットするためのＲＥＳＥＴ信号４１９を生成する。リセットされたフリップフロップ４１５及び４１６は、次に基準信号３４１とフィードバック信号３４２の次の論理０から論理１への遷移が可能な状態となる。リセット中には、ＡＮＤゲート４１７、任意のＯＲゲート４２１、フリップフロップ４１５及び４１６並びにインバータ４２２ａ及び４２２ｂを介して有限の伝播遅延があるので、活性論理１レベルでのＩＵＰ及びＩＤＯＷＮの持続時間が延長される。ＩＵＰ及びＩＤＯＷＮが電荷ポンプ３１０（図３）に直接に移ると、これらの延長された持続時間が電荷ポンプにも移る。これらの延長された持続時間を減少又は排除することが望ましいことがあることから、ＰＦＤ３０２は、フィードフォワード回路４０７とマルチプレクサ４０３及び４０５とを備えて、減少した持続時間の信号ＵＰ及び信号ＤＯＷＮを生成することができる。フィードフォワード回路４０７の動作は、さらに同一出願人による米国特許出願第６０，３５９，２７０号（発明の名称：ＰＨＡＳＥ ＤＥＴＥＣＴＯＲ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ Ａ ＳＨＯＲＴＥＮＩＮＧ ＰＨＡＳＥ−ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ ＰＵＬＳＥ（短縮位相エラー訂正パルス用位相検出器及び方法））（引用することにより本明細書の内容とする）に説明されている。

抑制回路３２１は、誤り訂正パルスの一部を抑制することによりＰＬＬ３００（図３）のループバンド幅を制御し、したがって、ＰＬＬ３００のバンド幅を減少させる。一般的に、カウンター４１１は、カウント値についてプログラムされ、クロック信号としてＡＮＤゲート４１７からのリセット信号を使用する。カウンター４１１は、各リセットパルス（ＰＬＬがロックモードのときに、基準信号３４１及びフィードバック信号３４２と同じ周波数を有する）についてのカウント値から、カウンターがゼロ等の所定の値となるまで、カウントアップ又はカウントダウンする。カウンターが所定の値に到達したら、論理４１３を介してマルチプレクサ４０３及び４０５が信号ＵＰ及び信号ＤＯＷＮを生成できるようになる。次に、カウンター４１１は、リセットし、再び上記プロセスを開始する。

抑制回路３２１の実施態様を、以下詳細に説明する。カウンター４１１は、３つのフリップフロップ（個々には図示されていない）から構成されたリップルカウンターである。ロード信号４３７が高いときに、データをフリップフロップにロードする。全てのフリップフロップ出力が低くなるまでＡＮＤゲート４１７の出力からパルスを検出するときには、カウンター４１１は、カウントダウンする。フリップフロップが全てが低に遷移したら、ロード信号４３７は、フリップフロップをリセットし、プロセスが再び開始する。フリップフロップをロードしながら、マルチプレクサ４０３及び４０５を有効にする。しかしながら、ロードサイクルの間は、マルチプレクサ４０３及び４０５を無効にする。

ＰＬＬ３００がフィードバック信号３４２を基準信号３４１上にロックするまで、抑制回路３２１を不活性とすることが望ましいことがあるので、ロック検出回路４０９を設けることもできる。例えば、ＰＬＬ３００の捕獲時間（捕獲時間は、ＰＬＬ３００が基準信号の周波数上に位置し且つロックするのに必要とする時間量である）を減少させるために、ＰＬＬ３００が、信号捕獲中には最大のバンド幅を有することが好ましいことがある。ＰＬＬ３００に適応型周波数シンセサイザー（図示せず）を備えるが、ＰＬＬの捕獲時間を減少させる一つの方法である。抑制回路３２１及び可変値を有するプログラム可能ループフィルターレジスタ（図示せず）（レジスタ値は、ループ安定性についてＰＦＤゲインに依存する）と組み合わせたロック検出回路４０９は、適応型周波数シンセサイザーを実行するのに使用できる。適応型周波数シンセサイザーがＶＣＯ周波数を迅速に変更するのを必要としているときに信号捕獲中に抑制回路３２１を不活性化することにより、ＰＬＬは、最小の時間量内で基準信号上に位置し且つロックできる。そして、ロックモード中に抑制回路３２１を活性化することにより、ＰＬＬ３００は、より小さいループバンド幅の優れたノイズ性能を維持できる。

フィードバック信号をそこにロックするとき、基準信号の各サイクル中、ＩＵＰ及びＩＤＯＷＮが、同じ実質的に全サイクルである。したがって、ロック検出回路４０９は、ＩＵＰ及びＩＤＯＷＮが同じである時間百分率を、所定のしきい値と効果的に比較する。測定％がしきい値よりも大きい場合には、ロック検出回路４０９は、ロック状態であることを示し、ＮＡＮＤゲート４３０を介してパルス抑制回路３２１を有効にする。そうでなければ、ロック検出回路４０９は、ロックが得られるまで抑制回路３２１を無効にする。

さらに図４Ａにおいて、図３に関連して上記で説明したように、抑制回路３２１により、フィルター３６１は、ＰＬＬ３００のループバンド幅が通常のＰＬＬが外部コンデンサを必要とする段階にあるとき、チップ上に一体化できるより小さいコンデンサを備えることができる。さらに、抑制回路３２１により、普通の電荷ポンプ３１０、すなわち、ゲイン調整用の複数の切り換え可能出力ステージを備えるように構成されていない単一出力ステージを備えた電荷ポンプを使用することができる。これにより、電荷ポンプ３１０は、作動時比較的高い誤り訂正パルスを生成し、したがって、比較的高いＳＮ比を有することができる。さらに、これにより、さもなければ調整可能な電荷ポンプにより必要とされるであろう配置スペースを減少することがよくある。

図４Ｂは、図３のＰＦＤ３０２及び抑制回路３２１の別の実施態様の概略図である。この場合も、ＰＦＤ３０２は、位相差検出回路４０１と、イネーブルマルチプレクサ４０３及び４０５と、任意のフィードフォワード回路４０７と、任意のロック検出回路４０９とを備えている。抑制回路３２１は、プログラム可能カウンタ４１１、論理回路及びインバータ４９０ａ及び４９０ｂ（低パスフィルター２６１（図３）がフィルター除去するのに十分な高さの周波数でループ摂動を維持する）を備えている。すなわち、各誤り訂正パルスは、たとえＵＰ及びＤＯＷＮが同時に活性でありゼロ位相エラーである場合であってもループにおいて摂動を生じる。これらの摂動の一つの原因は、電荷ポンプ３１０（図３）のオンオフにある。フィードバック信号３４２が基準信号３４１にロックされ、誤り訂正パルスが抑制されないとき、摂動は、基準信号の周波数に等しい基本周波数を有している。フィルター２６１は、典型的には基準信号の周波数よりも顕著に低いカットオフ周波数を有しているので、フィルターは、摂動の実質的に全てを除去する。しかしながら、抑制回路３２１が誤り訂正パルスを抑制するとき、摂動の基本周波数は、より低い。しかしながら、基本摂動周波数が、フィルター２６１のカットオフ周波数付近であるか、又はそれよりも顕著に低い場合には、フィルターは、摂動エネルギーの一部分をパスすることがあり、これによりＶＣＯ出力信号３４０（図３）においてジッター又は他の望ましくないノイズを生じることがある。

その結果、フィルター２６１が摂動を除去するのに十分な高さの周波数で摂動の基本周波数を維持するために、インバータ４９０ａ及び４９０ｂは、回路３２１がフリップフロップ４１５及び４１６からの誤り訂正パルスＩＵＰ及びＩＤＯＷＮを抑制しているとき、リセット信号（ＰＬＬ３００がロックモードにあるときには基準信号３４１と同じ周波数を有する）からＵＰ及びＤＯＷＮを同時に生成する。すなわち、カウンター４１１が所定の値Ｘに到達する前に、これはインバータ４９２ａ及び４９２ｂをトライステートして、ＩＵＰ及びＩＤＯＷＮを、マルチプレクサ４０３及び４０５から離す。同時に、インバータ４９０ａ及び４９０ｂは、リセット信号（ＩＵＰ及びＩＤＯＷＮの両方が論理１であるときに生成する）を、マルチプレクサ４０３及び４０５に結合し、リセット信号の存続時間の間論理１に等しいＵＰ及びＤＯＷＮを同時に生成する。ＵＰ及びＤＯＷＮは、同じ存続時間について活性論理１であるので、電荷ポンプ３１０は、正味ゼロ位相訂正を、ＶＣＯ３１２に与える。しかしながら、電荷ポンプは活性であるので、摂動を生成する。その結果、インバータ４９０ａ及び４９０ｂにより、抑制回路３２１は抑制摂動なしに誤り訂正を抑制することができる。しかしながら、マルチプレクサ４０３及び４０５での信号のコンフリクトを回避するために、所定の値Ｘに到達し、したがって、誤り訂正パルスＵＰ及びＤＯＷＮを抑制しないとき、カウンター４１１は、インバータ４９０ａ及び４９０ｂをトライステートする。すなわち、カウンター４１１が所定の抑制レート値に到達すると、ＤＥＣ＿ＯＵＴ信号４９５が生成される。各インバータ４９０ａ及び４９０ｂをこの信号に結合し、ＤＥＣ＿ＯＵＴ信号４９５が存在した状態でトライステートに保持される。ＤＥＣ＿ＯＵＴ信号４９５は、カウンター４１１がリセットし、誤り訂正信号ＵＰ又はＤＯＷＮが生成された後に低くなる。

図５は、本発明の実施態様による図３の周波数分周器回路３１３の概略図である。周波数分周器３１３は、パルスを一連のフリップフロップ５１０に提供するマルチプレクサ５０１への入力として出力信号３４０を受信する。一連のフリップフロップにおける各フリップフロップは、このシリーズにおける次のフリップフロップについての入力を提供する。その結果、フリップフロップ出力Ｑ１〜Ｑ６（マルチプレクサ５１１を介して選択可能）のいずれか一つを、出力信号３４０の正確な１／Ｎ倍数である周波数分周器３１３出力として使用できる。

さらに図５において、周波数分周器回路３１３の別のオプション機能によれば、所定の位相シフトを、基準信号３４１（図３）に対する出力信号３４０に導入できる。遅延ゲート５２０は、信号ＰＨ９０、ＰＨ１２０、ＰＨ１５０、ＰＨ１８０及びＰＨ２１０を生成する。これらの全ては、所定の周波数を有し、且つそれぞれ９０度、１２０度、１５０度、１８０度及び２１０度の出力信号３４０に対して位相シフトを有する。したがって、フィードバック信号３４２としてこれらの信号の一つを選択するためにマルチプレクサ５１３を用いることにより、対応の位相シフトが出力信号３４０に導入される。図２に関連して上記で説明し且つ図６に関連して以下で説明するように、マスターＰＷＭ信号に対してスレーブＰＷＭ信号の位相をオフセットすると、ＰＷＭ電源が、主電源から電力を得るときに、時間をスタガリングすることにより主電源についてのリップルを減少させることができる。この実施態様の一つの代替態様によれば、設計者は、ＰＷＭ電源の動作中に変化しない位相シフトを予め選択する。別法として、ＰＷＭ電源は、主電源についてのリップルを監視し、動的にスレーブＰＷＭ信号の相対位相をシフトして、主電源について所望レベルのリップルを維持するようにすることができる。

図６は、本発明の実施態様による図３のＰＷＭコントローラ２２０ａ、２２０ｂ及び２２０ｃのうちの一つのブロック図である。ＰＷＭコントローラ２２０が動作する２つのモードがある。独立モードでは、ＰＷＭコントローラ２２０は、出力信号３４０を基準信号３４１又はいずれか他の基準に対してロックしない。マスターＰＷＭコントローラ、例えば、図２のＰＷＭコントローラ２２０ａは、典型的には独立モードで動作する。ＰＬＬモードにおいて、ＰＷＭコントローラ２２０のＰＬＬ３００は、出力周波数３４０を、マスターＰＷＭコントローラ２２０ａからか、又は同期入力２００を介して別のソースから受信した基準信号３４１に同期させる。図２のスレーブＰＷＭコントローラ２２０ｂ及び２２０ｃは、典型的にはＰＬＬモードで動作する。

ＰＬＬモードにおいては、ＦＳ／ｓｙｎｃｈ入力６０１は、マスターＰＷＭコントローラからの基準信号３４１を受信する。図２において、グラフィックプロセッサー１０５用のＰＷＭコントローラ２２０ａは、マスターＰＷＭコントローラーの一例であるが、別法として、ある種の他のＰＷＭコントローラは、特定のシステムの設計に応じたマスターであることができる。最も市販されていて入手可能なＰＷＭコントローラ２２０では、ピン上でＰＷＭ信号が入手でき、したがって、マスターとしての役割を果たすことができる。

ＰＬＬモードでない場合には、レジスタ６５０を、ＦＳ／ｓｙｎｃｈ入力６０１と、アース（図示せず）又は電源６５２との間に接続する。電圧−電流コンバータ６５１は、レジスタ６５０が入力６０１で生成する電圧を、論理６００がライン６０２上でＶＣＯ制御電圧に変換する電流に変換する。したがって、ＶＣＯ３１２が所望の周波数を有する出力信号３４０を生成するレジスタ６５０について一つの値を選択する。

ＰＷＭコントローラ２２０は、どのモード（独立モード又はＰＬＬモード）で動作するかを自動的に決定できる。この決定をおこなうために、ブロック論理６００の一部分であることができる基準信号検出器６１９は、ＦＳ／ｓｙｎｃｈ６０１ターミナルに接続したシュミットトリガ６０３からのパルスを検知する。ＰＬＬモードを無効（デフォルト状態）にするが、基準信号検出器６１９が第一の所定の時間についてパルスを検知する場合、基準信号検出器６１９は、マスター基準信号が入力ターミナル６０１に存在し、ライン６２０及びスイッチ６６０を介してＰＬＬ３００を有効にすることを決定する。逆に、ＰＬＬモードを有効にし、基準信号検出器６１９が、シュミットトリガ６０３からのパルスを同時に検出することなく第二の所定の時間についてフィードバック信号３４２のパルスを検知する場合、基準信号検出器６１９は、ライン６２０及びスイッチ６６０を介してＰＬＬ３００を無効にする。第一及び第二の所定の時間は、固定のものであってもよいし、又はプログラム可能であってもよい。検出器６１９は、シグナルのエッジを検出するたびにコンデンサを排出することにより信号を検出する。エッジの間において、コンデンサは、カウンター（図示せず）を有効にする論理レベルまで帯電する。カウンターが所定のカウント値（第一又は第二の所定の時間に対応する）到達すると、基準信号検出器６１９は、信号が存在しないという決定をする。しかしながら、エッジが存在する限り、カウンターは、所定のカウント値には到達しない。基準信号検出器６１９は、これらの検出回路のうちの少なくとも２つを備え、したがって、少なくとも２つの所定のカウント値（第一の所定の時間に対応する第一のカウント値及び第二の所定の時間に対応する第二のカウント値）がある。これらの所定のカウント値は、固定のものであっても、又はプログラム可能なものであってもよい。

また、ブロック論理６００は、レジスタ６５０の値が高すぎるか又は低すぎるかを検出し、レジスタが範囲外の場合には、ＶＣＯ３１２を、所定の最大（レジスタ値が低すぎる）又は最小（レジスタ値が高すぎる）周波数を生成するように設定する。また、電圧−電流コンバータ６５１は、電流制限器を備え、このような値の不足したレジスタ６５０が過電流状態を生じないようにしている。

ＰＷＭコントローラ２２０がＰＬＬ（スレーブ）モードで動作するのに対して、ＰＬＬ３００は、図３〜５に関連して上記で説明したようにして動作して、フィードバック信号３４２を基準信号３４１にロックする。周波数分周器回路３１３は、一つ以上のスレーブＰＷＭ信号（ここでは、２つのこのような信号ＰＷＭ１及びＰＷＭ２）を、ＰＷＭ電源２１０（図２）を調整するために対応の数のランプ（図示せず）を生成する通常のＰＷＭランプ発生器（図示せず）に提供する。図５に関連して上記で説明したように、ＰＷＭ１及びＰＷＭ２の周波数は、基準信号３４１の周波数の整数の倍数（実施態様の一つにおいては６）である。さらに、ＰＷＭ１及びＰＷＭ２は、基準信号３４１に対して所定の位相シフトを有することができる。さらに、一実施態様によれば、抑制回路３２１は、３２〜１０２４の範囲のカウント値を有するようにプログラム可能である。さらに、ＰＬＬ３００のフィルター３６１又は別の部分は、ループゲインを調整して特定のカウント値についてループの安定性を維持することができるプログラム可能抵抗値を有することができる。

図７は、本発明の実施態様により図３のＰＬＬ３００を組み込むことができるワイヤレスエリアネットワーク（ＷＡＮ）送受信装置７００である。ＰＦＤ３０２、電荷ポンプ３１０、ＶＣＯ３１２、分周器３１３、抑制回路３２１及びフィルタ３６１（図７では、明確にするために省略）の他に、ＰＬＬ３００は、基準信号を受信するためのターミナル７１８及びＬＯ信号としてのＶＣＯ３１２の出力を分配するための局部発振器（ＬＯ）ディストリビューター７２０を備えている。ＰＬＬ３００の他に、送受信装置７００は、送信機７０４及び受信機７０６を備えている。送信機７０４は、ＬＯを、データターミナル７２４及び７２６を介してコンピュータ（図示せず）から受信したディファレンシャルベースバンドデータ信号で変調するミキサー７２２を備えている。次に、送信機７０４は、この変調データ信号を、リモート受信機（図示せず）へのワイヤレス送信のための送信ターミナル７２８に提供する。同様に、受信機７０６は、ターミナル７３０を介してリモートワイヤレス送信機（図示せず）から変調データ信号を受信するものであり、受信したデータ信号をＬＯ信号で変調するミキサー７３２を備え、ターミナル７２４及び７２６を介してコンピュータにディファレンシャル変調データ信号を提供する。ＰＬＬ３００は、ＶＣＯ３１２からのＬＯ信号を、ターミナル７１８で受信した基準信号に同期させる。一実施態様によれば、抑制回路３２１は、カウント値０〜７を実行するようにプログラム可能である。また、送受信装置は、通常用いられるものであり、したがって、明瞭化のために図７では省略されている他の回路も備えている。

図８は、本発明の実施態様により図２のグラフィックボード２００を組み込んだ汎用コンピュータシステム８２０のブロック図である。コンピュータシステム８２０（例えば、パーソナル又はサーバー）は、一つ以上の処理装置８２１と、システムメモリー８２２と、システムバス８２３とを備えている。システムバス８２３は、システムメモリー８２２等の種々のシステムの構成要素を処理装置８２１に結合する。システムバス８２３は、種々のバスアーキテクチャのいずれかを用いたメモリーバス、周辺バス及びローカルバス等のいくつかの種類のバスのいずれかでよい。システムメモリー８２２は、典型的にはリードオンリーメモリ（ＲＯＭ）８２４及びランダムアクセスメモリ（ＲＡＭ）８２５を備えている。コンピュータシステム８２０内の要素間に情報を移送するのに役立つ基本ルーチンを含むファームウェア８２６も、システムメモリー８２２内に含まれる。コンピュータシステム８２０は、ハードディスクドライブシステム８２７をさらに備えている。このハードディスクドライブシステム８２７も、システムバス８２３に接続されている。さらに、光ドライブ（図示せず）、ＣＤ−ＲＯＭドライブ（図示せず）、ＦＤドライブ（図示せず）も、それぞれのドライブコントローラ（図示せず）を介してシステムバス８２３に接続できる。

ユーザーは、コマンドと情報を、キーボード８４０及びポインティングデバイス８４２等の入力装置を介してコンピュータシステム８２０に入れることができる。これらの入力装置だけでなく、図示していない他のものも、典型的にはシリアルポートインターフェース８４６を介してシステムバス８２３に接続される。他のインターフェース（図示せず）は、ユニバーサルシリアルバス（ＵＳＢ）及びパラレルポート８４０を備えている。また、モニター８４７又は他の種類の表示装置も、グラフィックカード２００等のインターフェースを介してシステムバス８２３に接続できる。

Claims (26)

1. パルス幅変調コントローラであって、
   基準信号を受信するように動作可能な入力ノードと、
   位相ロックループと、
   を備え、前記位相ロックループが、
   位相信号に関係する周波数を有する第一ＰＷＭ信号を生成するように動作可能な発振器と、
   前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と前記第一ＰＷＭ信号から得られるフィードバック信号との間の位相差に基づいて前記位相信号を生成するように動作可能な位相周波数検出器と、
   前記位相周波数検出器に結合され、前記フィードバック信号が前記基準信号と同期される間に、周期的に前記位相周波数検出器を動作可能にして前記位相周波数検出器に定期的に前記位相信号を生成させるように動作可能な抑制回路と、
   前記位相周波数検出器に結合され、前記位相信号が同時に活性信号レベルを有する時間の長さを制限するように動作可能なフィードフォワード回路と、
   を備えているものである、パルス幅変調コントローラ。
2. 前記基準信号が、マスターＰＷＭ信号を含む、請求項１に記載のパルス幅変調コントローラ。
3. 前記基準信号の不存在下で前記第一ＰＷＭ信号の周波数を設定するように動作可能な発振器制御回路をさらに備えている、請求項１に記載のパルス幅変調コントローラ。
4. 前記位相ロックループが、前記第一ＰＷＭ信号から前記フィードバック信号を生成するように動作可能な分周器回路をさらに備えている、請求項１に記載のパルス幅変調コントローラ。
5. 前記分周器回路が、前記基準信号の周波数に等しい周波数を有する前記フィードバック信号を生成する、請求項４に記載のパルス幅変調コントローラ。
6. 前記抑制回路が、前記基準信号の所定遷移数ごとに一回前記位相周波数検出器を動作可能にする、請求項１に記載のパルス幅変調コントローラ。
7. 前記所定遷移数が６である、請求項６に記載のパルス幅変調コントローラ。
8. 前記抑制回路がリセット信号の所定遷移数ごとに一回前記位相周波数検出器を動作可能にし、前記リセット信号は前記基準信号と前記フィードバック信号が同じ論理レベルを有するときに遷移する、請求項１に記載のパルス幅変調コントローラ。
9. 前記分周器回路が、第二ＰＷＭ信号を生成する、請求項４に記載のパルス幅変調コントローラ。
10. 前記第二ＰＷＭ信号が、前記第一ＰＷＭ信号の前記位相に対してシフトした位相である、請求項９に記載のパルス幅変調コントローラ。
11. 前記位相ロックループが、前記位相信号に応答して誤り訂正信号を生成するフィルターをさらに備え、
    前記発振器はフィルターに結合され、前記誤り訂正信号に関係する周波数を有する前記第一ＰＷＭ信号を生成するように動作可能である、請求項１に記載のパルス幅変調コントローラ。
12. パルス幅変調コントローラであって、
    基準信号を受信するように動作可能な入力ノードと、
    位相ロックループと、
    を備え、前記位相ロックループが、
    位相信号に関係する周波数を有する発振器信号を生成するように動作可能な発振器と、
    前記発振器信号から得られるフィードバック信号とＰＷＭ信号とを生成するように動作可能な分周器回路と、
    前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と前記フィードバック信号との間の位相差に基づいて前記位相信号を生成するように動作可能な位相周波数検出器と、
    前記位相周波数検出器に結合され、前記フィードバック信号が前記基準信号と同期される間に、周期的に前記位相周波数検出器を動作可能にして前記位相周波数検出器に定期的に前記位相信号を生成させるように動作可能な抑制回路と、
    前記位相周波数検出器に結合され、前記位相信号が同時に活性信号レベルを有する時間の長さを制限するように動作可能なフィードフォワード回路と、
    
    を備えているものである、パルス幅変調コントローラ。
13. 前記分周器回路が、前記基準信号に対して前記ＰＷＭ信号を所定の位相シフトさせる、請求項１２に記載のパルス幅変調コントローラ。
14. 前記所定の位相シフトは、９０度である、請求項１３に記載のパルス幅変調コントローラ。
15. 前記所定の位相シフトは、１８０度である、請求項１３に記載のパルス幅変調コントローラ。
16. 電源回路であって、
    主電源と、
    第一調整供給電圧とマスターＰＷＭ信号を生成するマスターＰＷＭ電源と、
    第二調整供給電圧を生成し、且つ前記マスターＰＷＭ信号を受信するスレーブＰＷＭ電源とを備え、前記スレーブＰＷＭ電源が、
    前記マスターＰＷＭ信号を受信するように動作可能な入力ノードと、
    位相ロックループと、
    を備え、前記位相ロックループが、
    位相信号に関係する周波数を有する発振器信号を生成するように動作可能な発振器と、
    前記第二調整供給電圧を調整するための前記発振器信号から得られるフィードバック信号と第一のスレーブＰＷＭ信号を生成するように動作可能な分周器回路と、
    前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と前記フィードバック信号との間の位相差に基づいて前記位相信号を生成するように動作可能な位相周波数検出器と、
    前記位相周波数検出器に結合され、前記フィードバック信号が前記基準信号と同期される間に、周期的に前記位相周波数検出器を動作可能にして前記位相周波数検出器に定期的に前記位相信号を生成させるように動作可能な抑制回路と、
    前記位相周波数検出器に結合され、前記位相信号が同時に活性である時間の長さを制限するように動作可能なフィードフォワード回路と、
    を備えるものである、電源回路。
17. 前記分周器回路が、第二電源電圧を調整するための第二スレーブＰＷＭ信号を生成する、請求項１６に記載の電源回路。
18. 前記抑制回路が前記位相周波数検出器を動作可能にする周期的間隔は、プログラム可能である、請求項１６に記載の電源回路。
19. コンピュータシステムであって、
    バスシステムに接続された中央処理装置と、
    前記バスシステムに接続され、前記ＣＰＵにより制御されるビデオプロセッサーであって、前記ビデオプロセッサーが複数の電子部品を備えており、各電子部品が電源システムにより作動されるものであり、前記電源システムが、
    主電源と、
    第一調整供給電圧とマスターＰＷＭ信号を生成するマスターＰＷＭ電源と、
    第二調整供給電圧を生成し、且つ前記マスターＰＷＭ信号を受信するスレーブＰＷＭ電源とを備え、前記スレーブＰＷＭ電源が、
    前記マスターＰＷＭ信号を受信するように動作可能な入力ノードと、
    位相ロックループと、
    を備え、前記位相ロックループが、
    位相信号に関係する周波数を有する発振器信号を生成するように動作可能な発振器と、
    前記第二調整供給電圧を調整するための前記発振器信号から得られるフィードバック信号とスレーブＰＷＭ信号を生成するように動作可能な分周器回路と、
    前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と前記フィードバック信号との間の位相差に基づいて前記位相信号を生成するように動作可能な位相周波数検出器と、
    前記位相周波数検出器に結合され、前記フィードバック信号が前記基準信号と同期される間に、周期的に前記位相周波数検出器を動作可能にして前記位相周波数検出器に定期的に前記位相信号を生成させるように動作可能な抑制回路と、
    前記位相周波数検出器に結合され、前記位相信号が同時に活性である時間の長さを制限するように動作可能なフィードフォワード回路と、
    を備えている前記ビデオプロセッサーと、
    前記ビデオプロセッサーから生成されるグラフィックとビデオデータを表示する表示装置と、
    を備えているコンピュータシステム。
20. スレーブパルス幅変調（ＰＷＭ）コントローラをマスターＰＷＭコントローラに同期させる方法であって、
    前記マスターＰＷＭコントローラからのマスターＰＷＭ信号と、前記スレーブＰＷＭコントローラの発振器信号から得られ前記マスターＰＷＭ信号にロックされたフィードバック信号の位相に関係した位相信号を定期的に周期的に抑制することと、
    前記位相信号が同時に活性である間隔を制限することと、
    前記周期的に抑制された位相信号に応答して前記発振器信号を調整することと、
    前記発振器信号から第一スレーブＰＷＭ信号を生成することと、
    を含む方法。
21. 前記マスターＰＷＭ信号と前記フィードバック信号とのうちの一方の遷移数をカウントして、いつ前記位相信号を抑制するかを決定することをさらに含む、請求項２０に記載の方法。
22. 前記発振器信号から第二スレーブＰＷＭ信号を生成することをさらに含む、請求項２０に記載の方法。
23. 前記マスターＰＷＭ信号の位相に対して前記第一スレーブＰＷＭ信号の位相をシフトすることをさらに含む、請求項２０に記載の方法。
24. 前記マスターＰＷＭコントローラからのマスターＰＷＭ信号と、前記スレーブＰＷＭコントローラの発振器信号から得られるフィードバック信号との間の位相差を決定することができない場合には、所定のデフォルト信号と前記フィードバック信号との間の位相差に基づいて前記位相信号を周期的に抑制することをさらに含む、請求項２０に記載の方法。
25. 前記位相周波数検出器は２つの位相信号を生成するように動作可能である請求項１記載のパルス幅変調コントローラ。
26. 前記発振器と前記前記位相周波数検出器に結合され、前記位相信号に応答して誤り訂正信号を生成するように動作可能な電荷ポンプを更に備え、
    前記発振器は前記電荷ポンプに結合され、前記誤り訂正信号に関係する周波数を有する第一ＰＷＭ信号を生成するように動作可能であり、
    前記フィードフォワード回路は、前記位相信号が同時に活性である時間を制限することにより、前記電荷ポンプが同時に充電モードと放電モードである時間を制限するように動作可能である、請求項１２記載のパルス幅変調コントローラ。
    

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