TWI257542B - PWM controller with integrated PLL, power supply circuit and computer system using the same - Google Patents

PWM controller with integrated PLL, power supply circuit and computer system using the same Download PDF

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1257542 玖、發明說明： 【發明所屬之技術領域】 本申請案係相關於美國申請案號i0/264,36〇(代理人文 件號1 m_GG5-()3)名稱為“具有可程式規劃的頻寬之相鎖迴 路其係與本申請案為同日申請，並且藉此被納入作為參 考0 ^ 【先前技術】 颂不卡疋一種典型地包含至少一個繪圖處理器以及其 它的電子組件之印刷電路板，其係在一個電腦系統中處理 並且顯示圖形或是其它的視訊資料。第1圖是一種習知的 颁示卡1 00之方塊圖，其係包含一個繪圖處理器i 。典 型地，連接至繪圖處理器105的電子組件中之一是一個雙 倍資料速率的隨機存取記憶體（DDR RAM)晶片106。相較 於其它的電子組件，該繪圖處理器1〇5以及DDR RAM 106 兩者典型地都具有高的電源需求。例如，該繪圖處理器 105典型地需要在16伏特（v)之5_15安培（A)的電源，並 且邊DDR RAM 106典型地需要分別在1.25V以及2.5V之 5-10A以及i〇_2〇a的電源。因為該處理器1〇5與DDR RAM 106具有如此高的電源需求，因此脈衝寬度調變 (PWM)交換式電源供應器110a、110b以及ll〇c係典型地 被設置用於該繪圖處理器1〇5與DDR RAM 106。典型地， 該PWM電源供應器11〇a、u〇b以及ii〇c係分別包含一 個別的PWM控制器晶片，儘管這些控制器可以分別被整 合到該繪圖處理器1〇5與DDR RAM 106晶片之中。 1257542 理想上，_電源供應器110a、11〇b以及 作頻率是相同$。然而，若這些頻率是不同的，則： 望的“拍（beat)’’頻可能會產生。_ ^ 调拍頻係4於在該兩個 率之間的差值。然而，該拍頻可觖 4 會引起非所期望的假 (artifact)出現在視訊顯示器中。 〜 -種用於降低或是消除該拍頻的技術是具有—個主日士 脈晶片115’其係產生一個主時脈信號用於全部的三： PWM電源供應器110a、11〇b以及u〇c。該pw師制琴 、㈣以及i族典型地將會除㈣主時脈信號的頻 率至一個所要的刚頻率。例如，用於pwM電源供應器 _、mb以及110c之一典型的頻率範圍可能從⑽仔 赫兹至1百萬赫兹，並且該主時脈的頻率可能是高於該 PWM頻率的一個級數之大小。藉由提供相同的主時脈頻率 給全部的PWM控制器120a、12〇b或是mc，理想上所有 的PWM g號都應該具有相同的頻帛，因此消除了任何的 拍頻。 但是，提供一個主時脈信號可能有幾項缺點。因為該 PWM控制器、120a、12〇b以及120c具有高阻抗的時脈輸入 ，雜訊可能會在該主時脈信號上造成抖動（jiuer)以及其它 的假影。再者，該主時脈信號至pWM控制器12〇a、12仳 以及120c的路徑可能具有不同的傳播延遲。此種抖動、假 影以及信號延遲可能會使得藉由該pwM控制器i2〇a、 120b以及120c所產生的PWM信號具有不同的頻率。同樣 地，具有不同的頻率可能會產生一個拍頻，其可能會在視 1257542 訊顯示器中造成視覺上的假影。再者，主時脈的晶片係佔 用頌示卡1 0 0之上的空間，並且因此增加了組件的數目、 版體的成本以及製造的複雜度。 另種用於降低或是消除拍頻的技術並非利用一個主 呀脈晶片1 15，而是利用一個相鎖迴路(PLL)使得該顯示卡 100之兩個PWM控制n 12Gb以及12Gc(從屬⑽㈣鎖到 另個PWM控制器12〇a(主（master))的pWM信號之上。 口亥二彳文屬PLL可以分別產生一或多個相鎖至該主信 號的從屬PWM輸出信號，並且具有與主pWM信號相同的 V員率，然而，與利用從4 PLL有關的一項問題是因為從屬 PLL典型地運作在一個相當低的頻寬下（例如，⑺〇沿至 100kHz)，因此該PLL典型地需要相當大的被動濾波器組 件（典型地為電容器）來設定該頻寬。此一組件典型地是過 大而無法被整合到一個PWM控制器晶片12〇之上，並且 因此必須被設置在該PWM控制器晶片12〇的外部之顯示 卡1〇〇之上。然而，此一外部的組件係佔用顯示卡1〇〇之 上的空間，並且因此經常增加了顯示卡1〇〇的組件之數目 、整體的成本以及製造的複雜度。再者，該外部的組件需 要PWM控制器晶片丨2〇具有一個額外的耦接接腳，並且 因此經常增加了 PWM控制器晶片12〇之大小、成本以及 製造的複雜度。 一種排除該外部的濾波器組件的需求之技術是提供該 PLL —個可變增益的電荷泵。此種電荷泵係包含多個平行 輸出的驅動級，其可以選擇性地被致動以增加或是減少輸 1257542 出電流，並且因此增加或是減少該電荷泵的增益。藉由增 加或是減少該電荷泵增益，其可以分別增加或是減少該 PLL頻寬。然而，一項與此種技術有關之問題是該多個驅 動級係佔用内含該PLL的PWM控制器晶片12〇之相當大 的面積。 【發明内容】 在本發明的一個實施例中’ 一種具有—個整合的pLL 之PWM控制器係包括一個輸入節點，其係可運作以從一 個例如是主時脈的内部來源或例如是從另一個pwM控制 器所產生的一個主PWM信號之外部來源接收一個參^信 戒。该PLL係包括-個振盪器，其係可運作以接收一個誤 差校正信號並且產生一個具有一相關於該誤差校正信號的 頻率之振盪器信號、-個相位頻率檢測器（pFD)，其係福 接至該振盪器並且可運作以接收該參考信號，並且根據在 该麥考信號以及一個回授信號之間的相位差來產生該誤差 校正信號、以及一個抑制電路’其係耦接至該pFD並且可 運作以週期性地致能該PFD以產生該誤差校正信號。 —本發明的此實施例有幾項有利的特點。首先，相鎖至 :主PWM信號的PWM控制器（從屬）係容許使用者排除 ^於領外的時脈電路供所㈣pwM電源供應器使用之需 ㈣在過去’外部的時脈係被使用來同步化所有的PWM “器。ϋ由提供從一個被指定的主pWM控制器所產生 =個主PWM信號，在印刷電路板之上額外的空間可被 渴下。 10 1257542 在本發明的另—個實施例中’—種整合的相鎖迴路 (PLL)係包含一個可程式規劃岐遲’其係、容許該PLL能 夠具有一個相當低的頻寬，而無需一個外部的組件。在一 個PLL中設置此種抑制電路係提供包含有降低該PFD增 益=優點。藉由降低該PFD增益，其係降低該pLL頻寬 使得吾人可以使用—個小到足以被整合到一個包含該瓜 的晶片之上的攄波器電容。此外，此種抑制電路係容許吾 人能夠使用一個具有單一輸出級的電荷泵。 利用從屬PWM控制器的另一項優點是其亦容許使用 者能夠調整每個從屬PWM信號的相位以便於最小化電源 。月崔地^»兒，因為用於各種的電子組件之電源 供應器是從一個主要雷、、盾糾虛 要電源供應的，所以有缺點的濾波與大 笔心L的需求係在電源 你电原之上引起漣波效應。漣波效應將會在
顯示器上造成假畢彡。A 〜§特疋的電子組件從該主要電源汲取 電力時，藉由透過相銘沾& # ^ 、不目移的補彳員，該漣波效應可被降低。 另士-項優點是-個從屬pwM控制器可以被配置以決 疋何日T需要一個同并《作γ j & ^化权式。當需要同步化模式時，該從 屬PWM控制器係相 τ ，、相鎖至一個主PWM控制器。然而，若該 攸屬PWM控制器靡 μ "亥運作在一個獨立的模式中時，則一 個内部的頻率係藉 日由違ΡWM控制器產生以供使用。 本發明之前、十、 六 ’L的特點以及許多伴隨的優點將會變得較
谷易被理解，因為A 马§、、、口合所附的圖式而藉由參考以下的詳 細况明時，該些 一 f ”、、έ與優點變成更易於瞭解。 【實施方式】 1257542 以下的論述係被提出以使得孰習 ^ ^ …白此項技術者能夠完成 並且利用本發明。在此所述之一般的 版自0原理可以在不脫離本 發明的精神與料之下，被應用4同於以下詳述的實施 例以及應用中。本發明並非要限於所呈現的實施例，而是 欲被授與和在此所揭露或是建議的屌 执J屌理以及特點一致之最 廣的範疇。 第2圖係顯示-種利用本發明的—個實施例之典型的 顯示卡100之方塊圖。如同有關於帛i圖之例+，該顯示 卡H)(W系包含一個連接至DDR RAM i 〇6㈣圖處理器’、i 〇5 。然而’不同於第i圖的習知技術的是，這些組件的每個 組件都是藉由分別具有整合的PLL之pwM控制器22〇a、 220b以及220c的PWM電源、21扑以及2i〇c所驅動 。該些PWM控制器、細係在以下結合第6圖而被描述， 並且該些PLL係在以下結合第3圖而被描述。該繪圖處理 器105係藉由單一PWM電源21〇a所驅動，並且該ddr RAM 1G6係藉由-對PWM電源供應器與職所驅 動。在此實施例中，該PWM電源21〇a是主控者而該等 PWM電源供應器210b與21〇c是從屬者，儘管供應器 210a-210c中的任何一個都可以是主控者，而其餘的兩個 供應器是從屬者。該主PWM控制器22〇a係用一種習知的 方式產生一個主PWM信號，並且該等從屬pwM控制器 210b與210c係分別包含一個整合的ριχ(未在第2圖中顯 不出），該PLL係鎖到該主PWM信號之上並且產生具有與 该主PWM信號相同的頻率之一個別的從屬pwM信號。藉 12 1257542 由精確地同步化從屬PWM電源供應器210b與210c的 PWM頻率以及主PWM電源210a的PWM頻率，拍頻事實 上係被消除。然而，在控制器22〇a_22〇c的PLL與習知的 PLL之間的差異是，控制器220a-220c的PLL可以具有一 個相當低的迴路頻寬，在此實施例中大約是1至3kHz，而 不需要一個外部的濾波器元件或是可變增益的電荷泵。再 者，如同以下結合第3至6圖所述者，在某些實施例中， 口人可以用所要的頻寬來程式化該些PLL，或是可以程式 化違些從屬PLL以產生分別具有相對於該主Pwm信號的 相移之從屬PWM信號。 第3圖是根據本發明的一個實施例之pll 3 〇〇的方塊 圖。第2圖的PWM控制器22〇a_22〇c的pLL可以相同或 是類似於PLL 300。但是，PLL 3〇〇可以被利用在任何實 際上需要PLL的應用中。 该PLL 300係包含一個相位頻率檢測器（Pfd)3〇2、一 個决差杈正信號抑制電路32丨、一個習知的電荷泵3 1 〇、 一個習知的濾波器361、一個習知的vc〇 312、以及一個 選配的除頻器電路313。即如以下所論述者，該抑制電路 321谷許吾人能夠調整pLL 3〇〇之迴路頻寬，而該濾波器 361,並不需要結合一個大的電容器或是其它的濾波器元件 ，亚且該電荷泵310並不需要具有多個用於增益控制之 開關的輪出級。 般而3，该PLL 3 00係接收一個參考信號341並且 產生一個具有頻率為相同於該參考信號的頻率或是該參考 13 1257542 信號的頻率之一個户書 „ ^ σ 、雨出化號34〇。再者，竽夂去丨、; 及輸出信號典型地是彼 μ >考以 該除頻器電路313可以旆Λ 貫&例中， 了、…5圖所述者。除了該抑制電路3 ，PLL 3 00的每個部分將口 卜 曰 、會間略地加以描述，因為Ρττ 疋在该項技術中眾所週知的。 ’'、、 該咖地係檢測在該參考” 341j^__ f 342的相位之間的差異，並且產生-個具有成比例㈣ 只/月間之相位块差信號（up或是d〇wn)。明 地說，該相位誤差信號係致動該電荷果31〇以便於將兮 VC〇 312“推動”在—個將會使得該輸出信號340的頻㈣ 參考信號341同相並且具有一個頻率等於該參考信號的頻 率N倍（該電路313的除數）的方向上。該推動的“方向，，传 依據該相位差的方向而定。例如，若該pFD 3〇2判斷出兮 回授信號342超前該參考㈣341(回授頻率高於參考頻率 )’則該PFD 3G2將會傳送—個D〇WN脈衝鳩至該電荷 泵3H)。言亥D0WN脈衝具有一個成比例於該相位差的持續 期間並且使得該VC0 361降低該輸出信號34〇的頻率。然 而’若該PFD 302判斷出該回授信號342落後該參考信號 341(回授頻率低於參考頻率），則該pFD 3〇2將會傳送一個 UP脈衝305至該電荷泵31〇ι up脈衝具有一個成比例 於该相位差的持績期間並且使得該Vc〇 3丨2增加該輸出信 號340的頻率。 該電荷泵3 1 0係產生一個相位校正脈衝，該相位校正 14 1257542 脈衝具有一個持續期間等 _ 寸、獲收到的UP或是DOWN相位 誤差脈衝之持續期間，计 、 並且该濾波器361(其典型地是一個 並聯地耦接至電荷泵3〗〇 的輸出之電容器（未加以顯示））係 積分該脈衝以提供一傰松也丨雨^ 工制電壓。該VCQ 312係產生具有 成比例於該控制電壓的位進 ^ 1羊的頻率之輸出信號340，並且 ;亥4除頻器電路313係從該輪出信請來產生該回授信號 2°^1以下所論述者，該抑制輯321係容許該遽波器 之電容器小到足以整人5丨## i σ到邊結合有PLL· 3〇〇的晶片之上， 並且排除該電荷泵310必須具有可調整的增益之需求。 該抑制電路321結合其它的邏輯電路一起運作之下， 其係藉由將可程式規劃的誤差校正的抑制引進該迴路來減 =亥PLL 300的迴路頻寬。該抑制電路切係藉由致能該 341 ’使其僅週期性地產生該誤差校正信號來造成在 迴路頻寬上的減少。在一個實施例中，該pFD 3〇2係產生 =校正脈衝’並且該抑制電路321係抑制一預先決定的 —目之誤差校正脈衝。纟PFD 341連續的致能與致能之間 右為較長的期間’則其係提供一個較低的迴路頻寬，並且 反之亦然。因此’當該脈衝抑制電路321並未抑制任何脈 衝’亦即沒有誤差校正脈衝被消除時，該迴路具有最高的 頻寬，並且因此該PLL 300係在其最快速之下校正相位誤 ^。再者，因為抑制電@ 321是可程式規劃的，因此該抑 制電路32i係容許吾人改變該迴路頻寬，而不需改變構成 慮波器261的元件值，並且容許吾人設定該迴路頻寬至 -個相當低的值，而不需大的、外部的(在結合有該Μ 15 1257542 3 00的晶片之外部）濾波器元件。 明確地說，在-個實施例中，該抑制電路切
該參考與回授信號341與342@ pLT 田PLL 300係鎖住時，這些 信號實際上是相同的)的週期，並且容許該咖302妒夠： 有在每隔X個週期時才提供該誤差校正信號至該電匕荷^ ⑽’其中X是該抑制電路321被程式規劃的計數值。例 如，在X=5的情形中，該電荷泵31〇係在該些信號川虚 ⑷的每5個週期才只接收一個誤差校正信號仰或是 人相較於，又有誤差校正信號被抑制的情形，一 個W的抑制率係藉由減少誤差校正脈衝的數目 迴路頻寬，並且因此增加”亥PLL3〇〇才交正在該參考盘回 ^號341肖342之間的相位差所需的時間。儘管該抑制 率X被描述為可程式規朗，因而吾人可以選擇所要 路頻寬，，但是該抑制電路321可被設計成x的值是固定的 在X的值是可程式規劃的情形中，吾人應可分 PLL 300的泡敗难认 _ 路傳輸函數以確保X之程式規劃的值不會使 得該PLL變成不穩定的。 第4A圖是根據本發明的一個實施例之第3圖的p 以及抑制電路321之概要圖。該卿逝係包含—個
相位差仏測電路401、致能多工器403與405、選配的前 饋電路407、以爲 ， J 電路32i :固選配的鎖住檢測電路409。該抑制 輯電路。這此電…^程式規劃的計數器411以及—個邏 ^ —电路係分別在以下更加詳細地加以描述。 該相位H仏、Bt & 双測電路401係包含一對用於檢測該參考信 16 1257542 號34 1與回授信號342之個別的邊緣（在此實施例中為上升 邊緣）之正反器415與416、以及一個用於在該些正反器已 經檢測出該參考以及回授信號34丨與342兩者對應的邊緣 之後重置該些正反器之重置電路41 8。更明確地說，回廉 於從一個邏輯〇轉變至一個邏輯丨（上升邊緣）的參考信號 341，該正反器415係產生一個邏輯i給一個中間的up信 號（IUP)。同樣地，回應於從一個邏輯〇轉變至一個邏輯工 的回授信號342，該正反器416係產生一個邏輯1給一個 中間的DOWN信號（IDOWN)。因此，若IUP係在ID〇Wn 轉變至邏輯1之前就轉變至邏輯1，則該回授信號係落後 該參考信號一個相位差，該相位差係成比例於在該IUP以 及IDOWN的邏輯1轉變之間的時間差。相反地，若mp 係在IDOWN之後才轉變至邏輯1，則該回授信號342係 超前該參考信號34 1 —個相位差，該相位差係成比例於在 IUP以及IDOWN的邏輯1轉變之間的時間差。再者，若 IUP以及IDOWN同時轉變至邏輯1，則該回授信號342在 該週期中是與該參考信號341同相的。如同以上結合第3 圖所論述者，由該多工器403以及405所提供的UP以及 DOWN信號係控制該電荷泵3 1 〇，該電荷泵3 10於是控制 該VCO 312，以使得該回授信號342具有與該參考信號 341相同的相位與頻率。 該重置電路418係包含一個AND閘417，該AND閘 41 7係產生一個重置信號419用於在脈衝IUP以及IDOWN 中之落後的一個脈衝轉變至一個邏輯1之後重置正反器 17 1257542 化與川。重置後的正反器415肖4i6於是備妥用於該 筝考佗號341以及回授信號342之下一個邏輯。至邏輯^ 的轉變。因為在重置期間，通過該AND閘4i7、—個選配 的OR閘421、正反器415與416以及反相器仙與他 有一段有限的傳播延遲，因此IUP以及id〇wn在有效的 邏輯1位準的持續期間係被延伸。若Iup以及id〇wn是 直接被傳送到電荷i 3 i 〇(第3圖），則這些延伸的持續期 間也將會被傳送到該電荷泵。因為縮減或是消除這些延伸 的持續期間有時是所要的，因此該PFD 3〇2可以包含唁前 饋電路407以及多工器彻肖4G5來產生具有縮減的持續 期間之#唬UP與DOWN。該前饋電路407的動作係進一 步被論述於共同擁有之美國專利申請案號60,359,270中， 名稱為“用於縮短的相位誤差校正脈衝之相位檢測器及方法 ’’’其在此係被納入作為參考。 該抑制電路321係藉由抑制誤差校正脈衝中的某些脈 衝來控制PLL 300(第3圖）的迴路頻寬，因此降低了 PLL 300的頻寬。一般而言，該計數器4i丨係被程式規劃以一 個計數值並且使用來自該AND閘417的重置信號作為一 個時脈信號。該計數器411係對於每個重置脈衝（當該pLL 在鎖住模式時，其具有與該參考信號341以及回授信號 342相同的頻率）從該計數值向上或向下計數，直到該計數 為到達一個預設的值（例如是零）為止。當該計數器到達該 預設的值時，其係經由該邏輯電路413來致能多工器4〇3 與405以產生信號UP以及D〇WN。該計數器41丨接著重 18 1257542 置並且再度開始該過程。 抑制電路3 21的一個實施例現在被詳細地加以描述 十數4 11疋由二個正反器（未個別地顯示出）所構成 的漣波叶數益。資料是在一個載入信號437為高時被載入 到§亥些正反器中。當一個脈衝係從AND閘417的輸出被 檢測出時，該計數器411係向下計數，直到所有的正反器 輸出都疋低的為止。一旦該些正反器全都已經 之後’該載入信號437係重置該些正反器，並且該過= ΐ開Γ當載入該些正反器時，多工器403與405係被致 月。匕而，在載入週期之間，多工器403肖405係被禁能 因為停止該抑制電路321的動作直到該PLL 300將回 342鎖到參考信號341之上為止有時是所期望的， 因此可以内含該鎖住檢測電路4〇9。例如，為了減 3〇〇的捕捉時間（該捕捉時 姿土 > 疋"亥PLL 300找出並且鎖到續 多考化號的頻率之上所需的時 ϋ 3。。能夠在信號捕捉期間且有乂。人可成希望該PLL ,^ ^ 間具有取大的頻寬。在該PIX 3〇〇 中内§ 一個適應性頻率合成器 的捕招眭„夕士 4 1衣”、、貝不出）疋一種減少pll 勺捕捉時間之方式。結合該抑 規劃的迴路濾、波器之電阻哭… 以及—個可程式 彻可被用來做成該適應的鎖住檢測電路 變的值（該電阻器值係依據用於率二成器’該電阻器具有可 疋）。猎由在信號捕捉期間，者 《皿而 速地改變該VCO頻率時产Λ^生頻率合成器需要快 、亥抑制電路321的動作，該 19 1257542 PLL可以在一段最小的時間 1里之内找出並且鎖到該夂 號之上。並且，藉由在鎖住模 考4吕 的動作，該PLL· 300可以維# I + λ 321 的雜訊效能。 只見之車乂好 在該參考信號的每個週期邯 ，夫去产一 月期間’當該回授信號被鎖到
该麥考k號時，IUP以及id〇Wm +虫 J UWN在實際上整個週期中细 將會是相同的。因此，該鎖住檢 τττϋ 似州冤路409係有效地比較 IUP以及ID〇WN是相同的 軚 佶^ ^ 間之百刀比與一個預設的閾 值（threshold)。若該量測出的百 刀比大於5亥間值，貝丨丨兮雜 住檢測電路409係宣告鎖住並 "^ 且、、工甶一個NAND閘430來 致能該脈衝抑制電路32丨。否 則5亥鎖住檢測電路409俏 不能該抑制電路321直到獲致鎖住為止。 ’、 仍凊參考第4A圖，如上結人篦 口弟3圖所述，該抑制電 路切係谷許該遽波器361能夠具有較小的電容，該電容 可被整合到一個晶片之上，此 了 β PLL 3 00的迴路頻寬是 在:個點為習知的PLL將會需要一個外部的電容器。再者 忒抑制電路321容許吾人使用一般的電荷泵3ι〇，亦即 個-個具有單一輸出級的電荷泵’其並非被建構成具有多 的輸出級—增益的調整。此容許該電荷泵3ι〇 在運作時能夠產生一個相當高的值之誤差校正脈衝，並且 :此能夠具有一個相當高的信號雜訊比。此外，其通常減 少了^是用—個可調整的電荷泵時所需之佈局空間的量。 第4Β圖疋第3圖的PFD 302以及抑制電路321的另 個貫施例之概要圖。同樣地，言亥pFD 3〇2係包含一個相 20 1257542 位差檢測電路401、致能多工器4〇3與他 電路術、以及-個選配的鎖住檢測電路4〇9。動= 二二含個可程式規劃的計 : 器49°…_，其係將迴路擾動 一心η)維持在一個頻率高到足以讓低通滤波器2: 弟3圖）來濾、除。明確地各 中引起^ i 脈衝都在該迴路 U動’甚至是UP以及D〇WN是同時為有 零相位誤差時。這些擾動的一個原因是該贿31〇(第出3 圖）的導通與關閉。#該回授㈣342被鎖到該參考信於 341並且沒有誤差校正脈衝被抑制時，該些擾動係具 個基本頻率等於該參考信號的頻率。因為該遽波器261血 型地具有-個遠低於該參考信號的頻率之截止頻率，因2 ㈣波H係移除幾乎所有的擾動。但是當該抑制電路功 抑制誤錄正脈衝時，則該些擾動具有一個較低的基本頻 率。但是若言亥基本的擾動頻率接近或是遠低於該遽波哭 261的截止頻率時，則該濾波器可能會通過一些擾動能= ，此可能會在該VCO輸出信號34〇上（第3圖）引起抖動\= 是其它非所要的雜訊。 因此，為了維持擾動的基本頻率在一個頻率高到足以 讓濾波261能夠移除該些擾動，當該電路321正在抑制 來自該正反器4!5以及4!6的誤差校正脈衝mp以及 IDOWN時，反相器49〇3與49卯係從該重置信號同時產生 UP以及DOWN(當該PLL 300在鎖住模式中時，該重置信 號具有與該參考信號341相同的頻率）。明確地說，在計數 21 1257542 器41 1到達該預設的值χ之前，其係使得反相器492a以 及492b進入第三態以將IUP與IDOWN和多工器403與 405分離。同時，反相器490a以及490b係將重置信號（當 IUP以及IDOWN都是邏輯1時所產生的）連接到多工器 403以及405，此係在該重置信號期間同時產生等於邏輯1 的UP以及DOWN。因為UP以及DOWN在相同的持續期 間都是有效的邏輯1，因此電荷泵3丨〇係施加一個淨值為 零的相位校正給該VCO 3 12。但是因為該電荷泵是作用中 的’因此其確實產生擾動。於是，該反相器49〇a以及 490b容許該抑制電路321能夠抑制誤差校正而不抑制擾動 。然而，為了避免在多工器4〇3以及4〇5處的信號衝突， 该計數器41 1係在到達該預設值χ時（並且因此是當它並 未抑制誤差校正脈衝UP以及D〇WN時），其係使得反相器 490a以及490b進入第二態。明確地說，當該計數器“I 到達該預設的抑制率值時，一個DEC—out信號495係被 產生。每個反相器490a以及490b都耦接至此信號，並且 在該DEC—OUT信號495出現時係被保持在第三態下。該 DEC —OUT ^ #b 495係在該計數器411重置並且誤差校正 信號UP或是D0WN已經被產生之後走低。 第5圖是根據本發明的一 黾路3 1 3之概要圖。該除頻器 作為多工器501的一個輸入， 串聯的正反器510。在該串聯 提供一個輸入給在串聯中的下 個實施例之第3圖的除頻器 3 1 3係接收邊輸出信號3 4 〇 該多工器501係提供脈衝給 的正反器中之每個正反器係 一個正反器。於是，正反器 22 1257542
的輸出Q1-Q6中的任何一個（可透過—個多工琴5U 用作為—個除頻器313的輪出，該輸二) 號340的一個剛好1/N的倍數。 》η出k 仍然請參考第5圖，該除頻器電路3 的特點是其容許吾人能夠將_個相對Μ 、另—個選配 預設的相移引進該輸出信號34〇之内（第% 41之 別係產生信號PH90、PHl2()、p=5\3圖延遲間 ，其都具有-個預設的頻率並:::： 出信號340的90、120、15〇、⑽以及 此’利用-個多工器’ 513來選擇這些信號中之—作為今口 Μ 5虎342，此係將一個對應的相移引進該輸出信號州 。如以上結合弟2圖以及以下結合第6圖所述，藉由錯開 :WM電源攸主要電源汲取電力的時間’補償從屬卩職信 说相對於主PWM信號的相位可能會降低在主要電源之I 的漣波。在此實施例的一個替代例中，設計者係預先選擇 相移，而該些相移在PWM電源的動作期間並不會改變。 或者是，PWM電源可以監視在主要電源之上的漣波，並且 動態地移動從屬PWM信號的相對相位，以便於維持在該 主要電源之上的漣波在一個所要的位準。 、 第6圖是根據本發明的一個實施例之帛3 ^的—Μ 控制器22〇a、22〇b以及220c中之一的方塊圖。該些p龍 控制器220的運作有兩種模式。在—種獨立的模式中，；亥 PWM控制器220並未將該輸出信號34〇鎖到該參考信|虎 34i或是任何其它的參考者。一個主pWM控制器（例如， 23 1257542 第2圖的PWM控制器22〇a)係典型地運作在該獨立的模式 中。在一種PLL模式中，該PWM控制器22〇的pLL 3⑻ 係將4輪出頻率340同步化至從該主PWM控制器22〇a或 疋攸另一個來源經由該同步化輸入2〇〇所收到的參考信號 341。第2圖的從屬PWM控制器22〇b以及22〇c典型地係 運作在PLL模式中。 ' ©在PLL模式中，一個FS/synch輸入6〇1係從一個主 PWM控制器接收該參考信號341。在第2圖中，用於該綠 圖處理器1〇5的PWM控制器22〇a是主pWM控制器的二 個例子，但替代的是依據特殊的系統之設計，某些盆它的 PWM控制器也可以是該主pWM㈣器。大多數市售的 PWM控制器、22〇都使得pWM信號可在一個接腳之上獲得 ，並且因此可以用作為一個主pWM控制器。 右不疋在PLL模式中，則一個電阻器65〇係連接在古亥 FS/synch輸入601以及接地（未顯示出）或是電源η)之= 個電壓至電流轉換器65丨係轉換該電阻器65〇在輸入 601處所產生的電麼成為—電流，該邏輯電路6⑽係轉換 該電流成為在導線602之上的一個Vc〇控制電壓。因此 ，吾人可這擇電阻器650的值，使得該vc〇 3丨2產生一個 具有所要的頻率之輸出信號34〇。 該PWM控制器220可以自動地決定運作在何種模式（ 獨立模式或是PLL模式）中。為了做此決U參考信 號檢測器619(可以是區塊邏輯咖的部分）係感測來自一 個連接到FS/synch 601端子的施密特（Schmitt)觸發器6们 24 1257542 的脈衝。若該PLL模式係被禁能（預設的情況）而該參考信 旒檢測器619係在一段第一預設的時間中感測到脈衝，則 該參考信號檢測器619係判斷出—個主參考信號是存在於 該輪入端6〇1並且經由導線62〇以及一個開關66〇來致能 5亥PLL 300。相反地，甚兮 d τ τ ja—、 邳汊地右该PLL模式被致能並且參考信號 檢測器619係在-段第二預設的時間中感測到該回授传號 342的脈衝而無同時檢測出來自該施密特觸發$ 6〇3㈣ 衝時，則該參考信號檢測器619係經由導線62〇以及該開 關_—來禁能該PLL 300。該第一以及第二預設的時間可 、疋口疋#或可以是可程式規劃的。該檢測器U 9係藉 由每次檢測到信號的-個邊緣時就放電—個電容器來檢; -個信號。在邊緣與邊緣之間，容器係充電到一個致 能-個計數器（未顯示出）的邏輯位準。若該計數器到達一 個預設的計數值時（對應於該第—或是第：預設的時間）， 則該參考信號檢測H 619係判斷沒有信號存在。但只要是 邊緣存在n H·!·數II絕對不會到達該預設的計數值 。該參考信號檢測g 619係包含至少兩個此種檢測電路， 因=有至少兩個預設的計數值，第—預設的計數值對應於 .亥第肖叹的日^間並且第二預設的計數值對應於該第二預 設的時間。這些預設的計數值可以是固定的、或可以是可 程式規劃的。 该區塊邏輯_也檢測電阻器65〇的值是太高或是太 低’並且若該電阻器超出範圍時’則其係設定VCO 312來 產生一個預設的最大的（電阻器值太低時）或是最小的（電阻 25 1257542 器值太高時）頻率。該電壓至電流轉換器051也包含一個電 胤限制态，因而此過低值的電阻器65〇並不會造成過電流 的情形。 §该PWM控制器220運作在PLL(從屬）模式中時， PLL· 300係如上結合第3一5圖所述地運作以將該回授信號 342鎖到該參考信號341。該除頻器電路313係提供一或 夕個彳之屬PWM #號（在此為兩個此種信號pwMi以及 PWM2)至一個f知的pWM斜波（議^產生器（未顯示出）， 4 PWM斜波產生器係產生對應數目的斜波（未顯示出）用於 調整PWM電源21〇(第2圖）。如上結合第5圖所述， PWM1以及PWM2的頻率是該參考信號341的頻率之整數 L數（在一個實施例中為六倍）。此外，pwMi以及pWM2 可以具有相對於參考信?虎341之預設的相移。再者，在一 個實施例中，該抑制電％ 321是可程式規劃的，以具有一 個在 32-1024 的範 jfi φ 夕 < 垂4 1 摩固中之计數值。再者，該濾波器361或 是PLL 300的其它部份可以包含可程式規劃的電阻值，此 係容許吾人能夠針對一個特殊的計數值來調整迴路增益以 維持迴路穩定性。 曰1 第7圖疋一個無線區域網路（WAN)發送器/接收器7〇 ’其可結合根據本發明的-個實施例之第3圖的PL°L 3〇 。除了該PFD 302、電荷栗31〇、vc〇 312、除頻器⑴、 抑制電路321以及據波器361(為了簡潔起見而從第 被省略）以外，該PLL inrw么a人 ， ° 300係包含一個用於接收該泉 的端子718以及一個用於八太斗a " 口 J] 個用於分布该vco 312的輪出作為一布 26 1257542 LO# #u之本地振盪器（L〇)分布器72〇。除了 3⑼以外 口亥卷送為/接收裔700係包含一個發送器7〇4以及一個接 收706。忒發送器7〇4係包含一個混合器，該混合 器722係用一個經由資料端子724以及726從一個電腦（未 顯示出）所接收的差動基頻帶資料信號來調變該L〇。該發 达為704係接著提供此調變後的資料信號至一個發送端子 728用於無線發送到一個遠端的接收器（未顯示出）。類似 ^，該接收器7G6係經由-個端子73()從―個遠端的無線 1 ^ (未顯示出）接收一個調變後的資料信號，並且其係 包含一個混合器、732,該混合器、732係用該L〇信號來解 調變該接收到的資料信號並且經由料724卩及726提供 一個差動解調變後的資料信號至該電腦。該pLL 3〇〇係可 運作來同步化來自VC〇 312的L()信號至端子718之上所 接收到的茶考彳5號。在一個實施例中，該抑制電路3 21係 可程式規劃以實施一個〇一 7的計數值。該發送器/接收器也 包含其它習知的電路，並且為了簡潔起見而從第7圖中省 略。 ^第8圖是一般用途的電腦系統820之方塊圖，該電腦 系統820係結合有根據本發明的一個實施例之第2圖的顯 示卡1〇〇。該電腦系統820(例如，個人電腦或是伺服器）係 包合一或多個處理單元821、系統記憶體822以及一系統 匯流排823。該系統匯流排823係將包含系統記憶體822 之各種的系統組件耦接至該處理單元821。該系統匯流排 823可以是數種類型的匯流排之任一種，其係包含利用各 27 1257542 種的匯流排架構中之任一種的記憶體匯流排、週邊匯流排 以及本地的匯流排。該系統記憶體822典型地係包含唯讀 圯憶體（ROM)824以及隨機存取記憶體（RAM)825。包含有 助於在該電腦系統820之内的元件之間傳輸資訊的基本裎 序之韌體826也内含在該系統記憶體822之内。該電腦系 統820更可包含一個硬碟機系統827，該硬碟機系統a? 也連接至系統匯流排823。此外，光碟機（未顯示出卜 ROM光碟機（未顯示出）、軟碟機（未顯示出）也可以透過個 別的驅動控制器（未顯示出）連接至該系統匯流排823。 使用者可以透過例如是鍵盤84〇以及指向裝置料2的 輸入裝置來輸入命令以及資訊到電腦系統820中。這些輪 2裝置以及其它未顯示出的裝置係典型地透過一個串列埠 介面八8仏連接至該系統匯流排823。其它介面（未顯示出） 係包含萬用串列匯流排（USB)以及並列埠848。一個罄 或疋其它類型的顯示裝置也可以經由一個例如是顯示 卡100的介面而連接至該系統匯流排823。 【圖式簡單說明】 (一）圖式部分 第1圖是一種習知的同步化多個PWM電源供應器與 一個主時脈信號之顯示卡的方塊圖； 第2圖是根據本發明的一個實施例之利用pwM柝制 器的一個實施例之顯示卡的方塊圖； 工 第3圖疋根據本發明的一個實施例之pLL的方塊圖； 28 1257542 第4A圖疋第3圖的ριχ之某些特點的一個典型的每 施例之概要圖； 5 第4B ®疋第3圖的ριχ之某些特點的另—個典 實施例之概要圖； 〃 第5圖疋根據本發明的一個實施例之第3圖的托乙之 除頻器電路的概要圖； 第6圖是根據本發明的一個實施例之具有—個整合的 PLL之典型的p WM控制器之方塊圖； 第7圖疋可以結合根據本發明的一個實施例之第3圖 的PLL之無線區域網路（WAN)的發送器/接收器；並且 第8圖是可以結合根據本發明的一個實施例之第2圖 的顯示卡之電腦系統的方塊圖。 (二）元件代表符號 100 顯示卡 105 繪圖處理器 106 DDR RAM 110a、110b、 110c PWM電源供應器 115 主時脈晶片 120 PWM控制器晶片 120a、120b、 120c PWM控制器 200 同步化輸入 210a 、 210b 、 210c PWM電源 220a、220b、 220c PWM控制器 261 遽波器 29 1257542 300 PLL 302 相位頻率檢測器（PFD) 305 UP脈衝 306 DOWN脈衝 310 電荷泵 312 vco 313 除頻器電路 321 誤差校正信號抑制電路 340 輸出信號 341 參考信號 342 回授信號 361 滤波器 401 相位差檢測電路 403、 405 多工器 407 前饋電路 409 鎖住檢測電路 411 計數器 413 邏輯電路 415、 416 正反器 417 AND閘 418 重置電路 419 重置信號 421 OR閘 422a 、422b 反相器
30 1257542 430 NAND 閘 437 載入信號 490a 、 490b 反相器 492a 、 492b 反相器 495 DEC_OUT 信號 501 多工器 510 正反器 511 多工器 513 多工器 520 延遲閘 600 區塊邏輯 601 FS/synch 輸入 602 導線 603 施密特觸發器 619 參考信號檢測器 620 導線 650 電阻器 651 電壓至電流轉換器 652 電源 660 開關 700 無線區域網路(WAN)發送器/接收器 704 發送器 706 接收器 718 端子
31 1257542 720 本地振盪器（LO)分布器 722 混合器 724 、 726 資料端子 728 發送端子 730 端子 732 混合器 820 電腦糸統 821 處理單元 822 系統記憶體 823 系統匯流排 824 ROM 825 RAM 826 韋刃體 827 硬碟機系統 840 鍵盤 842 指向裝置 846 串列埠介面 847 螢幕 848 並列埠
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Claims (1)

  1. 9 S .「一j·-，一一—-〜..„'，.-一—一一) 、月日修（更:丨正本i 1257542 拾、申請專利範圍： -種脈衝寬度調變控制器，其係包括·· 個輸入節點，苴係，，， 及 八你』逆忭以接收一個參考信號；以 一個相鎖迴路，其係包括： 一個振盪器，1系 號並且產生一個呈有： 接收一個誤差校正信 個具有—相關於該誤差校正信號的 一 PWM信號； 儿貝手冬弟 可運作以:::=ΓΓΓ其係·接至該_並且 個從該—二 該誤差校正信號；以及 g號之間的相位差來產生 且可運作=:::電路’其係麵接至該相位頻率檢測器並 校m 致能該相位頻率檢測器以產生該誤差 中兮夂月專利祀圍帛1項之脈衝寬度調變控制器，1 中遠參考信號係包括一個主PWM信號。 其 3.如申請專利範圍 更包括m 衝寬度調變控制器，其 個振盛讀制電路，該振盈器控制 號之下運作來設定該PWM信號的頻率。在/又 中，/申明專利耗圍帛1項之脈衝寬度調變控制哭 鎖迴路更包括-個除頻器電路，該除頻4二 運作來從該信號產生該回授信號。、。。電路係可 申π專利Ιϋ圍帛4項之脈衝寬度調變控制器， 口： 33 1257542 ^ 員。。也路係產生該具有一個頻率等於該參考传_ @ 頻率之回授信號。 的 申°月專利範圍第1項之脈衝寬度調變控制器，i = ::p制電路係在該參考信號之每預設的數目個轉變 月匕该相位頻率檢測器一次。 7·如申請專利範圍帛6項之脈衝寬度調變控 中該轉變之預設的數目是六。 π其 > 8·如申請專利範圍帛1項之脈衝寬度調變控制器，其 中j抑制電路係在一個重置信號之每預設的數目個轉變時 ““亥相位頻率檢測器-次，該重置信號係在該參考信諕 '及忒回授k號具有相同的邏輯位準時轉變。 申明專利範圍第4項之脈衝寬度調變控制器，苴 中玄除頻杰係產生一個第二pwM信號。 二1 〇·如申請專利範圍第4項之脈衝寬度調變控制器，其 =°亥第一 PWM信號係相對於該第一 PWM信號的相位被相 二n.如申請專利範圍第1項之脈衝寬度調變控制器，其 :4相鎖迴路更包括-個用於濾波該誤差校正信號的濾泳 種脈衝寬度調變控制器，其係包括： 及 個輸入即點，其係可運作以接收一個參考信號；以 一個相鎖迴路，其係包括： 個振盪器，其係可運作以接收一個誤差校正作 34 1257542 號並且產生一個 器信號； 具有相關於该誤差校正信號的頻率之振盪 4頻器電路，其係可運作以產生 信號所導出的-個回授信號以及-個PWM信號； m、—個相位頻率檢測器，其係耗接至該振盈器並且 以接㈣參考㈣以及輯在該參考信號以及該回 授^號之間的相位差炎 是木產生遺决差杈正信號；以及 且。、、抑制電路，其係耦接至該相位頻率檢測器並 口、 、t功丨生地致能該相位頻率檢測器以產生該誤差 校正信號。 士申明專利範圍第12項之脈衝寬度調變控制器， :、中該除頻器電路係施加一個相對於該參考信號之預設的 相移至該PWM信號。 士申明專利範圍第13項之脈衝寬度調變控制器， 其中該預設的相移實質上為90度。 •士申叫專利範圍第丨3項之脈衝寬度調變控制器， 其中該預設的相移實質上為18〇度。 16· -種脈衝寬度調變的電源電路，其係包括： 一個主要電源； 個主P\VM電源，其係產生第一調整後的供應電壓 以及一個主PWM信號；以及 “一個仗屬PWM電源，其係產生一個第二調整後的供 應電壓亚且接收該主PWM信號，該從屬pwM電源係包括 35 1257542 一個輸入節點，其係可運作來接收該主pwm信號； 以及 ° ’ 一個相鎖迴路，其係包括： 一個振盪器，其係可運作來接收一個誤差校正产 唬並且產生一個具有相關於該誤差校正信號的頻率之振 · JCCZ2- 户啼無撞, ......$ K个压土伋該振盪器 所導出的—個回授信號以及—個從屬pw 於调整該第二調整後的供應電壓； 〜 -個相位頻率檢測器’其係輕接至該振盈器並且 =收該參考信號以及根據在該參考信號以及該回 B喊之間的相位差來產生該誤差校正信號；以及 且可運作、個抑制電路’其係搞接至該相位頻率檢測器並 運作以週期性地致能該相位頻率 校正信號。 j斋木產生该决差 17·如申請專利範圍第16項之電湄备从 哭雷踗4 π、忠^ /原糸統，其中該除頻 口口電路係可運作來產生一個 第二從屬PWM信號。 個弟二電源電座的 18·如申請專利範圍第16項之雷、、届/ 電路致能該相位頻率檢測器在期糸、、先纟中5亥抑制 的。 坏在的週期間隔是可程式規劃 統之電腦系統， 其係：括一種具有一脈衝寬度調變的電源系 個匯流排系統，· 個中央處理單元，其係連接至一 36 1257542 一個視訊處理器，其係連接 該—控制，該視訊處理器 每個電子組件係藉由一個電源 ：：：件’ 包括： 4仏電，該電源系統係 一個主要電源； 整後的供應 一個主PWM電源，其係產生第一 電壓以及一個主PWM信號；以及 一個從屬PWM電源，其係產 — 的供應電壓並且接收該主p :;’:：目二調整後 包括： β唬忒攸屬PWM電源係 以及 個輸入節點，其係可運作以接收該主pwm信號； —個相鎖迴路，其係包括： 號並且產Γ固振盈器，其係可運作以接收-個誤差校正信 器信號;π具有相關於該誤差校正信號的頻率之振廬 俨號所莲.個除頻器電路’其係可運作以產生從該振盪器 ;該第;1Τ信號以及—個從屬。WM信號，用 成弟一调整後的供應電壓； 可運個相位頻率檢測器，其係耦接至該振盪器並且 授 、收σ亥苓考h唬以及根據在該參考信號以及該回 h破之⑽相位差來產线誤差校正信號；以及 且可運、彳卩制電路，其係耦接至該相位頻率檢測器並 作以週期性地致能該相位頻率檢測器來產生該誤差 37 l2s7542 校正信號；以及 一個顯不裝置，其係用於顯示從該視訊處理器所產生 的圖形以及視訊資料。 20·—種用於同步化一個從屬脈衝寬度調變（pWM)控制 器至一個主PWM控制器之方法，該方法係包括： 根據在一個來自該主PWM控制器的主ρψΜ信號以及 —個從該從屬PW1V[控制器的一個振盪器信號所導出的回 授信號之間的相位差，週期性地抑制一個誤差校正信號； 回應於該週期性地抑制後的誤差校正信號來調整該振籲 盪器信號；並且 k逵振盛裔栺號來產生一個從屬pwM信號。 2!.如申請專利範圍帛20項之方法，其更包括計數該 主PWM #號以及該回授信號中之一的轉變數目，以決定 何時抑制該誤差校正信號。 二2.如申請專利範圍第2〇項之方法，其更包括從該振 盪态信號來產生一個第二從屬pWM信號。
    ·如申請專利範圍帛2〇項之方法，其更包括相對於 δ亥主PWM信號的相位來移動該從屬PWM信號的相位。 π T睛寻利範圍第 個來自該s PWM控制器的主PWM信號以及—個從該 PW M控制器的-個振盘器信號所導出的回授信號之間 位是f法被判斷出日寺，則根據在-個預先設定的預設 疒龙X回授k 5虎之間的相位差來週期性地抑制該誤差 38
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