JP3004056B2 - 送受信機 - Google Patents
送受信機Info
- Publication number
- JP3004056B2 JP3004056B2 JP2413429A JP41342990A JP3004056B2 JP 3004056 B2 JP3004056 B2 JP 3004056B2 JP 2413429 A JP2413429 A JP 2413429A JP 41342990 A JP41342990 A JP 41342990A JP 3004056 B2 JP3004056 B2 JP 3004056B2
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- JP
- Japan
- Prior art keywords
- pulse
- frequency
- output
- pll
- phase comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＶＨＦ又はＵＨＦ帯域の
無線機によってデータの低域伝送を行う移動体通信に最
適な利得を可変しうるＰＬＬに関する。
無線機によってデータの低域伝送を行う移動体通信に最
適な利得を可変しうるＰＬＬに関する。
【０００２】
【従来の技術】移動体通信等においては音声やデータの
大量情報を効率的に伝送するために、チャンネルスペー
シングを益々狭帯域化する傾向にあって、例えばＦＭ変
調されるスペクトラムが隣接チャンネルと干渉しない数
Ｈｚ程度の低域データに対してベースバンド波形を損な
わないように、（１）電圧制御発振器の制御電圧対発振
周波数の変化を小さくし、ループの利得を下げるか、
（２）このＰＬＬ変調器の基準発振周波数に対して更に
変調をかける等の対策を講じている。
大量情報を効率的に伝送するために、チャンネルスペー
シングを益々狭帯域化する傾向にあって、例えばＦＭ変
調されるスペクトラムが隣接チャンネルと干渉しない数
Ｈｚ程度の低域データに対してベースバンド波形を損な
わないように、（１）電圧制御発振器の制御電圧対発振
周波数の変化を小さくし、ループの利得を下げるか、
（２）このＰＬＬ変調器の基準発振周波数に対して更に
変調をかける等の対策を講じている。
【０００３】
【従来技術の課題】しかしながら上記（１）の方法は、
ループ利得を下げる対象が表面弾性波（ＳＡＷ）素子を
採用したＶＣＯ（電圧制御発振器）であるとき、ＬＣ発
振器の経済的コストの１０倍以上にはねあがり、経済的
に見て難点がある。上記（２）の方法によると、送受信
システムに到来電波に対する基準発振周波数による変調
つまりＡＦＣ（自動周波数制御）方式を採用している場
合、通常１個の基準発振源を受信時の局発信号源として
も使っていると、その局発周波数にも変調がかかって不
都合である。
ループ利得を下げる対象が表面弾性波（ＳＡＷ）素子を
採用したＶＣＯ（電圧制御発振器）であるとき、ＬＣ発
振器の経済的コストの１０倍以上にはねあがり、経済的
に見て難点がある。上記（２）の方法によると、送受信
システムに到来電波に対する基準発振周波数による変調
つまりＡＦＣ（自動周波数制御）方式を採用している場
合、通常１個の基準発振源を受信時の局発信号源として
も使っていると、その局発周波数にも変調がかかって不
都合である。
【０００４】
【課題を解決するための手段】そこで本発明は、上記従
来の技術的、経済的な問題点を払拭するため、在来のＰ
ＬＬ系を採用しつつ音声、データ等の低域伝送時に、過
渡的周波数変動期間中は定常の速応制御で対応し、周波
数の安定期に入ってからＣＰＵの指令により位相比較器
の出力パルスを一部除去することにより遅いロックタイ
ムに自動的に切換えるものである。
来の技術的、経済的な問題点を払拭するため、在来のＰ
ＬＬ系を採用しつつ音声、データ等の低域伝送時に、過
渡的周波数変動期間中は定常の速応制御で対応し、周波
数の安定期に入ってからＣＰＵの指令により位相比較器
の出力パルスを一部除去することにより遅いロックタイ
ムに自動的に切換えるものである。
【０００５】
【実施例】以下図面により本発明の一実施例を詳説す
る。図１は本発明ＰＬＬの回路構成図で、１は高精度の
一定な周波数を発振する基準発振源を示し、分周器２に
より適宜の分周数Ｍに分割した後、位相比較器３へ分周
周波数ｆR が入力される。一方、電圧制御発振器５の発
振周波数を分周数Ｎの分周器４により分割した分周周波
数ｆP を上記位相比較器に加えて上記ｆRとの比較差信
号ψP1、ψR1を本発明の要部となるパルス欠除回路８に
加える。このパルス欠除回路は図２に示してある通り、
ＰＬＬ系がロックアップし且つ送信開始信号としてＣＰ
Ｕが指令する信号ＣＯＭがない時、即ち過渡的周波数変
動期間中には上記パルス欠除回路の出力信号ψP2、ψR2
は、その入力信号ψP1、ψR1がそのまま次段のチャージ
ポンプ７へ伝送され、ローパスフィルタ６を経て上記電
圧制御発振器へと帰還ループが形成される。
る。図１は本発明ＰＬＬの回路構成図で、１は高精度の
一定な周波数を発振する基準発振源を示し、分周器２に
より適宜の分周数Ｍに分割した後、位相比較器３へ分周
周波数ｆR が入力される。一方、電圧制御発振器５の発
振周波数を分周数Ｎの分周器４により分割した分周周波
数ｆP を上記位相比較器に加えて上記ｆRとの比較差信
号ψP1、ψR1を本発明の要部となるパルス欠除回路８に
加える。このパルス欠除回路は図２に示してある通り、
ＰＬＬ系がロックアップし且つ送信開始信号としてＣＰ
Ｕが指令する信号ＣＯＭがない時、即ち過渡的周波数変
動期間中には上記パルス欠除回路の出力信号ψP2、ψR2
は、その入力信号ψP1、ψR1がそのまま次段のチャージ
ポンプ７へ伝送され、ローパスフィルタ６を経て上記電
圧制御発振器へと帰還ループが形成される。
【０００６】上記パルス欠除回路８は図２において、位
相比較器出力の内ψP1が入力されるＯＲゲートｇ1 、ψ
R1とフリップフロップＦ．Ｆの出力とが入力されるＡＮ
Ｄゲートｇ2 とからなり、フリップフロップにはクロッ
ク信号としてのＰＬＬのロック検出信号ＬＤとＣＰＵが
周波数の安定時期を判定した時に出す指令ＣＯＭの２つ
の入力端子を備えている。このパルス欠除回路は図３に
示すように基準発振源１の基準周波数ｆRと同期した周
期で例えば２回に１回の割合で間引くとすると、位相比
較器の比較出力パルスψP1、ψR1に対して夫々ψP2、ψ
R2のようなパルス波が現われる。
相比較器出力の内ψP1が入力されるＯＲゲートｇ1 、ψ
R1とフリップフロップＦ．Ｆの出力とが入力されるＡＮ
Ｄゲートｇ2 とからなり、フリップフロップにはクロッ
ク信号としてのＰＬＬのロック検出信号ＬＤとＣＰＵが
周波数の安定時期を判定した時に出す指令ＣＯＭの２つ
の入力端子を備えている。このパルス欠除回路は図３に
示すように基準発振源１の基準周波数ｆRと同期した周
期で例えば２回に１回の割合で間引くとすると、位相比
較器の比較出力パルスψP1、ψR1に対して夫々ψP2、ψ
R2のようなパルス波が現われる。
【０００７】フリップフロップのＬＤ信号入力により基
準周波数の２分の１の信号がゲートｇ1 、ｇ2 に夫々加
えられるとともにＣＰＵ（図示せず）からのＣＯＭ信号
が入力されてはじめて図３のψP2、ψR2のように２回に
１回、パルスの欠落した状態に変わり、次段のチャージ
ポンプへと伝送される。ここに上記ＣＯＭ信号が入力さ
れない時、即ちＰＬＬがロックアップしない周波数の過
渡変動中は位相比較器から基準周波数に同期したタイミ
ングで比較出力がそのままチャージポンプに送られ、定
常の速応作動する。
準周波数の２分の１の信号がゲートｇ1 、ｇ2 に夫々加
えられるとともにＣＰＵ（図示せず）からのＣＯＭ信号
が入力されてはじめて図３のψP2、ψR2のように２回に
１回、パルスの欠落した状態に変わり、次段のチャージ
ポンプへと伝送される。ここに上記ＣＯＭ信号が入力さ
れない時、即ちＰＬＬがロックアップしない周波数の過
渡変動中は位相比較器から基準周波数に同期したタイミ
ングで比較出力がそのままチャージポンプに送られ、定
常の速応作動する。
【０００８】図４はパルス欠除回路が作動していない時
のＰＬＬ変調特性カーブを示し、図３のタイミングチャ
ートにおける比較器出力ψP1、ψR1がそのままチャージ
ポンプへ伝送されることを意味する。
のＰＬＬ変調特性カーブを示し、図３のタイミングチャ
ートにおける比較器出力ψP1、ψR1がそのままチャージ
ポンプへ伝送されることを意味する。
【０００９】図５はパルス欠除回路が作動した時のＰＬ
Ｌ変調特性カーブを示し、図３のタイミングチャートに
おける比較器出力が本実施例では２回に１回のパルス抜
きがおこなわれたψP2、ψR2のパルス波がチャージポン
プへ伝送される。
Ｌ変調特性カーブを示し、図３のタイミングチャートに
おける比較器出力が本実施例では２回に１回のパルス抜
きがおこなわれたψP2、ψR2のパルス波がチャージポン
プへ伝送される。
【００１０】ここにチャージポンプは基準周波数に同期
した比較器出力パルスを直流電圧に変換する機能を有し
ており、前段のパルス欠除回路を作動指令するＣＰＵが
ＣＯＭ端子に加える指令印加に時期は、ＰＬＬが過渡期
を経過して安定期に入るまでの時間を基準にし、例えば
アンロック中に電波妨害阻止のため送信停止状態にある
送信機の送信開始時期にあわせればよい。
した比較器出力パルスを直流電圧に変換する機能を有し
ており、前段のパルス欠除回路を作動指令するＣＰＵが
ＣＯＭ端子に加える指令印加に時期は、ＰＬＬが過渡期
を経過して安定期に入るまでの時間を基準にし、例えば
アンロック中に電波妨害阻止のため送信停止状態にある
送信機の送信開始時期にあわせればよい。
【００１１】
【発明の効果】本発明はチャンネルスペーシングの狭帯
域化に伴う低域でのデータ伝送において、ベースバンド
波形を損ねることなく経済的、且つ技術的に確実な周波
数位相同期制御する目的に叶い、基準発振源に同期する
位相比較器出力パルスを簡易な回路構成によりＰＬＬ系
の過渡的変動期と安定的定常期とに応じて、系に擾乱を
来すことなく基準周波数を実質的に低降したのと同等の
機能を発揮させることができる。なお従来既設の装置に
付設されたＰＬＬ系に対して、パルス欠除回路を付加す
るだけで、本発明を簡単に実施し、性能改善に資するこ
とができる。
域化に伴う低域でのデータ伝送において、ベースバンド
波形を損ねることなく経済的、且つ技術的に確実な周波
数位相同期制御する目的に叶い、基準発振源に同期する
位相比較器出力パルスを簡易な回路構成によりＰＬＬ系
の過渡的変動期と安定的定常期とに応じて、系に擾乱を
来すことなく基準周波数を実質的に低降したのと同等の
機能を発揮させることができる。なお従来既設の装置に
付設されたＰＬＬ系に対して、パルス欠除回路を付加す
るだけで、本発明を簡単に実施し、性能改善に資するこ
とができる。
【図１】本発明の利得可変ＰＬＬを説明するための回路
構成ブロック図である。
構成ブロック図である。
【図２】図１におけるパルス欠除回路の具体的回路結線
図である。
図である。
【図３】図１の各部パルス波のタイムチャート図であ
る。
る。
【図４】定常動作時のＰＬＬ変調特性グラフである。
【図５】比較器出力の間引作動時のＰＬＬ変調特性グラ
フである。
フである。
１ 基準発振源 ２、４ 分周器 ３ 位相比較器 ５ 電圧制御発振器 ６ ローパスフィルタ ７ チャージポンプ ８ パルス欠除回路 ｇ1 ＯＲゲート ｇ2 ＡＮＤゲート Ｆ．Ｆ． フリップフロップ Ｑ1 、Ｑ2 トランジスタ ψP2、ψR2 比較器出力信号 ＬＤ ロック検出信号 ＣＯＭ ＣＰＵコマンド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/18 H03C 3/00 H04B 1/04
Claims (1)
- 【請求項１】１つの基準発振源からの周波数とＶＣＯか
らの変調出力周波数とが位相比較器を通して出力される
比較信号パルスを、チャージポンプ及びローパスフィル
タを通して前記ＶＣＯと閉ループを形成したＰＬＬ変調
回路を備えた送受信機において、 低域のデータ伝送の開始信号に基づいて、前記ＰＬＬ変
調回路がロックアップして周波数が過渡変動していると
きは前記位相比較器を通して出力される比較信号パルス
をそのまま出力し、前記ＰＬＬ変調回路がロックして周
波数の変動が安定期に入ったときは前記位相比較器を通
して出力される比較信号パルスを間引いて出力するパル
ス欠除回路を備え、該パルス欠除回路を前記チャージポンプの前段に挿入し
た ことを特徴とする送受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413429A JP3004056B2 (ja) | 1990-12-21 | 1990-12-21 | 送受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413429A JP3004056B2 (ja) | 1990-12-21 | 1990-12-21 | 送受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04222119A JPH04222119A (ja) | 1992-08-12 |
| JP3004056B2 true JP3004056B2 (ja) | 2000-01-31 |
Family
ID=18522065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413429A Expired - Fee Related JP3004056B2 (ja) | 1990-12-21 | 1990-12-21 | 送受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004056B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7269217B2 (en) * | 2002-10-04 | 2007-09-11 | Intersil Americas Inc. | PWM controller with integrated PLL |
-
1990
- 1990-12-21 JP JP2413429A patent/JP3004056B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04222119A (ja) | 1992-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |