JP2001044825A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で広帯域の外部クロック信号の周
波数に対して同期可能で、しかも、外乱の影響を受けに
くいため安定した内部クロック信号を形成する半導体集
積回路を提供する。 【解決手段】 クロック入力バッファ１を介して入力さ
れた外部クロック信号ｅｘｔＣＬＫを、クロック信号Ｅ
ＣＬＫとして、周波数同定回路２の一方の入力に供給
し、基本クロック発振器３が形成した基本クロック信号
ＢＣＬＫを周波数同定回路２の他方の入力に供給する。
周波数同定回路２は、外部クロック信号ｅｘｔＣＬＫの
所定期間、基本クロック信号の周期（パルス）を計数
し、かかる計数ＤＣＯＩＮに基づき、デジタル制御型発
振器（ＤＣＯ）５は発振し内部クロック信号ＩＣＬＫを
形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、外部端子から供給されるクロック信号に位
相同期して内部クロック信号を生成する機能を有する半
導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路の高周波化にともない、
シンクロナスＤＲＡＭにおいても、そのデータ転送レー
トは１００Ｍｂｐｓ以上にもなり、入力バッファを含め
内部回路における信号伝搬遅延や、それに伴う出力バッ
ファにおける出力信号駆動遅延、及び出力信号自体の遅
延の影響が無視できなくなってきている。このため、Ｐ
ＬＬ（フェーズ・ロックド・ループ）やＤＤＬ（ディレ
イ・ロックド・ループ）等の技術を応用して、入力バッ
ファ等の信号遅延の影響を取り除き、外部クロック信号
と内部クロック信号の位相を同期させ、アクセス時間の
遅延を抑制している。

【０００３】従来のＰＬＬ回路は、図２４に示すよう
に、クロック入力バッファ２３１、位相比較回路２３
２、チャージポンプ２３３、ループフィルタ２３４、電
圧制御型発振器（以下、単にＶＣＯという）２３５およ
びクロック出力バッファ２３６から構成される。

【０００４】クロック入力バッファ２３１を通して入力
された外部クロック信号ｅｘｔＣＬＫは、クロック信号
ＥＣＬＫとして、位相比較回路２３２の一方の入力に供
給される。電圧制御型発振器２３５は、制御電圧ＶＣＯ
ＩＮに基づき発振して発振信号ＶＣＬＫを形成し、クロ
ック出力バッファ２３６に出力する。クロック出力バッ
ファ２３６は、発振信号ＶＣＬＫをバッファリングして
クロック信号ＲＣＬＫとして位相比較回路２３２の他方
の入力に供給し、さらに、内部クロック信号ｉｎｔＣＬ
Ｋとして出力する。位相比較回路２３２は、上記２つの
クロック信号ＥＣＬＫとクロックバッファ２３６より得
られるクロック信号ＲＣＬＫとの位相を比較して、その
位相差に対応したアップ信号ＵＰ及びダウン信号ＤＯＷ
Ｎを形成し、チャージポンプ回路２３３に出力する。チ
ャージポンプ回路２３３は、上記アップ信号ＵＰ及びダ
ウン信号ＤＯＷＮのパルス幅（位相差）に基づき、ルー
プフィルタ２３４のキャパシタのチャージアップ、ディ
スチャージ動作を行い、クロック信号ＥＣＬＫとクロッ
ク信号ＲＣＬＫとの位相差に基づく電圧をループフィル
タ２３４に出力する。ループフィルタ４はチャージポン
プ２３３より得られる電圧を平滑化して制御電圧ＶＣＯ
ＩＮを電圧制御発振器２３５に供給する。

【０００５】図２５は図２４に示したＶＣＯの構成を示
す回路図である。ＶＣＯは、電圧可変遅延段を環状に縦
列接続したリングオシレータからなり、上記制御信号Ｖ
ＣＯＩＮの電圧によりその遅延段の遅延時間が制御され
る。その制御方法は次の通りである。内部クロックＲＣ
ＬＫの位相（周波数）が外部クロックＥＣＬＫの位相に
対して遅れて（周波数が低くされて）いる場合には、位
相差に対応したパルス幅のアップ信号ＵＰと所定のパル
ス幅のダウン信号ＤＯＷＮを出力し、それに応じて、チ
ャージポンプ回路２３３がループフィルタ回路２３４の
キャパシタをチャージアップし、制御電圧ＶＣＯＩＮを
高電圧にする。この制御電圧ＶＣＯＩＮが高くされるこ
とに応じて、電圧可変遅延段の遅延時間が短くされて内
部クロックＲＣＬＫの位相が進められ（周波数が高くさ
れて）外部クロックＥＣＬＫと同期がとれる（ロックで
きる）。

【０００６】逆に、クロック信号ＲＣＬＫの位相がクロ
ック信号ＥＣＬＫよりも進んでいる場合は、位相比較回
路２３２は、クロック信号ＲＣＬＫとＥＣＬＫの位相差
に対応したパルス幅のダウン信号ＤＯＷＮと、所定のパ
ルス幅のアップ信号ＵＰを出力し、それに応じてチャー
ジポンプ回路２３３は、ループフィルタ２３４のキャパ
シタをディスチャージし、これにより制御電圧ＶＣＯＩ
Ｎが下降し電圧可変遅延段の遅延時間が長くされ、内部
クロックＲＣＬＫの位相が遅れ（周波数が遅くなり）外
部クロックＥＣＬＫと同期がとれる（ロックできる）。

【０００７】

【発明が解決しようとする課題】しかしながら近年、半
導体集積回路は、より一層の高データ転送レート化が進
められており、半導体メモリの一つであるシンクロナス
ＤＲＡＭにおいても、入出力データの転送方法をＤＤＲ
（ダブル・データ・レート）化することにより、その最
高データ転送レートは２００Ｍｂｐｓ以上にもなってい
る。一方使用形態としては、同一チップが様々な周波数
のシステムに使用されるため、１００Ｍｂｐｓ以下の低
データ転送レートから２００Ｍｂｐｓ以上の高データ転
送レートまでを補償する必要があり、そのために広範囲
な周波数帯域に対応できるＰＬＬ回路やＤＬＬ回路が必
要となってきている。

【０００８】しかしながら、従来のＰＬＬ回路では、発
振器を電圧（ＶＣＯＩＮ）で制御する電圧制御型発振回
路のため外部クロックに同期（ロック）できる周波数帯
域が小さいという問題がある。

【０００９】さらに、一時的に外部クロックｅｘｔＣＬ
Ｋが外乱の影響を受けスキュした場合、その影響を内部
クロックｉｎｔＣＬＫに伝達しやすい。このことは、高
周波数化の妨げとなっている。

【００１０】また、内部クロックを外部クロックに同期
させるために必要な時間も数μｓ〜数ｍｓオーダーと非
常に遅く、ウエイトタイムが大きいという課題もある。

【００１１】本発明は、上記のような問題を解決するた
めになされたものであり、広範囲の周波数帯域の動作周
波数に対して、常に安定かつ同期（ロック）精度がよい
内部クロック信号を生成する半導体集積回路を得ること
を目的とする。

【００１２】

【課題を解決するための手段】本発明の半導体集積回路
は、基本クロック信号を形成する基本クロック発振器
と、外部端子からクロック入力バッファを介して供給さ
れる外部クロック信号及び基本クロック信号を入力と
し、外部クロック信号の周波数を基本クロック信号のパ
ルス数の計数値に基づき同定して外部周波数同定出力信
号を出力する周波数同定手段と、外部周波数同定出力信
号を入力とし、その入力信号に基づき発振周波数を制御
し、内部クロック信号を形成する遅延素子を含む内部ク
ロック発振器とを備え、内部クロック信号を、外部周波
数同定出力信号に基づく制御により、外部クロック信号
に同期させるように構成したことを特徴とする。

【００１３】好ましくは、内部クロック発振器が有する
遅延素子の遅延時間と、基本クロック発振器が有する遅
延素子の遅延時間との相関に基づき、周波数同定手段が
外部周波数同定出力信号を形成するように構成する。

【００１４】また、好ましくは、内部クロック発振器が
出力する内部クロック信号と外部クロック信号との位相
の比較に基づき、位相比較信号を出力する位相比較回路
と、位相比較回路が出力する位相比較信号に基づき、内
部クロック信号を所定時間遅延させる内部クロック遅延
回路とをさらに備える。

【００１５】更に、好ましくは、周波数同定手段は、外
部クロック信号をＮ（正数）分周するＮ分周器と、Ｎ分
周器でＮ分周された分周外部クロック信号の所定の期
間、基本クロック発振器が出力する基本クロック信号の
パルス数を計数するカウンタ回路とを備える。

【００１６】更に、好ましくは、周波数同定手段は、外
部クロック信号をその周期のＬ倍づつ（０，Ｌ，２
Ｌ，．．．，（Ｎ／Ｌ−１））ずらしてＮ（正数）分周
した分周外部クロック信号を各々形成する、Ｎ／Ｌ（正
数）個のＮ分周器と、Ｎ／Ｌ個のＮ分周器の各々に対し
て接続され、分周外部クロック信号の所定の期間、基本
クロック発振器が出力する基本クロック信号のパルス数
を計数するＮ／Ｌ個のカウンタ回路と、内部クロック発
振器の周波数を制御する制御信号をＮ／Ｌ個のカウンタ
回路の出力信号から選択するカウンタ選択回路とを備え
る。

【００１７】更に、好ましくは、内部クロック発振器は
デジタル制御型発振器を用いて構成し、基本クロック発
振器とデジタル制御型発振器を構成する遅延素子は同じ
特性の素子を用いて構成し、デジタル制御型発振器が形
成する内部クロック信号の発振周波数を制御する１ステ
ップ（最小遅延段）の遅延素子Ｎ個分により内部クロッ
ク発振器を構成する。それにより、周波数同定手段が計
数した計数値（外部周波数同定出力信号）を変換せずに
用いて、デジタル制御型発振器が形成する内部クロック
信号の発振周波数を制御可能とする。

【００１８】更に、好ましくは、遅延特性が同じである
複数個の単位遅延素子から構成される遅延回路をＧ（正
数）個直列接続して、それぞれの遅延回路に出力端子を
設けて内部クロック発振器を構成する。そして、周波数
同定手段の外部周波数同定出力信号により単位遅延素子
の接続を同時に切り換えて、Ｇ個の遅延回路の遅延時間
を同時に制御するとともに、各遅延回路の出力端子から
取り出されるＧ個の内部クロック信号と外部クロック信
号の位相を各々比較し位相検出信号を出力するＧ個の位
相差検出回路と、位相検出信号に基づき、位相差検出回
路の出力信号Ｇ個の中から所定の位相を選択する最適位
相検出回路と、最適位相検出回路が出力する選択信号に
基づき、内部クロック信号を選択する内部クロック選択
回路とを備える。

【００１９】更に、好ましくは、内部クロック発振器が
形成する内部クロック信号を２π／Ｈ（正数）づつ位相
をずらしてＨ分周した分周内部クロック信号（位相：２
π／Ｈ，４π／Ｈ，６π／Ｈ，．．．，２π）を各々出
力するＨ個のＨ分周器と、分周内部クロック信号が各々
入力され、分周内部クロック信号と外部クロック信号の
位相状態を検出して位相検出信号を形成する位相検出回
路と、位相検出信号に応じて、所定の位相の分周内部ク
ロック信号を選択する内部クロック選択信号を形成する
最適位相検出回路と、内部クロック選択信号に応じて、
分周内部クロック信号を選択する内部クロック選択回路
とを更に備える。

【００２０】更に、好ましくは、周波数同定手段が形成
する外部周波数同定信号に応じて、内部クロック発振器
の出力である内部クロック信号を何分周するかを判定す
る計数判定回路と、計数判定回路の出力結果に基づき周
波数同定回路の出力データ信号を所定のデータ信号に変
換する計数変換回路と、内部クロック発振器の出力であ
る内部クロック信号が供給され、計数判定回路の出力結
果に基づき内部クロック信号を分周する分周器とを更に
備える。内部クロック発振器は、計数変換回路により出
力されたデータ信号に基づき、内部クロック信号を発振
するように構成する。

【００２１】更に、好ましくは、基本クロック発振器と
内部クロック発振器を、遅延時間が電圧制御される遅延
素子を含んで構成し、周波数同定回路が形成する外部周
波数同定出力信号に基づき、遅延素子の遅延時間を電圧
制御する計数監視回路を備える。

【００２２】更に、好ましくは、外部クロック信号の周
波数を外部設定するモードレジスタ回路と、モードレジ
スタ回路の設定値により基本クロック発振器と内部クロ
ック発振器を構成する遅延素子の遅延時間を電圧制御す
る計数監視回路をと備える。

【００２３】更に、好ましくは、周波数同定手段の出力
データ信号である外部周波数同定出力信号に基づいて、
内部クロック遅延回路を構成する遅延素子の遅延時間を
電圧制御する計数監視回路を備える。

【００２４】更に、好ましくは、内部クロック発振器の
出力信号である内部クロック信号を所定時間遅延させた
内部遅延クロック信号と外部クロック信号の位相差を比
較する位相検出回路と、外部クロック信号を所定時間遅
延させた外部遅延クロック信号と内部クロック信号の位
相差を比較する位相検出回路と、その２つの位相検出回
路の出力信号に基づいて、内部クロック遅延回路の遅延
時間を制御する位相制御回路とを備える。

【００２５】更に、好ましくは、基本クロック発振器及
び内部クロック発振器を構成する遅延素子の遅延時間を
電圧制御する電源及びその電源電圧のトリミング手段
と、周波数同定回路が出力する外部周波数同定出力信号
に基づき基本クロック発振器及び内部クロック発振器を
構成する遅延素子の遅延時間を電圧制御する電源電圧の
トリミングの要否を判定し、オプションパッドを通し
て、トリミング要否の判定結果を外部出力するトリミン
グ判定回路とを備える。

【００２６】更に、好ましくは、周波数同定回路が出力
する外部周波数同定出力信号に基づき内部クロック遅延
回路を構成する遅延素子の遅延時間を電圧制御する電源
及びその電源電圧のトリミング手段と、周波数同定回路
が出力する外部周波数同定出力信号に基づき内部クロッ
ク遅延回路を構成する遅延素子の遅延時間を電圧制御す
る電源電圧のトリミングの要否を判定し、オプションパ
ッドを通して、トリミング要否の判定結果を外部出力す
るトリミング判定回路とを備える。

【００２７】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。

【００２８】図１は、請求項１に記載の発明の一実施形
態における半導体集積回路を示す回路図である。クロッ
ク入力バッファ１、周波数同定回路２、基本クロック発
振器３及びデジタル制御型発振器（ＤＣＯ）４から構成
される。クロック入力バッファ１を通して入力された外
部クロック信号ｅｘｔＣＬＫは、クロック信号ＥＣＬＫ
として、周波数同定回路２の一方の入力に供給され、基
本クロック発振器３により形成した基本クロック信号Ｂ
ＣＬＫは、周波数同定回路２の他方の入力に供給され
る。デジタル制御型発振器（ＤＣＯ）４は、周波数同定
回路２の出力信号ＤＣＯＩＮに基づき発振して、内部ク
ロック信号ＩＣＬＫを形成する。

【００２９】上記の回路は、外部クロック周波数同定手
段を構成するものであり、その動作は次の通りである。
すなわち、周波数同定回路２は、クロック入力バッファ
１より得られるクロック信号ＥＣＬＫの所定期間、基本
クロック信号ＢＣＬＫのパルス数を計数し、デジタル制
御発振器（ＤＣＯ）４が有する遅延素子の遅延時間と基
本クロック発振器３が有する遅延素子の遅延時間との相
関に基づき計数結果を変換し、外部周波数同定信号ＤＣ
ＯＩＮとして、デジタル制御型発振器４に入力し発振周
波数を制御する。

【００３０】上記外部クロック信号周波数同定手段のよ
り詳細な一実施形態については、後の記載において、図
５の概念図を用いて説明される。

【００３１】デジタル制御型発振器４は、遅延素子を環
状に縦列接続したリングオシレータからなり、制御信号
ＤＣＯＩＮに基づき、かかる遅延素子の段数を制御する
ことにより遅延時間が制御される。

【００３２】制御過程は次の通りである。すなわち、内
部クロック信号ＩＣＬＫの周波数が外部クロックＥＣＬ
Ｋの周波数に対して低い場合には、周波数同定回路２
は、クロック信号ＥＣＬＫの周波数に対応した制御信号
ＤＣＯＩＮを出力し、その出力に基づいて、デジタル制
御型発振器４が有する所定の遅延素子を切断（オフ）す
ることにより、リングオシレータの遅延量が減少し、内
部クロックＩＣＬＫの発振周波数が高くされて外部クロ
ックＥＣＬＫの周波数と一致する。

【００３３】逆に、クロック信号ＩＣＬＫの周波数がク
ロック信号ＥＣＬＫよりも高い場合は、周波数同定回路
２は、クロック信号ＥＣＬＫの周波数に対応した制御信
号ＤＣＯＩＮを出力し、かかる制御信号ＤＣＯＩＮに基
づいて、デジタル制御型発振回路４の所定の遅延素子を
接続（オン）することにより、遅延時間が長くされ、内
部クロックＩＣＬＫの発振周波数が低くなり外部クロッ
クＥＣＬＫの周波数と一致する。

【００３４】次に、請求項３に記載の発明の一実施形態
における半導体集積回路について、図２を参照して説明
する。

【００３５】外部クロック信号の周波数同定手段は、図
１の構成と同じで、クロック入力バッファ１、周波数同
定回路２、基本クロック発振器３、デジタル制御型発振
器（ＤＣＯ）４からなる。さらに、位相比較回路２５、
位相制御回路２６、デジタル制御型遅延回路２７、クロ
ック出力バッファ２８を有し、それらの構成は以下のと
おりである。

【００３６】クロック入力バッファ１を通して入力され
た外部クロック信号ｅｘｔＣＬＫは、クロック信号ＥＣ
ＬＫとして、位相比較回路２６の一方の入力に供給され
る。位相比較回路２６の出力は、位相制御回路２６に入
力され、その出力である制御信号ＤＣＤＩＮがデジタル
制御型遅延回路（内部クロック遅延回路）２７に供給さ
れる。デジタル制御型遅延回路２７は、制御信号ＤＣＤ
ＩＮに基づき、内部クロックＩＣＬＫを所定時間遅延さ
せた内部クロック遅延信号ＤＣＬＫを形成し、クロック
出力バッファ２８に出力する。クロック出力バッファ２
９は内部クロック遅延信号ＤＣＬＫをバッファリングし
てクロック信号ＲＣＬＫとして位相比較回路２６の他方
の入力に供給し、また一方で、内部クロック信号ｉｎｔ
ＣＬＫとして外部に出力する。

【００３７】位相比較回路２５は、クロック信号ＥＣＬ
Ｋとクロック信号ＲＣＬＫの位相を比較して、その位相
状態に基づき、アップ信号ＵＰ及びダウン信号ＤＯＷＮ
を形成し、位相制御回路２６に出力する。

【００３８】位相制御回路２６は、アップ信号ＵＰ及び
ダウン信号ＤＯＷＮの信号のシーケンスに基づき、デジ
タル制御型遅延回路２８の遅延素子のオン・オフ動作を
行う前記の制御信号ＤＣＤＩＮを出力する。

【００３９】デジタル制御型遅延回路２７は、遅延素子
を縦列接続した遅延素子列からなり、制御信号ＤＣＤＩ
Ｎに基づき、かかる遅延素子の段数を制御することによ
り遅延時間を制御し、内部クロック信号ＩＣＬＫを所定
時間遅延させる。

【００４０】以上の制御は、次の通り行われる。すなわ
ち、内部クロックＲＣＬＫの位相が外部クロックＥＣＬ
Ｋの位相に対して遅れている場合には、位相比較回路２
５は、内部クロックＲＣＬＫと外部クロック信号ＥＣＬ
Ｋの位相関係に基づいて、ダウン信号ＤＯＷＮを活性化
する。かかるダウン信号ＤＯＷＮに応じて位相制御回路
２７は制御信号ＤＣＤＩＮを形成し、デジタル制御型遅
延回路２７の所定の遅延素子を切断（オフ）することに
より、遅延時間は減少し、内部クロックＲＣＬＫの位相
が進められ、外部クロックＥＣＬＫの位相と同期（ロッ
ク）する。

【００４１】逆に、クロック信号ＲＣＬＫの位相がクロ
ック信号ＥＣＬＫよりも遅れている場合は、位相比較回
路２６は、内部クロック信号ＲＣＬＫと外部クロック信
号ＥＣＬＫの位相関係に基づいてアップ信号ＵＰを活性
化し、それに応じて位相制御回路２７は制御信号ＤＣＤ
ＩＮを発生する。かかる制御信号ＤＣＤＩＮに応じてデ
ジタル制御型遅延回路の所定の遅延素子を接続（オン）
することにより、遅延時間が長くされ、内部クロックＲ
ＣＬＫの位相が遅れて外部クロックＥＣＬＫの位相と同
期（ロック）する。

【００４２】以上のような構成をとることで、外部クロ
ック信号の周波数や外部クロック信号と内部クロック信
号の位相差の検知がデジタル的に行われるため、従来の
アナログ制御のＶＣＯ等を使用したＰＬＬと比較して、
高速かつ高精度に検知、ロックできる。

【００４３】図３は、請求項４に記載の発明の一実施形
態を示し、図１に示した周波数同定回路２の具体的な構
成例を示す回路図である。

【００４４】この周波数同定回路は、Ｎ分周器３１とカ
ウンタ回路３２から構成される。Ｎ分周器３１は、図１
に示したクロック入力バッファ１を通して入力された外
部クロック信号ＥＣＬＫをＮ（正数）分周する。カウン
タ回路３２は、Ｎ分周器３１によりＮ分周された分周ク
ロック信号ＤＩＶＣＬＫと、図１に示した基本クロック
発振器３の出力である基本クロック信号ＢＣＬＫとを２
入力とする。

【００４５】カウンタ回路３２は、分周クロック信号Ｄ
ＩＶＣＬＫがＨｉｇｈの期間、基本クロック信号ＢＣＬ
Ｋの周期（パルス数）を計数（カウント）し、かかる計
数結果を外部周波数同定信号である制御信号ＤＣＯＩＮ
として、図１に示したデジタル制御型発振器４に入力す
る。上述のように、制御信号ＤＣＯＩＮによりデジタル
制御型発振器４が有する遅延素子をオン・オフ制御する
ことで、内部クロック信号ＩＣＬＫの発振周波数は外部
クロック信号の周波数に一致する。

【００４６】上記のように、外部クロック信号ＥＣＬＫ
をＮ分周し、Ｎ分周された外部クロック信号ＤＩＶＣＬ
Ｋの周波数を同定することは、つまり、外部クロック信
号ＥＣＬＫをＮ周期（クロック）分平均化して外部クロ
ック信号ＥＣＬＫの周波数を同定したことになる。この
ような、外部クロック信号を平均化した周波数同定手段
により、外部制御信号の入力に伴う電源電圧変動、或い
は、ノイズ等による電源電圧の変動のために起こる一時
的な外部クロック信号の変動はＮ周期分平均化され、デ
ジタル制御型発振器４が形成する内部クロック信号の発
振周波数の制御を不必要に行うことが避けられ、安定し
た内部クロック信号をチップに供給することが可能とな
る。

【００４７】ただし、上記の構成では、デジタル制御型
発振器４が形成する内部クロック信号の発振周波数を、
Ｎ周期（クロック）ごとでしか制御することができな
い。一例として、外部クロック信号を１２８分周した場
合、１２８周期ごとでしか、デジタル制御型発振器４の
制御が実行できない。

【００４８】図４は、上記問題点を解決した周波数同定
回路の一例の回路図であり、請求項５に記載の発明の一
実施形態を示す。

【００４９】図４の回路は、Ｎ／Ｌ個のＮ分周器４１
と、遅延値設定回路４２と、Ｎ／Ｌ個のカウンタ回路４
３と、カウンタ選択回路４４とを備える。Ｎ分周器４１
は、遅延値設定回路４２の出力信号ｔ〜（ｔ＋Ｎ−Ｌ）
で制御される遅延回路を含み、各々、外部クロック信号
ＥＣＬＫを、その周期のＬ倍すなわちＬ周期（Ｌは正の
整数）ごとに、ｔ時間から（ｔ＋Ｎ−Ｌ）時間まで遅延
させ、その遅延された各外部クロック信号をＮ分周した
Ｎ分周外部クロック信号ＤＩＶＣＬＫを形成する。カウ
ンタ回路４３は、Ｎ分周外部クロック信号ＤＩＶＣＬＫ
（ｔ）からＤＩＶＣＬＫ（ｔ＋Ｎ−Ｌ）のそれぞれを一
方の入力とし、他方の入力を基本クロック信号ＢＣＬＫ
とする。カウンタ選択回路４４は、カウンタ回路４３の
すべての出力結果を受け、カウンタ回路４３の出力結果
の１つを有効にする。カウンタ選択回路４４で選択され
た制御信号ＤＣＯＩＮにより、デジタル制御型発振器４
の発振周波数を制御する。

【００５０】このような外部周波数同定手段の構成を用
いれば、Ｎ周期分の平均化を行っても、Ｌ周期ごとにデ
ジタル制御型発振器４が形成する内部クロック信号の周
波数の制御が行え、高精度に内部クロック信号の周波数
を形成することができる。

【００５１】図５は、請求項６に記載の発明の一実施形
態を示す。すなわち、上記外部クロック信号が有する周
波数を同定する手段の一実施形態の概念図であり、その
動作を説明するための波形も併せて図示されている。

【００５２】基本クロック発振器３とデジタル制御型発
振器４とは、同様の遅延素子を用いて構成される。つま
り、両者を構成する遅延素子の遅延時間、電気特性、温
度特性等は同様とする。周波数同定回路（図５には図示
せず）は、外部クロック信号をＮ分周した所定期間（例
えば、分周クロック信号がＨｉｇｈの期間）、基本クロ
ック発振器３が発振する基本クロック信号ＢＣＬＫのパ
ルス数（周期）を計数する。図５には、Ｆクロック分計
数された場合が例示されている。

【００５３】基本クロック発振器３は、デジタル制御型
発振器４が形成する内部クロック信号の発振周波数を制
御する１ステップ（最小遅延段）の遅延素子をＮ個用い
て構成される。それにより、基本クロック発振器３が発
振する基本クロック信号ＢＣＬＫのパルス数を計数した
計数値ＤＣＯＩＮをそのまま用いて、デジタル制御発振
器４の発振周波数を制御することができる。すなわち、
図５の例示においては、計数値Ｆをそのまま用いればよ
い。

【００５４】図６は、請求項７に記載の発明の一実施形
態におけるデジタル制御型発振器の回路図を示す。

【００５５】デジタル制御型発振器６１は、図２におけ
るデジタル制御型発振器４の変形例であり、同様の遅延
素子群から構成される遅延回路を８個直列接続して構成
される。デジタル制御型発振器６１は、周波数同定回路
２から供給される出力信号ＤＣＯＩＮに基づいて、８個
の遅延回路が有する同様の遅延素子を同時にオン・オフ
することにより発振周波数を制御する。さらに、それぞ
れの遅延回路に出力端子を同様に設けることで、デジタ
ル制御型発振器６１は、π／４位相づつずれたクロック
信号を８位相分（π／４，π／２，３π／４，π，５π
／４，３π／２，７π／４，２π）形成する。かかる位
相の内部クロック信号それぞれに対し、外部クロック信
号ＥＣＬＫとの位相差を検出する位相差検出回路６２を
８回路設ける。位相差検出回路６２の各々の検出信号Ｆ
ＤＥＴは最適位相検出回路６３に供給される。最適位相
検出回路６３は、検出信号ＦＤＥＴに基づいて、デジタ
ル制御型発振器６１が供給する内部クロック信号ＩＣＬ
Ｋの位相を選択する信号ＦＳＬＣＴを発生する。内部ク
ロック選択回路６４は、選択信号ＦＳＬＣＴに基づき、
内部クロック信号ＩＣＬＫを選択する。

【００５６】上記の回路によって、デジタル制御型発振
器６１の出力である内部クロック信号ＩＣＬＫと外部ク
ロック信号との最大位相差は、π／４まで抑制でき、図
２におけるデジタル制御型遅延回路２７を構成する遅延
素子数を低減し、内部クロック信号ＲＣＬＫと外部クロ
ック信号ＥＣＬＫの同期（ロック）までの時間を短縮で
きる。

【００５７】図７に、外部クロック信号ＥＣＬＫとデジ
タル制御型発振器６１が発振する内部クロック信号ＩＣ
ＬＫの関係の一例を示し、かかる状態において最適位相
検出回路６３が内部クロック信号ＩＣＬＫを位相選択す
る手順を以下に述べる。

【００５８】外部クロック信号と内部クロック信号との
位相関係が図７に示す状態の時、位相差検出回路６２が
形成する信号ＦＤＥＴは、図８に示す信号を出力する。
つまり、内部クロック信号ＩＣＬＫの立上がり時、外部
クロック信号ＥＣＬＫがＬｏｗであれば、検出信号ＦＤ
ＥＴはＬｏｗを出力し、外部クロック信号ＥＣＬＫがＨ
ｉｇｈであれば、検出信号ＦＤＥＴはＨｉｇｈを出力す
る。かかる結果を図８に示す。

【００５９】この表より、位相π／４，π／２，３π／
４，π，５π／４，３π／２，７π／４，２πの順に位
相検査し、初めて検出信号ＦＤＥＴがＨｉｇｈになった
位相（５π／４）が選択され、選択信号ＦＳＬＣＴは位
相（５π／４）をアクティブにし、内部クロック選択回
路６４に入力する。

【００６０】以上のようにして、外部クロック信号ＥＣ
ＬＫと内部クロック信号ＩＣＬＫとの位相差をπ／４以
下にすることができる。

【００６１】しかし、上記回路におけるデジタル制御型
発振器６１は、多数の遅延素子を含むものとなる。請求
項８に記載の発明はこの点を解決した回路を提供するも
のであり、その一実施形態のデジタル制御型発振器を図
９に示す。

【００６２】外部クロック信号ＥＣＬＫと基本クロック
信号ＢＣＬＫを２入力とする周波数同定回路９１の出力
である周波数同定信号（基本クロック計数）ＤＣＯＩＮ
は、１／８計数変換回路９２に供給される。１／８計数
変換回路９２は、周波数同定信号ＤＣＯＩＮの計数値を
１／８に変換する。その出力である計数変換信号ＤＩＶ
ＤＣＯＩＮは、デジタル制御型発振器９３に供給され、
デジタル制御型発振器９３が形成する内部クロック信号
の発振周波数を制御する。ここで、計数信号ＤＩＶＤＣ
ＯＩＮにより制御された内部クロック信号発振周波数
は、外部クロック信号の周波数の８倍となる。次に、デ
ジタル制御型発振器９３が形成する内部クロック信号Ｐ
ＩＣＬＫを受け、クロック信号ＰＩＣＬＫの周波数を、
８分周する８分周器９４を８個備える。それらの８分周
器９４は、π／８位相づつずらしたクロック信号ＩＣＬ
Ｋ（π／４、π／２、３π／４、π、５π／４、３π／
２、７π／４、２π）を形成し、対応して設けた８個の
位相差検出回路９５にそれぞれ入力する。位相差検出回
路９５は、それぞれの位相の内部クロック信号ＩＣＬＫ
（ｋπ／４）（ｋは１〜８の整数）と外部クロック信号
ＥＣＬＫの位相を比較する。位相比較回路９５は、位相
比較の結果を位相差検出信号ＦＤＥＴとして最適位相検
出回路９６に出力する。最適位相検出回路９６は、位相
差検出信号ＦＤＥＴに基づいて、所定の内部クロック信
号ＩＣＬＫ（ｋπ／４）の位相を選択する。最適位相検
出回路９６の出力信号ＦＳＬＣＴに基づき、内部クロッ
ク選択回路９７は、各位相の分周内部クロック信号ＩＣ
ＬＫ（ｋπ／４）のうちから一つを選択し、内部クロッ
ク信号ＩＣＬＫとしてチップに供給する。

【００６３】上記の回路手段によれば、８分周すること
で、デジタル制御型発振器９３の遅延素子数は、ほぼ１
／８になり、しかも、図６で説明した回路と同様、デジ
タル制御型発振器９３の出力である内部クロック信号Ｉ
ＣＬＫと外部クロックＥＣＬＫとの位相差は、最大でπ
／４までに抑制され、デジタル制御型発振器の遅延素子
数の低減と内部クロック信号と外部クロック信号の同期
（ロック）までの時間短縮を実現できる。

【００６４】ここで、上記回路は、内部クロック信号を
分周し、かかる分周されたクロック信号を内部クロック
信号ＩＣＬＫとするため、外部クロック信号ＥＣＬＫと
の周波数誤差は、分周分落ちることになるが、分周され
た内部クロックＩＣＬＫと外部クロック信号との位相を
同期させる手段を設けていることで、この問題は解決で
きている。

【００６５】図１０は、請求項９に記載の発明の一実施
形態における半導体集積回路を示すものである。

【００６６】１０１は計数判定回路であり、前記外部周
波数同定出力信号（基本クロック計数）ＤＣＯＩＮに基
づき、デジタル制御型発振器１０３が発振する内部クロ
ック信号ＰＩＣＬＫの分周の要否を判定する。その判定
信号ＦＳＩＧは、計数変換回路１０２に供給される。計
数変換回路１０２は、かかる判定信号ＦＳＩＧと、基本
クロック計数ＤＣＯＩＮを２入力とする。計数変換回路
１０２は、判定信号ＦＳＩＧがアクティブ（変換必要）
である場合は、基本クロック計数信号ＦＳＩＧに所定の
変換を施して、デジタル制御型発振器１０３に入力し発
振周波数を制御する。デジタル制御型発振器１０３はク
ロック信号ＰＩＣＬＫを出力し、分周選択回路１０４に
入力する。分周選択回路１０４は、計数判定信号ＦＳＩ
Ｇがアクティブであるとき、内部クロック信号ＩＲＣＬ
Ｋを所定分だけ分周する。

【００６７】周波数同定回路２が出力する基本クロック
信号ＢＣＬＫの計数ＤＣＯＩＮに基づき、デジタル制御
型発振器１０３が出力するクロック信号ＰＩＣＬＫの分
周の要否を判定することで、デジタル制御型発振器１０
３の遅延素子を増加させることなく広範囲な外部クロッ
ク信号の周波数帯域に対応し、かつ高周波周において
は、高精度に外部クロック周波数に一致させることを可
能にした。

【００６８】以下に、周数同定回路２が出力する計数信
号ＤＣＯＩＮ＝Ｆが、所定の周波数時の計数値であるＨ
に対してＦ≧Ｈの場合とＦ＜Ｈの場合とで、デジタル制
御型発振器１０３が形成するクロック信号の発信周波数
を変換する一実施形態を説明する。図１１は、この実施
形態での制御フローチャートを示したものである。

【００６９】周波数同定回路２が出力する計数ＤＣＯＩ
Ｎ＝Ｆが、Ｆ≧Ｈか、Ｆ＜Ｈの場合かを計数判定回路１
０１により判定し、Ｆ≧Ｈと判定した場合、計数判定回
路１０１が出力する判定出力信号ＦＳＩＧはアクティブ
となり、計数変換回路１０２は、周波数同定回路２が出
力する計数Ｆを２分の１に変換、つまりＦ／２にして出
力し、かかる変換出力ＣＤＣＯＩＮをデジタル制御型発
振器１０３に入力する。このことによって、デジタル制
御型発振器１０３は、外部クロック信号の周波数を２倍
にした周波数の内部クロック信号ＰＩＣＬＫを発振す
る。分周選択回路１０４は、前記判定信号ＦＳＩＧを受
け、デジタル制御型発振器１０３が形成するクロック信
号ＰＩＣＬＫを２分周することによって、内部クロック
信号ＩＣＬＫは、外部クロック信号ＥＣＬＫの周波数に
合わされる。

【００７０】逆に、Ｆ＜Ｈと判定された場合は、周波数
同定回路２が出力する計数Ｆを、そのままデジタル制御
型発振器１０３に出力する。この場合、デジタル制御型
発振器１０３の発振するクロック信号ＰＩＣＬＫは、外
部クロック信号の周波数と同じとなり、かかる判定信号
ＦＳＩＧに従って、分周選択回路１０４は分周すること
なく、デジタル制御型発振回路１０３の発振クロック信
号ＰＩＣＬＫをそのまま内部クロック信号ＩＣＬＫとし
て出力する。

【００７１】上記の回路によれば、外部クロック信号が
低周波数の場合は、内部クロック信号は分周器を用いて
発生させるため、デジタル制御型発振器の遅延素子を低
減することができる。また、高周波数においては、分周
器を使用しないため、高周波での周波数同定精度は、高
いままである。

【００７２】ＰＬＬ回路やＤＬＬ回路において、外部ク
ロック信号との同期の精度を常に保つことは、非常に重
要である。しかし、温度変化や、電源電圧変化により、
かかる同期精度は、その都度変動する。

【００７３】図１２は、請求項１０に記載の発明の一実
施形態における半導体集積回路であって、上述の同期精
度を一定に保つ回路を示す。

【００７４】基本クロック信号ＢＣＬＫのパルスを計数
して周波数同定回路１２１が出力するパルス計数信号Ｄ
ＣＯＩＮは、外部クロック信号ＥＣＬＫの周波数が一定
であれば、ほぼ同じ計数値になる。しかし、外部クロッ
ク信号ＥＣＬＫが同じ周波数にもかかわらず、かかる計
数が非常に増加・減少したした場合は、温度変化、電源
電圧変化等があったと考えられる。ここで、前記パルス
計数が減少すると、周波数同定精度は落ちる。このた
め、計数監視回路１２４を設け、周波数同定回路１２１
が出力する計数の情報である信号ＤＣＯＩＮを監視す
る。その監視結果に基づき、基本クロック発振器１２２
とデジタル制御型発振器１２３の有する遅延素子の遅延
時間を同時に電圧制御することにより、外部クロック信
号ＥＣＬＫの周波数を高精度に同定し内部クロック信号
を形成するものである。

【００７５】以下に、周数同定回路１２１が出力する計
数ＤＣＯＩＮ＝Ｆが、所定の周波数時の計数値であるＨ
に対してＦ≧Ｈの場合とＦ＜Ｈの場合とに応じて、基本
クロック発振器１２２とデジタル制御型発振器１２３の
有する遅延素子の遅延時間を同時に電圧制御する計数監
視回路１２４の一実施形態を図１３を参照して説明す
る。

【００７６】計数監視回路１２４は、複数のバイアスを
発生させるバイアス発生回路１３１と、その出力を選択
するバイアス選択回路１３２とを有する。バイアス選択
回路１３２は、周波数同定回路１２１の出力信号ＤＣＯ
ＩＮに基づき、バイアス発生回路１３１が発生させたバ
イアスを選択して、基本クロック発振器１２２とデジタ
ル制御発振器１２３に供給する。ここでバイアスの関係
は、Ａ＿Ｈｉｇｈ＞Ｂ＿Ｈｉｇｈ＞Ｂ＿Ｌｏｗ＞Ａ＿Ｌ
ｏｗとする。

【００７７】図１４に、基本クロック発振器とデジタル
制御型発振器の電圧制御型発振器の一実施形態を示す。

【００７８】図１５は、計数Ｆとバイアスとの関係を表
にしたものである。周波数同定回路１２１が出力する計
数ＤＣＯＩＮ＝ＦがＦ≧Ｈの場合、バイアス選択回路１
３２は、ＳＧＨＩＧＨとしてＡ＿Ｈｉｇｈを、ＳＧＬＯ
ＷとしてＡ＿Ｌｏｗを選択し、基本クロック発振器１２
３とデジタル制御型発振器１２４に供給する。それによ
り、各発振器が有する遅延素子の遅延時間は増大され、
逆にＦ＜Ｈの場合、バイアス選択回路１３２は、ＳＧＨ
ＩＧＨとしてＢ＿Ｈｉｇｈを、ＳＧＬＯＷとしてＢ＿Ｌ
ｏｗを選択し、基本クロック発振器とデジタル制御型発
振器に供給する。それにより、各発振器が有する遅延素
子の遅延時間は減少され、高精度に内部クロック信号の
周波数は外部クロック信号の周波数に一致する。

【００７９】上述したように、外部クロック同定回路の
出力である計数結果ＤＣＯＩＮを応用することで、基本
クロック発振器とデジタル制御型遅延器の遅延素子を電
圧制御し、内部クロック信号の周波数を外部クロック信
号の周波数に常に高精度に一致させることができる。

【００８０】図１６は、請求項１１に記載の発明の一実
施形態における半導体集積回路の回路図を示す。

【００８１】周波数同定回路１２１が基本クロック信号
ＢＣＬＫのパルスを計数して出力するパルス計数信号Ｄ
ＣＯＩＮが減少すると、周波数同定精度は落ちる。この
ため、外部クロック信号が高周波である場合高精度に周
波数同定するために、予め、使用する周波数を外部より
設定するモードレジスタ回路１６１を備える。計数監視
回路１６２は、モードレジスタ回路１６１で設定された
データ信号ＭＲＳに基づいて、基本クロック発振器１２
２及びデジタル制御型発振器１２３の電源電圧を供給す
ることで、外部クロック信号ＥＣＬＫの周波数を高精度
に同定し、内部クロック信号を形成する。

【００８２】図１７は、請求項３に記載の発明の、図２
とは別の実施形態における半導体集積回路の回路図を示
す。

【００８３】位相検出回路１７１は、前記外部クロック
信号ＥＣＬＫと内部クロックＲＣＬＫを入力とし両クロ
ックの位相差を検出し出力する。位相検出回路１７１の
出力信号ＳＧＦＥＥＤは位相制御回路１７２に供給され
る。位相制御回路１７２は、ＳＧＦＥＥＤに基づいて、
カウンタをアップ・ダウンし、遅延制御信号ＤＣＤＩＮ
を出力する。かかる信号ＤＣＤＩＮに基づき、デジタル
制御型遅延回路１７３の遅延時間が制御され、内部クロ
ック信号ＤＣＬＫを形成する。

【００８４】その制御方法について、位相検出信号ＳＧ
ＦＥＥＤとデジタル制御型遅延回路１７３の遅延時間の
関係を示す図１８を参照して説明する。内部クロックＲ
ＣＬＫの位相が外部クロックＥＣＬＫの位相に対して遅
れている場合（図１８（ａ））には、位相検出回路１７
１は、位相状態に対応した信号ＤＯＷＮを示すＳＧＦＥ
ＥＤ＝Ｈを出力する（図１９参照）。それに応じて位相
制御回路１７２のレジスタがＤＯＷＮされる。かかるレ
ジスタの値に応じて、デジタル制御型遅延回路１７３の
遅延段は切断（オフ）され遅延時間が短くされること
で、内部クロックＲＣＬＫの位相が進められ、外部クロ
ックＥＣＬＫと同期がとれる（ロックできる）。

【００８５】逆に、クロック信号ＲＣＬＫの位相がクロ
ック信号ＥＣＬＫよりも進んでいる場合（図１８
（ｂ））は、位相検出回路１７２は、クロック信号ＲＣ
ＬＫとＥＣＬＫの位相状態に対応した信号ＵＰを示すＳ
ＧＦＥＥＤ＝Ｌを出力する（図１９参照）。それに応じ
て位相制御回路１７２のレジスタがＵＰされる。かかる
レジスタの値に応じて、デジタル制御型遅延回路１７３
の遅延段が接続（オン）され遅延時間が長くされること
で、内部クロックＲＣＬＫの位相が遅れ、外部クロック
ＥＣＬＫと同期がとれる（ロックできる）。

【００８６】しかし、上記実施形態では、内部クロック
信号の微少な揺れだけで、デジタル制御型遅延回路１７
３の遅延素子を不必要に頻繁にオン・オフ制御する可能
性がある。

【００８７】図２０は、上記問題点を解決した請求項１
３に記載の発明の一実施形態における半導体集積回路を
示すものである。

【００８８】本実施形態においては、２個の位相検出回
路２０１ａ、２０１ｂを用いる。位相検出回路２０１ａ
は、前記内部クロック信号ＲＣＬＫを遅延素子２０４ａ
により所定時間遅延させた内部遅延クロック信号ＲＣＬ
ＫＢと、外部クロック信号ＥＣＬＫとを入力とし、両ク
ロック信号の位相状態を検出し出力する。位相検出回路
２０１ｂは、前記外部クロック信号ＥＣＬＫを遅延素子
２０４ｂにより所定時間遅延させた外部遅延クロック信
号ＥＣＬＫＢと、内部クロックＲＣＬＫを入力とし、両
クロック信号の位相状態を検出し出力する。前記２つの
位相検出回路２０１ａ、２０１ｂの出力信号ＳＧＢＣＫ
とＳＧＦＷＤに基づいて、位相制御回路２０２のカウン
タをアップ・ダウンする。位相制御回路２０２の出力Ｄ
ＣＤＩＮに基づき、デジタル制御型遅延回路２０３の遅
延時間を制御し、内部クロックＤＣＬＫを生成する。

【００８９】位相検出回路２０１ａの動作は次の通りで
ある。図２１（ａ）に示すように、内部クロック信号Ｒ
ＣＬＫを遅延させた内部遅延クロック信号ＲＣＬＫＢの
位相が、外部クロック信号ＥＣＬＫの位相に対して遅れ
ている場合には、位相検出回路２０１ａは、ＳＧＢＣＫ
＝Ｈを出力する。逆に、内部遅延クロック信号ＲＣＬＫ
Ｂの位相が、外部クロック信号ＥＣＬＫの位相に対して
進んでいる場合には、位相検出回路２０１ａは、ＳＧＢ
ＣＫ＝Ｌを出力する。

【００９０】位相検出回路２０１ｂの動作は次の通りで
ある。図２１（ｂ）に示すように、内部クロック信号Ｒ
ＣＬＫの位相が、外部クロック信号ＥＣＬＫを遅延させ
た外部遅延クロック信号ＥＣＬＫＢの位相に対して進ん
でいる場合には、位相検出回路２０１ｂは、ＳＧＦＷＤ
＝Ｌを出力する。逆に、内部クロック信号ＲＣＬＫの位
相が、外部遅延クロック信号ＥＣＬＫＢの位相に対して
遅れている場合には、位相検出回路２０１ｂは、ＳＧＦ
ＷＤ＝Ｈを出力する。

【００９１】位相検出信号ＳＧＢＣＫ、ＳＧＦＷＤとデ
ジタル制御型遅延回路２０３の遅延時間の関係を図２２
に示す。ここで、位相検出回路２０２の出力信号ＳＧＢ
ＣＫ＝Ｌ、ＳＧＦＷＤ＝Ｈの場合は、論理的に存在しな
い。

【００９２】ＳＧＢＣＫ＝ＳＧＦＷＤ＝Ｈの場合は、位
相制御回路２０２のレジスタがＤＯＷＮされる。かかる
レジスタの値に応じて、デジタル制御型遅延回路２０３
の遅延段が切断（オフ）され遅延時間が短くされて、内
部クロックＲＣＬＫの位相が進められ、外部クロックＥ
ＣＬＫと同期がとれる（ロックできる）。

【００９３】ＳＧＢＣＫ＝ＳＧＦＷＤ＝Ｌの場合は、位
相制御回路２０２のレジスタがＵＰされ、かかるレジス
タの値に応じて、デジタル制御型遅延回路２０３の遅延
段が接続（オン）され遅延時間が長くされて、内部クロ
ックＲＣＬＫの位相が遅れ、外部クロックＥＣＬＫと同
期がとれる（ロックできる）。

【００９４】次に、位相検出回路２０２ａ、２０２ｂの
出力信号がそれぞれ、ＳＧＢＣＫ＝Ｈ、ＳＧＦＷＤ＝Ｌ
の場合は、位相制御回路の内容を保持する信号とする。
この保持する状態をもつことにより、デジタル制御型遅
延回路２０３の遅延素子を不必要に頻繁にオン・オフ制
御することを避けることができる。

【００９５】図２３は、請求項１４に記載の発明の一実
施形態を示す回路図であり、基本クロック発振器とデジ
タル制御型発振器が有する遅延素子の遅延時間のトリミ
ングを実現する回路を示すものである。

【００９６】基本クロック発振器３が発振する発振周波
数が、プロセスばらつきにより遅くなると、周波数同定
回路２で外部クロック周波数を同定する計数が少なくな
り、その結果外部クロック周波数同定精度が落ちる。こ
のことは、基本的なことに係わることなので避けなけれ
ばならない。この問題は、発振周波数を予め検査し、ト
リミングすることにより、避けることができる。以下に
その方法と手段を説明する。

【００９７】本実施形態においては、トリミング判定回
路２３１を備える。トリミング判定回路２３１は、周波
数同定回路２が出力する外部クロック周波数同定信号
（計数値）ＤＣＯＩＮの結果に基づき、周波数同定回路
２とデジタル制御型発振器４が有する遅延素子の遅延時
間のトリミングの要否を判定し、オプションパッド２３
２を通じて外部に電圧出力する。かかる出力結果に基づ
いて、周波数同定回路２とデジタル制御型発振器４が有
する遅延素子の遅延時間を制御している電源電圧を発生
する電源電圧発生回路２３３をトリミングすることで、
遅延時間を制御する。

【００９８】例えば、所定の周波数の外部クロック信号
を入力し、プロセスばらつきなどにより生じる基本クロ
ックの周波数ばらつきの最大値と最小値をもとに設定さ
れる最大計数値Ｎと最小計数値Ｍと、前記外部クロック
周波数同定信号を判定する。ここでＭ、Ｎは、周波数の
精度を考慮し、プロセスばらつきにより決まる最大値、
最小値であってもよく、またそれらの値より小さくても
よい。外部クロック周波数同定信号（計数値）ＤＣＯＩ
Ｎ＝Ｆの結果がＦ＜Ｍであれば、基本クロック発振器３
が発振する基本クロック信号の周波数が低いためであ
り、このとき、外部クロック周波数同定精度を落とす。
その場合は、遅延素子の遅延時間を短縮するために、電
源電圧発生回路２３３を調整して供給する電源電圧を低
くする。

【００９９】ＤＣＯＩＮ＝Ｆの結果がＦ＞Ｎであれば、
基本クロック発振器３が発振する基本クロック信号の周
波数が高いためであり、このとき、外部クロック周波数
同定精度を必要以上に上げ、デジタル制御型発振器４の
遅延素子のオン・オフの切替えを必要以上に行うことと
なる。これを避けるために、遅延素子の遅延時間を長く
するように、供給する電源電圧を高くする。

【０１００】ＤＣＯＩＮ＝Ｆの結果がＮ≦Ｆ≦Ｍであれ
ば、トリミング不要とする。

【０１０１】以上の、検査を設けることで、必要な外部
クロック周波数同定精度を確保することができ、チップ
に安定した内部クロック信号を供給することができる。

【０１０２】さらに、別途トリミング回路あるいは基本
クロックモニター手段、レジスタ及びその設定回路など
を設け、これらの値Ｍ、Ｎを製造ロット毎や使用する毎
に個別設定することにより、高い精度と歩留まりを得る
ことができる。

【０１０３】上記の手段を前記デジタル制御型遅延回路
に応用して、内部クロック信号ＲＣＬＫと外部クロック
信号ＥＣＬＫとの位相同期精度のプロセスばらつきを低
減させることに応用できることは言うまでもない。

【０１０４】

【発明の効果】本発明によれば、外部周波数同定手段を
設けたことにより、広帯域の外部クロック信号の周波数
に対応する半導体集積回路を実現できる。さらに、外部
クロック信号のＮ周期分の平均化を基に、内部クロック
信号を形成することにより、外乱に強く、常に安定した
内部クロック信号を形成することができる。

【０１０５】また、周波数や位相の検知、同定をデジタ
ル的に行うため、高速にロックできる。

【図面の簡単な説明】

【図１】 本発明の一実施形態における半導体集積回路
を示すブロック図

【図２】 本発明の他の実施形態における半導体集積回
路を示すブロック図

【図３】 本発明の一実施形態の半導体集積回路におけ
る周波数同定回路を示すブロック図

【図４】 本発明の他の実施形態の半導体集積回路にお
ける周波数同定回路を示すブロック図

【図５】 本発明の他の実施形態の半導体集積回路にお
ける周波数同定手段を説明するための概略図

【図６】 本発明の他の実施形態における半導体集積回
路の要部を示すブロック図

【図７】 図６におけるデジタル制御型発振器が発振す
る内部クロック信号と外部クロック信号の位相関係の一
例を示す図

【図８】 図７に示した状態における、図６の位相差検
出回路と最適位相検出回路の出力例を示す図

【図９】 本発明の他の実施形態における半導体集積回
路の要部を示すブロック図

【図1０】 本発明の他の実施形態における半導体集積
回路の要部を示すブロック図

【図１１】 図１０の要部の動作を示すフローチャート

【図１２】 本発明の一実施形態における、計数監視回
路を備えた半導体集積回路の要部を示すブロック図

【図１３】 図１２における計数監視回路の一例を示す
ブロック図

【図１４】 図１２における内部発振回路の一実施形態
を示す回路図

【図１５】 図１２における周波数同定回路の計数出力
と図１３における計数監視回路が供給する電圧の関係を
示す図

【図１６】 本発明の一実施形態における、モードレジ
スタ回路を備えた場合の半導体集積回路の要部を示すブ
ロック図

【図１７】 本発明の一実施形態におけるデジタル制御
型遅延回路の位相制御手段を示したブロック図

【図１８】 図１７における外部クロック信号ＥＣＬＫ
と内部クロック信号ＲＣＬＫの関係の一例を示すタイミ
ング図

【図１９】 図１７の一実施形態における位相検出回路
の出力信号ＳＧＦＥＥＤと外部クロック信号ＥＣＬＫと
内部クロック信号ＲＣＬＫとのタイミングの関係を示す
図

【図２０】 本発明の他の実施形態における半導体集積
回路を示すブロック図

【図２１】 図２０の実施形態における、外部クロック
信号ＥＣＬＫ、内部クロック信号ＲＣＬＫ、および両ク
ロック信号の遅延信号ＥＣＬＫＢとＲＣＬＫＢの関係の
一例を示すタイミング図

【図２２】 図２０の実施形態における位相検出回路の
出力信号ＳＧＢＣＫ・ＳＧＦＷＤ、外部クロック信号Ｅ
ＣＬＫ、および内部クロック信号ＲＣＬＫのタイミング
の関係を示す図

【図２３】 本発明に一実施形態おける、基本クロック
発振器とデジタル制御型発振器の有する遅延素子の遅延
時間のトリミング手段を示すブロック図

【図２４】 従来のＰＬＬ回路のブロック図

【図２５】 図２４における電圧制御型発振器の回路図

【符号の説明】

１ クロック入力バッファ ２ 周波数同定回路 ３ 基本クロック発振器 ４ デジタル制御型発振器（内部クロック信号発振器） ２５ 位相比較回路 ２６ 位相制御回路 ２７ デジタル制御型遅延回路（内部クロック信号遅延
回路） ２８ クロック出力バッファ ３１ Ｎ分周器 ３２ カウンタ回路 ４１ Ｎ分周器 ４２ 初期値決定回路 ４３ カウンタ回路 ４４ カウンタ選択回路 ６１ デジタル制御型発振器 ６２ 位相差検出回路 ６３ 最適位相検出回路 ６４ 内部クロック選択回路 ９１ 周波数同定回路 ９２ １／８計数変換回路 ９３ デジタル制御型発振器 ９４ ８分周器 ９５ 位相差検出回路 ９６ 最適位相検出回路 ９７ 内部クロック選択回路 １０１ 計数判定回路 １０２ 計数変換回路 １０３ デジタル制御型発振器 １０４ 分周器選択回路 １２１ 周波数同定回路 １２２ 基本クロック発振器 １２３ デジタル制御型発振器 １２４ 計数監視回路 １３１ バイアス発生回路 １３２ バイアス選択回路 １６１ モードレジスタ回路 １６２ 計数監視回路 １７１ 位相検出回路 １７２ 位相制御回路 １７３ デジタル制御型遅延回路 ２０１ａ、２０１ｂ 位相検出回路 ２０２ 位相制御回路 ２０３ デジタル制御型遅延回路 ２０４ａ、ｂ 遅延素子 ２３１ トリミング判定回路 ２３２ オプションパッド ２３３ 電源電圧発生回路 ２４１ クロック入力バッファ ２４２ 位相比較回路 ２４３ チャージポンプ回路 ２４４ ループフィルタ回路 ２４５ 電圧制御型発振器） ２４６ クロック出力バッファ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/113 Ｈ０３Ｌ 7/08 Ｊ 7/10 Ｂ

Claims (15)

【特許請求の範囲】
1. 【請求項１】 基本クロック信号を形成する基本クロッ
   ク発振器と、 外部端子からクロック入力バッファを介して供給される
   外部クロック信号及び前記基本クロック信号を入力と
   し、前記外部クロック信号の周波数を前記基本クロック
   信号のパルス数の計数値に基づき同定して外部周波数同
   定出力信号を出力する周波数同定手段と、 前記外部周波数同定出力信号を入力とし、その入力信号
   に基づき発振周波数を制御し、内部クロック信号を形成
   する遅延素子を含む内部クロック発振器とを備え、 前記内部クロック信号を、前記外部周波数同定出力信号
   に基づく制御により、前記外部クロック信号に同期させ
   るように構成したことを特徴とする半導体集積回路。
2. 【請求項２】 前記内部クロック発振器が有する遅延素
   子の遅延時間と、前記基本クロック発振器が有する遅延
   素子の遅延時間の相関は既知であり、その相関に基づ
   き、前記周波数同定手段が前記外部周波数同定出力信号
   を形成することを特徴とする請求項１に記載の半導体集
   積回路。
3. 【請求項３】 前記内部クロック発振器が出力する内部
   クロック信号と前記外部クロック信号との位相の比較に
   基づき、位相比較信号を出力する位相比較回路と、 前記位相比較回路が出力する位相比較信号に基づき、前
   記内部クロック信号を所定時間遅延させる内部クロック
   遅延回路とをさらに備えたことを特徴とする請求項１に
   記載の半導体集積回路。
4. 【請求項４】 前記周波数同定手段は、前記外部クロッ
   ク信号をＮ（正数）分周するＮ分周器と、 前記Ｎ分周器でＮ分周された分周外部クロック信号の所
   定の期間、前記基本クロック発振器が出力する基本クロ
   ック信号のパルス数を計数するカウンタ回路とを備えた
   ことを特徴とする請求項１に記載の半導体集積回路。
5. 【請求項５】 前記周波数同定手段は、 前記外部クロック信号をその周期のＬ倍づつ（０，Ｌ，
   ２Ｌ，．．．，（Ｎ／Ｌ−１））ずらしてＮ（正数）分
   周した分周外部クロック信号を各々形成する、Ｎ／Ｌ
   （正数）個のＮ分周器と、 前記Ｎ／Ｌ個のＮ分周器の各々に対して接続され、前記
   分周外部クロック信号の所定の期間、前記基本クロック
   発振器が出力する基本クロック信号のパルス数を計数す
   るＮ／Ｌ個のカウンタ回路と、 前記内部クロック発振器の周波数を制御する制御信号を
   前記Ｎ／Ｌ個のカウンタ回路の出力信号から選択するカ
   ウンタ選択回路とを備えたことを特徴とする請求項４に
   記載の半導体集積回路。
6. 【請求項６】 前記内部クロック発振器はデジタル制御
   型発振器を用いて構成し、 前記基本クロック発振器と前記デジタル制御型発振器を
   構成する遅延素子は同じ特性の素子を用いて構成し、 前記デジタル制御型発振器が形成する内部クロック信号
   の発振周波数を制御する１ステップ（最小遅延段）の遅
   延素子Ｎ個分により前記内部クロック発振器を構成する
   ことにより、 前記周波数同定手段が計数した計数値（外部周波数同定
   出力信号）を変換せずに用いて、前記デジタル制御型発
   振器が形成する内部クロック信号の発振周波数を制御可
   能としたことを特徴とする請求項４に記載の半導体集積
   回路。
7. 【請求項７】 遅延特性が同じである複数個の単位遅延
   素子から構成される遅延回路をＧ（正数）個直列接続し
   て、それぞれの前記遅延回路に出力端子を設けて前記内
   部クロック発振器を構成し、 前記周波数同定手段の外部周波数同定出力信号により前
   記単位遅延素子の接続を同時に切り換えて、前記Ｇ個の
   遅延回路の遅延時間を同時に制御するとともに、 前記各遅延回路の出力端子から取り出されるＧ個の内部
   クロック信号と前記外部クロック信号の位相を各々比較
   し位相検出信号を出力するＧ個の位相差検出回路と、 前記位相検出信号に基づき、前記位相差検出回路の出力
   信号Ｇ個の中から所定の位相を選択する最適位相検出回
   路と、 前記最適位相検出回路が出力する選択信号に基づき、前
   記内部クロック信号を選択する内部クロック選択回路と
   を備えたことを特徴とする請求項１に記載の半導体集積
   回路。
8. 【請求項８】 前記内部クロック発振器が形成する内部
   クロック信号を２π／Ｈ（正数）づつ位相をずらしてＨ
   分周した分周内部クロック信号（位相：２π／Ｈ，４π
   ／Ｈ，６π／Ｈ，．．．，２π）を各々出力するＨ個の
   Ｈ分周器と、 前記分周内部クロック信号が各々入力され、前記分周内
   部クロック信号と前記外部クロック信号の位相状態を検
   出して位相検出信号を形成する位相検出回路と、 前記位相検出信号に応じて、所定の位相の分周内部クロ
   ック信号を選択する内部クロック選択信号を形成する最
   適位相検出回路と、 前記内部クロック選択信号に応じて、前記分周内部クロ
   ック信号を選択する内部クロック選択回路とを更に備え
   たことを特徴とする請求項１記載の半導体集積回路。
9. 【請求項９】 前記周波数同定手段が形成する外部周波
   数同定信号に応じて、前記内部クロック発振器の出力で
   ある内部クロック信号を何分周するかを判定する計数判
   定回路と、 前記計数判定回路の出力結果に基づき前記周波数同定回
   路の出力データ信号を所定のデータ信号に変換する計数
   変換回路と、 前記内部クロック発振器の出力である内部クロック信号
   が供給され、前記計数判定回路の出力結果に基づき前記
   内部クロック信号を分周する分周器とを更に備え、 前記内部クロック発振器は、前記計数変換回路により出
   力されたデータ信号に基づき、内部クロック信号を発振
   するように構成したことを特徴とする請求項４記載の半
   導体集積回路。
10. 【請求項１０】 前記基本クロック発振器と内部クロッ
    ク発振器は、遅延時間が電圧制御される遅延素子を含ん
    で構成され、 前記周波数同定回路が形成する外部周波数同定出力信号
    に基づき、前記遅延素子の遅延時間を電圧制御する計数
    監視回路を備えたことを特徴とする請求項１に記載の半
    導体集積回路。
11. 【請求項１１】 外部クロック信号の周波数を外部設定
    するモードレジスタ回路と、 前記モードレジスタ回路の設定値により前記基本クロッ
    ク発振器と内部クロック発振器を構成する遅延素子の遅
    延時間を電圧制御する計数監視回路をと備えたことを特
    徴とする請求項１に記載の半導体集積回路。
12. 【請求項１２】 前記周波数同定手段の出力データ信号
    である外部周波数同定出力信号に基づいて、前記内部ク
    ロック遅延回路を構成する遅延素子の遅延時間を電圧制
    御する計数監視回路を備えたことを特徴とする請求項３
    に記載の半導体集積回路。
13. 【請求項１３】 前記内部クロック発振器の出力信号で
    ある内部クロック信号を所定時間遅延させた内部遅延ク
    ロック信号と外部クロック信号の位相差を比較する位相
    検出回路と、 前記外部クロック信号を所定時間遅延させた外部遅延ク
    ロック信号と内部クロック信号の位相差を比較する位相
    検出回路と、 前記２つの位相検出回路の出力信号に基づいて、前記内
    部クロック遅延回路の遅延時間を制御する位相制御回路
    とを更に備えたことを特徴とする請求項３に記載の半導
    体集積回路。
14. 【請求項１４】 前記基本クロック発振器及び内部クロ
    ック発振器を構成する遅延素子の遅延時間を電圧制御す
    るための電源とその電源電圧のトリミング手段と、 前記周波数同定回路が出力する外部周波数同定出力信号
    に基づき前記基本クロック発振器及び内部クロック発振
    器を構成する遅延素子の遅延時間を電圧制御する電源電
    圧のトリミングの要否を判定し、オプションパッドを通
    して、前記トリミング要否の判定結果を外部出力するト
    リミング判定回路とを備えたことを特徴とする請求項１
    に記載の半導体集積回路。
15. 【請求項１５】 前記周波数同定回路が出力する外部周
    波数同定出力信号に基づき内部クロック遅延回路を構成
    する遅延素子の遅延時間を電圧制御するための電源とそ
    の電源電圧のトリミング手段と、 前記周波数同定回路が出力する外部周波数同定出力信号
    に基づき前記内部クロック遅延回路を構成する遅延素子
    の遅延時間を電圧制御する電源電圧のトリミングの要否
    を判定し、オプションパッドを通して、前記トリミング
    要否の判定結果を外部出力するトリミング判定回路とを
    備えたことを特徴とする請求項１に記載の半導体集積回
    路。