JP3421419B2 - 位相比較器及びｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は位相比較回路及びＰＬ
Ｌ回路に関し、特に高速で安定に動作するＰＬＬ回路に
用いられる位相比較回路に関し、また特に装置の小型化
が容易なＰＬＬ回路に関するものである。

【０００２】

【従来の技術】ＰＬＬ（Phase Locked Loop）回路は、
受信データと同期をとるために通信分野において広く用
いられてきたが、ＬＳＩの高速化が進むにつれて入力ク
ロックと同期をとるためＬＳＩに内蔵されるようになっ
てきた。例えば、ＰＬＬ回路は、ＡＴＭ通信で使用され
るＡＴＭスイッチ等に用いられる。例えば、図４９は、
「ＡＴＭスイッチ用ＬＳＩ」，三菱電機技報，Vol.67，
No.3，P42〜P45，1993等に記載されているＡＴＭスイッ
チの構成を説明するための概念図である。図４９におい
て、８０は入出力セルの位相調整や入力セルのヘッダ抽
出や入力セルのパリティ生成や出力セルのパリティチェ
ックや各種エラー検出等の機能を有し１チップに入出力
とも２回線ずつ収容するＡ−ＬＳＩ、８１はセルのバッ
ファリング及びスイッチング機能を有しビットスライス
に８個とパリティ用に１個用いられているＢ−ＬＳＩ、
８２はバッファメモリの書き込み／読みだしアドレスと
空間スイッチの制御信号を生成する機能を有するＣ−Ｌ
ＳＩ、８３は各Ｂ−ＬＳＩ８１に設けられ各Ｂ−ＬＳＩ
８１の入力クロックと内部クロックの同期をとるための
ＰＬＬ回路（位相同期回路）である。ＡＴＭスイッチは
年々高速で動作することが要求されてきており、数百Ｍ
Ｈｚの周波数に対応できる高速な動作への要求も増して
いる。

【０００３】図５０は一般的なＰＬＬ回路の構成を示す
ブロック図である。位相比較器（以下ＰＣともいう）１
０１，チャージポンプ（以下ＣＰともいう）１０２，ル
ープフィルタ（以下ＬＦともいう）１０３，電圧制御発
振器（以下ＶＣＯともいう）１０４によりＰＬＬ回路１
０５が構成される。通常、ＣＰまで含めてＰＣと呼ぶ
が、ここでは説明上の都合により、ＣＰをＰＣから切り
出して１個のブロックとした。

【０００４】以下、各ブロックの機能を説明する。ＰＣ
において、入力クロックCLKrefと内部クロックCLKintの
位相を比較し、内部クロックCLKintが入力クロックCLKr
efより遅れていれば出力UPとし「１」、進んでいれば出
力DOWNとして「１」を出力する。出力UPが「１」の場合
には、ＣＰ１０２がオンしてＬＦ１０３のコンデンサに
電流を注入する。

【０００５】出力DOWNが「１」の場合には、ＣＰ１０２
がオンしてＬＦ１０３のコンデンサから電流を引き抜
く。このように位相比較結果はＬＦ１０３で積分されて
ＶＣＯ１０４の制御電圧となり、この電圧に応じてＶＣ
Ｏ１０４の発振周波数が変化する。ＶＣＯ１０４の出力
クロックはクロックドライバ（以下ＤＲＶともいう）１
０６を介して負荷１０７をもつ内部回路に分配される。
この内部クロックCLKintがＰＬＬ回路の入力としてフィ
ードバックされる。

【０００６】図５１は従来の位相比較器の構成の一例を
示す回路図である。図５０に示す位相比較回路は、４個
のフリップフロップ（以下ＦＦともいう）を用いて構成
されたものである。この４個のＦＦはＦＦ１１０のよう
に２個のＮＡＮＤゲートＮＡ５０，ＮＡ５１によって構
成されている。

【０００７】ＦＦ１１０のセット入力として入力クロッ
クCLKrefがインバータＩＮ５０を介して与えられる。Ｆ
Ｆ１１３のセット入力として内部クロックCLKintがイン
バータＩＮ５１を介して与えられる。ＦＦ１１０の出力
ｅは４入力のＮＡＮＤゲートＮＡ６０に入力され、ＦＦ
１１３の出力ｆはＮＡＮＤゲートＮＡ６０に入力され
る。また、ＦＦ１１１，１１２の出力ｇ，ｈもＮＡＮＤ
ゲートＮＡ６０に入力される。

【０００８】ＮＡＮＤゲートＮＡ６０の出力は、ＦＦ１
１１，１１２のリセット入力に与えられ、またＮＡＮＤ
ゲートＮＡ６０の出力は、ＡＮＤゲートＡＮ５０，ＡＮ
５１の入力に与えられる。ＦＦ１１１，１１２の出力
ｇ，ｈはそれぞれＡＮＤゲートＡＮ５０，ＡＮ５１のも
う一方の入力に与えられる。ＡＮＤゲートＡＮ５０，５
１の出力は、それぞれＦＦ１１０，１１３のリセット入
力に与えられる。そして、ＦＦ１１０，１１３の反転出
力が、それぞれ、出力バーUP及び出力バーDOWNとして出
力される。

【０００９】以下、この回路の動作を図５２のタイミン
グチャートに沿って説明する。時刻ｔ100以前におい
て、初期状態として、入力クロックCLKref，内部クロッ
クCLKintが「０」、出力バーUP，出力バーDOWNが「１」
である、すなわちノードｅ，ｆは「０」，ノードｇ，
ｈ，ｉは「１」であるとする。

【００１０】時刻ｔ100において、入力クロックCLKref
が先に「１」になった場合、ＦＦ１１０がセットされて
ノードｅが「１」，出力バーUPが「０」になる。その
後、時刻ｔ101において、内部クロックCLKintが「１」
になると、ＦＦ１１３がセットされてノードｆが
「１」、出力バーDOWNが「０」になると同時にノードｉ
が「０」になる。これによりすべてのＦＦがリセットさ
れて出力バーUP，バーDOWNが「１」に戻り、ノードｇ，
ｈが「０」になるため、ノードｉは「１」に戻る。

【００１１】次に、時刻ｔ102において、入力クロックC
LKrefが「０」に戻るとノードｅが「０」に戻り、ＦＦ
１１１がセットされてノードｇが「１」に戻る。同様
に、時刻ｔ103において、内部クロックCLKintが「０」
に戻るとノードｆが「０」、ノードｈが「１」になり、
初期状態に戻る。

【００１２】このように入力クロックCLKrefと内部クロ
ックCLKintの位相差に相当する期間だけ出力バーUPが出
力され、出力バーDOWNはひげ状のパルスが一瞬発生する
だけである。一方、内部クロックCLKintが先に「１」に
なった場合には、上述とは逆に位相差に相当する期間だ
け出力バーDOWNが出力され、出力バーUPはひげ状のパル
スが一瞬発生するだけである。ここで、ＦＦ１１０（Ｆ
Ｆ１１３）のＮＡＮＤゲートＮＡ５１を３入力にしてＡ
ＮＤゲートＡＮ５０，ＡＮ５１を省略すれば、ひげ状の
パルスは生じなくなる。この回路はクロックの立ち上が
りエッジで位相を比較しているため、クロックのデュー
ティが変動しても動作する。しかし、ＦＦの出力を入力
にフィードバックしているので、すべてのＦＦの状態が
落ち着くまでに時間がかかる。そのため、従来のＰＬＬ
回路は、数百ＭＨｚよりも高い周波数のクロックに十分
対応できず、例えば５００ＭＨｚを超える高速クロック
には適用できないという問題点があった。

【００１３】図５３は図５１に示した位相比較器の動作
を示す状態遷移図である。この状態遷移図において、例
えば、（↑，Ｘ）と記載された場合、↑は信号の信号の
立ち上がりを示しており、Ｘは任意の状態を示してい
る。また、括弧内の左側が入力クロックCLKrefの状態を
示しており、右側が内部クロックCLKintの状態を示して
いる。また、αは位相比較器で出力バーUP及び出力バー
DOWNが共に「１」になっている状態、βは位相比較器で
出力バーUPのみが「０」になっている状態、γは位相比
較器で出力バーDOWNのみが「０」になっている状態、δ
は位相比較器で出力バーUP及び出力バーDOWNが共に
「０」となっている状態を示している。また、＊は状態
δが即座に状態αに遷移し、状態δで安定しないことを
示している。この状態遷移図からも分かるように、状態
β及び状態γから状態αに遷移するためには、一旦状態
δを経由しないとならないため、位相比較動作が遅くな
ることが分かる。

【００１４】次に、図５４は従来のＰＬＬ回路の構成を
説明するための回路図である。図５４はＰＬＬ回路の一
部を示しており、図５０に示した位相比較器（ＰＣ）１
０１からループフィルタ（ＬＦ）１０３までの構成を示
す。チャージポンプ（ＣＰ）１０２の一例としてはＶＤ
ＤからＬＦに電流を注入するＰチャネルトランジスタＱ
７０と、ＬＦからＧＮＤへ電流を引き抜くＮチャネルト
ランジスタＱ７１から構成されたチャージポンプ１２１
を示し、ＬＦ１０３の一例としては抵抗Ｒｅ２とコンデ
ンサＣ２からなるラグ型フィルタ１２２を示す。

【００１５】抵抗Ｒｅ２の抵抗値とコンデンサＣ２の容
量との積で与えられるＬＦの時定数はＰＬＬのロック時
間，安定性，ジッタ等に深く関わっており、安定性とジ
ッタの面から大きな時定数が要求される。しかし、大容
量のコンデンサをチップに内蔵するためには、広大な面
積が必要になるという問題点があった。

【００１６】

【発明が解決しようとする課題】以上のように従来の位
相比較回路によれば、CLKintが先に「１」になった場合
には、上述とは逆に位相差に相当する期間だけDOWNが出
力され、UPはひげ状のパルスが一瞬発生するだけであ
る。ここで、ＦＦ１１０，１１３のＮＡＮＤゲートＮＡ
５１等を３入力にしてＡＮＤゲートＡＮ５０，ＡＮ５１
を省略すれば、ひげ状のパルスは生じなくなる。しか
し、この回路はクロックの立ち上がりエッジで位相を比
較しているため、クロックのデューティが変動しても動
作する。また、従来の位相比較器は、ＦＦの出力を入力
にフィードバックしているので、すべてのＦＦの状態が
落ち着くまでに時間がかかる。そのため、従来のＰＬＬ
回路は、数百ＭＨｚよりも高い周波数のクロックに十分
対応できず、例えば５００ＭＨｚを超える高速クロック
には適用できないという問題点があった。

【００１７】また、従来のＰＬＬ回路は、ＬＦの時定数
がＰＬＬのロック時間，安定性，ジッタ等に深く関わっ
ており、安定性とジッタの面から大きな時定数が要求さ
れ、大容量のコンデンサをチップに内蔵するためには、
広大な面積が必要になるという問題点があった。

【００１８】この発明は上記のような問題点を解消する
ためになされたもので、構成が簡単で位相比較を高速で
行える位相比較器を得ることを目的とする。また、ＰＬ
Ｌ回路で用いても誤動作を起こさないような位相比較器
を得ることを目的とする。また、ローパスフィルタを小
さくしてＰＬＬ回路を小型化することを目的とする。

【００１９】

【００２０】

【課題を解決するための手段】 第１の発明に係る位相比
較器は、第１の信号レベルと第２の信号レベルとが交互
に現れる第１のクロックと第３の信号レベルと第４の信
号レベルとが交互に現れる第２のクロックとの位相差
を、前記第１の信号レベルから前記第２の信号レベルに
変化するタイミングと前記第３の信号レベルから前記第
４の信号レベルに変化するタイミングとを比較して検出
する位相比較器であって、前記第２のクロックが前記第
３の信号レベルの時に前記第１のクロックが前記第１の
信号レベルから前記第２の信号レベルに変化する場合に
ついて第１の制御信号を出力し、前記第２のクロックが
前記第４の信号レベルの時に前記第１のクロックが前記
第１の信号レベルから前記第２の信号レベルに変化する
場合について第２の制御信号を出力し、前記第１のクロ
ックが前記第１の信号レベルの時に前記第２のクロック
が前記第３の信号レベルから前記第４の信号レベルに変
化する場合について第３の制御信号を出力し、前記第１
のクロックが前記第２の信号レベルの時に前記第２のク
ロックが前記第３の信号レベルから前記第４の信号レベ
ルに変化する場合について前記第２の制御信号を出力す
る制御回路と、前記第１の制御信号を受ける第１の入力
端子と前記第２の制御信号を受ける第２の入力端子とを
有し、前記第１の制御信号を前記第２の制御信号に応じ
て保持する第１のフリップフロップ回路と、前記第３の
制御信号を受ける第１の入力端子と前記第２の制御信号
を受ける第２の入力端子とを有し、前記第３の制御信号
を前記第２の制御信号に応じて保持する第２のフリップ
フロップ回路とを備えて構成される。

【００２１】第２の発明に係る位相比較器は、第１の信
号レベルと第２の信号レベルとが交互に現れる第１のク
ロックと第３の信号レベルと第４の信号レベルとが交互
に現れる第２のクロックとの位相差を、前記第１の信号
レベルから前記第２の信号レベルに変化するタイミング
と前記第３の信号レベルから前記第４の信号レベルに変
化するタイミングとを比較して検出する位相比較器であ
って、制御信号に応じて第５または第６の信号レベルを
出力する第１乃至第４の信号生成手段と、前記第１及び
第２のクロックを入力し、前記第１のクロックが前記第
１の信号レベルで前記第２のクロックが前記第３の信号
レベルの時は前記第１の信号生成手段に前記第５の信号
レベルを出力させ、前記第１のクロックが前記第１の信
号レベルで前記第２のクロックが前記前記第４の信号レ
ベルの時は前記第１の信号生成手段にそのままの状態を
保持させ、前記第１のクロックが前記第２の信号レベル
で前記第２のクロックが前記前記第３の信号レベルの時
は前記第１の信号生成手段に前記第５の信号レベルを出
力させ、前記第１のクロックが前記第２の信号レベルで
前記第２のクロックが前記第４の信号レベルの時に前記
第１の信号生成手段に前記第６の信号レベルを出力させ
る第１の制御手段と、前記第１及び第２のクロックを入
力し、前記第２のクロックが前記第３の信号レベルで前
記第１のクロックが前記第１の信号レベルの時は前記第
２の信号生成手段に前記第５の信号レベルを出力させ、
前記第２のクロックが前記第３の信号レベルで前記第１
のクロックが前記前記第２の信号レベルの時は前記第２
の信号生成手段にそのままの状態を保持させ、前記第２
のクロックが前記第４の信号レベルで前記第１のクロッ
クが前記前記第１の信号レベルの時は前記第２の信号生
成手段に前記第５の信号レベルを出力させ、前記第２の
クロックが前記第４の信号レベルで前記第１のクロック
が前記第２の信号レベルの時に前記第２の信号生成手段
に前記第６の信号レベルを出力させる第２の制御手段
と、前記第２のクロックと前記第１の信号生成手段の出
力とを受けて、前記第２のクロックが前記第３の信号レ
ベルで前記第１の信号生成手段の出力が前記第５の信号
レベルの時はその時に前記第３の信号生成手段が出力し
ている信号をそのままの出力させ、前記第２のクロック
が前記第４の信号レベルで前記第１の信号生成手段が前
記第５の信号レベルの時は前記第３の信号生成手段に前
記第６の信号レベルを出力させ、前記第２のクロックが
前記第４の信号レベルで前記第１の信号生成手段が前記
第６の信号レベルの時は前記第３の信号生成手段に前記
第５の信号レベルを出力させる第３の制御手段と、前記
第１のクロックと前記第２の信号生成手段の出力とを受
けて、前記第１のクロックが前記第１の信号レベルで前
記第２の信号生成手段が前記第５の信号レベルの時はそ
の時に前記第４の信号生成手段が出力している信号をそ
のままの出力させ、前記第１のクロックが前記第２の信
号レベルで前記第２の信号生成手段が前記第５の信号レ
ベルの時は前記第４の信号生成手段に前記第６の信号レ
ベルを出力させ、前記第１のクロックが前記第２の信号
レベルで前記第２の信号生成手段が前記第６の信号レベ
ルの時は前記第４の信号生成手段に前記第５の信号レベ
ルを出力させる第４の制御手段とを備えて構成される。

【００２２】第３の発明に係る位相比較器は、第１の信
号レベルと第２の信号レベルとが交互に現れる第１のク
ロックと第３の信号レベルと第４の信号レベルとが交互
に現れる第２のクロックとの位相差を、前記第１の信号
レベルから前記第２の信号レベルに変化するタイミング
と前記第３の信号レベルから前記第４の信号レベルに変
化するタイミングとを比較して検出する位相比較器であ
って、前記第１及び第２のクロックを入力し、第１のノ
ード、前記第２のクロックが前記第３の信号レベルの時
に前記第１のノードを第１の電位にする第１のプリチャ
ージ手段並びに前記第１のノードと前記第１の電位と異
なる第２の電位との間に直列に接続された第１及び第２
のスイッチ手段を有し、前記第１のスイッチ手段を前記
第２のクロックが前記第４の信号レベルの時に導通状態
とし、前記第２のスイッチ手段を前記第１のクロックが
前記第２の信号レベルの時に導通状態とする第１の位相
比較手段と、前記第１及び第２のクロックを入力し、第
２のノード、前記第１のクロックが前記第１の信号レベ
ルの時に前記第２のノードを前記第１の電位にする第２
のプリチャージ手段並びに前記第２のノードと前記第２
の電位との間に直列に接続された第３及び第４のスイッ
チ手段を有し、前記第３のスイッチ手段を前記第１のク
ロックが前記第２の信号レベルの時に導通状態とし、前
記第４のスイッチ手段を前記第２のクロックが前記第４
の信号レベルの時に導通状態とする第２の位相比較手段
とを備えることを特徴とする。

【００２３】第４の発明に係る位相比較器は、第３の発
明の位相比較器において、前記第１のノードの電位によ
って与えられる論理と前記第２のクロックによって与え
られる論理との否定論理積に応じて第１の出力信号を出
力する第１の信号出力手段と、前記第２のノードの電位
によって与えられる論理と前記第１のクロックによって
与えられる論理との否定論理積に応じて第２の出力信号
を出力する第２の信号出力手段とを備えて構成される。

【００２４】第５の発明に係る位相比較器は、第３の発
明の位相比較器において、前記第２のクロック及び前記
第１のノードの電位を入力し、第１の出力信号を出力す
るための第３のノード、前記第１のノードが前記第２の
電位の時に前記第３のノードを前記第１の電位にする第
３のプリチャージ手段並びに前記第３のノードと前記第
２の電位との間に直列に接続された第５及び第６のスイ
ッチ手段を有し、前記第５のスイッチ手段を前記第２の
クロックが前記第４の信号レベルの時に導通状態とし、
前記第６のスイッチ手段を前記第１のノードが前記第１
の電位の時に導通状態とする第１の信号出力手段と、前
記第１のクロック及び前記第２のノードの電位を入力
し、第２の出力信号を出力するための第４のノード、前
記第２のノードが前記第２の電位の時に前記第４のノー
ドを前記第１の電位にする第４のプリチャージ手段並び
に前記第４のノードと前記第２の電位との間に直列に接
続された第７及び第８のスイッチ手段を有し、前記第７
のスイッチ手段を前記第１のクロックが前記第２の信号
レベルの時に導通状態とし、前記第８のスイッチ手段を
前記第２のノードの電位が前記第１の電位の時に導通状
態とする第２の信号出力手段とを備えて構成される。

【００２５】第６の発明に係る位相比較器は、第４また
は第５の発明の位相比較器において、前記第２のクロッ
クに応じて前記第１の信号出力手段が出力する前記第１
の出力信号を保持する第１の信号保持手段と、前記第１
のクロックに応じて前記第２の信号出力手段が出力する
前記第２の出力信号を保持する第２の信号保持手段とを
備えて構成される。

【００２６】第７の発明における位相比較器は、第５の
発明の位相比較器において、前記第１の信号出力手段の
出力及び前記第２のクロックを入力し、第５及び第６の
ノード、前記第２のクロックが前記第４の信号レベルの
時に前記第５のノードを前記第２の電位にする第５のプ
リチャージ手段、前記第５のノードが前記第１の電位の
時に前記第６のノードを前記第２の電位にする第６のプ
リチャージ手段、前記第５のノードと前記第１の電位と
の間に直列に接続された第９及び第１０のスイッチ手段
並びに前記第６のノードと前記第１の電位との間に直列
に接続された第１１及び第１２のスイッチ手段を有し、
前記第９のスイッチ手段を前記第２のクロックが前記第
３の信号レベルの時に導通状態とし、前記第１０のスイ
ッチ手段を前記第１の信号出力手段の出力が前記第２の
電位の時に導通状態とし、前記第１１のスイッチ手段を
前記第２のクロックが前記第３の信号レベルの時に導通
状態とし、前記第１２のスイッチ手段が前記第５のノー
ドが前記第２の電位の時に導通状態とする第１の信号保
持手段と、前記第２の信号出力手段の出力及び前記第１
のクロックを入力し、第７及び第８のノード、前記第１
のクロックが前記第２の信号レベルの時に前記第７のノ
ードを前記第２の電位にする第７のプリチャージ手段、
前記第７のノードが前記第１の電位の時に前記第８のノ
ードを前記第２の電位にする第８のプリチャージ手段、
前記第７のノードと前記第１の電位との間に直列に接続
された第１３及び第１４のスイッチ手段並びに前記第８
のノードと前記第１の電位との間に直列に接続された第
１５及び第１６のスイッチ手段を有し、前記第１３のス
イッチ手段を前記第１のクロックが前記第１の信号レベ
ルの時に導通状態とし、前記第１４のスイッチ手段を前
記第２の信号出力手段の出力が前記第２の電位の時に導
通状態とし、前記第１５のスイッチ手段を前記第１のク
ロックが前記第１の信号レベルの時に導通状態とし、前
記第１６のスイッチ手段を前記第７のノードが前記第２
の電位の時に導通状態とする第２の信号保持手段とをさ
らに備えることを特徴とする。

【００２７】第８の発明に係る位相比較器は、第４また
は第５の発明に係る位相比較器において、前記第１及び
第２の信号出力手段から同時に前記第１及び第２の出力
信号を出力させないように出力信号を制限するマスク手
段を備えて構成される。

【００２８】第９の発明に係る位相比較器は、第７の位
相比較器において、前記第１の信号保持手段が前記第１
の出力信号を出力しているときは前記第２の信号出力手
段に前記第２の出力信号を出力させず、及び前記第２の
信号保持手段が前記第２の出力信号を出力しているとき
は前記第１の信号出力手段に前記第１の出力信号を出力
させないように出力信号を制限するマスク手段を備えて
構成される。

【００２９】第１０の発明に係る位相比較器は、第７の
位相比較器において、前記第１の信号保持手段が前記第
１の出力信号を出力しているときは前記第１の信号出力
手段は前記第１の出力信号を出力し、または前記第２の
信号保持手段が前記第２の出力信号を出力しているとき
は前記第２の信号出力手段は前記第２の出力信号を出力
するように出力信号を制限するマスク手段を備えて構成
される。

【００３０】

【００３１】第１１の発明に係る位相比較器は、第４の
発明の位相比較器において、前記第２のクロックが前記
第４の信号レベルの時に前記第１のクロックが前記第１
の信号レベルから前記第２の信号レベルに変化しなかっ
た場合、前記第２のクロックが前記第３の信号レベルの
時に前記第１のクロックが前記第２の信号レベルになる
かどうかを判別する第１の判別手段と、前記第１の判別
手段の判別結果を前記第２のクロックが前記第３の信号
レベルから前記第４の信号レベルに変化するときに保持
する第１の保持手段と、前記第１のクロックが前記第２
の信号レベルの時に前記第２のクロックが前記第３の信
号レベルから前記第４の信号レベルに変化しなかった場
合、前記第１のクロックが前記第１の信号レベルの時に
前記第２のクロックが前記第４の信号レベルになるかど
うかを判別する第２の判別手段と、前記第２の判別手段
の判別結果を前記第１のクロックが前記第１の信号レベ
ルから前記第２の信号レベルに変化するときに保持する
第２の保持手段とを備えて構成される。

【００３２】第１２の発明に係る位相比較器は、第１１
の発明の位相比較器において、前記第１の保持手段は、
保持している前記判別結果が出力可能な期間を前記第２
の位相比較手段が前記第２の電位を出力している期間に
限定し、前記第２の保持手段は、保持している前記判別
結果が出力可能な期間を前記第２の位相比較手段が前記
第１の電位を出力している期間に限定することを特徴と
する。

【００３３】第１３の発明に係る位相比較器は、第４ま
たは第５の発明の位相比較器において、前記第１の信号
出力手段の出力によって与えられる論理と前記第２のク
ロックによって与えられる論理の反転論理との否定論理
和を出力するとともに、前記第２の信号出力手段の出力
によって与えられる論理と前記第１のクロックによって
与えられる論理の反転論理との否定論理和を出力するマ
スク手段を備えて構成される。

【００３４】第１４の発明に係る位相比較器は、第５の
発明の位相比較器において、前記第１の位相比較手段は
前記第２のスイッチ手段に並列に接続され前記第２の信
号出力手段の出力が第２の電位の時に導通状態となる第
９のスイッチ手段を備え、前記第２の位相比較手段は前
記第４のスイッチ手段に並列に接続され前記第１の信号
出力手段の出力が第２の電位の時に導通状態となる第１
０のスイッチ手段を備えて構成される。

【００３５】第１５の発明に係る位相比較器は、第１の
発明、第２の発明または第３の発明の位相比較器におい
て、前記第１の信号レベル及び前記第３の信号レベルは
同じレベルであり、前記第２の信号レベル及び前記第４
の信号レベルは同じレベルであることを特徴とする。

【００３６】第１６の発明に係るＰＬＬ回路は、位相比
較器とチャージポンプとの間に所定の割合で信号を間引
くディジタルフィルタを備え、前記ディジタルフィルタ
は連続するパルスの数をカウントするカウンタを有し、
前記カウンタは連続するパルスの数をｎ回（ｎは２以上
の整数）カウントしたときに前記チャージポンプを駆動
する。

【００３７】

【００３８】

【００３９】

【作用】 第１の発明における第１のフリップフロップ回
路は、例えば、第２のクロックが第３の信号レベルの時
に第１のクロックが第１の信号レベルから第２の信号レ
ベルに変化する場合に制御回路が出力した第１の制御信
号によって第１のクロックが第２のクロックに対して進
んでいることを示す信号を出力でき、第１のクロックが
第２の信号レベルの時に第２のクロックが第３の信号レ
ベルから第４の信号レベルに変化する場合に制御回路が
出力した第２の制御信号によってリセットして進んでい
ることを示す信号の出力を止めることができる。従っ
て、第１のフリップフロップ回路から出力された信号に
よって第２のクロックに対する第１のクロックの位相進
みが検出可能になる。

【００４０】また、第２のフリップフロップ回路は、例
えば、第１のクロックが第１の信号レベルの時に第２の
クロックが第３の信号レベルから第４の信号レベルに変
化する場合に制御回路が出力する第３の制御信号によっ
て第１のクロックが第２のクロックに対して遅れている
ことを示す信号を出力でき、第２のクロックが第４の信
号レベルの時に第１のクロックが第１の信号レベルから
第２の信号レベルに変化する場合に制御回路が出力する
第２の制御信号によってリセットして遅れていることを
示す信号出力を止めることができる。従って、第２のフ
リップフロップ回路から出力された信号によって第２の
クロックに対する第１のクロックの位相遅れが検出可能
になる。

【００４１】制御回路は例えば論理回路で構成でき、構
成が簡単である。また、フィードバックをしておらず、
フリップフロップ回路と制御回路での遅延だけで位相比
較結果を出力でき高速で動作するＰＬＬ回路に用いるこ
とができる。

【００４２】第２の発明における第３の信号生成手段
は、例えば、第１及び第２のクロックが同じ周波数でデ
ューティ５０パーセントの場合、第１のクロックが第２
のクロックに対して遅れていて、第２のクロックが４の
信号で第１のクロックが１の信号の時だけ第６の信号に
なる。従って、第３の信号生成手段の出力によって第１
のクロックの第２のクロックに対する位相遅延を知るこ
とができる。

【００４３】同様に、第４の信号生成手段は、例えば、
第１及び第２のクロックが同じ周波数でデューティ５０
パーセントの場合、第１のクロックが第２のクロックに
対して進んでいて、第２のクロックが４の信号で第１の
クロックが１の信号の時だけ第６の信号になる。従っ
て、第４の信号生成手段の出力によって第１のクロック
の第２のクロックに対する位相進みを知ることができ
る。

【００４４】第１乃至第４の制御回路は例えば簡単な論
理回路で構成でき、構成が簡単である。また、フィード
バックをしておらず、直列に接続されている第１及び第
３の信号生成手段と第１及び第３の制御回路または直列
に接続されている第２及び第４の信号生成手段と第２及
び第４の制御回路での遅延だけで位相比較結果を出力で
き高速で動作するＰＬＬ回路等に用いることができる。

【００４５】第３の発明における第１の位相比較手段
は、第１のクロックが第１の信号レベルで第２のクロッ
クが第３の信号レベルの時に第１のプリチャージ手段に
よって第１のノードを第１の電位にプリチャージする。
第１の位相比較手段は、第２のクロックが第４の信号レ
ベルになると第１のスイッチ手段を閉じて導通状態とす
る。そして、第１のクロックが第１の信号レベルから第
２の信号レベルに変換すると第１のノードと第２の電位
とが接続されて、第１のノードは第２の電位に変わる。
次に、第２のクロックがまた第３の信号レベルになると
第１のノードは第１の電位にプリチャージされる。その
ため、第２のクロックが第３の信号レベルから第４の信
号レベルになるのに遅れて第１のクロックが第１の信号
レベルから第２の信号レベルになると、その遅れた分だ
け第１のノードが第２の電位になっている期間が短くな
り、第１のクロックの第２のクロックに対する位相遅れ
を検出することができる。

【００４６】同様に、第２の位相比較手段は、第２のク
ロックが第３の信号レベルで第１のクロックが第１の信
号レベルの時に第２のプリチャージ手段によって第２の
ノードを第１の電位にプリチャージする。第２の位相比
較手段は、第１のクロックが第２の信号レベルになると
第３のスイッチを閉じて導通状態とする。そして、第２
のクロックが第３の信号レベルから第４の信号レベルに
変換すると第２のノードと第２の電位とが接続されて、
第２のノードは第２の電位に変わる。次に、第１のクロ
ックがまた第１の信号レベルになると第２のノードは第
１の電位にプリチャージされる。そのため、第１のクロ
ックが第１の信号レベルから第２の信号レベルになるの
に遅れて第２のクロックが第３の信号レベルから第４の
信号レベルになると、その遅れた分だけ第２のノードが
第２の電位になっている期間が短くなり、第１のクロッ
クの第２のクロックに対する位相進みを検出することが
できる。

【００４７】第１のクロックの第２のクロックに対する
位相遅れの検出においては、第１の位相比較手段の第１
及び第２のスイッチの開閉によって位相差を検出するこ
とができ、位相遅れをを高速で検出することができる。
また、第１のクロックの第２のクロックに対する位相進
みの検出においては、第１の位相比較手段の第３及び第
４のスイッチの開閉によって位相差を検出することがで
き、位相進みを高速で検出することができる。

【００４８】第４の発明における第１の信号出力手段
は、例えば、第１及び第２のクロックが同じ周波数でデ
ューティ５０パーセントの場合、第２のクロックが第３
の信号レベルから第４の信号レベルに変化するタイミン
グから第１のクロックが第１の信号レベルから第２の信
号レベルに変化するタイミングまでの間だけ第１の出力
信号を出力することができる。同様に、第２の信号出力
手段は、例えば、第１及び第２のクロックが同じ周波数
でデューティ５０パーセントの場合、第１のクロックが
第１の信号レベルから第２の信号レベルに変化するタイ
ミングから第２のクロックが第３の信号レベルから第４
の信号レベルに変化するタイミングまでの間だけ第２の
出力信号を出力することができる。そのため、ＰＬＬ回
路に適した位相比較器を容易に構成することができる。

【００４９】第５の発明における第１の信号出力手段
は、例えば、第１及び第２のクロックが同じ周波数でデ
ューティ５０パーセントの場合、第２のクロックが第３
の信号レベルから第４の信号レベルに変化するタイミン
グで第５及び第６のスイッチが導通状態となり第３のノ
ードは第５の信号レベルとなり、第１のクロックが第１
の信号レベルから第２の信号レベルに変化するタイミン
グで第６のスイッチが閉じるとともに第３のプリチャー
ジ手段が第３のノードをプリチャージして第１の電位に
するので、第２のクロックが第３の信号レベルから第４
の信号レベルに変化するタイミングから第１のクロック
が第１の信号レベルから第２の信号レベルに変化するタ
イミングまでの間だけ第１の出力信号を出力することが
できる。

【００５０】同様に、第２の信号出力手段は、例えば、
第１及び第２のクロックが同じ周波数でデューティ５０
パーセントの場合、第１のクロックが第１の信号レベル
から第２の信号レベルに変化するタイミングで第７及び
第８のスイッチが導通状態となり第４のノードは第５の
信号レベルとなり、第２のクロックが第３の信号レベル
から第４の信号レベルに変化するタイミングで第８のス
イッチが閉じるとともに第４のプリチャージ手段が第４
のノードをプリチャージして第１の電位にするので、第
２のクロックが第３の信号レベルから第４の信号レベル
に変化するタイミングから第１のクロックが第１の信号
レベルから第２の信号レベルに変化するタイミングまで
の間だけ第２の出力信号を出力することができる。その
ため、ＰＬＬ回路に適した位相比較器を容易に構成する
ことができる。

【００５１】第６の発明における第１の信号保持手段
は、例えば、第２のクロックが第４の信号レベルから第
３の信号レベルになるときに第１の信号出力手段の第１
の出力信号を保持することによって、第１のクロックと
第２のクロックの周波数が異なるときに第２の信号出力
手段が誤って出力しないようにさせるための信号を生成
することができる。

【００５２】 同様に、第２の信号保持手段は、例えば、
第１のクロックが第２の信号レベルから第１の信号レベ
ルになるときに第２の信号出力手段の第２の出力信号を
保持することによって、第１のクロックと第２のクロッ
クの周波数が異なるときに第１の信号出力手段が誤って
出力しないようにさせるための信号を生成することがで
きる。

【００５３】第７の発明における第１の信号保持手段
は、第２のクロックに対して第１のクロックの周波数が
低い場合、例えば、第１及び第２のクロックがデューテ
ィ５０パーセントの場合、第２のクロックが第３の信号
レベルから第４の信号レベルに変化したとき、第５のプ
リチャージ手段によって第５のノードの電位を第２の電
位にプリチャージする。そして、第２のクロックが第４
の信号レベルの間に第１のクロックが第１の信号レベル
から第２の信号レベルに変化しなかった場合、次に第２
のクロックが第４の信号レベルから第３の信号レベルに
変化する時に第１の信号出力手段は第２の電位を出力し
ているので、第５のノードは第２の電位に変化する。そ
のため、第６のプリチャージ手段によって第６のノード
が第２の電位にプリチャージされる。そして、再び第５
のノードが第２の電位になるとともに第２のクロックが
第３の信号レベルになるまでその状態を保持する。従っ
て、第１の信号保持手段は、第２のクロックが第１のク
ロックより周波数が高いことから第２の信号出力手段が
誤って出力する信号を否定するための信号を生成するこ
とができる。

【００５４】また、第２の信号保持手段は、第１のクロ
ックに対して第２のクロックの周波数が低い場合、例え
ば、第１及び第２のクロックがデューティ５０パーセン
トの場合、第１のクロックが第１の信号レベルから第２
の信号レベルに変化したとき、第７のプリチャージ手段
によってノード７の電位を第２の電位にプリチャージす
る。そして、第１のクロックが第２の信号レベルの間に
第２のクロックが第３の信号レベルから第４の信号レベ
ルに変化しなかった場合、次に第１のクロックが第２の
信号レベルから第１の信号レベルに変化する時に第２の
信号出力手段は第２の電位を出力しているので、第７の
ノードは第２の電位に変化する。そのため、第８のプリ
チャージ手段によって第８のノードが第２の電位にプリ
チャージされる。そして、再び第７のノードが第２の電
位になるとともに第１のクロックが第１の信号レベルに
なるまでその状態を保持する。従って、第２の信号保持
手段は、第１のクロックが第２のクロックより周波数が
高いことから第１の信号出力手段が誤って出力する信号
を否定するための信号を生成することができる。

【００５５】第８の発明におけるマスク手段は、第１の
クロックのクロックデューティと第２のクロックのクロ
ックデューティとが異なる場合に、第１及び第２の信号
出力手段から同時に第２の出力信号と第１の出力信号と
が出力されるのを制限して、位相比較器の第１及び第２
の信号出力手段の出力によって動作する装置に不具合が
発生するのを防止することができる。

【００５６】第９の発明におけるマスク手段は、第１の
信号保持手段と第２の信号出力手段とが同時に第１及び
第２の出力信号を出力させないようにすることができ、
また第２の信号保持手段と第１の信号出力手段とが同時
に第２及び第１の出力信号を出力させないようにするこ
とができ、例えばＰＬＬ回路に用いる場合周波数引き込
みを優先させることができる。

【００５７】第１０の発明におけるマスク手段は、第１
の信号保持手段が第１の出力信号を出力しているときは
第１の信号出力手段は第１の出力信号を出力でき、また
は第２の信号保持手段が第２の出力信号を保持している
ときは第２の信号出力手段は第２の出力信号を出力で
き、例えばＰＬＬ回路に用いる場合周波数引き込みを加
速することができる。

【００５８】

【００５９】第１１の発明における第１の判別手段は、
第２のクロックが第４の信号レベルの時に第１のクロッ
クが第１の信号レベルから第２の信号レベルに変化しな
かった場合、第２のクロックが第３の信号レベルの時に
第１のクロックが第２の信号レベルになるかどうかを判
別することによって、第２のクロックが第１のクロック
よりも周波数が高いか、またはクロックデューティが５
０パーセントでないのかを判別することができ、第１の
保持手段によって、第２のクロックが第３の信号レベル
から第４の信号レベルに変化するときに第１の判別手段
の判別結果を保持して、第２のクロックが第１のクロッ
クより周波数が高い場合のみ周波数が異なることを示す
信号を出力することができる。

【００６０】同様に、第２の判別手段は、第１のクロッ
クが第２の信号レベルの時に第２のクロックが第３の信
号レベルから第４の信号レベルに変化しなかった場合、
第１のクロックが第１の信号レベルの時に第２のクロッ
クが第４の信号レベルになるかどうかを判別することに
よって、第２のクロックが第１のクロックよりも周波数
が高いか、またはクロックデューティが５０パーセント
でないのかを判別することができ、第２の保持手段によ
って、第２の判別手段の判別結果を第１のクロックが第
１の信号レベルから第２の信号レベルに変化するときに
保持して、第１のクロックが第２のクロックより周波数
が高い場合のみ周波数が異なることを示す信号を出力す
ることができる。

【００６１】第１２の発明における第１の保持手段は、
第１の保持手段は、保持している判別結果が出力可能な
期間を第１の位相比較手段が第２の電位を出力している
期間に限定することによって、また、第２の保持手段
は、保持している判別結果が出力可能な期間を第２の位
相比較手段が第２の電位を出力している期間に限定する
ことによって、例えばＰＬＬ回路に用いる場合周波数の
引き込みが速くなる。

【００６２】第１３の発明におけるマスク手段は、第１
信号の出力手段の出力によって与えられる論理と第２の
クロックによって与えられる論理の反転論理との否定論
理和を出力することによって、簡単な構成で第１の信号
出力手段が位相遅れ信号を出力する期間を第２のクロッ
クが第４の信号レベルの時に制限でき、第２の出力手段
の出力によって与えられる論理と第１のクロックによっ
て与えられる論理の反転論理との否定論理和を出力する
ことによって、簡単な構成で第２の出力手段が位相進み
信号を出力する期間を第１のクロックが第２の信号レベ
ルの時に制限できる。

【００６３】第１４の発明における第９のスイッチ手段
は、第２のスイッチ手段に並列に接続され第２の信号出
力手段の出力が第２の電位の時に導通状態となり、第１
０のスイッチ手段は、第４のスイッチ手段に並列に接続
され第１の信号出力手段の出力が第２の電位の時に導通
状態となるため、第１の信号出力手段と第２の信号出力
手段とが同時に第２の電位を出力することを防止する。

【００６４】第１５の発明における位相比較器は、第１
の信号レベル及び第３の信号レベルは同じレベルであ
り、第２の信号レベル及び第４の信号レベルは同じレベ
ルであるため、例えば第１及び第２の信号レベルを位相
比較器の電源レベルとすることができ、第１及び第２の
クロックを同じ電源を用いて直接比較することができ、
装置を構成することが容易になる。

【００６５】第１６の発明におけるディジタルフィルタ
のカウンタは、連続するパルスの数をｎ回カウントした
ときにチャージポンプを駆動して位相比較器からの信号
を所定の割合で間引くことによって、高周波成分を抑制
して誤動作の防止を容易にし安定させ易くする。

【００６６】

【実施例】＜実施例１＞ 以下この発明の第１実施例による位相比較器を図につい
て説明する。図１はこの発明の第１実施例による位相比
較器の構成を示すブロック図である。図１において、１
及び２はセット信号Ｓとリセット信号Ｒとを入力して出
力Ｑを出すＲＳフリップフロップ回路、３は入力クロッ
クCLKrefと内部クロックCLKintとを入力する論理回路で
ある。図に示すように、位相比較器は論理回路３と２個
のＦＦ１，２を用いて構成される。論理回路３は入力ク
ロックCLKref、内部クロックCLKintの立ち上がりエッジ
で動作し、表１の論理に従ってＦＦ１のセット入力バー
Ｓｕ，ＦＦ２のセット入力バーＳｄ，ＦＦ１および２の
リセット入力バーＲを出力する。

【００６７】

【表１】

【００６８】そして、論理回路３の出力のうち、セット
入力バーＳｕ及びリセット入力バーＲがＦＦ１に与えら
れる。そして、表１に示す出力UPをＦＦ１が出力する。

【００６９】内部クロックCLKintの位相が入力クロック
CLKrefの位相に対して進んでいる場合、（CLKref，CLKi
nt）＝（↑，０）の時にＦＦ１は「１」を出力し、ま
た、（CLKref，CLKint）＝（１，↑）の時にＦＦ１は
「０」を出力する。そのため、位相比較器では、入力ク
ロックCLKrefと内部クロックCLKintとのクロックの立ち
上がりの差に応じた期間だけ、出力UPが「１」になる。
ここで、「↑」はクロックパルスの立ち上がりを示す。

【００７０】また、論理回路３の出力のうち、セット入
力バーＳｄ及びリセット入力バーＲがＦＦ２に与えられ
る。そして、表１に示す出力DOWNをＦＦ２が出力する。

【００７１】内部クロックCLKintの位相が入力クロック
CLKrefの位相に対して遅れている場合、（CLKref，CLKi
nt）＝（０，↑）の時にＦＦ２は「１」を出力し、ま
た、（CLKref，CLKint）＝（↑，１）の時にＦＦ２は
「０」を出力する。このことによって、入力クロックCL
Krefと内部クロックCLKintとのクロックの立ち上がりの
差に応じた期間だけ、位相比較器では、出力DOWNが
「１」になる。

【００７２】次に、論理回路３の構成の一例を図２に示
す。図２において、４ａ，４ｂはクロックパルスの立ち
上がりエッジを検出する立ち上がりエッジ検出回路、Ａ
Ｎ１はＡＮＤゲート、ＩＮ１〜ＩＮ５はインバータ、Ｎ
Ａ１〜ＮＡ３はＮＡＮＤゲートである。

【００７３】立ち上がりエッジ検出回路４ａは、入力を
遅延するとともに反転して出力するために直列に接続さ
れたインバータＩＮ１〜ＩＮ３と、入力を一方の入力端
子で直接受けるとともに同じ入力を他方の入力端子で直
列に接続されたインバータＩＮ１〜ＩＮ３を介して受け
る２入力ＡＮＤゲートとで構成されている。立ち上がり
エッジ検出回路４ａは入力クロックCLKrefを入力し、Ｎ
ＡＮＤゲートＮＡ１の一方の入力端子に出力を与える。
そして、ＮＡＮＤゲートＮＡ１は、他方の入力端子でイ
ンバータＩＮ４を介して内部クロックCLKintを受けるて
セット入力バーＳｕを出力する。

【００７４】立ち上がりエッジ検出回路４ｂは、立ち上
がりエッジ検出回路４ａと同様の構成を有し、内部クロ
ックCLKintを入力し、ＮＡＮＤゲートＮＡ３の一方の入
力端子に出力を与える。そして、ＮＡＮＤゲートＮＡ３
は、他方の入力端子でインバータＩＮ５を介して入力ク
ロックCLKrefを受けてセット入力バーＳｄを出力する。
ＮＡＮＤゲートＮＡ２は、一方の入力端子で入力クロッ
クCLKrefを受けると同時に他方の入力端子で内部クロッ
クCLKintを受けて、リセット入力バーＲを出力する。

【００７５】なお、論理回路３の出力を受けるＦＦ１，
２の構成は、図５１に示した従来の位相比較回路で用い
られていたフリップフロップと同様の構成である。

【００７６】次に、図２に示した論理回路を用いた位相
比較器の動作について図３及び図４を用いて説明する。
まず、内部クロックCLKintの位相が入力クロックCLKref
の位相よりも進んでいる場合について図３のタイミング
チャートに沿って説明する。時刻ｔ1において、内部ク
ロックCLKintと入力クロックCLKrefとが共に「０」の状
態から入力クロックCLKrefだけが立ち上がると、ＡＮＤ
ゲートＡＮ１の一方の入力端子が「１」になる。この
時、ＡＮＤゲートＡＮ１の他方の入力端子は「１」であ
るため、ＡＮＤゲートＡＮ１は「１」を出力する。その
ため、ＮＡＮＤゲートＮＡ１の一方及び他方の入力端子
が「１」となり、ＮＡＮＤゲートＮＡ１はセット入力バ
ーＳｕとして「１」を出力する。また、ＮＡＮＤゲート
ＮＡ２は、内部入力CLKintが「０」であるため、リセッ
ト入力バーＲとして「１」を出力する。論理回路３のこ
の出力バーＳｕ及びバーＲを受けたＦＦ１では、出力UP
が「１」となる。

【００７７】次に、時刻ｔ2、つまり入力クロックCLKre
fが立ち上がってから、インバータＩＮ１〜ＩＮ３の遅
延時間を経過した後、ＡＮＤゲートＡＮ１の一方の入力
端子が「１」で、他方の入力端子が「０」になる。その
ため、ＮＡＮＤゲートＮＡ１の一方の入力端子が「０」
となり、出力バーＳｕが「１」になる。しかし、ＦＦ１
では、出力UPが「１」のままである。

【００７８】時刻ｔ3において、内部クロックCLKintが
立ち上がると、立ち上がりエッジ検出回路４ｂでは内部
クロックCLKintの立ち上がりを検出して「１」を出力す
る。また、このとき、ＮＡＮＤゲートＮＡ２では一方及
び他方の入力端子が共に「１」になるため、出力バーＲ
として「０」を出力する。さらにＮＡＮＤゲートＮＡ３
では、一方の入力端子が「１」になるが、他方の入力端
子が「０」であるため、出力バーＳｄとして「１」を出
力し続ける。

【００７９】そして、ＦＦ１において、リセット入力バ
ーＲが「０」となるため、リセットされて出力UPが
「０」になる。

【００８０】次に、時刻ｔ4において、入力クロックCLK
refが「０」に立ち下がると、ＮＡＮＤゲートＮＡ２の
一方の入力端子が「０」となるためリセット入力バーＲ
が「１」になる。また、セット入力バーＳｕは立ち上が
りエッジ検出回路４ａによって立ち上がりでないところ
では「１」へ変化しないため、そのまま「１」を出力す
る。従って、ＦＦ１の出力UPは「０」のまま変化しな
い。時刻ｔ5において、内部クロックCLKintが立ち下が
ると、ＮＡＮＤゲートＮＡ２の他方の入力端子が「０」
になるがリセット入力バーＲは時刻ｔ4で既に「１」に
変化しているためそのまま「１」を出力する。また、セ
ット入力バーＳｄは立ち上がりエッジ検出回路４ｂによ
って立ち上がりでないところでは「１」へ変化しないた
め、そのまま「１」を出力する。従って、ＦＦ２の出力
DOWNは「０」のまま変化しない。時刻ｔ6において、入
力クロックCLKrefが立ち上がると時刻ｔ1と同じ動作が
繰り返される。

【００８１】次に、内部クロックCLKintの位相が入力ク
ロックCLKrefの位相よりも遅れている場合について図４
のタイミングチャートに沿って説明する。時刻ｔ7にお
いて、内部クロックCLKintと入力クロックCLKrefとが共
に「０」の状態から内部クロックCLKintだけが立ち上が
ると、立ち上がりエッジ検出回路４ｂがクロックパルス
の立ち上がりを検出して「１」を出力する。そのため、
ＮＡＮＤゲートＮＡ３の一方及び他方の入力端子が
「１」となり、ＮＡＮＤゲートＮＡ３はセット入力バー
Ｓｄとして「１」を出力する。また、ＮＡＮＤゲートＮ
Ａ２は、内部入力CLKrefが「０」であるため、リセット
入力バーＲとして「１」を出力する。論理回路３のこの
出力バーＳｄ及びバーＲを受けたＦＦ２では、出力DOWN
が「１」となる。

【００８２】次に、時刻ｔ8において、時刻ｔ7から所定
の時間が経過し、立ち上がりエッジ検出回路４ｂの出力
が「０」になる。ＮＡＮＤゲートＮＡ３の一方の入力端
子が「０」になる。そのため、ＮＡＮＤゲートＮＡ３の
出力バーＳｄが「１」になる。しかし、ＦＦ２では、出
力DOWNが保持され、「１」のままである。

【００８３】時刻ｔ9において、入力クロックCLKrefが
立ち上がると、立ち上がりエッジ検出回路４ａでは入力
クロックCLKrefの立ち上がりを検出して「１」を出力す
る。また、このとき、ＮＡＮＤゲートＮＡ２では一方及
び他方の入力端子が共に「１」になるため、出力バーＲ
として「０」を出力する。さらにＮＡＮＤゲートＮＡ１
では、一方の入力端子が「１」になるが、他方の入力端
子が「０」であるため、出力バーＳｕとして「１」を出
力し続ける。ＦＦ２において、リセット入力バーＲが
「０」となるため、リセットされて出力DOWNが「０」に
なる。

【００８４】次に、時刻ｔ10において、内部クロックCL
Kintが「０」に立ち下がると、ＮＡＮＤゲートＮＡ２の
一方の入力端子が「０」となるためリセット入力バーＲ
が「１」になる。また、セット入力バーＳｄは立ち上が
りエッジ検出回路４ｂによって立ち上がりでないところ
では「０」へ変化しないため、そのまま「１」を出力す
る。従って、ＦＦ２の出力DOWNは「０」のまま変化しな
い。時刻ｔ11において、内部クロックCLKintが立ち下が
ると、ＮＡＮＤゲートＮＡ２の他方の入力端子が「０」
になるがリセット入力バーＲは時刻ｔ4で既に「１」に
変化しているためそのまま「１」を出力する。また、セ
ット入力バーＳｄは立ち上がりエッジ検出回路４ｂによ
って立ち上がりでないところでは「０」へ変化しないた
め、そのまま「１」を出力する。従って、ＦＦ１の出力
UPは「０」のまま変化しない。時刻ｔ6において、入力
クロックCLKrefが立ち上がると時刻ｔ1と同じ動作が繰
り返される。

【００８５】上記の動作について図５に示す状態遷移図
を用いて説明する。図において、αは位相比較器で出力
UP及び出力DOWNが共に「０」になっている状態、βは位
相比較器で出力UPのみが「１」になっている状態、γは
位相比較器で出力DOWNのみが「１」になっている状態、
δは位相比較器で出力UP及び出力DOWNが共に「１」とな
っている状態を示している。

【００８６】Ｒ１は、位相比較器において、出力UP及び
出力DOWNが共に「０」となっているとき、（CLKref，CL
Kint）が（↑，１）または（１，↑）の状態になって
も、つまり内部クロックCLKintが「１」の状態で入力ク
ロックCLKrefが立ち上がるかまたは入力クロックCLKref
が「１」の状態で内部クロックCLKintが立ち上がって
も、位相比較器の出力UP及び出力DOWNが「０」のまま変
化しないことを示している。Ｒ２は、位相比較器におい
て、出力UP及び出力DOWNが共に「０」となっていると
き、（CLKref，CLKint）が（↑，０）の状態になると、
出力UPが「０」から「１」に変化することを示してい
る。Ｒ３は、位相比較器において、出力UP及び出力DOWN
が共に「０」となっているとき、（CLKref，CLKint）が
（０，↑）の状態になると、出力DOWNが「０」から
「１」に変化することを示している。

【００８７】Ｒ４は、位相比較器において、出力UPのみ
が「１」になっている状態のとき、（CLKref、CLKint）
が（↑，０）となっても、出力UPは「０」で出力DOWNは
「１」のまま変化しないことを示している。Ｒ５は、位
相比較器において、出力UPのみが「１」になっている状
態のとき、（CLKref、CLKint）が（１，↑）となると、
出力UPは「１」から「０」へ変化することを示してい
る。Ｒ６は、位相比較器において、出力UPのみが「１」
になっている状態のとき、（CLKref、CLKint）が（０，
↑）となると、出力DOWNは「０」から「１」へ変化する
ことを示している。

【００８８】Ｒ７は、位相比較器において、出力DOWNの
みが「１」になっている状態のとき、（CLKref、CLKin
t）が（０，↑）となっても、出力UPは「０」で出力DOW
Nは「１」のまま変化しないことを示している。Ｒ８
は、位相比較器において、出力DOWNのみが「１」になっ
ている状態のとき、（CLKref、CLKint）が（↑，１）と
なると、出力DOWNは「１」から「０」へ変化することを
示している。Ｒ９は、位相比較器において、出力DOWNの
みが「１」になっている状態のとき、（CLKref、CLKin
t）が（↑，０）となると、出力UPは「０」から「１」
へ変化することを示している。

【００８９】また、Ｒ１０は、位相比較器において、出
力UP及び出力DOWNが共に「１」となっているとき、（CL
Kref，CLKint）が（↑，０）または（０，↑）の状態に
なっても、つまり内部クロックCLKintが「０」の状態で
入力クロックCLKrefが立ち上がるかまたは入力クロック
CLKrefが「０」の状態で内部クロックCLKintが立ち上が
っても、位相比較器の出力UP及び出力DOWNが「１」のま
ま変化しないことを示している。Ｒ１１は、位相比較器
において、出力UP及び出力DOWNが共に「１」となってい
るとき、（CLKref，CLKint）が（↑，１）または（１，
↑）の状態になると、出力UP及び出力DOWNが共に「１」
から「０」に変化することを示している。

【００９０】時刻ｔ1になる直前には、位相比較器はα
状態にある。そして、時刻ｔ1になると、（CLKref、CLK
int）が（↑，０）となり、経路Ｒ２を通ってβ状態に
なる。時刻ｔ3において、（CLKref、CLKint）が（１，
↑）となり、経路Ｒ５を通ってα状態となる。時刻ｔ6
において、（CLKref，CLKint）が（↑，０）となり、再
び経路Ｒ２を通ってβ状態となる。

【００９１】時刻ｔ7になる直前には、位相比較器はα
状態にある。そして、時刻ｔ7になると、（CLKref、CLK
int）が（０，↑）となり、経路Ｒ３を通ってγ状態に
なる。時刻ｔ9において、（CLKref、CLKint）が（↑，
１）となり、経路Ｒ８を通ってα状態となる。時刻ｔ12
において、（CLKref，CLKint）が（０，↑）となり、再
び経路Ｒ２を通ってγ状態となる。

【００９２】このように、この発明の第１実施例による
位相比較器は、クロックパルスの立ち上がりだけを比較
する位相比較器であるため、同じ周波数のクロック同士
を比較する場合は、経路Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ
５，Ｒ７，Ｒ８のみしか存在せず、経路Ｒ２，Ｒ５によ
って位相遅れを、また経路Ｒ３，Ｒ８によって位相進み
を直接検出するため、誤動作を起こすことなく非常に高
速に動作する。

【００９３】しかし、周波数が異なるクロックパルス同
士を比較する場合、経路Ｒ６，Ｒ９が存在するため、出
力UP及び出力DOWNが同時に出力されるδ状態となること
がある。出力UP及び出力DOWNが同時に出力されるδ状態
によって位相比較器が使用されている装置で不具合が生
じるときは、後述するように保護回路を設ける必要があ
る。

【００９４】以上のように第１実施例に示した位相比較
器は、従来の位相比較器と異なり、フリップフロップの
出力を入力にフィードバックしない構成になっているた
め、論理回路３のディレイはあるが、ＦＦの状態遷移時
間はＦＦ固有のディレイに等しく、非常に高速に動作さ
せることができる。

【００９５】＜実施例２＞ 次に、この発明の第２実施例について図６乃至図９を用
いて説明する。図６はこの発明の第２実施例による位相
比較器を示すブロック図である。第２実施例の位相比較
器は、ディジタル値をとるスイッチトキャパシタ方式の
回路構成である。位相比較器には、２電源間に直列に接
続された２個のスイッチと出力ノードのキャパシタンス
からなる４本のパスとが含まれている。ここで、キャパ
シタンスは配線や接続素子の寄生容量であってもよい。
図において、５及び６は２電源間に直列に接続されたス
イッチ、ndaはスイッチ５，６が互いに接続している出
力ノード、７は出力ノードndaと低電位側の電源との間
に設定されたキャパシタンス、８及び９は２電源間に直
列に接続されたスイッチ、ndcはスイッチ８，９が互い
に接続している出力ノード、１０は出力ノードndcと低
電位側の電源との間に設定されたキャパシタンス、１１
及び１２は２電源間に直列に接続されたスイッチ、ndb
はスイッチ１１，１２が互いに接続している出力ノー
ド、１３は出力ノードndbと低電位側の電源との間に設
定されたキャパシタンス、１４及び１５は２電源間に直
列に接続されたスイッチ、nddはスイッチ１４，１５が
互いに接続している出力ノード、１６は出力ノードndd
と低電位側の電源との間に設定されたキャパシタンスで
ある。ここで、スイッチ５、６、８、９、１１、１２、
１４、１５は信号「１」が入力されている間導通状態で
あるとする。

【００９６】また、図６において、１７はスイッチ５，
６に制御信号ｓ１，ｓ２を与えて制御する制御回路、１
８はスイッチ８，９に制御信号ｓ３，ｓ４を与えて制御
する制御回路、１９はスイッチ１１，１２に制御信号ｓ
１，ｓ２を与えて制御する制御回路、２０はスイッチ１
４，１５に制御信号ｓ３，ｓ４を与えて制御する制御回
路である。そして、制御回路１７，１９は表２の論理
に、制御回路１８，２０は表３の論理にそれぞれ従って
動作する。

【００９７】

【表２】

【００９８】

【表３】

【００９９】図７は制御回路１７，１９の構成の一例を
示す論理回路図である。信号ｓ２は、信号ｃ１をインバ
ータＩＮ６で反転して生成される。また、信号ｓ１は、
ＡＮＤゲートＡＮ２で、入力された信号ｃ１と信号ｃ２
との論理積をとって得られる。図８は、制御回路１８，
２０の構成の一例を示す論理回路図である。信号ｓ３
は、ＥＸＯＲゲートＥＸ１で、信号ｃ１と信号ｃ３との
排他的論理和をとって得られる。

【０１００】次に、この位相比較器の動作について図９
のタイミングチャートを用いて説明する。時刻ｔ15にお
いて、入力クロックCLKrefが立ち上がると、制御回路１
７の出力ｓ２は、入力クロックCLKrefの反転信号である
から、「１」から「０」に立ち下がる。また、制御回路
１７の出力ｓ１は、入力クロックCLKrefと内部クロック
CLKintとの論理積であるため、「０」のままである。従
って、スイッチ５，６は共にオープンであり、 出力ノ
ードndaは、そのままの状態を維持するため、「０」の
ままである。

【０１０１】また、制御回路１８において、入力クロッ
クCLKrefが信号ｃ１であり、出力ノードndaの値が信号
ｃ３であるため、出力信号ｓ３は「１」で信号ｓ４は
「０」である。従って、スイッチ８が閉じ、スイッチ９
は開いているので、出力ノードndc（出力UP）は「１」
になる。

【０１０２】一方、制御回路１９の出力ｓ２は、内部ク
ロックCLKintの反転信号であるから、「１」のままであ
る。また、制御回路１９の出力ｓ１は、入力クロックCL
Krefと内部クロックCLKintとの論理積であるため、
「０」のままである。従って、スイッチ１２は閉じてス
イッチ１１が開いており、 出力ノードndbは、そのまま
の「０」を維持する。

【０１０３】また、制御回路２０において、内部クロッ
クCLKintが信号ｃ１であり、出力ノードndbの値が信号
ｃ３であるため、出力信号ｓ３及び信号ｓ４はともに
「０」である。従って、スイッチ１４，１５は共に
「０」であり、出力ノードndd（出力DOWN）は「０」を
維持する。

【０１０４】次に、時刻ｔ16において、内部クロックCL
Kintが立ち上がると、制御回路１７の出力ｓ２は、入力
クロックCLKrefの反転信号であるから、「０」のままで
あり、また、制御回路１７の出力ｓ１は、入力クロック
CLKrefと内部クロックCLKintとの論理積であるため、
「０」から「１」に変化する。従って、スイッチ５が閉
じ、スイッチ６は開いており、 出力ノードndaは、電荷
の供給を受けて「１」になる。

【０１０５】また、制御回路１８において、出力ノード
ndaの値が「０」から「１」に変化すると、信号ｓ３が
「１」から「０」に変化し、信号ｓ４は「０」から
「１」に変化する。従って、スイッチ８が開き、スイッ
チ９が閉じるため、出力ノードndc（出力UP）は「０」
に変わる。

【０１０６】一方、制御回路１９の出力ｓ２は、内部ク
ロックCLKintの反転信号であるから、「１」から「０」
に変化する。また、制御回路１９の出力ｓ１は、入力ク
ロックCLKrefと内部クロックCLKintとの論理積であるた
め、「０」から「１」に変化する。従って、スイッチ１
２が開き、スイッチ１１が閉じて、 出力ノードndbの
は、「０」から「１」へ変化する。

【０１０７】また、制御回路２０において、内部クロッ
クCLKintが立ち上がるので信号ｃ１は変化し、出力信号
ｓ３は「０」のままであるが一瞬インパルスが発生す
る。信号ｓ４は「１」である。従って、スイッチ１４が
開き、スイッチ１５は閉じているため、出力ノードndd
（出力DOWN）は「０」を維持する。

【０１０８】次に、時刻ｔ17において、入力クロックCL
Krefが立ち下がると、制御回路１７の出力ｓ２は、入力
クロックCLKrefの反転信号であるから、「０」から
「１」に変化し、また、制御回路１７の出力ｓ１は、入
力クロックCLKrefと内部クロックCLKintとの論理積であ
るため、「１」から「０」に変化する。従って、スイッ
チ５が開き、スイッチ６が閉じるため、 出力ノードnda
は、「０」になる。

【０１０９】また、制御回路１８において、出力ノード
ndaの値が「１」から「０」に変化しても、信号ｓ３が
「０」を維持する。しかし、制御回路１８において、信
号ｓ４は「１」から「０」に変化する。従って、スイッ
チ８，９がともに開いてしまうため、出力ノードndc
（出力UP）は「０」を維持する。

【０１１０】一方、制御回路１９の出力ｓ２は、内部ク
ロックCLKintの反転信号であるから、「０」のまま変化
しない。一方、制御回路１９の出力ｓ１は、入力クロッ
クCLKrefと内部クロックCLKintとの論理積であるため、
「１」から「０」に変化する。従って、スイッチ１１，
１２が共に開いているため、 出力ノードndbは、そのま
まの「１」を維持する。

【０１１１】また、制御回路２０において、内部クロッ
クCLKintは「１」のままなので信号ｃ１は変化せず、出
力信号ｓ３は「０」のままである。また、信号ｓ４は
「１」のままである。従って、スイッチ１４が開き、ス
イッチ１５は閉じているため、出力ノードndd（出力DOW
N）は「０」を維持する。

【０１１２】次に、時刻ｔ18において、内部クロックCL
Kintが立ち下がると、制御回路１７の出力ｓ２は、入力
クロックCLKrefが変化していないため「０」を維持し、
また、制御回路１７の出力ｓ１は、入力クロックCLKref
と内部クロックCLKintとの論理積であるため、「０」の
ままである。従って、スイッチ５，６が開いているた
め、 出力ノードndaは「０」のままである。

【０１１３】また、制御回路１８において、出力ノード
ndaの値が「０」のままであり、信号ｓ３，ｓ４が
「０」を維持する。従って、スイッチ８，９がともに開
いているため、出力ノードndc（出力UP）は「０」を維
持する。

【０１１４】一方、制御回路１９の出力ｓ２は、内部ク
ロックCLKintの反転信号であるから、「０」から「１」
に変化する。一方、制御回路１９の出力ｓ１は、入力ク
ロックCLKrefと内部クロックCLKintとの論理積であるた
め、「０」のまま変化しない。従って、スイッチ１１が
開くがスイッチ１２は閉じているため、 出力ノードndb
は、「１」から「０」に変化する。

【０１１５】また、制御回路２０において、内部クロッ
クCLKintは「１」から「０」に変化するので、出力信号
ｓ３は「０」のままであるが一瞬インパルスが発生す
る。また、信号ｓ４は「１」から「０」へ変化する。従
って、スイッチ１４が開き、スイッチ１５も開くが、出
力ノードndd（出力DOWN）は「０」を維持する。次に、
時刻ｔ19において、時刻ｔ15におけると同じ動作が繰り
返される。なお、状態遷移は、第１実施例で示した位相
比較器と同様に、図５の状態遷移図に示すとおりであ
る。

【０１１６】第２実施例による位相比較器の動作を要約
すると、入力クロックCLKref及び内部クロックCLKintが
「０」の期間、前段はリセットされ、後段は直前の値を
ラッチしている。入力クロックCLKref及び内部クロック
CLKintが「１」の期間、前段は内部クロックCLKint及び
入力クロックCLKrefの立ち上がりエッジを検出して、後
段はインバータとして動作する。このようにリセット期
間を設けることにより、データの一方向の変化だけを伝
えることができる。

【０１１７】ここで、表２においてｓ１とｓ２を入れ替
えると、出力ノードndaと出力ノードndbとの値が反転
し、リセットではなくプリチャージとなる。また、表３
においてｓ３とｓ４とを入れ替えると、UP，DOWNの値が
反転し、インバータではなくバッファとなる。

【０１１８】なお、図６に示した位相比較器では、キャ
パシタンスと各電源の間にスイッチを１個ずつ設けてい
るが、制御ロジックと組み合わせて直列／並列に２個設
けてもよい。

【０１１９】以上のように、第２実施例による位相比較
器は、制御回路１７，１９において、ＡＮＤゲートによ
って入力クロックCLKrefと内部クロックCLKintとを直接
比較するため、非常に高速で動作する。

【０１２０】＜実施例３＞ 次に、この発明の第３実施例による位相比較器を図１０
に示す。図１０はこの発明の第３実施例による位相比較
器の構成を示す回路図である。第３実施例による位相比
較器は、反転クロックを使用しないダイナミックな単相
ラッチである位相比較部ＰＤ１１，ＰＤ１２を用いたプ
リチャージ方式の回路構成である。１個のＰチャネルト
ランジスタと２個のＮチャネルトランジスタが直列にプ
リチャージＮＡＮＤ接続されたパス２１〜２４を用いて
構成される。

【０１２１】パス２１は、高電位側の電源に接続したソ
ース、ノードｎｄ１に接続したドレイン及び入力クロッ
クCLKrefを受けるゲートを有するＰチャネルトランジス
タＱ１と、低電位側の電源に接続したソース、ドレイン
及び入力クロックCLKrefを受けるゲートを有するＮチャ
ネルトランジスタＱ２と、トランジスタＱ２のドレイン
に接続したソース、ノードｎｄ１に接続したドレイン及
び内部クロックCLKintを受けるゲートを有するＮチャネ
ルトランジスタＱ３とで構成されている。

【０１２２】パス２２は、高電位側の電源に接続したソ
ース、ドレイン及びノードｎｄ１に接続したゲートを有
するＰチャネルトランジスタＱ４と、低電位側の電源に
接続したソース、ドレイン及びノードｎｄ１に接続した
ゲートを有するＮチャネルトランジスタＱ５と、トラン
ジスタＱ５のドレインに接続したソース、トランジスタ
Ｑ４のドレインに接続したドレイン及び入力クロックCL
Krefを受けるゲートを有するＮチャネルトランジスタＱ
６とで構成されている。

【０１２３】パス２３は、高電位側の電源に接続したソ
ース、ノードｎｄ２に接続したドレイン及び内部クロッ
クCLKintを受けるゲートを有するＰチャネルトランジス
タＱ７と、低電位側の電源に接続したソース、ドレイン
及び内部クロックCLKintを受けるゲートを有するＮチャ
ネルトランジスタＱ８と、トランジスタＱ８のドレイン
に接続したソース、ノードｎｄ２に接続したドレイン及
び入力クロックCLKrefを受けるゲートを有するＮチャネ
ルトランジスタＱ９とで構成されている。

【０１２４】パス２４は、高電位側の電源に接続したソ
ース、ドレイン及びノードｎｄ２に接続したゲートを有
するＰチャネルトランジスタＱ１０と、低電位側の電源
に接続したソース、ドレイン及びノードｎｄ２に接続し
たゲートを有するＮチャネルトランジスタＱ１１と、ト
ランジスタＱ１１のドレインに接続したソース、トラン
ジスタＱ１０のドレインに接続したドレイン及び内部ク
ロックCLKintを受けるゲートを有するＮチャネルトラン
ジスタＱ１２とで構成されている。

【０１２５】次に、この回路の動作を図１１のタイミン
グチャートに沿って説明する。

【０１２６】図１１は内部クロックCLKintが入力クロッ
クCLKrefに対して遅れている場合を示している。時刻ｔ
20の直前において、入力クロックCLKref及び内部クロッ
クCLKintが「０」のとき、ＰチャネルトランジスタＱ１
及びＱ７がオンしており、パス２１，２３はプリチャー
ジされる。そして、ノードｎｄ１及びノードｎｄ２は
「１」であり、パス２２，２４は、Ｐチャネルトランジ
スタＱ４及びＱ１０がオフするとともに、Ｎチャネルト
ランジスタＱ６及びＱ１２がオフしており、ハイインピ
ーダンス状態にある。

【０１２７】時刻ｔ20において、入力クロックCLKrefが
立ち上がると、トランジスタＱ２，Ｑ９がオン状態とな
るが、トランジスタＱ３，Ｑ８がオフしているため、パ
ス２１，２３の状態は変化しない。しかし、トランジス
タＱ６がオンするため、出力バーUPは「０」になる。一
方、パス２４ではトランジスタＱ１２がオフのままで出
力バーDOWNは「１」を維持する。

【０１２８】時刻ｔ21において、入力クロックCLKrefが
「１」のとき内部クロックCLKintが立ち上がると、パス
２１では、トランジスタＱ３がオンしてノードｎｄ１は
「０」になる。そのため、パス２２でトランジスタＱ５
がオフするとともにトランジスタＱ４がオンするため、
出力バーUPは「１」になる。同様に出力バーDOWNも
「１」を維持する。

【０１２９】時刻ｔ22において、入力クロックCLKrefが
立ち下がると、トランジスタＱ２がオフするとともにト
ランジスタＱ１がオンしてノードｎｄ１はプリチャージ
されて「１」になる。同時に、パス２２では、トランジ
スタＱ４、Ｑ６がオフしてハイインピーダンス状態とな
る。

【０１３０】時刻ｔ23において、内部クロックCLKintが
立ち下がると、トランジスタＱ８がオフするとともにト
ランジスタＱ７がオンしてノードｎｄ２はプリチャージ
されて「１」になる。同時に、パス２３では、トランジ
スタＱ１０、Ｑ１２がオフしてハイインピーダンス状態
となる。そして、時刻ｔ24において、時刻ｔ20と同じ動
作が繰り返される。

【０１３１】次に、内部クロックCLKintが入力クロック
CLKrefに対して進んでいる場合の動作については、内部
クロックCLKintと入力クロックCLKrefとを入れ換えただ
けであるため、パス２１とパス２３の動作を入れ換え、
パス２２とパス２４との動作を入れ換え、そして出力バ
ーUPと出力バーDOWNを入れ換えた動作である。

【０１３２】この回路はクロックパルスの立ち上がりエ
ッジで位相を比較するため、立ち下がりエッジはどちら
が先でもかまわない。このように入力クロックCLKrefと
内部クロックCLKintの位相差に相当する期間だけ出力バ
ーUPが出力される。一方、内部クロックCLKintが先に
「１」になると、上述とは逆に出力バーDOWNが出力され
る。

【０１３３】この回路では、入力クロックCLKrefと内部
クロックCLKintを直列に接続されたトランジスタで比較
するので、トランジスタのスイッチング時間に近い小さ
な位相差を検出することができる。つまり、高速動作が
可能な位相比較器が得られる。

【０１３４】図１２に示す位相比較器は、直列に接続さ
れた２個のＮチャネルトランジスタのゲート入力が逆に
なっているだけで、つまり、トランジスタＱ２とＱ３、
トランジスタＱ５とＱ６、トランジスタＱ８とＱ９及び
トランジスタＱ１１とＱ１２のそれぞれの接続順序が変
わっているだけで同様に動作する。

【０１３５】図１３はこの発明の第３実施例の他の態様
による位相比較器を示す回路図である。図１３の回路
は、図１０に示した回路に対してコンプリメンタリな構
成になっている。第３実施例の他の態様による位相比較
器も、反転クロックを使用しないダイナミックな単相ラ
ッチを用いたプリチャージ方式の回路構成である。２個
のＰチャネルトランジスタと１個のＮチャネルトランジ
スタが直列にプリチャージＮＡＮＤ接続されたパス２５
〜２８を用いて構成される。このパス２５〜２８が図１
０に示したパス２１〜２４と異なるのは、プリチャージ
された状態が「０」を出力する状態であることである。

【０１３６】図１３に示した位相比較器の動作を図１４
のタイミングチャートに示す。なお、この回路はクロッ
クの立ち下がりエッジで位相を比較している。

【０１３７】また、図１３に示した位相比較器と図１５
に示した位相比較器は、直列に接続された２個のＰチャ
ネルトランジスタのゲート入力が逆になっているだけ
で、同様に動作する。

【０１３８】＜実施例４＞次にこの発明の第４実施例に
よる位相比較器について説明する。図１６はこの発明の
第４実施例による位相比較器の構成を示すブロック図で
ある。図において、３０は図５に示した状態遷移を特徴
とする位相比較部であり、３１及び３２はそれぞれ入力
クロックCLKref及び内部クロックCLKintの立ち下がりで
出力UP及び出力DOWNを保持することで出力UPf及び出力D
OWNfを生成するレジスタ、３３はチャージポンプ、Ｑ３
３はチャージポンプ３３の出力３４に接続され出力バー
UPfによってオンオフするＰチャネルトランジスタ、Ｑ
３４はチャージポンプ３３の出力３４に接続され出力DO
WNfによってオンオフするＮチャネルトランジスタであ
る。インバータＩＮ７は出力UPから出力バーUPを生成し
てチャージポンプ３３に与える。また、インバータＩＮ
８は出力UPfから出力バーUPfを生成する。

【０１３９】第４実施例による位相比較器は、周波数比
較回路を備えている。この周波数比較回路は、クロック
の立ち下がりエッジで動作する２個のレジスタ３１，３
２からなり、位相比較結果UP，DOWNから周波数比較結果
UPf，DOWNfを生成する。表２及び表３に示すように、入
力クロックCLKrefが「１」の期間中ずっと内部クロック
CLKintが「０」の場合のみ、続く入力クロックCLKrefが
「０」の期間にUPは「１」を保持する。入力クロックCL
Krefが「１」の期間中に内部クロックCLKintが変化しな
いということは、入力クロックCLKrefに比べて内部クロ
ックCLKintの周波数が低いことを意味する。そこで、入
力クロックCLKrefの立ち下がりエッジで出力UPの値をレ
ジスタに取り込み、UPfとして出力する。DOWNfについて
も同様に生成できる。

【０１４０】＜実施例５＞次に、この発明の第５実施例
による位相比較器について図１７及び図１８を用いて説
明する。図１７はこの発明の第５実施例による位相比較
器の構成を示す回路図である。第５実施例の位相比較器
は、周波数比較機能を備えている。図１７に示す位相比
較器は、単相ラッチを２段接続した回路で、前段３５は
図１０に示す位相比較器と同じ構成で位相比較結果UP，
DOWNを出力し、後段３６は前段３５とコンプリメンタリ
な構成で、図１３に示した位相比較器と同じ回路構成
で、周波数比較結果UPf，DOWNfを出力する。そのため、
トランジスタＱ２３のゲートには内部クロックCLKintに
代えて出力バーUPが与えられ、トランジスタＱ２９のゲ
ートには入力クロックCLKrefに代えて出力バーDOWNが与
えられる。

【０１４１】次に、入力クロックCLKrefに比べて内部ク
ロックCLKintの周波数が低い場合についての動作を図１
８のタイミングチャートに沿って説明する。

【０１４２】時刻ｔ25において、入力クロックCLKref及
び内部クロックCLKintが「１」のとき、Ｎチャネルトラ
ンジスタＱ２，Ｑ３，Ｑ８，Ｑ９がオンしてノードｎｄ
１，ｎｄ２は「０」、ＰチャネルトランジスタＱ４，Ｑ
１０がオンして出力バーUP，バーDOWNはともに「１」で
ある。また、この時、トランジスタＱ２１，Ｑ２７がオ
ンしてノードｎｄ３，ｎｄ４は「０」となっており、出
力バーUPf，バーDOWNfはハイインピーダンス状態となっ
て直前の値を保持している。

【０１４３】次に、時刻ｔ26において、入力クロックCL
Krefが立ち下がると、トランジスタＱ１がオンすると同
時にトランジスタＱ２がオフするため、ノードｎｄ１は
「１」になる。また、この時、トランジスタＱ９がオフ
するため、ノードｎｄ２はハイインピーダンス状態とな
り、ノードｎｄ２は「０」を維持する。そして、出力バ
ーDOWNは「１」を保持する。従って、出力バーDOWNと内
部クロックCLKintが変わらないため、出力バーDOWNfは
変化しない。一方、ノードｎｄ１が「１」となり、入力
クロックCLKrefが「０」となることから、トランジスタ
Ｑ２１，Ｑ２３がともにオフする。そのため、ノードｎ
ｄ３は「０」を保持し、トランジスタＱ２５，Ｑ２６が
オンして出力バーUPfが「１」になる。

【０１４４】次に、時刻ｔ27において、内部クロックCL
Kintが立ち下がると、トランジスタＱ３がオフしてノー
ドｎｄ１はハイインピーダンス状態となり、「１」を保
持する。一方、トランジスタＱ８がオフするとともにト
ランジスタＱ７がオンするので、ノードｎｄ２は「１」
となる。そして、トランジスタＱ１０及びＱ１２がオフ
するので、出力バーDOWNはハイインピーダンス状態とな
り「１」を維持する。また、内部クロックCLKintが
「０」となることで、トランジスタＱ２７がオフしトラ
ンジスタＱ２８がオンするが、トランジスタＱ２９がオ
フしているためノードｎｄ４は「０」を保持する。従っ
て、トランジスタＱ３１、Ｑ３２がオンしており、出力
バーDOWNfは「１」である。出力バーUPと入力クロックC
LKrefが変化しないので出力バーUPfは「１」のままであ
る。

【０１４５】次に、時刻ｔ28において、入力クロックCL
Krefが先に「１」になると、ノードｎｄ１はハイインピ
ーダンス状態となって「１」を保持するので、トランジ
スタＱ５がオンして出力バーUPは「０」となる。入力ク
ロックCLKrefが「１」であるため、トランジスタＱ２１
がオンしてノードｎｄ３は「０」のままで、出力バーUP
fはハイインピーダンス状態となって「１」を保持す
る。

【０１４６】次に、時刻ｔ29において、入力クロックCL
Krefが再び「０」になると、プリチャージトランジスタ
Ｑ１がオンしてノードｎｄ１は「１」となるが、出力バ
ーUPはハイインピーダンス状態となって「０」を保持す
るので、トランジスタＱ２２，Ｑ２３がオンしてノード
ｎｄ３は「１」、トランジスタＱ２４がオンして出力バ
ーUPfは「０」になる。

【０１４７】その後、時刻ｔ30において、内部クロック
CLKintが「１」になると、ノードｎｄ２はハイインピー
ダンス状態となって「１」を保持するので、トランジス
タＱ１１，Ｑ１２がオンして出力バーDOWNは「０」とな
り、トランジスタＱ２７がオンしてノードｎｄ４は
「０」のままであり、出力バーDOWNfはハイインピーダ
ンス状態となって「１」を保持する。

【０１４８】そして、時刻ｔ31において、入力クロック
CLKrefが再び「１」になると、トランジスタＱ２，Ｑ
３，Ｑ８，Ｑ９がオンしてノードｎｄ１，ｎｄ２が
「０」になり、トランジスタＱ４，Ｑ１０がオンして出
力バーUP、バーDOWNは「１」になる。入力クロックCLKr
efと内部クロックCLKintとが「１」になると、トランジ
スタＱ２１，Ｑ２７がオンしてノードｎｄ３が「０」に
なり、ノードｎｄ４は「０」のままで、出力バーUPf，
バーDOWNfはハイインピーダンス状態となって「０」，
「１」を保持している。このようにCLKrefが「１」の期
間中ずっと内部クロックCLKintが「０」のとき、すなわ
ち内部クロックCLKintが入力クロックCLKrefより低い周
波数のとき、入力クロックCLKrefの立ち下がりエッジか
ら一周期だけ出力バーUPfが出力される。

【０１４９】一方、内部クロックCLKintが「１」の期間
中ずっと入力クロックCLKrefが「０」のとき、すなわち
内部クロックCLKintが入力クロックCLKrefより高い周波
数のときには、上述とは逆に出力バーDOWNfが出力され
る。

【０１５０】第５実施例では、図１０の回路に周波数比
較機能を付加した場合について示したが、図１２，図１
３及び図１５の回路について同様に周波数比較機能を付
加することができる。

【０１５１】＜実施例６＞次に、この発明の第６実施例
による位相比較器について図１９を用いて説明する。図
１９はこの発明の第６実施例による位相比較器に用いら
れるマスク回路の構成を示す論理回路図である。出力UP
と出力DOWNを同時に出力しないためのマスク回路を示
す。第１乃至第５実施例に示した位相比較器では、図５
の状態遷移図に示すように出力UPと出力DOWNが同時に出
力される場合がある。出力UPと出力DOWNとを同時にチャ
ージポンプに入力すると、ＶＤＤからＧＮＤに電流が貫
通するので、消費電力が増大する。これを防ぐために、
出力UPと出力DOWNを同時に出力しないマスク機能を位相
比較器に付加する。

【０１５２】３９は位相比較部の出力UPと出力DOWNとを
受けてを出力UP’及び出力DOWN’を出力するマスク回
路、ＩＮ１０〜ＩＮ１３はインバータ、ＮＡ５，ＮＡ６
はＮＡＮＤゲート、ＡＮ３，ＡＮ４はＡＮＤゲート、４
０はセット・リセットＦＦである。出力UPは、インバー
タＩＮ１０の入力端子に入力され、同時に、ＮＡＮＤゲ
ートＮＡ５の一方の入力端子に入力される。インバータ
ＩＮ１０の出力は、インバータＩＮ１１の入力端子に入
力され、同時に、ＮＡＮＤゲートＮＡ６の一方の入力端
子に入力される。出力DOWNは、インバータＩＮ１２の入
力端子に入力され、同時に、ＮＡＮＤゲートＮＡ６の他
方の入力端子に入力される。インバータＩＮ１２の出力
は、インバータＩＮ１３の入力端子に入力され、同時
に、ＮＡＮＤゲートＮＡ５の他方の入力端子に入力され
る。ＮＡＮＤゲートＮＡ５，ＮＡ６の出力は、それぞれ
ＦＦ４０セット入力端子及びリセット入力端子に入力さ
れる。ＦＦ４０の出力はＡＮＤゲートＡＮ３の一方の入
力端子に入力される。インバータＩＮ１１の出力はＡＮ
ＤゲートＡＮ３の他方の入力端子に入力される。ＦＦ４
０の反転出力はＡＮＤゲートＡＮ４の一方の入力端子に
入力される。インバータＩＮ１３の出力はＡＮＤゲート
ＡＮ４の他方の入力端子に入力される。ＡＮＤゲートＡ
Ｎ３から出力UP’が出力され、ＡＮＤゲートＡＮ４から
出力DOWN’が出力される。マスク回路３０の動作は、表
４の論理に従う。

【０１５３】

【表４】

【０１５４】出力UP及び出力DOWNが「０」の状態から出
力UPが先に出力されると、ＦＦ４０がセットされて出力
UP’が出力される。次に出力DOWNも出力されると、ＦＦ
４０の入力は互いにディセーブルされてＦＦ４０は値を
保持する。つまり、出力UP’はそのまま出力され、出力
DOWN’はマスクされる。

【０１５５】もし、出力DOWNが先に出力された場合に
は、上述とは逆に出力DOWN’が出力され、出力UP’はマ
スクされる。このように出力UPと出力DOWNが同時に出力
された場合には、直前の状態を維持し、先に出力されて
いた方のみ出力して後から出力された方はマスクする。

【０１５６】＜実施例７＞次に、この発明の第７実施例
による位相比較器について図２０を用いて説明する。図
２０はこの発明の第７実施例による位相比較器に用いら
れるマスク回路の構成を示す論理回路図である。図２０
に示すマスク回路は、出力UPf，DOWNfが出力されている
期間中はDOWN，UPを出力しないためのマスク回路であ
る。第５実施例による位相比較器では、図１８のタイミ
ングチャート示すように、時刻ｔ30とｔ31との間に、出
力バーUPfと出力出力バーDOWNが同時に出力される場合
がある。また、図には示されていないが、出力バーDOWN
fと出力バーUPが同時に出力される場合がある。出力バ
ーUPfと出力出力バーDOWNが同時に出力され、あるいは
出力バーDOWNfと出力バーUPが同時に出力されると周波
数引き込みを適切に行うことができない。従って、周波
数の引き込みを適切に行うためのマスク回路が必要にな
る。

【０１５７】図において、４１はマスク回路、ＩＮ１
４，ＩＮ１５はインバータ、ＡＮ５，ＡＮ６はＡＮＤゲ
ートである。出力DOWNfがインバータＩＮ１４の入力端
子に与えられる。そして、ＡＮＤゲートＡＮ５は、イン
バータＩＮ１４の出力と出力UPの論理積をとって出力U
P’を出力する。出力UPfがインバータＩＮ１５の入力端
子に与えられる。そして、ＡＮＤゲートＡＮ６は、イン
バータＩＮ１５の出力と出力DOWNの論理積をとって出力
DOWN’を出力する。マスク回路は論理ゲートのみによっ
て構成され、表５の論理に従う。

【０１５８】

【表５】

【０１５９】周波数引き込みを優先するために、出力UP
fまたは出力DOWNfが「１」の期間中はDOWN，UPを出力し
ないよう位相比較器にマスク機能を付加することができ
る。また、出力バーUPfまたは出力バーDOWNfが「０」の
期間中はDOWN，UPを出力しないよう位相比較器にマスク
機能を付加するには、出力バーUPfまたは出力バーDOWNf
をインバータで反転すればこのマスク回路４１を用いる
ことができる。

【０１６０】＜実施例８＞ 次に、この発明の第８実施例による位相比較器について
図２１を用いて説明する。図２１はこの発明の第８実施
例による位相比較器に用いられるマスク回路の構成を示
す論理回路図である。図２１に示す回路は第８実施例の
位相比較器に用いられ、UPf，DOWNfが出力されている期
間中はUP，DOWNを出力するための回路である。第５実施
例による位相比較器では、図１８のタイミングチャート
に示すように、出力UPfが出力されると必ず出力UPが出
力され、出力DOWNfが出力されると必ず出力DOWNも出力
されているが、それぞれ半クロックずれている。UPf，D
OWNfが出力されている期間中はUP，DOWNを出力すれば、
周波数引き込みを加速することができる。図２１におい
て、４２はUPf，DOWNfが出力されている期間中にUP，DO
WNを出力する回路、ＯＲ１は出力UPと出力UPfとの論理
和を取って新たに出力UP’を生成するＯＲゲート、ＯＲ
２は出力DOWNと出力DOWNfとの論理和を取って新たに出
力DOWN’を生成するＯＲゲートである。この回路４２は
論理ゲートのみによって構成され、表６の論理に従う。

【０１６１】

【表６】

【０１６２】例えば、第５実施例の位相比較器に回路４
２を付加することで、周波数引き込みを加速するため
に、UPf，DOWNfが出力されている期間中はUP，DOWNを出
力する機能を付加することができる。

【０１６３】＜実施例９＞ＰＬＬ（Phase Locked Loo
p）回路に用いられる位相比較器では、入力クロックと
内部クロックの位相を比較し、一致していなければ次の
ようなエラー信号を出力する。内部クロックの位相が入
力クロックの位相より遅れていればUP信号、進んでいれ
ばDOWN信号を出力する。

【０１６４】図２２はこの発明の第９実施例による位相
比較器の構成を示す回路図である。この位相比較器は図
１７に示したと同様のプリチャージ方式を用いた位相比
較部４３とUPとDOWNおよびUPfとDOWNfを同時に出力しな
いためのマスク回路４４およびマスク回路４５により構
成される。位相比較部４３はＰＦＤ１１及びＰＦＤ１２
によって構成されている。位相比較部４３は、図１７に
示した位相比較器と同様の構成を有している。つまり、
ＰＦＤ１１及びＰＦＤ１２は、反転クロックを使用しな
いダイナミックな単相ラッチを２段接続したものであ
る。前段のＮＭＯＳステージは、クロックをゲート入力
とするＰＭＯＳとＮＭＯＳおよびデータをゲート入力と
するＮＭＯＳが直列に接続されたプリチャージＮＡＮＤ
とデータをゲート入力とするＰＭＯＳとＮＭＯＳおよび
クロックをゲート入力とするＮＭＯＳが直列に接続され
たクロックドインバータにより構成され、位相エラー信
号バーUP１，バーDOWN１を出力する。後段のＰＭＯＳス
テージはＮＭＯＳステージとコンプリメンタリに構成さ
れ、周波数エラー信号バーUPf１，バーDOWNf１を出力す
る。

【０１６５】マスク回路４５は２個のＮＡＮＤゲートＮ
Ａ７，ＮＡ８からなるフリップフロップ４６、２個のイ
ンバータＩＮ１６，ＩＮ１７および４個のＮＡＮＤゲー
トＮＡ９〜ＮＡ１２により構成され、位相エラー信号の
マスク結果バーUP2及びバーDOWN2を出力する。

【０１６６】マスク回路４４は２個のインバータＩＮ１
８，ＩＮ１９と２個のＮＡＮＤゲートＮＡ１３，ＮＡ１
４により構成され、周波数エラー信号のマスク結果バー
UPf2，バーDOWNf2を出力する。

【０１６７】この回路の動作を図２３乃至図２８のタイ
ミングチャートに沿って説明する。図２３は内部クロッ
クCLKintの位相が入力クロックCLKrefの位相より遅れて
いる場合、図２４は進んでいる場合、図２５は一致して
いる、すなわちＰＬＬがロックしている場合、図２６は
反転している場合を示しており、図２３〜図２６のクロ
ックデューティは５０％とする。図２７は内部クロック
CLKintの周波数がCLKrefの周波数より低くその比が１／
２より大きい場合、図２８は１／２以下の場合を示して
おり、図２７，図２８のクロックデューティは内部クロ
ックCLKintが５０％、入力クロックCLKrefが５０％未満
とする。

【０１６８】まず、出力UPを生成するＰＦＤ１１につい
て説明する。入力段のプリチャージＮＡＮＤの出力Ｕ１
は、入力クロックCLKrefが「０」のときプリチャージさ
れて「１」になり、入力クロックCLKrefが「１」のとき
内部クロックCLKintが「０」なら「１」を保持し、内部
クロックCLKintが「１」なら「０」に引き抜かれる。プ
リチャージ論理なので、Ｕ１は一度「０」に引き抜かれ
ると次のクロックでプリチャージされるまで「１」に戻
らない。すなわち、内部クロックCLKintの立上がりエッ
ジは通過するが、立下がりエッジは吸収される。

【０１６９】次段のクロックドインバータは、入力クロ
ックCLKrefが「１」のときインバータ、入力クロックCL
Krefが「０」のときラッチとして動作する。従って、入
力クロックCLKrefが「１」の期間に位相比較を行い、内
部クロックCLKintが「０」から始まって立上がりエッジ
があれば、図２３の時刻ｔ32からｔ33の間の位相差の部
分、なければ図２７，図２８のように１クロック分バー
UP１を出力し、内部クロックCLKintが「１」から始まれ
ば図２４，図２５のように出力しない。３段目のプリチ
ャージＮＯＲの出力Ｕ２は、入力クロックCLKrefが
「１」のときプリチャージされて「０」になり、入力ク
ロックCLKrefが「０」のときラッチ状態のバーUP１が
「１」なら「０」を保持し、バーUP１が「０」なら
「１」に引き上げられる。つまり、入力クロックCLKref
が「１」の期間中ずっと内部クロックCLKintが「０」で
あった、すなわち内部クロックCLKintのエッジがなかっ
た場合（図２６〜図２８）のみ、Ｕ２が「１」になる。
最終段のクロックドインバータは、入力クロックCLKref
が「１」のときインバータ、入力クロックCLKrefが
「０」のときラッチとして動作するので、上述の場合の
み１クロック分バーUPf１を出力する。

【０１７０】DOWN側のＰＦＤ１２についても同様に考え
ると、図２３乃至図２８に示す波形Ｄ１、バーDOWN１，
DOWN２、バーDOWNf１が得られる。

【０１７１】このように、プリチャージＮＡＮＤを用い
たＰＦＤ１はフィードバックパスを持たないので、一般
に用いられているフリップフロップを用いた位相比較器
に比べて高速動作が可能であり、しかも素子数が少ない
という利点がある。

【０１７２】＜実施例１０＞第９実施例による位相比較
器によれば、図２６，図２７に示すように出力バーUP１
と出力バーDOWN１およびバーUPf１とバーDOWNf１が同時
に出力される場合があり、このときこれらのエラー信号
を入力とするチャージポンプに貫通電流が流れるという
問題があった。そこで、これらを同時に出力しないため
のマスク回路４４およびマスク回路２を設けている。マ
スク回路４４のＦＦはバーUP１によりセットされ、バー
DOWN１によりリセットされるが、これらが同時に出力さ
れたときは前の状態を維持する。つまり、ＦＦがセット
状態のときはバーUP２が、リセット状態のときはバーDO
WN２が優先的に出力される。一方、マスク回路４５にお
いてバーUPf１とバーDOWNf１は相互にディセーブルをか
けるので、これらが同時に出力されたときはバーUPf２
およびバーDOWNf２はどちらも出力されない。

【０１７３】また、ＰＦＤ１１及びＰＦＤ１２は第一の
クロックが「１」の期間に第二のクロックのエッジがな
かった場合、周波数エラー信号を出力する。クロックが
「１」の期間しかエッジ検出を行わないので、クロック
デューティが５０％の場合は正しく判定できるが、図２
７に示すようにクロックデューティが５０％でない場合
に誤った判定をすることがある。

【０１７４】以上のように、ＰＦＤ１１及びＰＦＤ１２
は高速で素子数が少ないという利点を持つが、マスク回
路を設ける必要があるという問題があった。また、クロ
ックデューティが５０％でない場合、周波数エラー信号
を誤って出力することがあるという問題があった。

【０１７５】図２９はこの発明の第１０実施例による位
相比較器の構成を示す回路図である。図において、クロ
ックをゲート入力とするＰチャネルＭＯＳトランジスタ
Ｑ３５とＮチャネルＭＯＳトランジスタＱ３６およびデ
ータをゲート入力とするＮチャネルＭＯＳトランジスタ
Ｑ３７が直列に接続されたプリチャージＮＡＮＤと１個
のＮＡＮＤゲートＮＡ１５からなる２個の位相比較部Ｐ
Ｄ２１，ＰＤ２２を用いて構成され、位相エラー信号バ
ーUP３，バーDOWN３を出力する。

【０１７６】この回路の動作を図３０乃至図３５のタイ
ミングチャートに沿って説明する。図３０は内部クロッ
クCLKintの位相が入力クロックCLKrefの位相より遅れて
いる場合、図３１は進んでいる場合、図３２は一致して
いる、すなわちＰＬＬがロックしている場合、図３３は
反転している場合を示しており、図３０〜図３３のクロ
ックデューティは５０％とする。図３４は内部クロック
CLKintの周波数がCLKrefの周波数より低く、その比が１
／２より大きい場合、図３５は１／２以下の場合を示し
ており、図３４，図３５のクロックデューティは内部ク
ロックCLKintが５０％、入力クロックCLKrefが５０％未
満とする。

【０１７７】位相比較部ＰＤ２１，ＰＤ２２のプリチャ
ージＮＡＮＤゲートの出力Ｕ１，Ｄ１はＰＦＤ１と同じ
である。プリチャージＮＡＮＤゲートの出力Ｕ１と入力
クロックCLKrefの否定論理積をとることにより、位相比
較部ＰＤ２１の出力バーUP３は入力クロックCLKrefが
「１」の期間に制限される。同様に、位相比較部ＰＤ２
２の出力バーDOWN３は内部クロックCLKintが「１」の期
間に制限される。図３０乃至図３５に示すようにバーUP
３とバーDOWN３は同時に出力されないので、マスク回路
を設ける必要がない。

【０１７８】＜実施例１１＞ 図３６はこの発明の第１１実施例による位相比較器の構
成を示す回路図である。図３６において、２個の位相比
較部ＰＦＤ１１，ＰＦＤ１２と出力UPと出力DOWN及び出
力UPfと出力DOWNfを同時に出力しないためのマスク回路
５０およびマスク回路４４により構成される。マスク回
路５０は２個のインバータＩＮ２０，ＩＮ２１と２個の
ＮＯＲゲートＮＯＲ１，ＮＯＲ２により構成されてい
る。ＮＯＲゲートＮＯＲ１は、出力バーUP１と入力クロ
ックCLKintの反転論理との否定論理和をとって位相エラ
ー信号のマスク結果UP４を出力する。また、ＮＯＲゲー
トＮＯＲ２は、出力バーDOWN１と内部クロックCLKintの
反転論理との否定論理和をとって位相エラー信号のマス
ク結果DOWN４を出力する。図２３から図２８のタイミン
グチャートにこの位相比較器の出力UP４，DOWN４の出力
波形を示す。

【０１７９】例えば、図２７に示す時刻ｔ36において、
入力クロックCLKrefが「１」から「０」に立ち下がると
ともに内部クロックCLKintが「０」から「１」に立ち上
がると、位相比較部ＰＦＤ１１の出力バーUPは「０」を
保持し、位相比較部ＰＦＤ１２の出力バーDOWNは「１」
から「０」に変化するため、出力バーUP及び出力バーDO
WNが両方とも「０」となり、不都合が生じる。しかし、
マスク回路５０のＮＯＲゲートＮＯＲ１において、出力
バーUPとインバータＩＮ２０から出力される入力クロッ
クCLKrefの反転論理との否定論理和をとることによって
生成される出力UP４は、入力クロックCLKrefが「０」の
区間では「０」となる。

【０１８０】また、図２７に示す時刻ｔ37において、入
力クロックCLKrefが「０」から「１」に立ち上がるとと
もに内部クロックCLKintが「１」から「０」に立ち下が
ると、位相比較部ＰＦＤ１１の出力バーUPは「０」を保
持し、位相比較部ＰＦＤ１２の出力バーDOWNも「０」を
保持する。しかし、マスク回路５０のＮＯＲゲートＮＯ
Ｒ２において、出力バーDOWNとインバータＩＮ２１から
出力される内部クロックCLKintの反転論理との否定論理
和をとることによって生成される出力DOWN４は、内部ク
ロックCLKintが「０」の区間では「０」となる。

【０１８１】マスク回路５０は位相比較部ＰＦＤ１１，
ＰＦＤ１２の位相エラー出力バーUP１，バーDOWN１を入
力クロックCLKref，内部クロックCLKintが「１」の期間
に制限する。そのため、図２７と図３４とを比較してわ
かるようにマスク結果UP４，DOWN４はそれそれＰＤ２の
位相エラー出力バーUP３，バーDOWN３の反転信号とな
る。マスク回路５０は図２２に示したマスク回路４５に
比べて素子数を半分以下に削減できる。

【０１８２】＜実施例１２＞ 次に、この発明の第１２実施例による位相比較器につい
て説明する。図３７はこの発明の第１２実施例による位
相比較器の構成を示す回路図である。図３７に示す位相
比較器は、２個の位相比較部ＰＦＤ３１，ＰＦＤ３２を
用いて構成される。位相比較部ＰＦＤ３１，ＰＦＤ３２
は図２９に示す位相比較部ＰＤ２１，ＰＤ２２の後に周
波数比較回路を設けて構成される。

【０１８３】この周波数比較回路は、入力段に、入力ク
ロックCLKrefの反転クロックをゲート入力とするＰチャ
ネルＭＯＳトランジスタＱ４５、位相比較部ＰＤ２１の
出力をゲート入力とするＰチャネルＭＯＳトランジスタ
Ｑ４６及びＮチャネルＭＯＳトランジスタＱ４３並びに
入力クロックCLKrefをゲート入力とするＮチャネルＭＯ
ＳトランジスタＱ４４から成るクロックドインバータ
と、このクロックドインバータの出力と接地電位との間
に接続された２つのＮチャネルＭＯＳトランジスタＱ４
７，Ｑ４８とを備えている。入力クロックCLKrefの反転
クロックをゲート入力とするＮチャネルＭＯＳトランジ
スタＱ４７と内部クロックCLKintをゲート入力とするＮ
チャネルＭＯＳトランジスタＱ４８がクロックドインバ
ータの出力と接地電位との間に直列に接続されている。
このクロックドインバータとトランジスタＱ４７，Ｑ４
８は、入力クロックCLKref及び内部クロックCLKintが同
時に「１」となるときにクロックドインバータの動作は
制限される。

【０１８４】入力段の出力を受けて位相比較部から外部
に出力する出力段は、単相ラッチで構成されている。こ
の単相ラッチにおいて、プリチャージＮＡＮＤの出力を
ゲート入力とするＰチャネルＭＯＳトランジスタＱ４９
とＮチャネルＭＯＳトランジスタＱ５０および反転クロ
ックをゲート入力とするＮチャネルＭＯＳトランジスタ
Ｑ５１とが電源電位と接地電位との間に直列に接続され
てプリチャージＮＯＲを構成している。また、この単相
ラッチにおいて、初段のプリチャージＮＯＲの出力をゲ
ート入力とするＰチャネルＭＯＳトランジスタＱ５４と
入力クロックCLKrefの反転クロックをゲート入力とする
ＰチャネルＭＯＳトランジスタＱ５３及びＮチャネルＭ
ＯＳトランジスタＱ５２とが直列に接続されてプリチャ
ージＮＯＲを構成している。入力クロックCLKrefの反転
クロックはインバータＩＮ２１を介して供給される。そ
して、トランジスタＱ５２〜Ｑ５４から成るプリチャー
ジＮＯＲの出力が周波数エラー信号UPf５である。位相
比較部ＰＦＤ３２と位相比較部ＰＦＤ３１との違いは、
入力される入力クロックCLKrefと内部クロックCLKintと
が入れ替わっているだけである。そして、位相比較部Ｐ
ＦＤ３２においても同様に周波数エラー信号DOWNf５が
生成される。

【０１８５】この回路の動作を図３０から図３５のタイ
ミングチャートに示す。まず、出力UP３を生成するＰＦ
Ｄ３１について説明する。

【０１８６】所定の条件のときにＮＡＮＤゲートＮＡ１
５の出力バーUP３を反転出力するクロックドインバータ
の出力Ｕ３は、入力クロックCLKrefが「１」のときＰＤ
２の出力バーUP３を反転出力し、入力クロックCLKrefが
「０」のとき直前の値を保持し、入力クロックCLKref及
び内部クロックCLKintがともに「１」なら常に「０」に
なる。

【０１８７】つまり、このクロックドインバータで入力
クロックCLKrefが「０」のときトランジスタＱ３５〜Ｑ
３６のプリチャージドＮＯＲゲートと同様に内部クロッ
クCLKintの立上がりエッジ検出を行うのは、入力クロッ
クCLKrefが「１」の期間中ずっとバーUP３が「０」で内
部クロックCLKintが「０」であった後、入力クロックCL
Krefが「１」から「０」に変化し、その後、内部クロッ
クCLKintが「０」から「１」に変化する場合に限られ
る。すなわち内部クロックCLKintのエッジがなかった場
合（例えば図３３の時刻ｔ41〜ｔ42、図３４の時刻ｔ46
〜時刻ｔ48及び図３５の時刻ｔ52〜時刻ｔ55）に限られ
る。

【０１８８】次段のプリチャージドＮＯＲゲートの出力
Ｕ４は、入力クロックCLKrefが「０」のときＵ３をイン
バータ出力し、入力クロックCLKrefが「１」のときＵ３
が「１」なら直前の値を保持し、Ｕ３が「０」なら
「１」になる。

【０１８９】最終段のプリチャージＮＯＲゲートの出力
UPf５は、入力クロックCLKrefが「０」のときプリチャ
ージされて「０」になり、入力クロックCLKrefが「１」
のときＵ４が「１」なら「０」を保持し、Ｕ４が「０」
なら「１」に引き上げられる。つまり、上述のように入
力クロックCLKrefが「１」の期間に内部クロックCLKint
のエッジがなかったため入力クロックCLKrefが「０」の
期間も内部クロックCLKintのエッジ検出を行った場合、
入力クロックCLKrefが「０」の期間にも内部クロックCL
Kintのエッジがなかったときのみ、次の入力クロックCL
Krefが「１」の期間だけUPf５が「１」になる。DOWN側
の位相比較部ＰＦＤ３２についても同様に考えると、図
３０から図３５に示す出力Ｄ３，Ｄ４，DOWNf５の波形
が得られる。

【０１９０】図２２の位相比較部ＰＦＤ１１，ＰＦＤ１
２はクロックが「１」の期間しか他方のクロックのエッ
ジ検出を行わなかったため、図２７の時刻ｔ38〜時刻ｔ
39に示すように、クロックデューティが５０％でない場
合に誤って周波数エラー信号を出力することがあった。
第１２実施例による位相比較部ＰＦＤ３１，ＰＦＤ３２
はクロックが「１」の期間に他方のクロックのエッジが
なかった場合はクロックが「０」の期間も他方のクロッ
クのエッジ検出を行うため、図３４に示すようにクロッ
クデューティに係らず正確な周波数比較を行うことがで
きる。

【０１９１】＜実施例１３＞図３８はこの発明の第１３
実施例による位相比較器の構成を示す回路図である。第
１３実施例による位相比較器は、第１２実施例の位相比
較部ＰＦＤ３１，ＰＦＤ３２の最終段のプリチャージＮ
ＯＲゲートを通常のＮＯＲゲートに置き換えた２個の位
相比較部ＰＦＤ４１，ＰＦＤ４２を用いて構成される。
そして、トランジスタＱ４３〜Ｑ５０、インバータＩＮ
２１及びＮＯＲゲートＮＲ４で構成された周波数比較回
路は周波数エラー信号UPf６，DOWNf６を出力する。図３
０〜図３５のタイミングチャートに周波数エラー信号UP
f６，DOWNf６の波形を示す。図３５に示すように、位相
比較部ＰＦＤ３１，ＰＦＤ３２は周波数エラー信号を次
のクロックが「１」の期間中出力していたが、位相比較
部ＰＦＤ４１，ＰＦＤ４２は周波数エラー信号を次の位
相エラー信号が出力される期間に限定している。

【０１９２】＜実施例１４＞図３９はこの発明の第１４
実施例による位相比較器の構成を示す回路図である。図
３９に示す位相比較器は、それぞれ内部クロックCLKint
の位相遅れ及び位相進みを検出するための２個の位相比
較部ＰＦＤ５１，ＰＦＤ５２で構成される。ＰＦＤ５１
は図１０に示した位相比較部ＰＤ１１とＮチャネルＭＯ
ＳトランジスタＱ６０とインバータＩＮ２２とで構成さ
れる。位相比較部ＰＦＤ５２の構成は、位相比較部ＰＦ
Ｄ５１の構成と同様で、入力される内部クロックCLKint
と入力クロックCLKrefが入れ替えられているだけであ
る。

【０１９３】入力段のプリチャージＮＡＮＤゲートのＮ
チャネルＭＯＳトランジスタＱ３と並列にＮチャネルＭ
ＯＳトランジスタＱ６０が接続され、トランジスタＱ６
０のゲートには、位相比較部ＰＦＤ５２の出力DOWN７が
入力される。

【０１９４】位相比較部ＰＦＤ５１において、トランジ
スタＱ４〜Ｑ６で構成されたプリチャージドＮＡＮＤゲ
ートの出力をインバータＩＮ２２で反転して位相エラー
信号UP７を出力する。出力DOWN７を生成する位相比較部
ＰＦＤ５２に追加されたＮチャネルＭＯＳトランジスタ
のゲートには位相比較部ＰＦＤ５１の出力UP７が接続さ
れる。

【０１９５】この回路の動作を図４０から図４５のタイ
ミングチャートに示す。図４０は内部クロックCLKintの
位相が入力クロックCLKrefの位相より遅れている場合、
図４１は進んでいる場合、図４３は内部クロックCLKint
の位相と入力クロックＣＬＫｒｅｆの位相の一致すなわ
ちＰＬＬがロックしている場合、図４２は反転している
場合を示しており、図４０〜図４３のクロックデューテ
ィは５０％とする。図４４は内部クロックＣＬＫｉｎｔ
の周波数がCLKrefの周波数より低くその比が１／２より
大きい場合、図４５は１／２以下の場合を示しており、
図４４，図４５のクロックデューティは内部クロックCL
Kintが５０％、入力クロックCLKrefが５０％未満とす
る。また、これらの図に示すＤ５は、位相比較部ＰＦＤ
５２の入力段のプリチャージドＮＡＮＤゲートの出力を
示している。

【０１９６】位相比較部ＰＦＤ５１，ＰＦＤ５２から出
力UP７，DOWN７が出力されていないときのプリチャージ
ＮＡＮＤゲートの出力Ｕ５，Ｄ５は、図１０に示した位
相比較部ＰＤ１１，ＰＦＤ１２のプリチャージＮＡＮＤ
ゲートの出力Ｕ１，Ｄ１と同じである。位相比較部ＰＦ
Ｄ５２の出力DOWN７が「１」であるときは、位相比較部
ＰＦＤ５１に追加したＮチャネルＭＯＳトランジスタＱ
６０により、入力クロックCLKrefが「１」の期間に内部
クロックCLKintのエッジ検出を行うことなく、Ｕ５は
「０」引き抜かれる。すなわち、出力DOWN７が「１」の
ときは、位相比較部ＰＦＤ５１の出力UP７が「１」とな
ることはない。同様に、出力UP７が「１」のときは、出
力DOWN７は「０」である。そのため、マスク回路を設け
る必要がない。

【０１９７】また、周波数が異なるために数クロックに
渡ってUP７，DOWN７が出力される場合でも、その期間中
はDOWN，UP側回路の入力が禁止されているので、周期を
越える位相差を検出することができる。つまり、周波数
比較回路を設ける必要もない。

【０１９８】＜実施例１５＞ 図４６はこの発明の第１５実施例によるＰＬＬ回路の構
成を説明するための図である。図４６に示すＰＬＬ回路
の構成は、図５０の位相比較器（ＰＣ）１０１からルー
プフィルタ（ＬＦ）１０３までの構成に対応する。チャ
ージポンプ（ＣＰ）６２はＶＤＤかＬＦに電流を注入す
るＰチャネルトランジスタＱ７０と、ＬＦからＧＮＤへ
電流を引き抜くＮチャネルトランジスタＱ７１から構成
され、ＬＦは抵抗Ｒｅ１とコンデンサＣ１のラグ形フィ
ルタとする。ディジタルフィルタ（ＤＦＩＬ）６１は図
４７，図４８に示すようなカウンタなどで構成され、U
P，DOWNがｎ回出力されると１回ＣＰがオンするように
働く。このようにＬＦに要求される時定数の一部をＤＦ
ＩＬ６１で受け持つことにより、コンデンサＣ１の容量
を低減して面積を削減することができる。ＤＦＩＬをア
ップダウンカウンタで構成した場合には、ロックした後
に出力されるUPとDOWNがバランスしていればＣＰはオン
しないため、ジッタの低減にもつながる。

【０１９９】図４７は、２ビットカウンタを２つ用いて
構成されたディジタルフィルタの構成を示すブロック図
である。図４７において、７０及び７１は２ビットカウ
ンタである。２ビットカウンタ７０の入力ＩＮには位相
比較器の出力UPが入力され、２ビットカウンタ７０の入
力ＲＥＳＥＴには位相比較器の出力DOWNが入力される。
４つ連続して出力UPが「１」になると、キャリーアウト
を示す出力ＣＯＵＴから「０」を出力する。また、２ビ
ットカウンタ７１の入力ＩＮには位相比較器の出力DOWN
が入力され、２ビットカウンタ７１の入力ＲＥＳＥＴに
は位相比較器の出力UPが入力される。４つ連続して出力
DOWNが「１」になると、キャリーアウトを示す出力ＣＯ
ＵＴから「１」を出力する。カウンタ７０は出力DOWNが
「１」になるとリセットされ、カウンタ７１は出力UPが
「１」になるとリセットされる。

【０２００】図４８はアップダウンカウンタにより構成
されたディジタルフィルタを説明するための図である。
図において、７２は３ビットアップダウンカウンタであ
る。カウンタ７２には、ＯＲゲートＯＲ５を介して位相
比較器の出力UP，DOWNが入力される。また、出力UPは、
カウンタ７２のアップダウン入力Ｕ／Ｄにも入力され
る。そのため、出力UPが「１」になるとカウント値が増
加され、出力DOWNが「１」になるとカウント値が減らさ
れる。出力UPが続けて入力され、カウンタ７２の出力Ｏ
ＵＴ＜０＞からＯＵＴ＜２＞が全て「０」でＮＯＲゲー
トＮＲ５の出力が「１」となり、キャリーアウトを示す
出力ＣＯＵＴが「１」になると、ＮＯＲゲートＮＲ５の
出力と出力ＣＯＵＴとの否定論理積を取るＮＡＮＤゲー
トＮＡ２０の出力が「０」となるため、トランジスタＱ
７０がオンする。出力DOWNが続けて入力され、カウンタ
７２の出力ＯＵＴ＜０＞からＯＵＴ＜２＞が全て「０」
となり、キャリーアウトを示す出力ＣＯＵＴが「０」に
なるとＮＡＮＤゲートＮＲ６の出力が「１」となり、ト
ランジスタＱ７１がオンする。

【０２０１】なお、上記実施例では、位相比較器の一方
の出力でリセットを掛ける構成にしたが、リセットを掛
けなくてもよく、その場合は動作の安定性は下がるが、
応答が速くなる。

【０２０２】

【０２０３】

【発明の効果】 請求項１記載の発明の位相比較器によれ
ば、制御回路は論理回路で構成できるので、位相比較器
の構成を簡素化できるという効果がある。また、フィー
ドバック経路を有しておらず、フリップフロップ回路と
制御回路での遅延だけで位相比較結果を出力できるの
で、位相の比較を高速化できるという効果がある。

【０２０４】請求項２記載の発明の位相比較器によれ
ば、第３の信号生成手段の出力によって第１のクロック
の第２のクロックに対する位相遅延を知ることができ、
また、第４の信号生成手段の出力によって第１のクロッ
クの第２のクロックに対する位相進みを知ることがで
き、第１乃至第４の制御回路は構成が簡単であるので、
位相比較器の構成を簡素化できるという効果がある。ま
た、フィードバックをしておらず、直列に接続されてい
る第１及び第３の信号生成手段と第１及び第３の制御回
路または直列に接続されている第２及び第４の信号生成
手段と第２及び第４の制御回路での遅延だけで位相比較
結果を出力できるので、位相の比較を高速化することが
ことができるという効果がある。

【０２０５】請求項３記載の発明の位相比較器によれ
ば、第１のクロックの第２のクロックに対する位相遅れ
の検出においては、第１の位相比較手段の第１及び第２
のスイッチの開閉によって位相差を検出することがで
き、また、第１のクロックの第２のクロックに対する位
相進みの検出においては、第１の位相比較手段の第３及
び第４のスイッチ手段の開閉によって位相差を検出する
ことができ、位相進みを高速で検出することができるの
で、構成を簡素化するとともに位相の比較を高速化する
ことができるという効果がある。

【０２０６】請求項４記載の発明の位相比較器によれ
ば、第１及び第２の信号出力手段によって、第２のクロ
ックが第３の信号レベルから第４の信号レベルに変化す
るタイミングから第１のクロックが第１の信号レベルか
ら第２の信号レベルに変化するタイミングまでの間だけ
第１の出力信号を出力することができ、第１のクロック
が第１の信号レベルから第２の信号レベルに変化するタ
イミングから第２のクロックが第３の信号レベルから第
４の信号レベルに変化するタイミングまでの間だけ第２
の出力信号を出力することができ、第１及び第２の信号
出力手段は構成が簡単なので、簡素な構成でＰＬＬ回路
等に適した位相比較器を得ることができるという効果が
ある。

【０２０７】請求項５記載の発明の位相比較器によれ
ば、第２のクロックが第３の信号レベルから第４の信号
レベルに変化するタイミングから第１のクロックが第１
の信号レベルから第２の信号レベルに変化するタイミン
グまでの間だけ第１の出力信号を出力することができ、
第２のクロックが第３の信号レベルから第４の信号レベ
ルに変化するタイミングから第１のクロックが第１の信
号レベルから第２の信号レベルに変化するタイミングま
での間だけ第２の出力信号を出力することができ、第１
及び第２の信号出力手段は構成が簡単なので、簡素な構
成でＰＬＬ回路等に適した位相比較器を容易に構成する
ことができるという効果がある。

【０２０８】請求項６記載の発明の位相比較器によれ
ば、第１のクロックと第２のクロックの周波数が異なる
ときに第２の信号出力手段が誤って出力しないようにさ
せるための信号を生成することができ、また、第１のク
ロックと第２のクロックの周波数が異なるときに第１の
信号出力手段が誤って出力しないようにさせるための信
号を生成することができ、位相比較器の誤動作を防止す
ることができるという効果がある。

【０２０９】請求項７記載の発明の位相比較器によれ
ば、第１の信号保持手段は、第２のクロックが第１のク
ロックより周波数が高いため第２の信号出力手段が誤っ
て出力する信号を否定するための信号を生成することが
でき、また、第２の信号保持手段は、第１のクロックが
第２のクロックより周波数が高いため第１の信号出力手
段が誤って出力する信号を否定するための信号を生成す
ることができ、第１のクロックと第２のクロックの周波
数の違いによる位相比較器の誤動作を防止することがで
きるという効果がある。

【０２１０】請求項８記載の発明の位相比較器によれ
ば、第１及び第２の信号出力手段から同時に第１及び第
２の出力信号が出力されるのを制限して、位相比較器の
第１及び第２の信号出力手段の出力によって動作する装
置に不具合が発生するのを防止することができるという
効果がある。

【０２１１】請求項９記載の発明の位相比較器によれ
ば、第１の信号保持手段が第１の出力信号を出力してい
るときは第２の信号出力手段に第２の出力信号を出力さ
せず、及び第２の信号保持手段が第２の出力信号を出力
しているときは第１の信号出力手段に第１の出力信号を
出力させないように出力信号を制限するマスク手段を備
えて構成されているので、第１の信号保持手段と第２の
信号出力手段とが同時に第１の出力信号と第２の出力信
号とを出力させないようにすることができ、また第２の
信号保持手段と第１の信号出力手段とが同時に第２の出
力信号と第１の出力信号とを出力させないようにするこ
とができ、例えばＰＬＬ回路に用いる場合周波数引き込
みを優先させることができるという効果がある。

【０２１２】請求項１０記載の発明の位相比較器によれ
ば、第１の信号保持手段が第１の出力信号を出力してい
るときは第１の信号出力手段は第１の出力信号を出力
し、または第２の信号保持手段が第２の出力信号を出力
しているときは第２の信号出力手段は第２の出力信号を
出力するように出力信号を制限するマスク手段を備えて
構成されているので、第１の信号保持手段が第１の出力
信号を出力しているときは第１の信号出力手段は第１の
出力信号を出力でき、または第２の信号保持手段が第２
の出力信号を保持しているときは第２の信号出力手段は
第２の出力信号を出力でき、例えばＰＬＬ回路に用いる
場合周波数引き込みを加速することができるという効果
がある。

【０２１３】

【０２１４】請求項１１記載の発明の位相比較器によれ
ば、第２のクロックが第１のクロックより周波数が高い
場合のみ周波数が異なることを示す信号を第１の判別手
段及び第１の保持手段によって出力することができ、第
１のクロックが第２のクロックより周波数が高い場合の
み周波数が異なることを示す信号を第２の判別手段及び
第２の保持手段によって出力することができ、位相比較
器の誤動作を防止することができるという効果がある。

【０２１５】請求項１２記載の発明の位相比較器によれ
ば、第１の保持手段が保持している判別結果の出力可能
な期間を第１の位相比較手段が第２の電位を出力してい
る期間に限定することによって、また、第２の保持手段
は、保持している判別結果が出力可能な期間を第２の位
相比較手段が第２の電位を出力している期間に限定する
ことによって、例えばＰＬＬ回路に用いる場合周波数の
引き込みが速くすることができるという効果がある。

【０２１６】請求項１３記載の発明の位相比較器によれ
ば、簡単な構成で第１の信号出力手段が第１の出力信号
を出力する期間を第２のクロックが第４の信号レベルの
時に制限でき、また、第２の信号出力手段が第２の出力
信号を出力する期間を第１のクロックが第２の信号レベ
ルの時に制限でき、位相比較器の誤動作を防止すること
ができるという効果がある。

【０２１７】請求項１４記載の発明の位相比較器によれ
ば、第１の信号出力手段と第２の信号出力手段とが同時
に第２の電位を出力することを防止して位相比較器の第
１及び第２の信号出力手段の出力によって動作する装置
に不具合が発生するのを防止することができるという効
果がある。

【０２１８】請求項１５記載の発明の位相比較器によれ
ば、第１及び第２のクロックの比較が容易で位相比較器
の作成が容易になるという効果がある。

【０２１９】請求項１６記載の発明のＰＬＬ回路によれ
ば、高周波成分を抑制して誤動作の防止を容易にし安定
させ易くしてローパスフィルタの占有面識を削減できる
という効果がある。

【図面の簡単な説明】

【図１】この発明の第１実施例による位相比較器の構成
を示すブロック図である。

【図２】図１に示した論理回路の構成を示す回路図であ
る。

【図３】図１に示した位相比較器の動作を説明するため
のタイミングチャートである。

【図４】図１に示した位相比較器の動作を説明するため
のタイミングチャートである。

【図５】この発明の第１実施例による位相比較器の動作
を示す状態遷移図である。

【図６】この発明の第２実施例による位相比較器の構成
を示す回路図である。

【図７】図６に示した制御回路の構成を示す回路図であ
る。

【図８】図６に示した制御回路の構成を示す回路図であ
る。

【図９】図６に示した位相比較器の動作を説明するため
のタイミングチャートである。

【図１０】この発明の第３実施例による位相比較器の構
成を示す回路図である。

【図１１】図１０に示した位相比較器の動作を示すタイ
ミングチャートである。

【図１２】この発明の第３実施例による位相比較器の構
成を示す回路図である。

【図１３】この発明の第３実施例の他の態様による位相
比較器の構成を示す回路図である。

【図１４】図１３に示した位相比較器の動作を示すタイ
ミングチャートである。

【図１５】この発明の第３実施例の他の態様による位相
比較器の構成を示す回路図である。

【図１６】この発明の第４実施例による位相比較器の構
成を示すブロック図である。

【図１７】この発明の第５実施例による位相比較器の構
成を示す回路図である。

【図１８】図１７に示した位相比較器の動作を示すタイ
ミングチャートである。

【図１９】この発明の第６実施例による位相比較器を説
明するための回路図である。

【図２０】この発明の第７実施例による位相比較器を説
明するための回路図である。

【図２１】この発明の第８実施例による位相比較器を説
明するための回路図である。

【図２２】この発明の第９実施例による位相比較器の構
成を示す回路図である。

【図２３】図２２に示した位相比較器の動作を示すタイ
ミングチャートである。

【図２４】図２２に示した位相比較器の動作を示すタイ
ミングチャートである。

【図２５】図２２に示した位相比較器の動作を示すタイ
ミングチャートである。

【図２６】図２２に示した位相比較器の動作を示すタイ
ミングチャートである。

【図２７】図２２に示した位相比較器の動作を示すタイ
ミングチャートである。

【図２８】図２２に示した位相比較器の動作を示すタイ
ミングチャートである。

【図２９】この発明の第１０実施例による位相比較器の
構成を示す回路図である。

【図３０】図２９に示した位相比較器の動作を示すタイ
ミングチャートである。

【図３１】図２９に示した位相比較器の動作を示すタイ
ミングチャートである。

【図３２】図２９に示した位相比較器の動作を示すタイ
ミングチャートである。

【図３３】図２９に示した位相比較器の動作を示すタイ
ミングチャートである。

【図３４】図２９に示した位相比較器の動作を示すタイ
ミングチャートである。

【図３５】図２９に示した位相比較器の動作を示すタイ
ミングチャートである。

【図３６】この発明の第１１実施例による位相比較器の
構成を示す回路図である。

【図３７】この発明の第１２実施例による位相比較器の
構成を示す回路図である。

【図３８】この発明の第１３実施例による位相比較器の
構成を示す回路図である。

【図３９】この発明の第１４実施例による位相比較器の
構成を示す回路図である。

【図４０】第１１実施例ないし第１４実施例の位相比較
器の動作を説明するためのタイミングチャートである。

【図４１】第１１実施例ないし第１４実施例の位相比較
器の動作を説明するためのタイミングチャートである。

【図４２】第１１実施例ないし第１４実施例の位相比較
器の動作を説明するためのタイミングチャートである。

【図４３】第１１実施例ないし第１４実施例の位相比較
器の動作を説明するためのタイミングチャートである。

【図４４】第１１実施例ないし第１４実施例の位相比較
器の動作を説明するためのタイミングチャートである。

【図４５】第１１実施例ないし第１４実施例の位相比較
器の動作を説明するためのタイミングチャートである。

【図４６】この発明の第１５実施例によるＰＬＬ回路の
構成を説明するためのブロック図である。

【図４７】図４６に示したディジタルフィルタの構成を
説明するためのブロック図である。

【図４８】図４６に示したディジタルフィルタの構成を
説明するためのブロック図である。

【図４９】ＰＬＬ回路の使用状況を説明するための図で
ある。

【図５０】一般的なＰＬＬ回路の構成を示すブロック図
である。

【図５１】従来の位相比較器の構成の一例を示す回路図
である。

【図５２】図５０に示した従来の位相比較器の動作を示
すタイミングチャートである。

【図５３】図５１に示した位相比較器の動作を示す状態
遷移図である。

【図５４】従来のＰＬＬ回路の一部で、位相比較器から
ループフィルタまでの構成を示すブロック図である。

【符号の説明】

１，２ フロップフロップ回路 ３ 論理回路 ４ａ，４ｂ 立ち上がり検出回路 １７〜２０ 制御回路 ＰＤ１１〜ＰＤ２２ 位相比較部 ＰＦＤ１１〜ＰＦＤ５２ 位相比較部 ３０ 位相比較部 ３１，３２ ラッチ回路 ４４，４５，５０ マスク回路 ６０ 位相比較器 ６１ ディジタルフィルタ ６２ チャージポンプ ６３ ローパスフィルタ ７０，７１ ２ビットカウンタ ７２ アップダウンカウンタ

フロントページの続き (56)参考文献 特開 平７−46125（ＪＰ，Ａ) 特開 昭61−161419（ＪＰ，Ａ) 実開 昭55−127441（ＪＰ，Ｕ) 実開 平４−78827（ＪＰ，Ｕ) 実開 昭57−100328（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/26 H03L 7/06 - 7/14

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】 第１の信号レベルと第２の信号レベルと
   が交互に現れる第１のクロックと第３の信号レベルと第
   ４の信号レベルとが交互に現れる第２のクロックとの位
   相差を、前記第１の信号レベルから前記第２の信号レベ
   ルに変化するタイミングと前記第３の信号レベルから前
   記第４の信号レベルに変化するタイミングとを比較して
   検出する位相比較器であって、 前記第２のクロックが前記第３の信号レベルの時に前記
   第１のクロックが前記第１の信号レベルから前記第２の
   信号レベルに変化する場合について第１の制御信号を出
   力し、前記第２のクロックが前記第４の信号レベルの時
   に前記第１のクロックが前記第１の信号レベルから前記
   第２の信号レベルに変化する場合について第２の制御信
   号を出力し、前記第１のクロックが前記第１の信号レベ
   ルの時に前記第２のクロックが前記第３の信号レベルか
   ら前記第４の信号レベルに変化する場合について第３の
   制御信号を出力し、前記第１のクロックが前記第２の信
   号レベルの時に前記第２のクロックが前記第３の信号レ
   ベルから前記第４の信号レベルに変化する場合について
   前記第２の制御信号を出力する制御回路と、 前記第１の制御信号を受ける第１の入力端子と前記第２
   の制御信号を受ける第２の入力端子とを有し、前記第１
   の制御信号を前記第２の制御信号に応じて保持する第１
   のフリップフロップ回路と、 前記第３の制御信号を受ける第１の入力端子と前記第２
   の制御信号を受ける第２の入力端子とを有し、前記第３
   の制御信号を前記第２の制御信号に応じて保持する第２
   のフリップフロップ回路とを備える、位相比較器。
2. 【請求項２】 第１の信号レベルと第２の信号レベルと
   が交互に現れる第１のクロックと第３の信号レベルと第
   ４の信号レベルとが交互に現れる第２のクロックとの位
   相差を、前記第１の信号レベルから前記第２の信号レベ
   ルに変化するタイミングと前記第３の信号レベルから前
   記第４の信号レベルに変化するタイミングとを比較して
   検出する位相比較器であって、 制御信号に応じて第５または第６の信号レベルを出力す
   る第１乃至第４の信号生成手段と、 前記第１及び第２のクロックを入力し、前記第１のクロ
   ックが前記第１の信号レベルで前記第２のクロックが前
   記第３の信号レベルの時は前記第１の信号生成手段に前
   記第５の信号レベルを出力させ、前記第１のクロックが
   前記第１の信号レベルで前記第２のクロックが前記前記
   第４の信号レベルの時は前記第１の信号生成手段にその
   ままの状態を保持させ、前記第１のクロックが前記第２
   の信号レベルで前記第２のクロックが前記前記第３の信
   号レベルの時は前記第１の信号生成手段に前記第５の信
   号レベルを出力させ、前記第１のクロックが前記第２の
   信号レベルで前記第２のクロックが前記第４の信号レベ
   ルの時に前記第１の信号生成手段に前記第６の信号レベ
   ルを出力させる第１の制御手段と、 前記第１及び第２のクロックを入力し、前記第２のクロ
   ックが前記第３の信号レベルで前記第１のクロックが前
   記第１の信号レベルの時は前記第２の信号生成手段に前
   記第５の信号レベルを出力させ、前記第２のクロックが
   前記第３の信号レベルで前記第１のクロックが前記前記
   第２の信号レベルの時は前記第２の信号生成手段にその
   ままの状態を保持させ、前記第２のクロックが前記第４
   の信号レベルで前記第１のクロックが前記前記第１の信
   号レベルの時は前記第２の信号生成手段に前記第５の信
   号レベルを出力させ、前記第２のクロックが前記第４の
   信号レベルで前記第１のクロックが前記第２の信号レベ
   ルの時に前記第２の信号生成手段に前記第６の信号レベ
   ルを出力させる第２の制御手段と、 前記第２のクロックと前記第１の信号生成手段の出力と
   を受けて、前記第２のクロックが前記第３の信号レベル
   で前記第１の信号生成手段の出力が前記第５の信号レベ
   ルの時はその時に前記第３の信号生成手段が出力してい
   る信号をそのままの出力させ、前記第２のクロックが前
   記第４の信号レベルで前記第１の信号生成手段が前記第
   ５の信号レベルの時は前記第３の信号生成手段に前記第
   ６の信号レベルを出力させ、前記第２のクロックが前記
   第４の信号レベルで前記第１の信号生成手段が前記第６
   の信号レベルの時は前記第３の信号生成手段に前記第５
   の信号レベルを出力させる第３の制御手段と、 前記第１のクロックと前記第２の信号生成手段の出力と
   を受けて、前記第１のクロックが前記第１の信号レベル
   で前記第２の信号生成手段が前記第５の信号レベルの時
   はその時に前記第４の信号生成手段が出力している信号
   をそのままの出 力させ、前記第１のクロックが前記第２
   の信号レベルで前記第２の信号生成手段が前記第５の信
   号レベルの時は前記第４の信号生成手段に前記第６の信
   号レベルを出力させ、前記第１のクロックが前記第２の
   信号レベルで前記第２の信号生成手段が前記第６の信号
   レベルの時は前記第４の信号生成手段に前記第５の信号
   レベルを出力させる第４の制御手段とを備える、位相比
   較器。
3. 【請求項３】 第１の信号レベルと第２の信号レベルと
   が交互に現れる第１のクロックと第３の信号レベルと第
   ４の信号レベルとが交互に現れる第２のクロックとの位
   相差を、前記第１の信号レベルから前記第２の信号レベ
   ルに変化するタイミングと前記第３の信号レベルから前
   記第４の信号レベルに変化するタイミングとを比較して
   検出する位相比較器であって、 前記第１及び第２のクロックを入力し、第１のノード、
   前記第２のクロックが前記第３の信号レベルの時に前記
   第１のノードを第１の電位にする第１のプリチャージ手
   段並びに前記第１のノードと前記第１の電位と異なる第
   ２の電位との間に直列に接続された第１及び第２のスイ
   ッチ手段を有し、前記第１のスイッチ手段を前記第２の
   クロックが前記第４の信号レベルの時に導通状態とし、
   前記第２のスイッチ手段を前記第１のクロックが前記第
   ２の信号レベルの時に導通状態とする第１の位相比較手
   段と、 前記第１及び第２のクロックを入力し、第２のノード、
   前記第１のクロックが前記第１の信号レベルの時に前記
   第２のノードを前記第１の電位にする第２のプリチャー
   ジ手段並びに前記第２のノードと前記第２の電位との間
   に直列に接続された第３及び第４のスイッチ手段を有
   し、前記第３のスイッチ手段を前記第１のクロックが前
   記第２の信号レベルの時に導通状態とし、前記第４のス
   イッチ手段を前記第２のクロックが前記第４の信号レベ
   ルの時に導通状態とする第２の位相比較手段とを備え
   る、位相比較器。
4. 【請求項４】 前記第１のノードの電位によって与えら
   れる論理と前記第２のクロックによって与えられる論理
   との否定論理積に応じて第１の出力信号を出力する第１
   の信号出力手段と、 前記第２のノードの電位によって与えられる論理と前記
   第１のクロックによっ て与えられる論理との否定論理積
   に応じて第２の出力信号を出力する第２の信号出力手段
   と、をさらに備える、請求項３記載の位相比較器。
5. 【請求項５】 前記第２のクロック及び前記第１のノー
   ドの電位を入力し、第１の出力信号を出力するための第
   ３のノード、前記第１のノードが前記第２の電位の時に
   前記第３のノードを前記第１の電位にする第３のプリチ
   ャージ手段並びに前記第３のノードと前記第２の電位と
   の間に直列に接続された第５及び第６のスイッチ手段を
   有し、前記第５のスイッチ手段を前記第２のクロックが
   前記第４の信号レベルの時に導通状態とし、前記第６の
   スイッチ手段を前記第１のノードが前記第１の電位の時
   に導通状態とする第１の信号出力手段と、 前記第１のクロック及び前記第２のノードの電位を入力
   し、第２の出力信号を出力するための第４のノード、前
   記第２のノードが前記第２の電位の時に前記第４のノー
   ドを前記第１の電位にする第４のプリチャージ手段並び
   に前記第４のノードと前記第２の電位との間に直列に接
   続された第７及び第８のスイッチ手段を有し、前記第７
   のスイッチ手段を前記第１のクロックが前記第２の信号
   レベルの時に導通状態とし、前記第８のスイッチ手段を
   前記第２のノードの電位が前記第１の電位の時に導通状
   態とする第２の信号出力手段と、をさらに備える、請求
   項３記載の位相比較器。
6. 【請求項６】 前記第２のクロックに応じて前記第１の
   信号出力手段が出力する前記第１の出力信号を保持する
   第１の信号保持手段と、 前記第１のクロックに応じて前記第２の信号出力手段が
   出力する前記第２の出力信号を保持する第２の信号保持
   手段と、をさらに備える、請求項４または請求項５記載
   の位相比較器。
7. 【請求項７】 前記第１の信号出力手段の出力及び前記
   第２のクロックを入力し、第５及び第６のノード、前記
   第２のクロックが前記第４の信号レベルの時に前記第５
   のノードを前記第２の電位にする第５のプリチャージ手
   段、前記第５のノードが前記第１の電位の時に前記第６
   のノードを前記第２の電位にする第６のプリチャージ手
   段、前記第５のノードと前記第１の電位との間に直列に
   接続された第９及び第１０のスイッチ手段並びに前記第
   ６のノードと前記第１の電位と の間に直列に接続された
   第１１及び第１２のスイッチ手段を有し、前記第９のス
   イッチ手段を前記第２のクロックが前記第３の信号レベ
   ルの時に導通状態とし、前記第１０のスイッチ手段を前
   記第１の信号出力手段の出力が前記第２の電位の時に導
   通状態とし、前記第１１のスイッチ手段を前記第２のク
   ロックが前記第３の信号レベルの時に導通状態とし、前
   記第１２のスイッチ手段が前記第５のノードが前記第２
   の電位の時に導通状態とする第１の信号保持手段と、 前記第２の信号出力手段の出力及び前記第１のクロック
   を入力し、第７及び第８のノード、前記第１のクロック
   が前記第２の信号レベルの時に前記第７のノードを前記
   第２の電位にする第７のプリチャージ手段、前記第７の
   ノードが前記第１の電位の時に前記第８のノードを前記
   第２の電位にする第８のプリチャージ手段、前記第７の
   ノードと前記第１の電位との間に直列に接続された第１
   ３及び第１４のスイッチ手段並びに前記第８のノードと
   前記第１の電位との間に直列に接続された第１５及び第
   １６のスイッチ手段を有し、前記第１３のスイッチ手段
   を前記第１のクロックが前記第１の信号レベルの時に導
   通状態とし、前記第１４のスイッチ手段を前記第２の信
   号出力手段の出力が前記第２の電位の時に導通状態と
   し、前記第１５のスイッチ手段を前記第１のクロックが
   前記第１の信号レベルの時に導通状態とし、前記第１６
   のスイッチ手段を前記第７のノードが前記第２の電位の
   時に導通状態とする第２の信号保持手段とをさらに備え
   る、請求項５記載の位相比較器。
8. 【請求項８】 前記第１及び第２の信号出力手段から同
   時に前記第１及び第２の出力信号を出力させないように
   出力信号を制限するマスク手段をさらに備える、請求項
   ４または請求項５記載の位相比較器。
9. 【請求項９】 前記第１の信号保持手段が前記第１の出
   力信号を出力しているときは前記第２の信号出力手段に
   前記第２の出力信号を出力させず、及び前記第２の信号
   保持手段が前記第２の出力信号を出力しているときは前
   記第１の信号出力手段に前記第１の出力信号を出力させ
   ないように出力信号を制限するマスク手段をさらに備え
   る、請求項６記載の位相比較器。
10. 【請求項１０】 前記第１の信号保持手段が前記第１の
    出力信号を出力しているときは前記第１の信号出力手段
    は前記第１の出力信号を出力し、または前記 第２の信号
    保持手段が前記第２の出力信号を出力しているときは前
    記第２の信号出力手段は前記第２の出力信号を出力する
    ように出力信号を制限するマスク手段をさらに備える、
    請求項６記載の位相比較器。
11. 【請求項１１】 前記第２のクロックが前記第４の信号
    レベルの時に前記第１のクロックが前記第１の信号レベ
    ルから前記第２の信号レベルに変化しなかった場合、前
    記第２のクロックが前記第３の信号レベルの時に前記第
    １のクロックが前記第２の信号レベルになるかどうかを
    判別する第１の判別手段と、 前記第１の判別手段の判別結果を前記第２のクロックが
    前記第３の信号レベルから前記第４の信号レベルに変化
    するときに保持する第１の保持手段と、 前記第１のクロックが前記第２の信号レベルの時に前記
    第２のクロックが前記第３の信号レベルから前記第４の
    信号レベルに変化しなかった場合、前記第１のクロック
    が前記第１の信号レベルの時に前記第２のクロックが前
    記第４の信号レベルになるかどうかを判別する第２の判
    別手段と、 前記第２の判別手段の判別結果を前記第１のクロックが
    前記第１の信号レベルから前記第２の信号レベルに変化
    するときに保持する第２の保持手段とをさらに備える、
    請求項４記載の位相比較器。
12. 【請求項１２】 前記第１の保持手段は、保持している
    前記判別結果が出力可能な期間を前記第１の位相比較手
    段が前記第２の電位を出力している期間に限定し、 前記第２の保持手段は、保持している前記判別結果が出
    力可能な期間を前記第２の位相比較手段が前記第２の電
    位を出力している期間に限定することを特徴とする、請
    求項１１記載の位相比較器。
13. 【請求項１３】 前記第１の信号出力手段の出力によっ
    て与えられる論理と前記第２のクロックによって与えら
    れる論理の反転論理との否定論理和を出力するととも
    に、前記第２の信号出力手段の出力によって与えられる
    論理と前記第１のクロックによって与えられる論理の反
    転論理との否定論理和を出力するマスク手段をさらに備
    える、請求項４または請求項５記載の位相比較器。
14. 【請求項１４】 前記第１の位相比較手段は前記第２の
    スイッチ手段に並列に接続され前記第２の信号出力手段
    の出力が第２の電位の時に導通状態となる第 ５のスイッ
    チ手段をさらに備え、 前記第２の位相比較手段は前記第４のスイッチ手段に並
    列に接続され前記第１の信号出力手段の出力が第２の電
    位の時に導通状態となる第１０のスイッチ手段をさらに
    備える、請求項５記載の位相比較器。
15. 【請求項１５】 前記第１の信号レベル及び前記第３の
    信号レベルは同じレベルであり、前記第２の信号レベル
    及び前記第４の信号レベルは同じレベルであることを特
    徴とする、請求項１、請求項２または請求項３記載の位
    相比較器。
16. 【請求項１６】 位相比較器とチャージポンプとの間に
    所定の割合で信号を間引くディジタルフィルタを備え、
    前記ディジタルフィルタは連続するパルスの数をカウン
    トするカウンタを有し、前記カウンタは連続するパルス
    の数をｎ回（ｎは２以上の整数）カウントしたときに前
    記チャージポンプを駆動する、ＰＬＬ回路。