JP3970974B2 - デジタル信号の位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置 - Google Patents
デジタル信号の位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置 Download PDFInfo
- Publication number
- JP3970974B2 JP3970974B2 JP07766697A JP7766697A JP3970974B2 JP 3970974 B2 JP3970974 B2 JP 3970974B2 JP 07766697 A JP07766697 A JP 07766697A JP 7766697 A JP7766697 A JP 7766697A JP 3970974 B2 JP3970974 B2 JP 3970974B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital signal
- phase difference
- level
- difference detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 35
- 238000001514 detection method Methods 0.000 claims description 237
- 230000000630 rising effect Effects 0.000 claims description 180
- 230000003111 delayed effect Effects 0.000 claims description 53
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 189
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 33
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 33
- 230000003287 optical effect Effects 0.000 description 15
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 10
- 101150093282 SG12 gene Proteins 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 5
- 101000649167 Xenopus laevis Zinc finger protein Xfin Proteins 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 241000220317 Rosa Species 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号の位相比較方法、位相比較器、ＰＬＬ回路、データ復調回路、及び、データ読み出し装置に関するものである。
【０００２】
近年、マルチメディア化に伴いデータ量が増大の一途をたどっている。増大するデータ量を保存する記録媒体として大容量の光ディスクが注目され、ＬＤ、ＣＤ−ＲＯＭ、ＭＤ、ＰＤ等が開発されている。そして、現在ではＣＤ−ＲＯＭと同じ大きさで約７．５倍の容量が実現できるＤＶＤ（Degital Video Disk）が開発されている。このように大量のデータを記録媒体に記録することが可能になる一方で、記録媒体に記録された大量のデータの再生処理がより高速度に行えるデータ読み出し装置が望まれている。
【０００３】
【従来の技術】
従来、データ読み出し装置において、ＣＤ−ＲＯＭ等の記録媒体に記録したデータの読み出しには、ＣＬＶ方式（Constant Linear Velocity；線速度一定方式）が採用されている。このＣＬＶ方式は、記録媒体に対するピックアップ装置の読み取り位置に相対して該記録媒体の回転速度を変更して、ピックアップ装置の各読み取り位置での線速度を一定にして該記録媒体に記録された格納データを読み取る方式である。
【０００４】
このＣＬＶ方式の特徴は、線速度が一定であることから記録媒体上の各トラックに記録される各セクタの長さは記録媒体の外周部及び内周部に関係なくどのセクタとも一定に設定される。又、ピックアップ装置から単位時間当たりに読み出されるデータ量は記録媒体の内周部及び外周部に関係なくどの位置においても一定となるように設定されている。さらに、記録媒体上の各セクタ中でデータを記録している記録ピット（ｐｉｔ）長は、同様に記録媒体の外周部及び内周部に関係なくどのセクタとも一定に設定されている。
【０００５】
このＣＬＶ方式において、データの再生処理速度を上げる方法として、記録媒体の回転数を全体に上げることによって実現している。
しかしながら、ＣＬＶ方式では、記録媒体上のセクタの直線方向の長さが、内周部でも外周部でも一定になるように、半径方向毎にセクタの角度を変えている。従って、再生周波数（読み取り速度）が一定となるように、記録媒体の外周部と内周部とで回転数を変える必要があった。従って、データ再生の高速化を図るためには、短時間に回転数を調節することのできる大きなトルクを持った大規模で高価なモータが使用されている。その結果、ディスク装置においては、規模が大型化するとともに消費電力が増大するという問題を含んでいた。
【０００６】
そこで、記録媒体からの格納データの読み出し方法として、データ再生の高速化を維持しつつモータの小型化か且つ低消費電力化を可能するためＣＡＶ方式（Constant Angular Velocity ；角速度一定方式）が注目されている。ＣＡＶ方式は、モータの回転数を一定、即ち記録媒体をその角速度が一定となるように回転させて該記録媒体に記録された格納データを読み取る方式である。
【０００７】
ＣＡＶ方式の特徴は、記録媒体上の各トラックに記録される各セクタの長さは、記録媒体の外周に位置するほど長く設定される。そして、ピックアップ装置から単位時間当たりに読み出されるデータ量は記録媒体の径方向のどの位置においても一定となるように設定されている。そのため、記録媒体に記録される記録ピット（ｐｉｔ）長が外周部に行くほど長く設定される。これは、ＣＬＶ方式において記録媒体のどの位置においてもセクタの長さ及びそのセクタ中に記録される記録ピット長が一定であるのと相違する。
【０００８】
ところで、ＣＬＶ方式に対応した例えばＣＤ−ＲＯＭ等の記録媒体に記録されたデータをＣＡＶ方式のディスク装置で読み出したい場合が生じる。しかしながら、このＣＡＶ方式のディスク装置では、各セクタからデータを読み出す場合、外周部と内周部ではその線速度が相違する。従って、ＣＬＶ方式対応の記録媒体に記録された格納データをピックアップ装置にて読み出され出力されるアナログ・リード信号の周波数Ｆは、図１４に示すように記録媒体の内周から外周に向かって上昇する。
【０００９】
つまり、ＣＬＶ方式対応の記録媒体はどの位置においてもセクタの長さ及びそのセクタ中に記録される記録ピット長が一定であって、外周部に行くほど線速度はより速くなり読み取り速度が速くなるからである。ちなみに、周波数Ｆの変化は２．５倍となる。ＣＬＶ方式に対応した記録媒体に記録された格納データをＣＡＶ方式のディスク装置で読み出したい場合、そのアナログ・リード信号の周波数Ｆはピックアップ装置（光学ヘッド）の位置に相対して変化することになる。
【００１０】
又、ピックアップ装置にて読み出され増幅器から出力されるアナログ・リード信号は、信号処理回路にてデジタル変換される。この信号処理を行う際、該アナログ・リード信号の周波数Ｆと同期した周期の再生クロックが用いられる。この再生クロックは一般にＰＬＬ回路にて生成される。そのため、このアナログ・リード信号の周波数Ｆの変化に対応した再生クロックを生成することができるＰＬＬ回路の必要が生じる。
【００１１】
図１６は、一般的なＰＬＬ回路に設けられたデジタル形式の位相比較器を説明するための原理図を示す。この位相比較器６０は、ＲＩＮ入力端子には分周器６１を介して水晶発振モジュール６２からデューティ・サイクルが５０％の一定周波数信号が基準信号ＲＩＮとして入力され、ＦＩＮ入力端子には同じく分周器６３を介して図示しないＶＣＯ（電圧制御発振器）からの出力信号が帰還信号ＦＩＮとして入力されている。そして、位相比較器６０は、この両入力信号ＲＩＮ，ＦＩＮの位相を比較する。位相比較器は、その比較結果をアップ信号ＵＰ、又は、ダウン信号ＤＮとして図示しないチャージポンプに出力する。
【００１２】
図１７は、このデジタル形式の位相比較器６０のブロック回路を示す。この位相比較器６０は、９個の第１〜第９ナンド回路６０ａ〜６０ｉを備えている。第２及び第３ナンド回路６０ｂ，６０ｃとで、第１フリップフロップ６４を、第４及び第５ナンド回路６０ｄ，６０ｅとで第２フリップフロップ６５を構成している。第１ナンド回路６０ａは水晶発振モジュール６２からの基準信号ＲＩＮが入力され、第６ナンド回路６０ｆはＶＣＯ（電圧制御発振器）からの帰還信号ＦＩＮを入力する。又、第８ナンド回路６０ｈは、第１ナンド回路６０ａ、第１フリップフロップ６４及び第７ナンド回路６０ｇからの出力信号を入力し、基準信号ＲＩＮより帰還信号ＦＩＮの位相が遅れていることを示すアップ信号ＵＰを生成し出力する。第９ナンド回路６０ｉは、第６ナンド回路６０ｆ、第２フリップフロップ６５及び第７ナンド回路６０ｇからの出力信号を入力し、基準信号ＲＩＮより帰還信号ＦＩＮの位相が進んでいることを示すダウン信号ＤＮを生成し出力する。
【００１３】
図１８は、位相比較器６０の動作を説明するためのタイミングチャートを示す。図１８から明らかなように、基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの立下がりの位相が遅れている場合には、位相比較器６０はその位相差分だけ低電位（Ｌレベル）となるアップ信号ＵＰを第８ナンド回路６０ｈから出力する。この時、位相比較器６０は第９ナンド回路６０ｉから出力されるダウン信号ＤＮを高電位（Ｈレベル）の状態のまま保持している。一方、基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの立下がりの位相が進んでいる場合には、位相比較器６０はその位相差分だけＬレベルとなるダウン信号ＤＮを第９ナンド回路６０ｉから出力する。この時、位相比較器６０は第８ナンド回路６０ｈから出力されるアップ信号ＵＰをＨレベルの状態のまま保持している。又、両信号ＲＩＮ，ＦＩＮの位相が揃った場合には、位相比較器６０はアップ信号ＵＰ及びダウン信号ＤＮを共にＨレベルに保持している。
【００１４】
従って、この位相比較器６０では、位相が揃った場合にはアップ信号ＵＰ及びダウン信号ＤＮのレベルがＨレベルのまま保持されている。その結果、アップ信号ＵＰ及びダウン信号ＤＮのレベルがＨレベルに安定していることから、後に続くチャージポンプ、ＶＣＯ（電圧制御発振器）等は動作が安定するといった利点をこの位相比較器は有している。
【００１５】
又、図１８から明らかなように、この位相比較器６０は基準信号ＲＩＮと帰還信号ＦＩＮのＬレベルからＨレベルの立上がりをとらえてアップ信号ＵＰ又はダウン信号ＤＮを生成するものではない。つまり、この位相比較器６０は基準信号ＲＩＮと帰還信号ＦＩＮのＨレベルからＬレベルの立下がりをとらえ、その立下がりタイミングの差をＬレベルのアップ信号ＵＰ又はダウン信号ＤＮとして出力している。従って、基準信号ＲＩＮが必ずしもデューティ・サイクルが５０％でなくてもよいという特徴を備えている。
【００１６】
しかしながら、例えばＣＤ−ＲＯＭ等の記録媒体に記録されたデータをＣＡＶ方式で読み出す場合の再生クロックを生成するためのＰＬＬ回路に上記位相比較器６０を採用すると以下の問題が生ずる。
【００１７】
つまり、前記位相比較器６０のＲＩＮ入力端子には、ＣＤ−ＲＯＭから増幅器を通過し、２値化されたパルス（ＥＦＭ；Eight Fourteen Modulation 、以下、ＥＦＭ信号という）が基準信号ＲＩＮとして入力され、他方のＦＩＮ入力端子にはＶＣＯの出力信号が帰還信号ＦＩＮとして入力される。このＥＦＭ信号は、図１５に示すように、規則性のない（即ち３Ｔ周期〜１１Ｔ周期という範囲の信号の組み合わせが並んで出力される）信号である。ＥＦＭ信号は、高電位（Ｈレベル）にある間隔と低電位（Ｌレベル）にある間隔の長短に意味を持たせていて、その両間隔の長短はそれぞれ３Ｔ〜１１Ｔ周期の９種類がある。従って、ＥＦＭ信号は、ＨレベルとＬレベルと交互に出力される波形がこの９種類の周期の中で組み合わさった波形となるため、周波数が安定しない信号である。
【００１８】
しかも、ＣＬＶ方式に対応したＣＤ−ＲＯＭ等の記録媒体に記録されたデータをＣＡＶ方式のディスク装置で読み出したい場合には、そのアナログ・リード信号の周波数Ｆはピックアップ装置（光学ヘッド）の位置に相対して変化することになる。
【００１９】
従って、該ＥＦＭ信号を基準信号ＲＩＮとすると、毎回基準（基準信号ＥＦＭ）の周波数が変化することから、いつまで経ってもＰＬＬ回路はロックしない。前記位相比較器６０は、基準信号ＲＩＮの立下がりに対する帰還信号ＦＩＮの位相比較をすることができるけれど、基準信号ＲＩＮの立ち上がりに対する帰還信号ＦＩＮの位相比較をすることができないからである。
【００２０】
図１９は、周波数が変化するＥＦＭ信号を基準信号ＲＩＮとして入力してもロックさせることができる位相比較器の電気ブロック回路を示す。
この位相比較器７０は、４個の第１〜第４Ｄ型フリップフロップ（第１〜第４ＤＦという）７１〜７４、排他的論理和回路７５、否定排他的論理和回路７６を備えている。そして、基準信号ＲＩＮは直列に接続した第１〜第３ＤＦ７１〜７３の初段の第１ＤＦ７１のデータ入力端子Ｄに入力される。又、基準信号ＲＩＮは排他的論理和回路７５に入力される。
【００２１】
一方、帰還信号ＦＩＮは、第４ＤＦ７４のクロック入力端子ＣＫに入力されて１／２に分周されてクロックＣＬＫと該クロックＣＬＫに対して反転した反転クロックＸＣＬＫとなる。そして、クロック信号ＣＬＫは第２ＤＦ７２のクロック入力端子ＣＫに入力される。又、反転クロック信号ＸＣＬＫは第１及び第３ＤＦ７１，７３のクロック入力端子ＣＫに入力される。
【００２２】
従って、第１ＤＦ７１は反転クロックＸＣＬＫの立上がりに応答してその時の基準信号ＲＩＮの状態を出力端子Ｑから第２ＤＦ７２のデータ入力端子Ｄに出力する。第２ＤＦ７２はクロックＣＬＫの立上がりに応答してその時の第１ＤＦ７１の出力端子Ｑの状態を取り込み自身の出力端子Ｑから第３ＤＦ７３のデータ入力端子Ｄに出力するするとともに否定排他的論理和回路７６に出力する。又、第３ＤＦ７３は反転クロックＸＣＬＫの立上がりに応答してその時の第２ＤＦ７２の出力端子Ｑの状態を取り込み自身の出力端子Ｑから否定排他的論理和回路７６に出力する。
【００２３】
否定排他的論理和回路７６は、第２及び第３ＤＦ７２，７３の出力端子Ｑからの出力信号に基づいてダウン信号ＤＮを図示しないチャージポンプに出力する。又、排他的論理和回路７５は前記基準信号ＲＩＮと第１ＤＦ７１の反転出力端子バーＱからの出力信号を入力し、両信号に基づいてアップ信号ＵＰを出力する。
【００２４】
図２０〜図２３は、この位相比較器７０の動作を説明するためのタイミングチャートである。
１．「クロックＣＬＫの立上がりと基準信号ＲＩＮの立上がりが揃う時」
図２０に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立上がりと同時にＬレベルに立下がり、帰還信号ＦＩＮの１周期分（クロックＣＬＫの半周期分）が経過すると同時にＨレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立上がりが揃ったクロックＣＬＫの次に出力されるクロックＣＬＫの立上がりと同時にＬレベルに立下がり、帰還信号ＦＩＮの１周期分が経過すると同時にＨレベルとなる。
【００２５】
従って、揃っている時には、Ｌレベルのアップ信号ＵＰとダウン信号ＤＮが同じ時間（クロックＣＬＫの半周期分）だけ出力される。
２．「クロックＣＬＫの立上がりと基準信号ＲＩＮの立下がりが揃う時」
図２０に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立下がりと同時にＬレベルに立下がり、帰還信号ＦＩＮの１周期分が経過すると同時にＨレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がりが揃ったクロックＣＬＫの次に出力されるクロックＣＬＫの立上がりと同時にＬレベルに立下がり、帰還信号ＦＩＮの１周期分が経過すると同時にＨレベルとなる。
【００２６】
従って、揃っている時には、Ｌレベルのアップ信号ＵＰとダウン信号ＤＮが同じ時間（クロックＣＬＫの半周期分）だけ出力される。
３．「クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分早い時」
図２１に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立上がりと同時にＬレベルに立下がり、最初のクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの半周期分が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立上がり後の最初のクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベルとなる。
【００２７】
従って、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分早い時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの４半周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００２８】
４．「クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分早い時」
図２１に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立下がりと同時にＬレベルに立下がり、最初のクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの半周期分が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がりが揃ったクロックＣＬＫの次に出力されるクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの１周期分の経過すると）Ｈレベルとなる。
【００２９】
従って、ロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分早い時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの４半周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３０】
５．「クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期分遅れている時」
図２２に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立上がりと同時にＬレベルに立下がり、次のクロックＣＬＫの立下がりと同時に（この場合。帰還信号ＦＩＮの２周期分が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立上がり後の２番目のクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立ち下がりと同時に（この場合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベルとなる。
【００３１】
従って、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期分遅れている時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの１周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３２】
６．「クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期分遅れている時」
図２２に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立下がりと同時にＬレベルに立ち下がり、次のクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの２周期分が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がり後の２番目のクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの１周期分の経過すると）Ｈレベルとなる。
【００３３】
従って、クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期分遅れている時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの１周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３４】
７．「クロックＣＬＫの立ち上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分遅れている時」
図２３に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立上がりと同時にＬレベルに立下がり、最初のクロックＣＬＫの立下がりと同時に（この場合。帰還信号ＦＩＮの１周期半が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立上がり後の２番目のクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立ち下がりと同時に（この場合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベルとなる。
【００３５】
従って、クロックＣＬＫの立ち上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分遅れている時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの３／４周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３６】
８．「クロックＣＬＫの立ち上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分遅れている時」
図２３に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立下がりと同時にＬレベルに立ち下がり、最初のクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの１周期半が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がり後の２番目のクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの１周期分の経過すると）Ｈレベルとなる。
【００３７】
従って、クロックＣＬＫの立ち上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分遅れている時Ｌレベルのアップ信号ＵＰがクロックＣＬＫの３／４周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３８】
このように、この位相比較器７０は、図２０〜図２３に示すように、その位相に応じて時間のＬレベルのアップ信号ＵＰ及びダウン信号ＤＮを生成するとともに、必ずアップ信号ＵＰ、ダウン信号ＤＮが互いに重ならないように間隔を開けて出力する。
【００３９】
そして、図２０に示すように基準信号ＲＩＮの立上がり及び立下がり対してクロックＣＬＫの位相が揃った状態になると、その時の該クロックＣＬＫの１周期をＴとすると、基準信号ＲＩＮ（ＥＦＭ信号）の最初のＨレベルの間隔はクロックＣＬＫの３Ｔ周期分、次のＬレベルの間隔は４Ｔ周期分、次のＨレベルの間隔はクロックＣＬＫの５Ｔ周期分、次のＬレベルの間隔は３Ｔ周期分であることが検出することが可能になる。
【００４０】
【発明が解決しようとする課題】
しかしながら、上記位相比較器７０は、どんな場合でもアップ信号ＵＰ，ダウン信号ＤＮが出力される。従って、位相が一致した時、後に続くチャージポンプ、ＶＣＯ（電圧制御発振器）等は常に動作することになり、一時的にＰＬＬ回路は周波数のロックが外れ安定性に問題があった。
【００４１】
本発明の第１の目的は、第１のデジタル信号の立上がり及び立下がりに対して第２のデジタル信号の位相が遅れているか早いかを判定することができるデジタル信号の位相比較方法を提供することにある。
【００４４】
本発明の第２の目的は、第１のデジタル信号の立上がり及び立下がりに対して位相比較を行うことができるとともに、位相が揃っている場合にはチャージポンプ等のＰＬＬ回路に含まれる各構成回路を安定な状態に保持し安定したロック状態を保持することができる位相比較器を提供することにある。
【００４５】
本発明の第３の目的は、第１のデジタル信号の立上がり及び立下がりに対して第２のデジタル信号を位相を揃えることができるとともに、位相が揃っている場合には、各構成回路を安定な状態に保持し安定したロック状態を保持することができるＰＬＬ回路を提供することにある。
【００４６】
本発明の第４の目的は、２値化されたデジタル読み出し信号の立上がり及び立下がりに対して再生クロックの位相を揃えることができ、そのデジタル読み出し信号を確実に復調することができるデータ復調回路を提供することにある。
【００４７】
本発明の第５の目的は、ピックアップ装置にて読み出され出力される周波数が変化する２値化されたデジタル読み出し信号を復調することができるデータ読み出し装置を提供することにある。
【００４８】
本発明の第６の目的は、記録媒体の駆動方式が相違する方式に対応して該記録媒体に記録された格納データを復調することができるデータ読み出し装置を提供することにある。
【００４９】
【課題を解決するための手段】
請求項１に記載の発明は、第１のデジタル信号の立上がり又は立下がりを検出し、第２のデジタル信号に対応した前記第１のデジタル信号の立上がり又は立下がりを検出した時に、前記第１のデジタル信号が前記第２のデジタル信号と同期することを示す同期信号を生成し、前記第１のデジタル信号と前記同期信号との位相差を検出して位相差検出信号を生成し、前記位相差検出信号と前記第２のデジタル信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも遅れているか否か判定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成し、前記第２のデジタル信号よりも周波数が高い第３のデジタル信号と前記位相差信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも早いか否か判定し、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは第２の比較信号を生成することをその要旨とする。
【００５０】
請求項２に記載の発明は、第１のデジタル信号の立ち上がり又は立ち下がりを検出し、第２のデジタル信号に対応した前記第１のデジタル信号の立ち上がり又は立ち下がりを検出した時に、前記第１のデジタル信号が前記第２のデジタル信号と同期することを示す第１同期信号を生成し、前記第１同期信号に遅延する第２同期信号を生成し、前記第２同期信号に遅延する第３同期信号を生成し、前記第１のデジタル信号と前記第１同期信号との位相差を検出して第１位相差検出信号を生成し、前記第２のデジタル信号と第３のデジタル信号との位相差を示す第２位相差検出信号を生成し、前記第２のデジタル信号と前記第３のデジタル信号と前記第１位相差検出信号とを使用して前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成し、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは前記第２位相差検出信号に対応する第２の比較信号を生成することをその要旨とする。
【００５１】
請求項３に記載の発明は、第１のデジタル信号と第２のデジタル信号との位相差を検出して位相差検出信号を生成し、前記第２のデジタル信号と前記位相差検出信号とを使用して、前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延している場合は第１の比較信号のみを生成し、前記第２のデジタル信号が前記第１のデジタル信号よりも早い場合は第２の比較信号のみを生成し、前記偏差がゼロの場合は前記第１の比較信号及び前記第２の比較信号を生成しないことをその要旨とする。
【００５２】
請求項４に記載の発明は、請求項１、請求項２又は請求項３に記載のデジタル信号の位相比較方法において、前記第２のデジタル信号の周波数は前記第１のデジタル信号の周波数よりも高いことをその要旨とする。
【００５３】
請求項５に記載の発明は、第１のデジタル信号の立ち上がり又は立ち下がりを検出する検出回路と、第２のデジタル信号に対応した前記第１のデジタル信号の立ち上がり又は立ち下がりを検出した時に、前記第１のデジタル信号が前記第２のデジタル信号と同期することを示す同期信号を生成する同期回路と、前記第１のデジタル信号と前記同期信号との位相差を検出して位相差検出信号を生成する位相差検出回路と、前記第２のデジタル信号と前記位相差検出信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも遅れているか否かを判定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成する第１判定回路と、前記第２のデジタル信号よりも周波数が高い第３のデジタル信号と前記位相差検出信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも早いか否かを判定し、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは第２の比較信号を生成する第２判定回路と、を備えることをその要旨とする。
【００５４】
請求項６に記載の発明は、第１のデジタル信号の立ち上がり又は立ち下がりを検出する検出回路と、第２のデジタル信号に対応した前記第１のデジタル信号の立ち上がり又は立ち下がりを検出した時に、前記第１のデジタル信号が前記第２のデジタル信号と同期することを示す第１同期信号を生成し、前記第１同期信号に遅延する第２同期信号を生成し、前記第２同期信号に遅延する第３同期信号を生成する同期回路と、前記第１のデジタル信号と前記第１同期信号との位相差を検出して第１位相差検出信号を生成し、前記第２のデジタル信号と第３のデジタル信号との位相差を示す第２位相差検出信号を生成する位相差検出回路と、前記第２のデジタル信号と前記第３のデジタル信号と前記第１位相差検出信号とを使用して前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成し、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは前記第２位相差検出信号に対応する第２の比較信号を生成する位相差演算回路と、を備えることをその要旨とする。
【００５５】
請求項７に記載の発明は、第１のデジタル信号と第２のデジタル信号との位相差を検出して位相差検出信号を生成する検出回路と、前記第２のデジタル信号と前記位相差検出信号とを使用して、前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延している場合は第１の比較信号のみを生成し、前記第２のデジタル信号が前記第１のデジタル信号よりも早い場合は第２の比較信号のみを生成し、前記偏差がゼロの場合は前記第１の比較信号及び前記第２の比較信号を生成しない判定回路と、を備えることをその要旨とする。
請求項８に記載の発明は、請求項５、請求項６又は請求項７に記載の位相比較器において、第２のデジタル信号の周波数は前記第１のデジタル信号の周波数よりも高いことをその要旨とする。
請求項９に記載の発明は、請求項５乃至８のいずれか１に記載の位相比較器を備えたＰＬＬ回路。
請求項１０に記載の発明は、請求項９に記載のＰＬＬ回路を備えたデータ復調回路。
【００５６】
請求項１１に記載の発明は、請求項１０に記載のデータ復調回路を備えたデータ読み出し装置。
請求項１２に記載の発明は、請求項９に記載のデータ読み出し装置において、データ読み出し装置は記録媒体を一定の回転速度で回転駆動させてピックアップ装置にて該記録媒体の格納データを読み出すものである。
【００５７】
（作用）
請求項１に記載の発明によれば、同期信号は第２のデジタル信号に対応した第１のデジタル信号の立上がり又は立下がりを検出した時に発生する。従って、同期信号の発生タイミングは、前記検出タイミングと第１のデジタル信号の立上がり又は立下がりの位相に対応して相違する。その発生タイミングの相違する同期信号と、第１のデジタル信号の立上がり又は立下がりからその同期信号が発生するまでの時間は、第１のデジタル信号と第２のデジタル信号との位相差となる。そして、第１のデジタル信号の立上がり又は立下がりからその同期信号が発生するまでの間だけ出力する位相差検出信号を生成する。
【００５８】
前記位相差検出信号の出力時間を第２のデジタル信号の検出タイミングにて計測することにより、第２のデジタル信号が第１のデジタル信号の立上がり又は立下がりよりどのくらい遅れているかが判定される。
又、前記位相差検出信号の出力時間を前記第２のデジタル信号の周波数より高い周波数の第３のデジタル信号の立上がり又は立下がりにて計測することにより、第２のデジタル信号が第１のデジタル信号の立上がり又は立下がりより早いことが判定される。
【００５９】
請求項２に記載の発明によれば、第１同期信号は請求項１に記載の同期信号と同様に第２のデジタル信号に対応した第１のデジタル信号の立上がり又は立下がりを検出した時に発生する。第２同期信号は第１同期信号に対して遅れて出力される。第３同期信号は第２同期信号に対して遅れて出力される。
【００６０】
第１位相差検出信号は第１のデジタル信号と第１同期信号の位相差が検出されて生成される。第２位相差検出信号は第２のデジタル信号と第３のデジタル信号の位相差を示す。
第２のデジタル信号と第３のデジタル信号と第１の位相差検出信号とが使用されて第１のデジタル信号と第２のデジタル信号との間の偏差が決定される。そして、第２のデジタル信号が第１のデジタル信号よりも遅延しているときは第１の比較信号が生成され、第２のデジタル信号が第１のデジタル信号よりも早いときは、第２位相差検出信号に対応する第２の比較信号が生成される。
【００６１】
請求項３に記載の発明によれば、第１及び第２のデジタル信号の位相差が検出されて位相差検出信号が生成される。第２のデジタル信号と位相差検出信号とが使用されて第１のデジタル信号と第２のデジタル信号との間の偏差が決定される。そして、第２のデジタル信号が第１のデジタル信号よりも遅延しているときは第１の比較信号が生成され、第２のデジタル信号が第１のデジタル信号よりも早いときは、第２位相差検出信号に対応する第２の比較信号が生成される。
【００６２】
請求項４に記載の発明によれば、第１比較信号と第２比較信号は、第１のデジタル信号の周波数よりも高い第２のデジタル信号を用いて生成される。
【００６３】
請求項５に記載の発明によれば、同期回路は、検出回路の検出結果に基づき、第２のデジタル信号に対応した第１のデジタル信号の立上がり又は立下がりを検出した時に同期信号を生成する。従って、同期信号の発生タイミングは、前記検出タイミングと第１のデジタル信号の立上がり又は立下がりの位相に対応して相違する。その発生タイミングの相違する同期信号と、第１のデジタル信号の立上がり又は立下がりからその同期信号が発生するまでの時間は、第１のデジタル信号と第２のデジタル信号との位相差となる。そして、位相差検出回路は、第１のデジタル信号の立上がり又は立下がりからその同期信号が発生するまでの間だけ出力する位相差検出信号を生成する。
【００６４】
第２のデジタル信号と位相差検出信号とを使用する第１判定回路により、第２のデジタル信号が第１のデジタル信号よりも遅れているか否かが判定され、第２のデジタル信号が遅れている場合には第１の比較信号が出力される。
【００６５】
第２のデジタル信号より周波数の高い第２のデジタル信号と位相差検出信号とを使用する第２判定回路により、第２のデジタル信号が第１のデジタル信号よりも遅れているか否かが判定され、第２のデジタル信号が早い場合には第２の比較信号が出力される。
【００６６】
請求項６に記載の発明によれば、同期回路は、検出回路の検出結果に基づき、第２のデジタル信号に対応した第１のデジタル信号の立上がり又は立下がりを検出した時に第１同期信号を生成する。更に、同期回路は、第１同期信号に遅延する第２の同期信号と、第２の同期信号に遅延する第３同期信号を生成する。
【００６７】
位相差検出回路は、第１のデジタル信号と第１の同期信号との位相差を検出した第１位相差検出信号を生成し、第２のデジタル信号と第３のデジタル信号の位相差を示す第２位相差検出信号を生成する。
【００６８】
位相差演算回路は、第２のデジタル信号と第３のデジタル信号と第１の位相差検出信号とを使用して該第１のデジタル信号と第２のデジタル信号との間の偏差を決定し、第２のデジタル信号が第１のデジタル信号よりも遅延しているときは第１の比較信号を生成し、第２のデジタル信号が第１のデジタル信号よりも早いときは前記第２の位相差検出信号に対応する第２の比較信号を生成する。
【００６９】
請求項７に記載の発明によれば、検出回路により第１のデジタル信号と前記第２のデジタル信号との位相差が検出されて位相差検出信号が生成される。そして、判定回路により、前記第２のデジタル信号と前記位相差検出信号とが使用され、前記第１のデジタル信号と前記第２のデジタル信号との間の偏差が決定され、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号が生成され、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは第２の比較信号が生成される。
【００７０】
請求項８に記載の発明によれば、第１比較信号と第２比較信号は、第１のデジタル信号の周波数よりも高い第２のデジタル信号を用いて生成される。
【００７１】
請求項９に記載の発明によれば、ＰＬＬ回路は、周波数が変化する第１のデジタル信号の立上がり及び立下がりに対して第２のデジタル信号を位相を揃えることができるとともに、位相が揃っている場合には、各構成回路を安定な状態に保持し安定したロック状態を保持することができる位相比較器に基づいて動作される。
【００７２】
請求項１０に記載の発明によれば、データ復調回路は周波数が変化する２値化されたデジタル読み出し信号の立上がり及び立下がりに対して再生クロックの位相を揃えることができるＰＬＬ回路の該再生クロックにより、そのデジタル読み出し信号を確実に復調することができる。
【００７３】
請求項１１に記載の発明によれば、データ読み出し装置は、ピックアップ装置にて読み出され出力される２値化されたデジタル読み出し信号の周波数が変化しても、その周波数の変化に対応した再生クロックを生成してデータ復調回路がそのデジタル読み出し信号を復調する。
【００７４】
請求項１２に記載の発明によれば、データ読み出し装置は記録媒体の駆動方式が相違する方式に対応して該記録媒体に記録された格納データを、周波数の変化に対応した再生クロックを生成するデータ復調回路にて復調することができる。
【００７５】
【発明の実施の形態】
（第一実施形態）
図１はデータ読み出し装置を示す。データ読み出し装置は、スピンドルモータ１１と、ＣＬＶ方式で記録された記録媒体としての光ディスク１２、該光ディスク１２からデータを読み出すピックアップ装置１３と、該ピックアップ装置１３が読み出したデータを復調するデータ復調回路としてのデータ復調装置１４を備えている。光ディスク１２は、ＣＡＶ方式に基づいて、スピンドルモータ１１により一定の回転数で回転駆動される。そして、光ディスク１２に記録された格納データはピックアップ装置１３にて光学的に読み取られ、出力信号として出力されるピックアップ装置１３のアナログ信号ＳＧ１はデータ復調装置１４に出力される。
【００７６】
この場合、格納データがＣＬＶ方式で記録された光ディスク１２は、その格納データがＣＡＶ方式で読み出されることになる。その結果、アナログ信号ＳＧ１は、ＣＬＶ方式で記録された光ディスク１２の格納データがＣＡＶ方式で読み取られるため、ピックアップ装置１３の読み取り位置の変化により、そのアナログ信号ＳＧ１の周波数及び振幅が変化することになる。
【００７７】
データ復調装置１４は、可変利得増幅器（以下、ＶＧＡという）１５、フィルタ１６、コンパレータ１７、ＥＦＭ復調回路１８、ＰＬＬ回路１９、デコーダ回路２０及びホスト・インタフェース２１を備えている。
【００７８】
ＶＧＡ１５はピックアップ装置１３からのアナログ信号ＳＧ１を入力する。ＶＧＡ１５は、ピックアップ装置１３の読み取り位置の変化により振幅が変化するアナログ信号ＳＧ１を増幅して一定の振幅の出力信号ＳＧ２にしてフィルタ１６に出力する。フィルタ１６は、ＶＧＡ１５からの出力信号ＳＧ２の中から必要な周波数成分を抽出して、コンパレータ１７に出力信号ＳＧ３として出力する。
【００７９】
コンパレータ１７は、フィルタ１６から出力される出力信号（アナログ信号）ＳＧ３の振幅としきい値とを比較して２値化してデジタルパルス信号とした出力信号、即ち第１のデジタル信号としてのＥＦＭ信号ＳＧ４をＥＦＭ復調回路１８及びＰＬＬ回路１９に出力する。
【００８０】
ＰＬＬ回路１９は、ＥＦＭ信号ＳＧ４の周波数に応じた再生のための再生クロックＣＬＫ１を生成しＥＦＭ復調回路１８に出力する。ＥＦＭ復調回路１８は、前記コンパレータ１７のＥＦＭ信号ＳＧ４に対して、前記ＰＬＬ回路１９からのクロックＣＬＫ１に基づいてＥＦＭ復調処理を施し、その復調したデジタル信号ＳＧ５をデコーダ回路２０に出力する。デコーダ回路２０は、ＥＦＭ復調回路１８にて復調されたデジタル信号ＳＧ５をデコードし、そのデコード信号ＳＧ６がリード・データＲＤとしてホスト・インタフェース２１から出力される。
【００８１】
図２は、前記ＰＬＬ回路１９を示す。ＰＬＬ回路１９は、位相比較器２２、チャージポンプ２３、ローパスフィルタ（ＬＰＦ）２４、ＶＣＯ（電圧制御発振器）２５及び分周回路２６を備えている。
【００８２】
位相比較器２２は、前記コンパレータ１７からのＥＦＭ信号ＳＧ４を基準信号ＲＩＮとして入力するとともに、分周回路２６からの分周信号を入力する。位相比較器２２は、ＥＦＭ信号ＳＧ４と分周信号との位相差に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチャージポンプ２３に出力する。チャージポンプ２３は、Ｌレベルのアップ信号ＵＰ又はダウン信号ＤＮが出力されている時間に相対した電圧値の電圧信号Ｐ０をＬＰＦ２４に出力する。ＬＰＦ２４は、チャージポンプ２３の電圧信号Ｐ０を平滑化することにより高周波成分を除去した制御電圧ＶT をＶＣＯ２５に出力する。ＶＣＯ２５は、前記制御電圧ＶT の電圧値に応じた周波数の再生クロックＣＬＫ１を出力する。この再生クロックＣＬＫ１は、前記ＥＦＭ復調回路１８に出力される。又、再生クロックＣＬＫ１は、第３のデジタル信号としての帰還信号ＦＩＮとして分周回路２６に出力される。分周回路２６は、この帰還信号ＦＩＮを分周し生成した分周信号を位相比較器２２に出力する。
【００８３】
尚、本実施形態では、アップ信号ＵＰは帰還信号ＦＩＮ（再生クロックＣＬＫ１）の周波数を上げるための信号である。又、ダウン信号ＤＮは帰還信号（再生クロックＣＬＫ１）の周波数を下げるための信号である。
【００８４】
図３は、位相比較器２２を示す。位相比較器２２は、前記分周回路２６から帰還信号ＦＩＮ（クロックＣＬＫ１）を分周した分周信号を入力する。分周回路２６は、図４に示すようにＤ型フリップフロップ（ＤＦ）２７にて構成されている。ＤＦ２７は、クロック入力端子ＣＫに帰還信号ＦＩＮ（クロックＣＬＫ１）が入力される。又、ＤＦ２７は、データ入力端子Ｄと反転出力端子バーＱが互いに接続されている。
【００８５】
従って、ＤＦ２７は、図５〜図８に示すように、帰還信号ＦＩＮを１／２に分周し、その分周した分周信号を出力端子ＱからクロックＣＬＫとして位相比較器２２に出力する。又、ＤＦ２７は、反転出力端子バーＱから前記クロックＣＬＫに対して反転した第２のデジタル信号としての反転クロックＸＣＬＫを位相比較器２２に出力する。
【００８６】
位相比較器２２は、同期回路２８、位相差検出回路２９及び位相差演算回路３０を備えている。
同期回路２８は、３個の第１〜第３Ｄ型フリップフロップ（ＤＦ）３１〜３３を備えている。第１ＤＦ３１は、データ入力端子Ｄに基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）を入力するとともに、クロック入力端子ＣＫに前記分周回路２６から反転クロックＸＣＬＫを入力する。従って、第１ＤＦ３１は、その時々の反転クロックＸＣＬＫの立上がりに応答してその時の基準信号ＲＩＮの状態（Ｈレベル又はＬレベル）を出力信号ＳＧ１１として出力端子Ｑから出力し保持する。又、第１ＤＦ３１の反転出力端子バーＱからは出力信号ＳＧ１１に対して反転した同期信号（第１同期信号）としての反転出力信号ＸＳＧ１１が出力される。
【００８７】
第２ＤＦ３２は、データ入力端子Ｄに第１ＤＦ３１の出力信号ＳＧ１１を入力するとともに、クロック入力端子ＣＫに前記分周回路２６からクロックＣＬＫを入力する。従って、第２ＤＦ３２は、その時々のクロックＣＬＫの立上がりに応答してその時の出力信号ＳＧ１１の状態（Ｈレベル又はＬレベル）を第２同期信号としての出力信号ＳＧ１２として出力端子Ｑから出力し保持する。第２ＤＦ３２の出力端子Ｑから出力される出力信号ＳＧ１２は、第１ＤＦ３１の出力端子Ｑから出力される出力信号ＳＧ１１に対してクロックＣＬＫの１／２周期分（帰還信号ＦＩＮの１周期分）だけ遅れる波形になる。
【００８８】
第３ＤＦ３３は、データ入力端子Ｄに第２ＤＦ３２の出力信号ＳＧ１２を入力するとともに、クロック入力端子ＣＫに前記分周回路２６から反転クロックＸＣＬＫを入力する。従って、第３ＤＦ３３は、その時々の反転クロックＸＣＬＫの立上がりに応答してその時の出力信号ＳＧ１２の状態（Ｈレベル又はＬレベル）を第３同期信号としての出力信号ＳＧ１３として出力端子Ｑから出力し保持する。第３ＤＦ３３の出力端子Ｑから出力される出力信号ＳＧ１３は、第２ＤＦ３２の出力端子Ｑから出力される出力信号ＳＧ１２に対してクロックＣＬＫの１／２周期分（帰還信号ＦＩＮの１周期分）だけ遅れる波形になる。
【００８９】
同期回路２８の各出力信号ＸＳＧ１１、ＳＧ１１〜ＳＧ１３は位相差検出回路２９に出力される。図４に示すように、位相差検出回路２９は、否定排他的論理和回路３５及び排他的論理和回路３６を備えている。
【００９０】
否定排他的論理和回路３５は、前記第１ＤＦ３１の反転出力信号ＸＳＧ１１と前記基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）とを入力する。否定排他的論理和回路３５は反転出力信号ＸＳＧ１１と基準信号ＲＩＮが同じレベルになった時のみＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１と基準信号ＲＩＮの状態を比較し、前記クロックＣＬＫの立上がりと基準信号ＲＩＮの立上がり、及び、クロックＣＬＫの立上がりと基準信号ＲＩＮの立下がりの位相差に相対したＨレベルの第１位相差検出信号ＳＧ２１を出力する。
【００９１】
詳述すると、反転出力信号ＸＳＧ１１を出力する前記第１ＤＦ３１は反転クロックＸＣＬＫの立上がりに応答して、その時の基準信号ＲＩＮの状態を保持し出力端子Ｑから出力信号ＳＧ１１として出力する。又、前記第１ＤＦ３１は出力信号ＳＧ１１を反転させた状態の反転出力信号ＸＳＧ１１を反転出力端子バーＱから出力している。従って、第１ＤＦ３１の反転動作は、基準信号ＲＩＮがＬレベルからＨレベルへの立上がったことと、ＨレベルからＬレベルへの立下がったことを検知したことを意味する。そして、第１ＤＦ３１は、これら立上がり及び立下がりを最大クロックＣＬＫの１周期以下の時間で検知している。
【００９２】
詳述すると、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）と揃っている場合には、基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期で、即ち反転クロックＸＣＬＫの立上がり、第１ＤＦ３１は前記揃った時より早く反転動作を行う。
【００９３】
従って、基準信号ＲＩＮの立上がり（立下がり）が生じた時点からクロックＣＬＫの１／２周期が経過するまでの間、反転出力信号ＸＳＧ１１は基準信号ＲＩＮと同じ状態（Ｈレベル又はＬレベル）となる。その結果、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）と揃っている場合には、否定排他的論理和回路３５は基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期分のＨレベルの第１位相差検出信号ＳＧ２１を出力する。
【００９４】
又、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合には、基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期より短い時間で反転クロックＸＣＬＫが立上がるため、第１ＤＦ３１は前記揃った時より早く反転動作を行う。
【００９５】
従って、基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期より短い時間の間だけ、反転出力信号ＸＳＧ１１は基準信号ＲＩＮと同じ状態（Ｈレベル又はＬレベル）となる。その結果、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合には、否定排他的論理和回路３５は基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期より短い時間の間だけＨレベルの第１位相差検出信号ＳＧ２１を出力する。
【００９６】
又、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合には、基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期より長い時間経過して反転クロックＸＣＬＫが立上がるため、第１ＤＦ３１は前記揃った時より遅く反転動作を行う。
【００９７】
従って、基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期よりも長い時間、反転出力信号ＸＳＧ１１は基準信号ＲＩＮと同じ状態（Ｈレベル又はＬレベル）となる。その結果、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合には、否定排他的論理和回路３５は基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期よりも長い時間、Ｈレベルの第１位相差検出信号ＳＧ２１を出力することになる。
【００９８】
このように、この否定排他的論理和回路３５は、クロックＣＬＫの立上がりと基準信号ＲＩＮの立上がり（又は立下がり）との位相差を第１位相差検出信号ＳＧ２１がＨレベルを出力している時間で検出していることになる。さらに、言い換えるならば、否定排他的論理和回路３５は、帰還信号ＦＩＮの立上がりと基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がり（又は立下がり）との位相差を第１位相差検出信号ＳＧ２１がＨレベルを出力している時間で検出していることになる。
【００９９】
そして、第１位相差検出信号ＳＧ２１がＨレベルになっている時間がクロックＣＬＫの１／２周期より短い場合には、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早いことがわかり、その時間の長さによりその早さの割合がわかる。又、Ｈレベルになっている時間がクロックＣＬＫの１／２周期より長い場合には、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅いことがわかり、その時間の長さによりその遅さの割合がわかる。
【０１００】
排他的論理和回路３６は、前記第２ＤＦ３２の出力信号ＳＧ１２と前記第３ＤＦ３３の出力信号ＳＧ１３とを入力する。排他的論理和回路３６は両出力信号ＳＧ１２，ＳＧ１３が同じレベルになった時のみＬレベルの第２位相差検出信号ＳＧ２２を出力する。即ち、排他的論理和回路３６は両出力信号ＳＧ１２，ＳＧ１３が互いに異なるレベルになった時のみＨレベルの第２位相差検出信号ＳＧ２２を出力する。そして、この第２位相差検出信号ＳＧ２２は、Ｌレベルのダウン信号ＤＮを生成するための信号として使用される。
【０１０１】
そして、位相差検出回路２９が生成した第１及び第２位相差検出信号ＳＧ２１、ＳＧ２２は位相差演算回路３０に出力される。
図４に示すように、位相差演算回路３０は、Ｄ型フリップフロップ（ＤＦ）３７、ＪＫ型フリップフロップ（ＪＫＦ）３８、２個のナンド回路３９，４０及びインバータ４１を備えている。
【０１０２】
第１判定回路としてのナンド回路３９は、前記否定排他的論理和回路３６の第１位相差検出信号ＳＧ２１と前記分周回路２６の反転クロックＸＣＬＫを入力する。ナンド回路３９は、第１位相差検出信号ＳＧ２１と前記反転クロックＸＣＬＫが共にＨレベルの時、Ｌレベルのアップ信号ＵＰを出力する。ナンド回路３９は、第１位相差検出信号ＳＧ２１と反転クロックＸＣＬＫとを比較して、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）よりどのくらい遅れている演算し遅れている時間に相対した時間だけＬレベルのアップ信号ＵＰを出力する。
【０１０３】
詳述すると、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合には、第１位相差検出信号ＳＧ２１がその遅い分だけ早くＨレベルになるため、その遅れた分に相対して第１位相差検出信号ＳＧ２１と前記反転クロックＸＣＬＫが共にＨレベルなる。その結果、そのＨレベルになっている時間だけＬレベルのアップ信号ＵＰを出力する。
【０１０４】
又、クロックＣＬＫの立上がりと基準信号ＲＩＮの立上がり（又は立下がり）が揃っている場合には、第１位相差検出信号ＳＧ２１と前記反転クロックＸＣＬＫが共にＨレベルになることはない。その結果、アップ信号ＵＰはＨレベルに保持されたままとなる。
【０１０５】
さらに、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合には、第１位相差検出信号ＳＧ２１がその早い分だけ早くＬレベルになる。その結果、第１位相差検出信号ＳＧ２１と前記反転クロックＸＣＬＫが共にＨレベルになることはない。その結果、アップ信号ＵＰはＨレベルに保持されたままとなる。
【０１０６】
第２判定回路を構成するＤＦ３７は、データ入力端子Ｄに前記第１位相差検出信号ＳＧ２１を入力するとともに、クロック入力端子ＣＫにインバータ４１により前記帰還信号ＦＩＮが反転した反転信号である第３のデジタル信号としての反転帰還信号ＸＦＩＮを入力する。従って、ＤＦ３７は、その時々の反転帰還信号ＸＦＩＮの立上がりに応答してその時の第１位相差検出信号ＳＧ２１の状態（Ｈレベル又はＬレベル）を判定信号としての出力信号ＳＧ３１として出力端子Ｑから出力し保持することになる。
【０１０７】
この時、ＤＦ３７は、第１位相差検出信号ＳＧ２１がＨレベルになっている時間が帰還信号ＦＩＮの１周期より短い第１位相差検出信号ＳＧ２１の場合には、該検出信号ＳＧ２１に対する出力信号ＳＧ３１を出力することはできない。その理由は、ＤＦ３７が帰還信号ＦＩＮの立上がりに基づいて第１位相差検出信号ＳＧ２１を取り込む時には、該第１位相差検出信号ＳＧ２１が既にＬレベルになっているからである。
【０１０８】
反対に、ＤＦ３７は、第１位相差検出信号ＳＧ２１がＨレベルになっている時間が帰還信号ＦＩＮの１周期分以上長い第１位相差検出信号ＳＧ２１の場合には、該位相差検出信号ＳＧ２１に対するＨレベルの出力信号ＳＧ３１を出力する。
【０１０９】
従って、このＤＦ３７は、第１位相差検出信号ＳＧ２１に基づいてクロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合には、Ｈレベルの出力信号ＳＧ３１を出力しない。そのため、このＤＦ３７はクロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早いか否かを判別し、遅い場合のみＨレベルの出力信号ＳＧ３１を出力する。
【０１１０】
第２判定回路を構成するＪＫＦ３８は、入力端子Ｊに前記ＤＦ３７の出力信号ＳＧ３１（帰還信号ＦＩＮの半周期分だけ遅れた第１位相差検出信号ＳＧ２１）をするとともに、入力端子Ｋに前記排他的論理和回路３６の第２位相差検出信号ＳＧ２２を入力する。又、ＪＫＦ３８は、クロック入力端子ＣＫに帰還信号ＦＩＮを入力する。ＪＫＦ３８の反転出力端子バーＱは第２判定回路を構成するナンド回路４０の入力端子に接続され、制御信号としてのその反転出力信号ＸＳＧ３２をナンド回路４０に出力する。
【０１１１】
そして、ＪＫＦ３８は、帰還信号ＦＩＮの立上がりに応答してその時の入力端子Ｊに入力されている出力信号ＳＧ３１と入力端子Ｋに入力されている第２位相差検出信号ＳＧ２２の両状態に基づいて動作することになる。
【０１１２】
因みに、出力信号ＳＧ３１と第２位相差検出信号ＳＧ２２が共にＬレベルの時には、反転出力信号ＸＳＧ３２は変化しない。出力信号ＳＧ３１がＬレベル、第２位相差検出信号ＳＧ２２がＨレベルの時には、反転出力信号ＸＳＧ３２はＨレベルになる。出力信号ＳＧ３１がＨレベル、第２位相差検出信号ＳＧ２２がＬレベルの時には、反転出力信号ＸＳＧ３２はＬレベルになる。出力信号ＳＧ３１がＨレベル、第２位相差検出信号ＳＧ２２がＨレベルの時には、反転出力信号ＸＳＧ３２は反転する。
【０１１３】
そして、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合には、ＪＫＦ３８が反転動作されることはなく反転出力信号ＸＳＧ３２はＨレベルの状態が維持される。従って、ＪＫＦ３８は、Ｈレベルの第２位相差検出信号ＳＧ２２が出力されている間でも、Ｈレベルの反転出力信号ＸＳＧ３２を出力する。
【０１１４】
反対に、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合、又は、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）と揃っている場合には、ＪＫＦ３８が反転動作される。反転出力信号ＸＳＧ３２は、出力信号ＳＧ３１がＨレベルになって最初の帰還信号ＦＩＮの立上がりに応答してＬレベルに立下がり、前記第２位相差検出信号ＳＧ２２がＬレベルに立下がるとともにＨレベルに立上がる波形となる。従って、ＪＫＦ３８は、少なくともＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、Ｌレベルの反転出力信号ＸＳＧ３２をナンド回路４０に出力する。
【０１１５】
ナンド回路４０は、反転出力信号ＸＳＧ３２と前記排他的論理和回路３６の第２位相差検出信号ＳＧ２２を入力する。ナンド回路４０は、反転出力信号ＸＳＧ３２と第２位相差検出信号ＳＧ２２が共にＨレベルの時、Ｌレベルのダウン信号ＤＮを出力する。
【０１１６】
詳述すると、ナンド回路４０は、反転出力信号ＸＳＧ３２と第２位相差検出信号ＳＧ２２とを比較して、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早いと判断したときのみ第２位相差検出信号ＳＧ２２がＨレベルになっている時間（クロックＣＬＫの１／２周期分）だけＬレベルのダウン信号ＤＮを出力する。
【０１１７】
これは、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合と、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がりより）と揃っている場合には、ＪＫＦ３８が、前記第２位相差検出信号ＳＧ２２がＨレベルになっている間、Ｌレベルの反転出力信号ＸＳＧ３２を出力しているからである。
【０１１８】
このように、位相差演算回路３０は、位相差検出回路２９の第１及び第２位相差検出信号ＳＧ２１，ＳＧ２２に基づいてクロックＣＬＫの立上がりに対する基準信号ＲＩＮの立上がり（又は立下がり）の位相差を演算する。そして、位相差検出回路２９は、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合、その位相差の大きさに応じた時間のＬレベルのアップ信号ＵＰを生成して前記チャージポンプ２３に出力する。又、位相差検出回路２９は、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合、そのクロックＣＬＫの１／２周期分のＬレベルのダウン信号ＤＮを生成して前記チャージポンプ２３に出力する。さらに、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）と揃っている場合、位相差演算回路３０は、Ｌレベルのアップ信号ＵＰ及びダウン信号ＤＮのいずれも出力しない。
【０１１９】
次に、上記のように構成した位相比較器２２の作用について説明する。
（Ａ）クロックＣＬＫと基準信号ＲＩＮの立上がりが揃っている時（図５参照）
第１ＤＦ３１は、基準信号ＲＩＮの立上がり（反転クロックＸＣＬＫの立下がり）からクロックＣＬＫの１／２周期経過して該反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１はＨレベルからＬレベルに立下がる。
【０１２０】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立上がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１２１】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫはＬレベルである。従って、ナンド回路３９はＬレベルのアップ信号ＵＰを出力することはない。
【０１２２】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１を帰還信号ＦＩＮの１／２周期分遅らせて出力信号ＳＧ３１としてＪＫＦ３８に出力する。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２をＬレベルにする。
【０１２３】
やがて、基準信号ＲＩＮが立上がった時に同時に立上がったクロックＣＬＫから数えて２個目のクロックＣＬＫの立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。しかしながら、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２をＬレベルに保持している。従って、ナンド回路４０はＬレベルのダウン信号ＤＮを出力することはない。
【０１２４】
このように、クロックＣＬＫと基準信号ＲＩＮの立上がりが揃っている時、位相比較器２２はＬレベルのアップ信号ＵＰ及びダウン信号ＤＮを出力しない。
（Ｂ）クロックＣＬＫの立上がりと基準信号ＲＩＮの立下がりが揃っている時（図５参照）
第１ＤＦ３１は、基準信号ＲＩＮの立下がり（反転クロックＸＣＬＫの立下がり）からクロックＣＬＫの１／２周期経過して該反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１はＬレベルからＨレベルに立上がる。
【０１２５】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立下がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１２６】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫはＬレベルである。従って、ナンド回路３９はＬレベルのアップ信号ＵＰを出力することはない。
【０１２７】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１を帰還信号ＦＩＮの１／２周期分遅らせて出力信号ＳＧ３１としてＪＫＦ３８に出力する。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２をＬレベルにする。
【０１２８】
やがて、基準信号ＲＩＮが立下がった時に同時に立上がったクロックＣＬＫから数えて２個目のクロックＣＬＫの立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。しかしながら、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２をＬレベルに保持している。従って、ナンド回路４０はＬレベルのダウン信号ＤＮを出力することはない。
【０１２９】
このように、クロックＣＬＫの立上がりと基準信号ＲＩＮの立下がりが揃っている時、位相比較器２２はＬレベルのアップ信号ＵＰ及びダウン信号ＤＮを出力しない。
【０１３０】
（Ｃ）クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより早い時（図６参照）
図６に示すように、帰還信号ＦＩＮの１／２周期分だけ早い場合について説明する。
【０１３１】
第１ＤＦ３１は、基準信号ＲＩＮの立上がり（この時反転クロックＸＣＬＫは既に立下がっている）から該反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立上がった時から帰還信号ＦＩＮの１／２周期分経過した時にＨレベルからＬレベルに立下がる。
【０１３２】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立上がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、帰還信号ＦＩＮの１／２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１３３】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫはＬレベルである。従って、ナンド回路３９はＬレベルのアップ信号ＵＰを出力することはない。
【０１３４】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１が帰還信号ＦＩＮの１／２周期分の時間Ｈレベルになっているだけなので、ＪＫＦ３８に出力される出力信号ＳＧ３１はＬレベルのままとなる。その結果、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベルのままなので、反転出力信号ＸＳＧ３２をＨレベルの状態に保持しナンド回路４０に出力している。
【０１３５】
やがて、基準信号ＲＩＮが立上がった時から数えて最初に立上がるクロックＣＬＫのその立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。
【０１３６】
従って、ナンド回路４０はこの第２位相差検出信号ＳＧ２２に応答してＬレベルのダウン信号ＤＮを帰還信号ＦＩＮの１周期分出力する。
このように、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより早い時、位相比較器２２はＬレベルのダウン信号ＤＮを出力する。
【０１３７】
（Ｄ）クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより早い時（図６参照）
図６に示すように、帰還信号ＦＩＮの１／２周期分だけ早い場合について説明する。
【０１３８】
第１ＤＦ３１は、基準信号ＲＩＮの立下がり（この時反転クロックＸＣＬＫは既に立下がっている）から該反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立下がった時から帰還信号ＦＩＮの１／２周期分経過した時にＬレベルからＨレベルに立上がる。
【０１３９】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立下がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、帰還信号ＦＩＮの１／２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１４０】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫはＬレベルである。従って、ナンド回路３９はＬレベルのアップ信号ＵＰを出力することはない。
【０１４１】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１が帰還信号ＦＩＮの１／２周期分の時間Ｈレベルになっているだけなので、ＪＫＦ３８に出力される出力信号ＳＧ３１はＬレベルのままとなる。その結果、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベルのままなので、反転出力信号ＸＳＧ３２をＨレベルの状態に保持しナンド回路４０に出力している。
【０１４２】
やがて、基準信号ＲＩＮが立下がった時から数えて最初に立上がるクロックＣＬＫのその立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。
【０１４３】
従って、ナンド回路４０はこの第２位相差検出信号ＳＧ２２に応答してＬレベルのダウン信号ＤＮを帰還信号ＦＩＮの１周期分出力する。
このように、クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより早い時、位相比較器２２はＬレベルのダウン信号ＤＮを出力する。
【０１４４】
（Ｅ）クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより遅い時（図７参照）
図７に示すように、帰還信号ＦＩＮの１周期分だけ遅い場合について説明する。
【０１４５】
第１ＤＦ３１は、基準信号ＲＩＮの立上がり（この時反転クロックＸＣＬＫは立上がる）から次の反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立上がった時から帰還信号ＦＩＮの２周期分経過した時にＨレベルからＬレベルに立下がる。
【０１４６】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立上がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、帰還信号ＦＩＮの２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１４７】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫは前記基準信号ＲＩＮの立上がりから帰還信号ＦＩＮの１周期に相当する時間Ｈレベルである。従って、その反転クロックＸＣＬＫがＨレベルになっている間、ナンド回路３９はＬレベルのアップ信号ＵＰを出力する。
【０１４８】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１が帰還信号ＦＩＮの２周期分の時間Ｈレベルになっているため、ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベルとなる。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２をＬレベルにする。
やがて、基準信号ＲＩＮが立上がった後から数えて２個目のクロックＣＬＫの立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。しかしながら、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２をＬレベルに保持している。従って、ナンド回路４０はＬレベルのダウン信号ＤＮを出力することはない。
【０１４９】
このように、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期分遅い時、位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号ＦＩＮの１周期分出力する。
【０１５０】
尚、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの１／２周期分遅い時には、上記と同様な動作を行い、図８に示すように位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号ＦＩＮの１／２周期分出力する。同様に、位相比較器２２はＬレベルのダウン信号ＤＮを出力しない。
【０１５１】
（Ｆ）クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより遅い時（図７参照）
図７に示すように、帰還信号ＦＩＮの１周期分だけ遅い場合について説明する。
【０１５２】
第１ＤＦ３１は、基準信号ＲＩＮの立下がり（この時反転クロックＸＣＬＫは立上がる）から次の反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立下がった時から帰還信号ＦＩＮの２周期分経過した時にＬレベルからＨレベルに立上がる。
【０１５３】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立下がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、帰還信号ＦＩＮの２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１５４】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫは前記基準信号ＲＩＮの立下がりから帰還信号ＦＩＮの１周期に相当する時間Ｈレベルである。従って、その反転クロックＸＣＬＫがＨレベルになっている間、ナンド回路３９はＬレベルのアップ信号ＵＰを出力する。
【０１５５】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１が帰還信号ＦＩＮの２周期分の時間Ｈレベルになっているため、ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベルとなる。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２をＬレベルにする。
【０１５６】
やがて、基準信号ＲＩＮが立下がった後から数えて２個目のクロックＣＬＫの立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。しかしながら、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２をＬレベルに保持している。従って、ナンド回路４０はＬレベルのダウン信号ＤＮを出力することはない。
【０１５７】
このように、クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期分遅い時、位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号ＦＩＮの１周期分出力する。
【０１５８】
尚、クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの１／２周期分遅い時には、上記と同様な動作を行い、図８に示すように位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号ＦＩＮの１／２周期分出力する。同様に、位相比較器２２はＬレベルのダウン信号ＤＮを出力しない。
【０１５９】
次に、上記ように構成した第一実施形態の特徴を以下に記載する。
（１）上記実施形態において、位相比較器２２は、基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がりと立下がりに対してそれぞれクロックＣＬＫ（帰還信号ＦＩＮ）の立上がりとの位相比較を行うことができる。その結果、ＰＬＬ回路１９は、周波数が変動する基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）に対して確実にロックさせることができる。
【０１６０】
（２）上記実施形態において、位相比較器２２は、基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がり及び立下がりに対してそれぞれクロックＣＬＫ（帰還信号ＦＩＮ）の立上がりが揃っている時（ロックがかかっている時）、位相比較器２２はＬレベルのアップ信号ＵＰ及びダウン信号ＤＮのいずれの信号も出力しない。
【０１６１】
従って、ロックがかかっている状態では、後に続くチャージポンプ２３、ＶＣＯ（電圧制御発振器）２５等の動作はその時の状態を維持した状態にある。その結果、本実施形態のＰＬＬ回路１９は、ロックがかかっている状態で交互にアップ信号とダウン信号を出力する従来のＰＬＬ回路のように、一時的に周波数のロックが外れることはなく非常に安定性がある。
【０１６２】
（３）上記本実施形態において、ＰＬＬ回路１９は周波数が変動する基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）に対して確実にロックさせることができるととも、ロックがかかっている状態では一時的に周波数のロックが外れることはなく非常に安定性がある。従って、該ＰＬＬ回路１９を備えたＣＡＶ方式のデータ読み出し装置は、ＣＬＶ方式で格納データが記録された光ディスク１２の該格納データをデータ復調装置１４のＥＦＭ復調回路１８にて確実に復調させることができる。その結果、該読み出し装置は、ＣＡＶ方式のみならずＣＬＶ方式で格納データを記録した光ディスクに対するデータ読み出しにも対応することができる。
【０１６３】
（４）上記実施形態において、同期回路２８の第１ＤＦ３１にて反転クロックＸＣＬＫの立上がりに応答してその時の基準信号ＲＩＮの状態を保持させるようにして、基準信号ＲＩＮがＬレベルからＨレベルへの立上がったことと、ＨレベルからＬレベルへの立下がったことを検知させようにした。又、この時、第１ＤＦ３１に対して、基準信号ＲＩＮが一方に変化したことを検知した時、その変化した基準信号ＲＩＮの状態に対して反転した状態の反転出力信号ＸＳＧ１１を生成し出力させるようにした。
【０１６４】
又、この反転出力信号ＸＳＧ１１と基準信号ＲＩＮとの位相差を位相差検出回路２９の否定排他的論理和回路３５にて検出させるようにした。
従って、第１ＤＦ３１という１つのフリップフロップにて、基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がりに対するクロックＣＬＫ（帰還信号ＦＩＮ）の立上がりの位相比較と、基準信号ＲＩＮの立下がりに対するクロックＣＬＫの立上がりの位相比較のための反転出差力信号ＸＳＧ１１を生成することができる。
【０１６５】
その結果、本実施形態の位相比較器２２は非常に簡単な回路構成で基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がりに対するクロックＣＬＫ（帰還信号ＦＩＮ）の立上がりの位相差と、基準信号ＲＩＮの立下がりに対するクロックＣＬＫの立上がりの位相差の検出を行うことができる。
【０１６６】
（５）上記実施形態では、位相差演算回路３０のＤＦ３７にて、第１位相差検出信号ＳＧ２１に基づいてクロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早いか否かを判別させ、遅い場合のみＨレベルの出力信号ＳＧ３１を出力させるようにした。又、位相差演算回路３０のＪＫＦ３８にて、ＤＦ３７が遅いと判別したとき第２位相差検出信号ＳＧ２２がＨレベルになっいる間、該第２位相差検出信号ＳＧ２２をダウン信号ＤＮとしてナンド回路４０から出力させないＬレベルの反転出力信号ＸＳＧ３２を出力させるようにした。
【０１６７】
従って、本実施形態の位相比較器２２は非常に簡単な回路構成で、ロックがかかっている時にアップ信号ＵＰ及びダウン信号ＤＮのいずれの信号も出力させないようにすることができる。又、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合にもダウン信号ＤＮを出力させないようにすることができる。
【０１６８】
（第二実施形態）
次に、本発明の第二実施形態について図９〜図１３に従って説明する。本実施形態は、ＰＬＬ回路に構成された位相比較器に特徴を有する。特に、データ読み出し速度の高速化に対応した位相比較器である。
【０１６９】
図９は、本実施形態の位相比較器を示す。尚、本実施形態も、第一実施形態と基本的に同様なデータ読み出し装置に用いられる。第一実施形態と相違する点は、光ディスクをより高速にＣＡＶ方式にて回転させピックアップ装置でその光ディスクにＣＬＶ方式で記録された格納されたデータを読み出す点が相違する。そのため、ＥＦＭ信号ＳＧ４も相対して周波数が高くなり、再生クロックＣＬＫ１（帰還信号ＦＩＮ）も高くなる。そして、本実施形態では、説明の便宜上、帰還信号ＦＩＮの周波数が第一実施形態の帰還信号ＦＩＮの周波数より２倍高い周波数とする。例えば、第一実施形態の帰還信号ＦＩＮの周波数が１０メガＨz とすると、本実施形態の帰還信号ＦＩＮの周波数は２０メガＨz となる。
【０１７０】
本実施形態の分周回路２６は２個のＤ型フリップフロップ（ＤＦ）２７ａ、２７ｂを備えている。
初段のＤＦ２７ａにて、帰還信号ＦＩＮを１／２に分周して第３のデジタル信号としてのクロックＣＬＫと反転クロックＸＣＬＫを生成する。従って、このクロックＣＬＫの周期は、帰還信号ＦＩＮの周期の２倍である。このクロックＣＬＫは、位相比較器２２の位相差演算回路３０のＪＫＦ３８のクロック入力端子ＣＫに入力される。又、反転クロックＸＣＬＫは、位相差演算回路３０のＤＦ３７のクロック入力端子ＣＫに入力される。
【０１７１】
後段のＤＦ２７ｂは、初段のＤＦ２７ａのクロックＣＬＫを１／２に分周して、第２のデジタル信号としての第２クロックＣＬＫ２と第２反転クロックＸＣＬＫ２を生成する。従って、この第２クロックＣＬＫ２の周期は、帰還信号ＦＩＮの周期の４倍となる。この第２クロックＣＬＫ２は、位相比較器２２の同期回路２８の第２ＤＦ３２のクロック入力端子ＣＫに入力される。又、第２反転クロックＸＣＬＫ２は、基準信号２８の第１及び第３ＤＦ３１，３３のクロック入力端子ＣＫに入力される。
【０１７２】
次に、上記のように構成した第二実施形態の位相比較器２２の作用について説明する。
（Ａ）第２クロックＣＬＫ２と基準信号ＲＩＮの立上がりが揃っている時（図１０参照）
基準信号ＲＩＮの立上がり（第２反転クロックＸＣＬＫ２の立下がり）から第２クロックＣＬＫ２の１／２周期経過して該第２反転クロックＸＣＬＫ２が立上がると、第１ＤＦ３１の反転出力信号ＸＳＧ１１はＨレベルからＬレベルに立下がる。
【０１７３】
一方、基準信号ＲＩＮの立上がりに応答して、否定排他的論理和回路３５の第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルからＬレベルになる。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１７４】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、第２反転クロックＸＣＬＫ２はＬレベルである。従って、ナンド回路３９のアップ信号ＵＰはＨレベルのままである。
【０１７５】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７の出力信号ＳＧ３１は、クロックＣＬＫの１／２周期遅れてＪＫＦ３８に出力される。ＪＫＦ３８の反転出力信号ＸＳＧ３２は、このＨレベルの出力信号ＳＧ３１に基づいてＬレベルとなる。
【０１７６】
やがて、基準信号ＲＩＮが立上がった時に同時に立上がった第２クロックＣＬＫ２から数えて２個目の第２クロックＣＬＫ２の立上がりに応答して、排他的論理和回路３６の第２位相差検出信号ＳＧ２２が第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。しかしながら、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２をＬレベルに保持している。従って、ナンド回路４０のダウン信号ＤＮはＨレベルのままである。
【０１７７】
このように、クロックＣＬＫと基準信号ＲＩＮの立上がりが揃っている時、位相比較器２２はＬレベルのアップ信号ＵＰ及びダウン信号ＤＮを出力しない。
（Ｂ）第２クロックＣＬＫ２の立上がりと基準信号ＲＩＮの立下がりが揃っている時（図１０参照）
基準信号ＲＩＮの立下がり（第２反転クロックＸＣＬＫ２の立下がり）から第２クロックＣＬＫ２の１／２周期経過して該第２反転クロックＸＣＬＫ２が立上がると、第１ＤＦ３１の反転出力信号ＸＳＧ１１はＬレベルからＨレベルに立上がる。
【０１７８】
一方、基準信号ＲＩＮの立下がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して、前記第１位相差検出信号ＳＧ２１はＨレベルからＬレベルとなる。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１７９】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、第２反転クロックＸＣＬＫ２はＬレベルである。従って、ナンド回路３９のアップ信号ＵＰはＨレベルのままである。
【０１８０】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７の出力信号ＳＧ３１は、クロックＣＬＫの１／２周期遅れてＪＫＦ３８に出力する。ＪＫＦ３８の反転出力信号ＸＳＧ３２はこのＨレベルの出力信号ＳＧ３１に基づいてＬレベルとなる。
【０１８１】
やがて、基準信号ＲＩＮが立下がった時に同時に立上がった第２クロックＣＬＫ２から数えて２個目の第２クロックＣＬＫ２の立上がりに応答して、第２位相差検出信号ＳＧ２２は第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。しかしながら、ＪＫＦ３８の反転出力信号ＸＳＧ３２は第２位相差検出信号ＳＧ２２がＨレベルの間、Ｌレベルである。従って、ナンド回路４０のダウン信号ＤＮはＨレベルのままである。
【０１８２】
このように、第２クロックＣＬＫ２の立上がりと基準信号ＲＩＮの立下がりが揃っている時、位相比較器２２のアップ信号ＵＰ及びダウン信号ＤＮはＨレベルのままである。
【０１８３】
（Ｃ）第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立上がりより早い時（図１１参照）
図１１に示すように、クロックＣＬＫの１／２周期分だけ早い場合について説明する。
【０１８４】
基準信号ＲＩＮの立上がり（この時第２反転クロックＸＣＬＫ２は既に立下がっている）から該第２反転クロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立上がった時からクロックＣＬＫの１／２周期分経過した時にＨレベルからＬレベルに立下がる。
【０１８５】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立上がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルからＬレベルとなる。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、クロックＣＬＫの１／２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１８６】
この時、第１位相差検出信号ＳＧ２１がＨレベルの間は、第２反転クロックＸＣＬＫ２はＬレベルである。従って、アップ信号ＵＰはＨレベルのままである。又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。その第１位相差検出信号ＳＧ２１がクロックＣＬＫの１／２周期分の時間Ｈレベルになっているだけなので、ＪＫＦ３８に出力される出力信号ＳＧ３１はＬレベルのままとなる。その結果、Ｈレベルの第２位相差検出信号ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベルのままなので、Ｈレベルの反転出力信号ＸＳＧ３２がナンド回路４０に出力される。
【０１８７】
やがて、基準信号ＲＩＮが立上がった時から数えて最初に立上がる第２クロックＣＬＫ２の立上がりに応答して、第２位相差検出信号ＳＧ２２が第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。
【０１８８】
従って、この第２位相差検出信号ＳＧ２２に応答して、ダウン信号ＤＮはクロックＣＬＫの１周期分Ｌレベルとなる。
このように、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立上がりより早い時、Ｌレベルのダウン信号ＤＮが出力される。
【０１８９】
（Ｄ）第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立下がりより早い時（図１１参照）
図１１に示すように、クロックＣＬＫの１／２周期分だけ早い場合について説明する。
【０１９０】
基準信号ＲＩＮの立下がり（この時第２反転クロックＸＣＬＫ２は既に立下がっている）から該第２反転クロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１１は、その基準信号ＲＩＮが立下がった時からクロックＣＬＫの１／２周期分経過した時にＬレベルからＨレベルに立上がる。
【０１９１】
一方、基準信号ＲＩＮの立下がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して、前記第１位相差検出信号ＳＧ２１はＨレベルからＬレベルになる。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、クロックＣＬＫの１／２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１９２】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、第２反転クロックＸＣＬＫ２はＬレベルである。従って、アップ信号ＵＰはＨレベルのままである。
【０１９３】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。その第１位相差検出信号ＳＧ２１がクロックＣＬＫの１／２周期分の時間Ｈレベルになっているだけなので、ＪＫＦ３８に出力される出力信号ＳＧ３１はＬレベルのままとなる。その結果、Ｈレベルの第２位相差検出信号ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベルのままなので、ナンド回路４０に入力される反転出力信号ＸＳＧ３２はＨレベルのままである。
【０１９４】
やがて、基準信号ＲＩＮが立下がった時から数えて最初に立上がる第２クロックＣＬＫ２の立上がりに応答して、第２位相差検出信号ＳＧ２２が第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。
【０１９５】
従って、この第２位相差検出信号ＳＧ２２に応答して、ダウン信号ＤＮはクロックＣＬＫの１周期分Ｌレベルとなる。
このように、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立下がりより早い時、Ｌレベルのダウン信号ＤＮが出力される。
【０１９６】
（Ｅ）第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立上がりより遅い時（図１２参照）
図１２に示すように、クロックＣＬＫの１周期分だけ遅い場合について説明する。
【０１９７】
基準信号ＲＩＮの立上がり（この時第２反転クロックＸＣＬＫ２は立上がる）から次の第２反転クロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立上がった時からクロックＣＬＫの２周期分経過した時にＨレベルからＬレベルに立下がる。
【０１９８】
一方、基準信号ＲＩＮの立上がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して、前記第１位相差検出信号ＳＧ２１はＨレベルからＬレベルとなる。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、クロックＣＬＫの２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１９９】
この時、第１位相差検出信号ＳＧ２１がＨレベルの間は、第２反転クロックＸＣＬＫ２は前記基準信号ＲＩＮの立上がりからクロックＣＬＫの１周期に相当する時間Ｈレベルである。従って、その第２反転クロックＸＣＬＫ２がＨレベルになっている間、アップ信号ＵＰはＬレベルとなる。
【０２００】
又、第１位相差検出信号ＳＧ２１がクロックＣＬＫの２周期分の時間Ｈレベルになっているため、ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベルとなる。このＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２はＬレベルとなる。
【０２０１】
やがて、基準信号ＲＩＮが立上がった後から数えて２個目の第２クロックＣＬＫ２の立上がりに応答して、第２位相差検出信号ＳＧ２２は第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。しかしながら、Ｈレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２はＬレベルに保持している。従って、ダウン信号ＤＮはＨレベルのままである。
【０２０２】
このように、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立上がりよりクロックＣＬＫの１周期分遅い時、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの１周期分出力する。
【０２０３】
尚、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立上がりよりクロックＣＬＫの１／２周期分遅い時には、上記と同様な動作を行い、図１３に示すようにＬレベルのアップ信号ＵＰがクロックＣＬＫの１／２周期分出力される。同様に、Ｌレベルのダウン信号ＤＮは出力されない。
【０２０４】
（Ｆ）第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立下がりより遅い時（図１２参照）
図１２に示すように、クロックＣＬＫの１周期分だけ遅い場合について説明する。
【０２０５】
基準信号ＲＩＮの立下がり（この時第２反転クロックＸＣＬＫ２は立上がる）から次の第２反転クロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立下がった時からクロックＣＬＫの２周期分経過した時にＬレベルからＨレベルに立上がる。
【０２０６】
一方、基準信号ＲＩＮの立下がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して、前記第１位相差検出信号ＳＧ２１はＨレベルからＬレベルとなる。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、クロックＣＬＫの２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０２０７】
この時、この第１位相差検出信号ＳＧ２１がＨレベルの間は、第２反転クロックＸＣＬＫ２は前記基準信号ＲＩＮの立下がりからクロックＣＬＫの１周期に相当する時間Ｈレベルである。従って、その第２反転クロックＸＣＬＫ２がＨレベルになっている間、アップ信号ＵＰはＬレベルとなる。
【０２０８】
又、その第１位相差検出信号ＳＧ２１がクロックＣＬＫの２周期分の時間Ｈレベルになっているため、ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベルとなる。このＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２はＬレベルとなる。
【０２０９】
やがて、基準信号ＲＩＮが立下がった後から数えて２個目の第２クロックＣＬＫ２の立上がりに応答して、第２位相差検出信号ＳＧ２２は第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。しかしながら、Ｈレベルの第２位相差検出信号ＳＧ２２が出力されている間、ＪＫＦ３８の反転出力信号ＸＳＧ３２はＬレベルのままである。従って、ダウン信号ＤＮはＨレベルのままである。
【０２１０】
このように、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立下がりよりクロックＣＬＫの１周期分遅い時、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの１周期分出力される。
【０２１１】
尚、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立下がりよりクロックＣＬＫの１／２周期分遅い時には、上記と同様な動作を行い、図１３に示すようにＬレベルのアップ信号ＵＰがクロックＣＬＫの１／２周期分出力される。同様に、Ｌレベルのダウン信号ＤＮは出力されない。
【０２１２】
このように、第二実施形態によれば、第一実施形態で述べた（１）〜（５）の特徴に加えて、分周器２６の分周比を変更しただけで、高速読み出しに対応した位相比較器２２とすることができる。
【０２１３】
尚、発明の実施の形態は上記実施形態に限定されるものではなく、以下のように実施してもよい。
○分周回路２６と位相比較器２２とを１チップの半導体集積回路装置として実施してもよい。
【０２１４】
○位相比較器２２のみ１チップの半導体集積回路装置として実施してもよい。○ＰＬＬ回路１９を１チップの半導体集積回路装置として、その半導体集積回路装置に位相比較器２２を含ませるようにして実施してもよい。
【０２１５】
○データ復調装置１４を１チップの半導体集積回路装置にして実施してもよい。
○読み出し速度に応じて、分周器２６の分周比を適宜変更して実施してもよい。
【０２１６】
○ＺＣＬＶ（Zone Constant Linear Velocity ）方式で記録された光ディスク１２をＣＡＶ方式で読み出すデータ読み出し装置に実施してもよい。
【０２１７】
【発明の効果】
請求項１〜８に記載の発明によれば、第２のデジタル信号が第１のデジタル信号よりも遅れているときに第１の比較信号が生成され、第２のデジタル信号が第１のデジタル信号よりも早いときに第２の比較信号が生成される。従って、第１のデジタル信号の立上がり及び立下がりに対して第２のデジタル信号の位相が揃っている場合には、第１及び第２の比較信号が生成されないため、チャージポンプ等のＰＬＬ回路に含まれる各回路を安定な状態に保持することができる。
【０２２３】
請求項９に記載の発明によれば、第１のデジタル信号の立上がり及び立下がりに対して第２のデジタル信号の位相が揃っている場合には、各構成回路を安定な状態に保持し安定したロック状態を保持することができる。
【０２２４】
請求項１０に記載の発明によれば、データ復調回路は第１のデジタル信号の立上がり及び立下がりに対して安定して動作するＰＬＬ回路の該再生クロックにより、デジタル読み出し信号を確実に復調することができる。
【０２２５】
請求項１１に記載の発明によれば、データ読み出し装置において、デジタル読み出し信号を確実に復調することができる。
【０２２６】
請求項１２に記載の発明によれば、記録媒体を一定の回転速度で回転させてピックアップ装置にて読み出した格納データを確実に復調することができる。
【図面の簡単な説明】
【図１】データ読み出し装置を示すブロック図。
【図２】ＰＬＬ回路を示すブロック図。
【図３】位相比較器を示すブロック図。
【図４】位相比較器の各構成回路を示すブロック回路図。
【図５】クロックの立上がりと基準信号の立上がり（立下がり）が揃っている時のタイミングチャート。
【図６】クロックの立上がりが基準信号の立上がり（立下がり）より早い場合のタイミングチャート。
【図７】クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【図８】クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【図９】第二実施形態の位相比較器の各構成回路を示すブロック回路図。
【図１０】第２クロックの立上がりと基準信号の立上がり（立下がり）が揃っている時のタイミングチャート。
【図１１】第２クロックの立上がりが基準信号の立上がり（立下がり）より早い場合のタイミングチャート。
【図１２】第２クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【図１３】第２クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【図１４】ＣＡＶ方式の読み出し信号の周波数の説明図。
【図１５】ＥＦＭ信号の波形図。
【図１６】従来の位相比較器を説明するためのブロック図。
【図１７】従来の位相比較器を示すブロック回路図。
【図１８】従来の位相比較器の動作を説明するためのタイミングチャート。
【図１９】従来の位相比較器を示すブロック回路図。
【図２０】クロックの立上がりと基準信号の立上がり（立下がり）が揃っている時のタイミングチャート。
【図２１】クロックの立上がりが基準信号の立上がり（立下がり）より早い場合のタイミングチャート。
【図２２】クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【図２３】クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【符号の説明】
１２ 記録媒体としての光ディスク
１４ データ復調回路としてのデータ復調装置
１９ ＰＬＬ回路
２２ 位相比較器
２６ 分周回路
２８ 同期回路
２９ 位相差検出回路
３０ 位相差演算回路
３７ 第２判定回路を構成するＤ型フリップフロップ（ＤＦ）
３８ 第２判定回路を構成するＪＫ型フリップフロップ（ＪＫＦ）
３９ 第１判定回路を構成するナンド回路
４０ 第２判定回路を構成するナンド回路
ＣＬＫ 第２のデジタル信号としてのクロック
ＸＣＬＫ 第２のデジタル信号としての反転クロック
ＣＬＫ１ 再生クロック
ＣＬＫ２ 第２のデジタル信号としての第２クロック
ＸＣＬＫ２ 第２反転クロック
ＲＩＮ 基準信号
ＦＩＮ 第３のデジタル信号としての帰還信号
ＳＧ４ 第１のデジタル信号としてのＥＦＭ信号
ＸＳＧ１１ 同期信号（第１同期信号）としての反転出力信号
ＳＧ１２ 第２同期信号としての出力信号
ＳＧ１３ 第３同期信号としての出力信号
ＳＧ２１ 第１位相差検出信号
ＳＧ２２ 第２位相差検出信号
ＳＧ３１ 判定信号としての出力信号
ＸＳＧ３２ 制御信号としての反転出力信号
ＵＰ 第１の比較信号としてのアップ信号
ＤＮ 第２の比較信号としてのダウン信号
【発明の属する技術分野】
本発明は、デジタル信号の位相比較方法、位相比較器、ＰＬＬ回路、データ復調回路、及び、データ読み出し装置に関するものである。
【０００２】
近年、マルチメディア化に伴いデータ量が増大の一途をたどっている。増大するデータ量を保存する記録媒体として大容量の光ディスクが注目され、ＬＤ、ＣＤ−ＲＯＭ、ＭＤ、ＰＤ等が開発されている。そして、現在ではＣＤ−ＲＯＭと同じ大きさで約７．５倍の容量が実現できるＤＶＤ（Degital Video Disk）が開発されている。このように大量のデータを記録媒体に記録することが可能になる一方で、記録媒体に記録された大量のデータの再生処理がより高速度に行えるデータ読み出し装置が望まれている。
【０００３】
【従来の技術】
従来、データ読み出し装置において、ＣＤ−ＲＯＭ等の記録媒体に記録したデータの読み出しには、ＣＬＶ方式（Constant Linear Velocity；線速度一定方式）が採用されている。このＣＬＶ方式は、記録媒体に対するピックアップ装置の読み取り位置に相対して該記録媒体の回転速度を変更して、ピックアップ装置の各読み取り位置での線速度を一定にして該記録媒体に記録された格納データを読み取る方式である。
【０００４】
このＣＬＶ方式の特徴は、線速度が一定であることから記録媒体上の各トラックに記録される各セクタの長さは記録媒体の外周部及び内周部に関係なくどのセクタとも一定に設定される。又、ピックアップ装置から単位時間当たりに読み出されるデータ量は記録媒体の内周部及び外周部に関係なくどの位置においても一定となるように設定されている。さらに、記録媒体上の各セクタ中でデータを記録している記録ピット（ｐｉｔ）長は、同様に記録媒体の外周部及び内周部に関係なくどのセクタとも一定に設定されている。
【０００５】
このＣＬＶ方式において、データの再生処理速度を上げる方法として、記録媒体の回転数を全体に上げることによって実現している。
しかしながら、ＣＬＶ方式では、記録媒体上のセクタの直線方向の長さが、内周部でも外周部でも一定になるように、半径方向毎にセクタの角度を変えている。従って、再生周波数（読み取り速度）が一定となるように、記録媒体の外周部と内周部とで回転数を変える必要があった。従って、データ再生の高速化を図るためには、短時間に回転数を調節することのできる大きなトルクを持った大規模で高価なモータが使用されている。その結果、ディスク装置においては、規模が大型化するとともに消費電力が増大するという問題を含んでいた。
【０００６】
そこで、記録媒体からの格納データの読み出し方法として、データ再生の高速化を維持しつつモータの小型化か且つ低消費電力化を可能するためＣＡＶ方式（Constant Angular Velocity ；角速度一定方式）が注目されている。ＣＡＶ方式は、モータの回転数を一定、即ち記録媒体をその角速度が一定となるように回転させて該記録媒体に記録された格納データを読み取る方式である。
【０００７】
ＣＡＶ方式の特徴は、記録媒体上の各トラックに記録される各セクタの長さは、記録媒体の外周に位置するほど長く設定される。そして、ピックアップ装置から単位時間当たりに読み出されるデータ量は記録媒体の径方向のどの位置においても一定となるように設定されている。そのため、記録媒体に記録される記録ピット（ｐｉｔ）長が外周部に行くほど長く設定される。これは、ＣＬＶ方式において記録媒体のどの位置においてもセクタの長さ及びそのセクタ中に記録される記録ピット長が一定であるのと相違する。
【０００８】
ところで、ＣＬＶ方式に対応した例えばＣＤ−ＲＯＭ等の記録媒体に記録されたデータをＣＡＶ方式のディスク装置で読み出したい場合が生じる。しかしながら、このＣＡＶ方式のディスク装置では、各セクタからデータを読み出す場合、外周部と内周部ではその線速度が相違する。従って、ＣＬＶ方式対応の記録媒体に記録された格納データをピックアップ装置にて読み出され出力されるアナログ・リード信号の周波数Ｆは、図１４に示すように記録媒体の内周から外周に向かって上昇する。
【０００９】
つまり、ＣＬＶ方式対応の記録媒体はどの位置においてもセクタの長さ及びそのセクタ中に記録される記録ピット長が一定であって、外周部に行くほど線速度はより速くなり読み取り速度が速くなるからである。ちなみに、周波数Ｆの変化は２．５倍となる。ＣＬＶ方式に対応した記録媒体に記録された格納データをＣＡＶ方式のディスク装置で読み出したい場合、そのアナログ・リード信号の周波数Ｆはピックアップ装置（光学ヘッド）の位置に相対して変化することになる。
【００１０】
又、ピックアップ装置にて読み出され増幅器から出力されるアナログ・リード信号は、信号処理回路にてデジタル変換される。この信号処理を行う際、該アナログ・リード信号の周波数Ｆと同期した周期の再生クロックが用いられる。この再生クロックは一般にＰＬＬ回路にて生成される。そのため、このアナログ・リード信号の周波数Ｆの変化に対応した再生クロックを生成することができるＰＬＬ回路の必要が生じる。
【００１１】
図１６は、一般的なＰＬＬ回路に設けられたデジタル形式の位相比較器を説明するための原理図を示す。この位相比較器６０は、ＲＩＮ入力端子には分周器６１を介して水晶発振モジュール６２からデューティ・サイクルが５０％の一定周波数信号が基準信号ＲＩＮとして入力され、ＦＩＮ入力端子には同じく分周器６３を介して図示しないＶＣＯ（電圧制御発振器）からの出力信号が帰還信号ＦＩＮとして入力されている。そして、位相比較器６０は、この両入力信号ＲＩＮ，ＦＩＮの位相を比較する。位相比較器は、その比較結果をアップ信号ＵＰ、又は、ダウン信号ＤＮとして図示しないチャージポンプに出力する。
【００１２】
図１７は、このデジタル形式の位相比較器６０のブロック回路を示す。この位相比較器６０は、９個の第１〜第９ナンド回路６０ａ〜６０ｉを備えている。第２及び第３ナンド回路６０ｂ，６０ｃとで、第１フリップフロップ６４を、第４及び第５ナンド回路６０ｄ，６０ｅとで第２フリップフロップ６５を構成している。第１ナンド回路６０ａは水晶発振モジュール６２からの基準信号ＲＩＮが入力され、第６ナンド回路６０ｆはＶＣＯ（電圧制御発振器）からの帰還信号ＦＩＮを入力する。又、第８ナンド回路６０ｈは、第１ナンド回路６０ａ、第１フリップフロップ６４及び第７ナンド回路６０ｇからの出力信号を入力し、基準信号ＲＩＮより帰還信号ＦＩＮの位相が遅れていることを示すアップ信号ＵＰを生成し出力する。第９ナンド回路６０ｉは、第６ナンド回路６０ｆ、第２フリップフロップ６５及び第７ナンド回路６０ｇからの出力信号を入力し、基準信号ＲＩＮより帰還信号ＦＩＮの位相が進んでいることを示すダウン信号ＤＮを生成し出力する。
【００１３】
図１８は、位相比較器６０の動作を説明するためのタイミングチャートを示す。図１８から明らかなように、基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの立下がりの位相が遅れている場合には、位相比較器６０はその位相差分だけ低電位（Ｌレベル）となるアップ信号ＵＰを第８ナンド回路６０ｈから出力する。この時、位相比較器６０は第９ナンド回路６０ｉから出力されるダウン信号ＤＮを高電位（Ｈレベル）の状態のまま保持している。一方、基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの立下がりの位相が進んでいる場合には、位相比較器６０はその位相差分だけＬレベルとなるダウン信号ＤＮを第９ナンド回路６０ｉから出力する。この時、位相比較器６０は第８ナンド回路６０ｈから出力されるアップ信号ＵＰをＨレベルの状態のまま保持している。又、両信号ＲＩＮ，ＦＩＮの位相が揃った場合には、位相比較器６０はアップ信号ＵＰ及びダウン信号ＤＮを共にＨレベルに保持している。
【００１４】
従って、この位相比較器６０では、位相が揃った場合にはアップ信号ＵＰ及びダウン信号ＤＮのレベルがＨレベルのまま保持されている。その結果、アップ信号ＵＰ及びダウン信号ＤＮのレベルがＨレベルに安定していることから、後に続くチャージポンプ、ＶＣＯ（電圧制御発振器）等は動作が安定するといった利点をこの位相比較器は有している。
【００１５】
又、図１８から明らかなように、この位相比較器６０は基準信号ＲＩＮと帰還信号ＦＩＮのＬレベルからＨレベルの立上がりをとらえてアップ信号ＵＰ又はダウン信号ＤＮを生成するものではない。つまり、この位相比較器６０は基準信号ＲＩＮと帰還信号ＦＩＮのＨレベルからＬレベルの立下がりをとらえ、その立下がりタイミングの差をＬレベルのアップ信号ＵＰ又はダウン信号ＤＮとして出力している。従って、基準信号ＲＩＮが必ずしもデューティ・サイクルが５０％でなくてもよいという特徴を備えている。
【００１６】
しかしながら、例えばＣＤ−ＲＯＭ等の記録媒体に記録されたデータをＣＡＶ方式で読み出す場合の再生クロックを生成するためのＰＬＬ回路に上記位相比較器６０を採用すると以下の問題が生ずる。
【００１７】
つまり、前記位相比較器６０のＲＩＮ入力端子には、ＣＤ−ＲＯＭから増幅器を通過し、２値化されたパルス（ＥＦＭ；Eight Fourteen Modulation 、以下、ＥＦＭ信号という）が基準信号ＲＩＮとして入力され、他方のＦＩＮ入力端子にはＶＣＯの出力信号が帰還信号ＦＩＮとして入力される。このＥＦＭ信号は、図１５に示すように、規則性のない（即ち３Ｔ周期〜１１Ｔ周期という範囲の信号の組み合わせが並んで出力される）信号である。ＥＦＭ信号は、高電位（Ｈレベル）にある間隔と低電位（Ｌレベル）にある間隔の長短に意味を持たせていて、その両間隔の長短はそれぞれ３Ｔ〜１１Ｔ周期の９種類がある。従って、ＥＦＭ信号は、ＨレベルとＬレベルと交互に出力される波形がこの９種類の周期の中で組み合わさった波形となるため、周波数が安定しない信号である。
【００１８】
しかも、ＣＬＶ方式に対応したＣＤ−ＲＯＭ等の記録媒体に記録されたデータをＣＡＶ方式のディスク装置で読み出したい場合には、そのアナログ・リード信号の周波数Ｆはピックアップ装置（光学ヘッド）の位置に相対して変化することになる。
【００１９】
従って、該ＥＦＭ信号を基準信号ＲＩＮとすると、毎回基準（基準信号ＥＦＭ）の周波数が変化することから、いつまで経ってもＰＬＬ回路はロックしない。前記位相比較器６０は、基準信号ＲＩＮの立下がりに対する帰還信号ＦＩＮの位相比較をすることができるけれど、基準信号ＲＩＮの立ち上がりに対する帰還信号ＦＩＮの位相比較をすることができないからである。
【００２０】
図１９は、周波数が変化するＥＦＭ信号を基準信号ＲＩＮとして入力してもロックさせることができる位相比較器の電気ブロック回路を示す。
この位相比較器７０は、４個の第１〜第４Ｄ型フリップフロップ（第１〜第４ＤＦという）７１〜７４、排他的論理和回路７５、否定排他的論理和回路７６を備えている。そして、基準信号ＲＩＮは直列に接続した第１〜第３ＤＦ７１〜７３の初段の第１ＤＦ７１のデータ入力端子Ｄに入力される。又、基準信号ＲＩＮは排他的論理和回路７５に入力される。
【００２１】
一方、帰還信号ＦＩＮは、第４ＤＦ７４のクロック入力端子ＣＫに入力されて１／２に分周されてクロックＣＬＫと該クロックＣＬＫに対して反転した反転クロックＸＣＬＫとなる。そして、クロック信号ＣＬＫは第２ＤＦ７２のクロック入力端子ＣＫに入力される。又、反転クロック信号ＸＣＬＫは第１及び第３ＤＦ７１，７３のクロック入力端子ＣＫに入力される。
【００２２】
従って、第１ＤＦ７１は反転クロックＸＣＬＫの立上がりに応答してその時の基準信号ＲＩＮの状態を出力端子Ｑから第２ＤＦ７２のデータ入力端子Ｄに出力する。第２ＤＦ７２はクロックＣＬＫの立上がりに応答してその時の第１ＤＦ７１の出力端子Ｑの状態を取り込み自身の出力端子Ｑから第３ＤＦ７３のデータ入力端子Ｄに出力するするとともに否定排他的論理和回路７６に出力する。又、第３ＤＦ７３は反転クロックＸＣＬＫの立上がりに応答してその時の第２ＤＦ７２の出力端子Ｑの状態を取り込み自身の出力端子Ｑから否定排他的論理和回路７６に出力する。
【００２３】
否定排他的論理和回路７６は、第２及び第３ＤＦ７２，７３の出力端子Ｑからの出力信号に基づいてダウン信号ＤＮを図示しないチャージポンプに出力する。又、排他的論理和回路７５は前記基準信号ＲＩＮと第１ＤＦ７１の反転出力端子バーＱからの出力信号を入力し、両信号に基づいてアップ信号ＵＰを出力する。
【００２４】
図２０〜図２３は、この位相比較器７０の動作を説明するためのタイミングチャートである。
１．「クロックＣＬＫの立上がりと基準信号ＲＩＮの立上がりが揃う時」
図２０に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立上がりと同時にＬレベルに立下がり、帰還信号ＦＩＮの１周期分（クロックＣＬＫの半周期分）が経過すると同時にＨレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立上がりが揃ったクロックＣＬＫの次に出力されるクロックＣＬＫの立上がりと同時にＬレベルに立下がり、帰還信号ＦＩＮの１周期分が経過すると同時にＨレベルとなる。
【００２５】
従って、揃っている時には、Ｌレベルのアップ信号ＵＰとダウン信号ＤＮが同じ時間（クロックＣＬＫの半周期分）だけ出力される。
２．「クロックＣＬＫの立上がりと基準信号ＲＩＮの立下がりが揃う時」
図２０に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立下がりと同時にＬレベルに立下がり、帰還信号ＦＩＮの１周期分が経過すると同時にＨレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がりが揃ったクロックＣＬＫの次に出力されるクロックＣＬＫの立上がりと同時にＬレベルに立下がり、帰還信号ＦＩＮの１周期分が経過すると同時にＨレベルとなる。
【００２６】
従って、揃っている時には、Ｌレベルのアップ信号ＵＰとダウン信号ＤＮが同じ時間（クロックＣＬＫの半周期分）だけ出力される。
３．「クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分早い時」
図２１に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立上がりと同時にＬレベルに立下がり、最初のクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの半周期分が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立上がり後の最初のクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベルとなる。
【００２７】
従って、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分早い時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの４半周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００２８】
４．「クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分早い時」
図２１に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立下がりと同時にＬレベルに立下がり、最初のクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの半周期分が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がりが揃ったクロックＣＬＫの次に出力されるクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの１周期分の経過すると）Ｈレベルとなる。
【００２９】
従って、ロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分早い時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの４半周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３０】
５．「クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期分遅れている時」
図２２に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立上がりと同時にＬレベルに立下がり、次のクロックＣＬＫの立下がりと同時に（この場合。帰還信号ＦＩＮの２周期分が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立上がり後の２番目のクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立ち下がりと同時に（この場合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベルとなる。
【００３１】
従って、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期分遅れている時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの１周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３２】
６．「クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期分遅れている時」
図２２に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立下がりと同時にＬレベルに立ち下がり、次のクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの２周期分が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がり後の２番目のクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの１周期分の経過すると）Ｈレベルとなる。
【００３３】
従って、クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期分遅れている時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの１周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３４】
７．「クロックＣＬＫの立ち上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分遅れている時」
図２３に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立上がりと同時にＬレベルに立下がり、最初のクロックＣＬＫの立下がりと同時に（この場合。帰還信号ＦＩＮの１周期半が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立上がり後の２番目のクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立ち下がりと同時に（この場合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベルとなる。
【００３５】
従って、クロックＣＬＫの立ち上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分遅れている時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの３／４周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３６】
８．「クロックＣＬＫの立ち上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分遅れている時」
図２３に示すように、アップ信号ＵＰは、基準信号ＲＩＮの立下がりと同時にＬレベルに立ち下がり、最初のクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの１周期半が経過すると）Ｈレベルとなる。一方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がり後の２番目のクロックＣＬＫの立上がりと同時にＬレベルに立下がり、そのクロックＣＬＫの立下がりと同時に（この場合、帰還信号ＦＩＮの１周期分の経過すると）Ｈレベルとなる。
【００３７】
従って、クロックＣＬＫの立ち上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分遅れている時Ｌレベルのアップ信号ＵＰがクロックＣＬＫの３／４周期分だけ出力され、Ｌレベルのダウン信号ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３８】
このように、この位相比較器７０は、図２０〜図２３に示すように、その位相に応じて時間のＬレベルのアップ信号ＵＰ及びダウン信号ＤＮを生成するとともに、必ずアップ信号ＵＰ、ダウン信号ＤＮが互いに重ならないように間隔を開けて出力する。
【００３９】
そして、図２０に示すように基準信号ＲＩＮの立上がり及び立下がり対してクロックＣＬＫの位相が揃った状態になると、その時の該クロックＣＬＫの１周期をＴとすると、基準信号ＲＩＮ（ＥＦＭ信号）の最初のＨレベルの間隔はクロックＣＬＫの３Ｔ周期分、次のＬレベルの間隔は４Ｔ周期分、次のＨレベルの間隔はクロックＣＬＫの５Ｔ周期分、次のＬレベルの間隔は３Ｔ周期分であることが検出することが可能になる。
【００４０】
【発明が解決しようとする課題】
しかしながら、上記位相比較器７０は、どんな場合でもアップ信号ＵＰ，ダウン信号ＤＮが出力される。従って、位相が一致した時、後に続くチャージポンプ、ＶＣＯ（電圧制御発振器）等は常に動作することになり、一時的にＰＬＬ回路は周波数のロックが外れ安定性に問題があった。
【００４１】
本発明の第１の目的は、第１のデジタル信号の立上がり及び立下がりに対して第２のデジタル信号の位相が遅れているか早いかを判定することができるデジタル信号の位相比較方法を提供することにある。
【００４４】
本発明の第２の目的は、第１のデジタル信号の立上がり及び立下がりに対して位相比較を行うことができるとともに、位相が揃っている場合にはチャージポンプ等のＰＬＬ回路に含まれる各構成回路を安定な状態に保持し安定したロック状態を保持することができる位相比較器を提供することにある。
【００４５】
本発明の第３の目的は、第１のデジタル信号の立上がり及び立下がりに対して第２のデジタル信号を位相を揃えることができるとともに、位相が揃っている場合には、各構成回路を安定な状態に保持し安定したロック状態を保持することができるＰＬＬ回路を提供することにある。
【００４６】
本発明の第４の目的は、２値化されたデジタル読み出し信号の立上がり及び立下がりに対して再生クロックの位相を揃えることができ、そのデジタル読み出し信号を確実に復調することができるデータ復調回路を提供することにある。
【００４７】
本発明の第５の目的は、ピックアップ装置にて読み出され出力される周波数が変化する２値化されたデジタル読み出し信号を復調することができるデータ読み出し装置を提供することにある。
【００４８】
本発明の第６の目的は、記録媒体の駆動方式が相違する方式に対応して該記録媒体に記録された格納データを復調することができるデータ読み出し装置を提供することにある。
【００４９】
【課題を解決するための手段】
請求項１に記載の発明は、第１のデジタル信号の立上がり又は立下がりを検出し、第２のデジタル信号に対応した前記第１のデジタル信号の立上がり又は立下がりを検出した時に、前記第１のデジタル信号が前記第２のデジタル信号と同期することを示す同期信号を生成し、前記第１のデジタル信号と前記同期信号との位相差を検出して位相差検出信号を生成し、前記位相差検出信号と前記第２のデジタル信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも遅れているか否か判定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成し、前記第２のデジタル信号よりも周波数が高い第３のデジタル信号と前記位相差信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも早いか否か判定し、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは第２の比較信号を生成することをその要旨とする。
【００５０】
請求項２に記載の発明は、第１のデジタル信号の立ち上がり又は立ち下がりを検出し、第２のデジタル信号に対応した前記第１のデジタル信号の立ち上がり又は立ち下がりを検出した時に、前記第１のデジタル信号が前記第２のデジタル信号と同期することを示す第１同期信号を生成し、前記第１同期信号に遅延する第２同期信号を生成し、前記第２同期信号に遅延する第３同期信号を生成し、前記第１のデジタル信号と前記第１同期信号との位相差を検出して第１位相差検出信号を生成し、前記第２のデジタル信号と第３のデジタル信号との位相差を示す第２位相差検出信号を生成し、前記第２のデジタル信号と前記第３のデジタル信号と前記第１位相差検出信号とを使用して前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成し、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは前記第２位相差検出信号に対応する第２の比較信号を生成することをその要旨とする。
【００５１】
請求項３に記載の発明は、第１のデジタル信号と第２のデジタル信号との位相差を検出して位相差検出信号を生成し、前記第２のデジタル信号と前記位相差検出信号とを使用して、前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延している場合は第１の比較信号のみを生成し、前記第２のデジタル信号が前記第１のデジタル信号よりも早い場合は第２の比較信号のみを生成し、前記偏差がゼロの場合は前記第１の比較信号及び前記第２の比較信号を生成しないことをその要旨とする。
【００５２】
請求項４に記載の発明は、請求項１、請求項２又は請求項３に記載のデジタル信号の位相比較方法において、前記第２のデジタル信号の周波数は前記第１のデジタル信号の周波数よりも高いことをその要旨とする。
【００５３】
請求項５に記載の発明は、第１のデジタル信号の立ち上がり又は立ち下がりを検出する検出回路と、第２のデジタル信号に対応した前記第１のデジタル信号の立ち上がり又は立ち下がりを検出した時に、前記第１のデジタル信号が前記第２のデジタル信号と同期することを示す同期信号を生成する同期回路と、前記第１のデジタル信号と前記同期信号との位相差を検出して位相差検出信号を生成する位相差検出回路と、前記第２のデジタル信号と前記位相差検出信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも遅れているか否かを判定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成する第１判定回路と、前記第２のデジタル信号よりも周波数が高い第３のデジタル信号と前記位相差検出信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも早いか否かを判定し、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは第２の比較信号を生成する第２判定回路と、を備えることをその要旨とする。
【００５４】
請求項６に記載の発明は、第１のデジタル信号の立ち上がり又は立ち下がりを検出する検出回路と、第２のデジタル信号に対応した前記第１のデジタル信号の立ち上がり又は立ち下がりを検出した時に、前記第１のデジタル信号が前記第２のデジタル信号と同期することを示す第１同期信号を生成し、前記第１同期信号に遅延する第２同期信号を生成し、前記第２同期信号に遅延する第３同期信号を生成する同期回路と、前記第１のデジタル信号と前記第１同期信号との位相差を検出して第１位相差検出信号を生成し、前記第２のデジタル信号と第３のデジタル信号との位相差を示す第２位相差検出信号を生成する位相差検出回路と、前記第２のデジタル信号と前記第３のデジタル信号と前記第１位相差検出信号とを使用して前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成し、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは前記第２位相差検出信号に対応する第２の比較信号を生成する位相差演算回路と、を備えることをその要旨とする。
【００５５】
請求項７に記載の発明は、第１のデジタル信号と第２のデジタル信号との位相差を検出して位相差検出信号を生成する検出回路と、前記第２のデジタル信号と前記位相差検出信号とを使用して、前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延している場合は第１の比較信号のみを生成し、前記第２のデジタル信号が前記第１のデジタル信号よりも早い場合は第２の比較信号のみを生成し、前記偏差がゼロの場合は前記第１の比較信号及び前記第２の比較信号を生成しない判定回路と、を備えることをその要旨とする。
請求項８に記載の発明は、請求項５、請求項６又は請求項７に記載の位相比較器において、第２のデジタル信号の周波数は前記第１のデジタル信号の周波数よりも高いことをその要旨とする。
請求項９に記載の発明は、請求項５乃至８のいずれか１に記載の位相比較器を備えたＰＬＬ回路。
請求項１０に記載の発明は、請求項９に記載のＰＬＬ回路を備えたデータ復調回路。
【００５６】
請求項１１に記載の発明は、請求項１０に記載のデータ復調回路を備えたデータ読み出し装置。
請求項１２に記載の発明は、請求項９に記載のデータ読み出し装置において、データ読み出し装置は記録媒体を一定の回転速度で回転駆動させてピックアップ装置にて該記録媒体の格納データを読み出すものである。
【００５７】
（作用）
請求項１に記載の発明によれば、同期信号は第２のデジタル信号に対応した第１のデジタル信号の立上がり又は立下がりを検出した時に発生する。従って、同期信号の発生タイミングは、前記検出タイミングと第１のデジタル信号の立上がり又は立下がりの位相に対応して相違する。その発生タイミングの相違する同期信号と、第１のデジタル信号の立上がり又は立下がりからその同期信号が発生するまでの時間は、第１のデジタル信号と第２のデジタル信号との位相差となる。そして、第１のデジタル信号の立上がり又は立下がりからその同期信号が発生するまでの間だけ出力する位相差検出信号を生成する。
【００５８】
前記位相差検出信号の出力時間を第２のデジタル信号の検出タイミングにて計測することにより、第２のデジタル信号が第１のデジタル信号の立上がり又は立下がりよりどのくらい遅れているかが判定される。
又、前記位相差検出信号の出力時間を前記第２のデジタル信号の周波数より高い周波数の第３のデジタル信号の立上がり又は立下がりにて計測することにより、第２のデジタル信号が第１のデジタル信号の立上がり又は立下がりより早いことが判定される。
【００５９】
請求項２に記載の発明によれば、第１同期信号は請求項１に記載の同期信号と同様に第２のデジタル信号に対応した第１のデジタル信号の立上がり又は立下がりを検出した時に発生する。第２同期信号は第１同期信号に対して遅れて出力される。第３同期信号は第２同期信号に対して遅れて出力される。
【００６０】
第１位相差検出信号は第１のデジタル信号と第１同期信号の位相差が検出されて生成される。第２位相差検出信号は第２のデジタル信号と第３のデジタル信号の位相差を示す。
第２のデジタル信号と第３のデジタル信号と第１の位相差検出信号とが使用されて第１のデジタル信号と第２のデジタル信号との間の偏差が決定される。そして、第２のデジタル信号が第１のデジタル信号よりも遅延しているときは第１の比較信号が生成され、第２のデジタル信号が第１のデジタル信号よりも早いときは、第２位相差検出信号に対応する第２の比較信号が生成される。
【００６１】
請求項３に記載の発明によれば、第１及び第２のデジタル信号の位相差が検出されて位相差検出信号が生成される。第２のデジタル信号と位相差検出信号とが使用されて第１のデジタル信号と第２のデジタル信号との間の偏差が決定される。そして、第２のデジタル信号が第１のデジタル信号よりも遅延しているときは第１の比較信号が生成され、第２のデジタル信号が第１のデジタル信号よりも早いときは、第２位相差検出信号に対応する第２の比較信号が生成される。
【００６２】
請求項４に記載の発明によれば、第１比較信号と第２比較信号は、第１のデジタル信号の周波数よりも高い第２のデジタル信号を用いて生成される。
【００６３】
請求項５に記載の発明によれば、同期回路は、検出回路の検出結果に基づき、第２のデジタル信号に対応した第１のデジタル信号の立上がり又は立下がりを検出した時に同期信号を生成する。従って、同期信号の発生タイミングは、前記検出タイミングと第１のデジタル信号の立上がり又は立下がりの位相に対応して相違する。その発生タイミングの相違する同期信号と、第１のデジタル信号の立上がり又は立下がりからその同期信号が発生するまでの時間は、第１のデジタル信号と第２のデジタル信号との位相差となる。そして、位相差検出回路は、第１のデジタル信号の立上がり又は立下がりからその同期信号が発生するまでの間だけ出力する位相差検出信号を生成する。
【００６４】
第２のデジタル信号と位相差検出信号とを使用する第１判定回路により、第２のデジタル信号が第１のデジタル信号よりも遅れているか否かが判定され、第２のデジタル信号が遅れている場合には第１の比較信号が出力される。
【００６５】
第２のデジタル信号より周波数の高い第２のデジタル信号と位相差検出信号とを使用する第２判定回路により、第２のデジタル信号が第１のデジタル信号よりも遅れているか否かが判定され、第２のデジタル信号が早い場合には第２の比較信号が出力される。
【００６６】
請求項６に記載の発明によれば、同期回路は、検出回路の検出結果に基づき、第２のデジタル信号に対応した第１のデジタル信号の立上がり又は立下がりを検出した時に第１同期信号を生成する。更に、同期回路は、第１同期信号に遅延する第２の同期信号と、第２の同期信号に遅延する第３同期信号を生成する。
【００６７】
位相差検出回路は、第１のデジタル信号と第１の同期信号との位相差を検出した第１位相差検出信号を生成し、第２のデジタル信号と第３のデジタル信号の位相差を示す第２位相差検出信号を生成する。
【００６８】
位相差演算回路は、第２のデジタル信号と第３のデジタル信号と第１の位相差検出信号とを使用して該第１のデジタル信号と第２のデジタル信号との間の偏差を決定し、第２のデジタル信号が第１のデジタル信号よりも遅延しているときは第１の比較信号を生成し、第２のデジタル信号が第１のデジタル信号よりも早いときは前記第２の位相差検出信号に対応する第２の比較信号を生成する。
【００６９】
請求項７に記載の発明によれば、検出回路により第１のデジタル信号と前記第２のデジタル信号との位相差が検出されて位相差検出信号が生成される。そして、判定回路により、前記第２のデジタル信号と前記位相差検出信号とが使用され、前記第１のデジタル信号と前記第２のデジタル信号との間の偏差が決定され、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号が生成され、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは第２の比較信号が生成される。
【００７０】
請求項８に記載の発明によれば、第１比較信号と第２比較信号は、第１のデジタル信号の周波数よりも高い第２のデジタル信号を用いて生成される。
【００７１】
請求項９に記載の発明によれば、ＰＬＬ回路は、周波数が変化する第１のデジタル信号の立上がり及び立下がりに対して第２のデジタル信号を位相を揃えることができるとともに、位相が揃っている場合には、各構成回路を安定な状態に保持し安定したロック状態を保持することができる位相比較器に基づいて動作される。
【００７２】
請求項１０に記載の発明によれば、データ復調回路は周波数が変化する２値化されたデジタル読み出し信号の立上がり及び立下がりに対して再生クロックの位相を揃えることができるＰＬＬ回路の該再生クロックにより、そのデジタル読み出し信号を確実に復調することができる。
【００７３】
請求項１１に記載の発明によれば、データ読み出し装置は、ピックアップ装置にて読み出され出力される２値化されたデジタル読み出し信号の周波数が変化しても、その周波数の変化に対応した再生クロックを生成してデータ復調回路がそのデジタル読み出し信号を復調する。
【００７４】
請求項１２に記載の発明によれば、データ読み出し装置は記録媒体の駆動方式が相違する方式に対応して該記録媒体に記録された格納データを、周波数の変化に対応した再生クロックを生成するデータ復調回路にて復調することができる。
【００７５】
【発明の実施の形態】
（第一実施形態）
図１はデータ読み出し装置を示す。データ読み出し装置は、スピンドルモータ１１と、ＣＬＶ方式で記録された記録媒体としての光ディスク１２、該光ディスク１２からデータを読み出すピックアップ装置１３と、該ピックアップ装置１３が読み出したデータを復調するデータ復調回路としてのデータ復調装置１４を備えている。光ディスク１２は、ＣＡＶ方式に基づいて、スピンドルモータ１１により一定の回転数で回転駆動される。そして、光ディスク１２に記録された格納データはピックアップ装置１３にて光学的に読み取られ、出力信号として出力されるピックアップ装置１３のアナログ信号ＳＧ１はデータ復調装置１４に出力される。
【００７６】
この場合、格納データがＣＬＶ方式で記録された光ディスク１２は、その格納データがＣＡＶ方式で読み出されることになる。その結果、アナログ信号ＳＧ１は、ＣＬＶ方式で記録された光ディスク１２の格納データがＣＡＶ方式で読み取られるため、ピックアップ装置１３の読み取り位置の変化により、そのアナログ信号ＳＧ１の周波数及び振幅が変化することになる。
【００７７】
データ復調装置１４は、可変利得増幅器（以下、ＶＧＡという）１５、フィルタ１６、コンパレータ１７、ＥＦＭ復調回路１８、ＰＬＬ回路１９、デコーダ回路２０及びホスト・インタフェース２１を備えている。
【００７８】
ＶＧＡ１５はピックアップ装置１３からのアナログ信号ＳＧ１を入力する。ＶＧＡ１５は、ピックアップ装置１３の読み取り位置の変化により振幅が変化するアナログ信号ＳＧ１を増幅して一定の振幅の出力信号ＳＧ２にしてフィルタ１６に出力する。フィルタ１６は、ＶＧＡ１５からの出力信号ＳＧ２の中から必要な周波数成分を抽出して、コンパレータ１７に出力信号ＳＧ３として出力する。
【００７９】
コンパレータ１７は、フィルタ１６から出力される出力信号（アナログ信号）ＳＧ３の振幅としきい値とを比較して２値化してデジタルパルス信号とした出力信号、即ち第１のデジタル信号としてのＥＦＭ信号ＳＧ４をＥＦＭ復調回路１８及びＰＬＬ回路１９に出力する。
【００８０】
ＰＬＬ回路１９は、ＥＦＭ信号ＳＧ４の周波数に応じた再生のための再生クロックＣＬＫ１を生成しＥＦＭ復調回路１８に出力する。ＥＦＭ復調回路１８は、前記コンパレータ１７のＥＦＭ信号ＳＧ４に対して、前記ＰＬＬ回路１９からのクロックＣＬＫ１に基づいてＥＦＭ復調処理を施し、その復調したデジタル信号ＳＧ５をデコーダ回路２０に出力する。デコーダ回路２０は、ＥＦＭ復調回路１８にて復調されたデジタル信号ＳＧ５をデコードし、そのデコード信号ＳＧ６がリード・データＲＤとしてホスト・インタフェース２１から出力される。
【００８１】
図２は、前記ＰＬＬ回路１９を示す。ＰＬＬ回路１９は、位相比較器２２、チャージポンプ２３、ローパスフィルタ（ＬＰＦ）２４、ＶＣＯ（電圧制御発振器）２５及び分周回路２６を備えている。
【００８２】
位相比較器２２は、前記コンパレータ１７からのＥＦＭ信号ＳＧ４を基準信号ＲＩＮとして入力するとともに、分周回路２６からの分周信号を入力する。位相比較器２２は、ＥＦＭ信号ＳＧ４と分周信号との位相差に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチャージポンプ２３に出力する。チャージポンプ２３は、Ｌレベルのアップ信号ＵＰ又はダウン信号ＤＮが出力されている時間に相対した電圧値の電圧信号Ｐ０をＬＰＦ２４に出力する。ＬＰＦ２４は、チャージポンプ２３の電圧信号Ｐ０を平滑化することにより高周波成分を除去した制御電圧ＶT をＶＣＯ２５に出力する。ＶＣＯ２５は、前記制御電圧ＶT の電圧値に応じた周波数の再生クロックＣＬＫ１を出力する。この再生クロックＣＬＫ１は、前記ＥＦＭ復調回路１８に出力される。又、再生クロックＣＬＫ１は、第３のデジタル信号としての帰還信号ＦＩＮとして分周回路２６に出力される。分周回路２６は、この帰還信号ＦＩＮを分周し生成した分周信号を位相比較器２２に出力する。
【００８３】
尚、本実施形態では、アップ信号ＵＰは帰還信号ＦＩＮ（再生クロックＣＬＫ１）の周波数を上げるための信号である。又、ダウン信号ＤＮは帰還信号（再生クロックＣＬＫ１）の周波数を下げるための信号である。
【００８４】
図３は、位相比較器２２を示す。位相比較器２２は、前記分周回路２６から帰還信号ＦＩＮ（クロックＣＬＫ１）を分周した分周信号を入力する。分周回路２６は、図４に示すようにＤ型フリップフロップ（ＤＦ）２７にて構成されている。ＤＦ２７は、クロック入力端子ＣＫに帰還信号ＦＩＮ（クロックＣＬＫ１）が入力される。又、ＤＦ２７は、データ入力端子Ｄと反転出力端子バーＱが互いに接続されている。
【００８５】
従って、ＤＦ２７は、図５〜図８に示すように、帰還信号ＦＩＮを１／２に分周し、その分周した分周信号を出力端子ＱからクロックＣＬＫとして位相比較器２２に出力する。又、ＤＦ２７は、反転出力端子バーＱから前記クロックＣＬＫに対して反転した第２のデジタル信号としての反転クロックＸＣＬＫを位相比較器２２に出力する。
【００８６】
位相比較器２２は、同期回路２８、位相差検出回路２９及び位相差演算回路３０を備えている。
同期回路２８は、３個の第１〜第３Ｄ型フリップフロップ（ＤＦ）３１〜３３を備えている。第１ＤＦ３１は、データ入力端子Ｄに基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）を入力するとともに、クロック入力端子ＣＫに前記分周回路２６から反転クロックＸＣＬＫを入力する。従って、第１ＤＦ３１は、その時々の反転クロックＸＣＬＫの立上がりに応答してその時の基準信号ＲＩＮの状態（Ｈレベル又はＬレベル）を出力信号ＳＧ１１として出力端子Ｑから出力し保持する。又、第１ＤＦ３１の反転出力端子バーＱからは出力信号ＳＧ１１に対して反転した同期信号（第１同期信号）としての反転出力信号ＸＳＧ１１が出力される。
【００８７】
第２ＤＦ３２は、データ入力端子Ｄに第１ＤＦ３１の出力信号ＳＧ１１を入力するとともに、クロック入力端子ＣＫに前記分周回路２６からクロックＣＬＫを入力する。従って、第２ＤＦ３２は、その時々のクロックＣＬＫの立上がりに応答してその時の出力信号ＳＧ１１の状態（Ｈレベル又はＬレベル）を第２同期信号としての出力信号ＳＧ１２として出力端子Ｑから出力し保持する。第２ＤＦ３２の出力端子Ｑから出力される出力信号ＳＧ１２は、第１ＤＦ３１の出力端子Ｑから出力される出力信号ＳＧ１１に対してクロックＣＬＫの１／２周期分（帰還信号ＦＩＮの１周期分）だけ遅れる波形になる。
【００８８】
第３ＤＦ３３は、データ入力端子Ｄに第２ＤＦ３２の出力信号ＳＧ１２を入力するとともに、クロック入力端子ＣＫに前記分周回路２６から反転クロックＸＣＬＫを入力する。従って、第３ＤＦ３３は、その時々の反転クロックＸＣＬＫの立上がりに応答してその時の出力信号ＳＧ１２の状態（Ｈレベル又はＬレベル）を第３同期信号としての出力信号ＳＧ１３として出力端子Ｑから出力し保持する。第３ＤＦ３３の出力端子Ｑから出力される出力信号ＳＧ１３は、第２ＤＦ３２の出力端子Ｑから出力される出力信号ＳＧ１２に対してクロックＣＬＫの１／２周期分（帰還信号ＦＩＮの１周期分）だけ遅れる波形になる。
【００８９】
同期回路２８の各出力信号ＸＳＧ１１、ＳＧ１１〜ＳＧ１３は位相差検出回路２９に出力される。図４に示すように、位相差検出回路２９は、否定排他的論理和回路３５及び排他的論理和回路３６を備えている。
【００９０】
否定排他的論理和回路３５は、前記第１ＤＦ３１の反転出力信号ＸＳＧ１１と前記基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）とを入力する。否定排他的論理和回路３５は反転出力信号ＸＳＧ１１と基準信号ＲＩＮが同じレベルになった時のみＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１と基準信号ＲＩＮの状態を比較し、前記クロックＣＬＫの立上がりと基準信号ＲＩＮの立上がり、及び、クロックＣＬＫの立上がりと基準信号ＲＩＮの立下がりの位相差に相対したＨレベルの第１位相差検出信号ＳＧ２１を出力する。
【００９１】
詳述すると、反転出力信号ＸＳＧ１１を出力する前記第１ＤＦ３１は反転クロックＸＣＬＫの立上がりに応答して、その時の基準信号ＲＩＮの状態を保持し出力端子Ｑから出力信号ＳＧ１１として出力する。又、前記第１ＤＦ３１は出力信号ＳＧ１１を反転させた状態の反転出力信号ＸＳＧ１１を反転出力端子バーＱから出力している。従って、第１ＤＦ３１の反転動作は、基準信号ＲＩＮがＬレベルからＨレベルへの立上がったことと、ＨレベルからＬレベルへの立下がったことを検知したことを意味する。そして、第１ＤＦ３１は、これら立上がり及び立下がりを最大クロックＣＬＫの１周期以下の時間で検知している。
【００９２】
詳述すると、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）と揃っている場合には、基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期で、即ち反転クロックＸＣＬＫの立上がり、第１ＤＦ３１は前記揃った時より早く反転動作を行う。
【００９３】
従って、基準信号ＲＩＮの立上がり（立下がり）が生じた時点からクロックＣＬＫの１／２周期が経過するまでの間、反転出力信号ＸＳＧ１１は基準信号ＲＩＮと同じ状態（Ｈレベル又はＬレベル）となる。その結果、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）と揃っている場合には、否定排他的論理和回路３５は基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期分のＨレベルの第１位相差検出信号ＳＧ２１を出力する。
【００９４】
又、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合には、基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期より短い時間で反転クロックＸＣＬＫが立上がるため、第１ＤＦ３１は前記揃った時より早く反転動作を行う。
【００９５】
従って、基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期より短い時間の間だけ、反転出力信号ＸＳＧ１１は基準信号ＲＩＮと同じ状態（Ｈレベル又はＬレベル）となる。その結果、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合には、否定排他的論理和回路３５は基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期より短い時間の間だけＨレベルの第１位相差検出信号ＳＧ２１を出力する。
【００９６】
又、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合には、基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期より長い時間経過して反転クロックＸＣＬＫが立上がるため、第１ＤＦ３１は前記揃った時より遅く反転動作を行う。
【００９７】
従って、基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期よりも長い時間、反転出力信号ＸＳＧ１１は基準信号ＲＩＮと同じ状態（Ｈレベル又はＬレベル）となる。その結果、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合には、否定排他的論理和回路３５は基準信号ＲＩＮの立上がり（又は立下がり）が生じた時点からクロックＣＬＫの１／２周期よりも長い時間、Ｈレベルの第１位相差検出信号ＳＧ２１を出力することになる。
【００９８】
このように、この否定排他的論理和回路３５は、クロックＣＬＫの立上がりと基準信号ＲＩＮの立上がり（又は立下がり）との位相差を第１位相差検出信号ＳＧ２１がＨレベルを出力している時間で検出していることになる。さらに、言い換えるならば、否定排他的論理和回路３５は、帰還信号ＦＩＮの立上がりと基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がり（又は立下がり）との位相差を第１位相差検出信号ＳＧ２１がＨレベルを出力している時間で検出していることになる。
【００９９】
そして、第１位相差検出信号ＳＧ２１がＨレベルになっている時間がクロックＣＬＫの１／２周期より短い場合には、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早いことがわかり、その時間の長さによりその早さの割合がわかる。又、Ｈレベルになっている時間がクロックＣＬＫの１／２周期より長い場合には、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅いことがわかり、その時間の長さによりその遅さの割合がわかる。
【０１００】
排他的論理和回路３６は、前記第２ＤＦ３２の出力信号ＳＧ１２と前記第３ＤＦ３３の出力信号ＳＧ１３とを入力する。排他的論理和回路３６は両出力信号ＳＧ１２，ＳＧ１３が同じレベルになった時のみＬレベルの第２位相差検出信号ＳＧ２２を出力する。即ち、排他的論理和回路３６は両出力信号ＳＧ１２，ＳＧ１３が互いに異なるレベルになった時のみＨレベルの第２位相差検出信号ＳＧ２２を出力する。そして、この第２位相差検出信号ＳＧ２２は、Ｌレベルのダウン信号ＤＮを生成するための信号として使用される。
【０１０１】
そして、位相差検出回路２９が生成した第１及び第２位相差検出信号ＳＧ２１、ＳＧ２２は位相差演算回路３０に出力される。
図４に示すように、位相差演算回路３０は、Ｄ型フリップフロップ（ＤＦ）３７、ＪＫ型フリップフロップ（ＪＫＦ）３８、２個のナンド回路３９，４０及びインバータ４１を備えている。
【０１０２】
第１判定回路としてのナンド回路３９は、前記否定排他的論理和回路３６の第１位相差検出信号ＳＧ２１と前記分周回路２６の反転クロックＸＣＬＫを入力する。ナンド回路３９は、第１位相差検出信号ＳＧ２１と前記反転クロックＸＣＬＫが共にＨレベルの時、Ｌレベルのアップ信号ＵＰを出力する。ナンド回路３９は、第１位相差検出信号ＳＧ２１と反転クロックＸＣＬＫとを比較して、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）よりどのくらい遅れている演算し遅れている時間に相対した時間だけＬレベルのアップ信号ＵＰを出力する。
【０１０３】
詳述すると、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合には、第１位相差検出信号ＳＧ２１がその遅い分だけ早くＨレベルになるため、その遅れた分に相対して第１位相差検出信号ＳＧ２１と前記反転クロックＸＣＬＫが共にＨレベルなる。その結果、そのＨレベルになっている時間だけＬレベルのアップ信号ＵＰを出力する。
【０１０４】
又、クロックＣＬＫの立上がりと基準信号ＲＩＮの立上がり（又は立下がり）が揃っている場合には、第１位相差検出信号ＳＧ２１と前記反転クロックＸＣＬＫが共にＨレベルになることはない。その結果、アップ信号ＵＰはＨレベルに保持されたままとなる。
【０１０５】
さらに、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合には、第１位相差検出信号ＳＧ２１がその早い分だけ早くＬレベルになる。その結果、第１位相差検出信号ＳＧ２１と前記反転クロックＸＣＬＫが共にＨレベルになることはない。その結果、アップ信号ＵＰはＨレベルに保持されたままとなる。
【０１０６】
第２判定回路を構成するＤＦ３７は、データ入力端子Ｄに前記第１位相差検出信号ＳＧ２１を入力するとともに、クロック入力端子ＣＫにインバータ４１により前記帰還信号ＦＩＮが反転した反転信号である第３のデジタル信号としての反転帰還信号ＸＦＩＮを入力する。従って、ＤＦ３７は、その時々の反転帰還信号ＸＦＩＮの立上がりに応答してその時の第１位相差検出信号ＳＧ２１の状態（Ｈレベル又はＬレベル）を判定信号としての出力信号ＳＧ３１として出力端子Ｑから出力し保持することになる。
【０１０７】
この時、ＤＦ３７は、第１位相差検出信号ＳＧ２１がＨレベルになっている時間が帰還信号ＦＩＮの１周期より短い第１位相差検出信号ＳＧ２１の場合には、該検出信号ＳＧ２１に対する出力信号ＳＧ３１を出力することはできない。その理由は、ＤＦ３７が帰還信号ＦＩＮの立上がりに基づいて第１位相差検出信号ＳＧ２１を取り込む時には、該第１位相差検出信号ＳＧ２１が既にＬレベルになっているからである。
【０１０８】
反対に、ＤＦ３７は、第１位相差検出信号ＳＧ２１がＨレベルになっている時間が帰還信号ＦＩＮの１周期分以上長い第１位相差検出信号ＳＧ２１の場合には、該位相差検出信号ＳＧ２１に対するＨレベルの出力信号ＳＧ３１を出力する。
【０１０９】
従って、このＤＦ３７は、第１位相差検出信号ＳＧ２１に基づいてクロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合には、Ｈレベルの出力信号ＳＧ３１を出力しない。そのため、このＤＦ３７はクロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早いか否かを判別し、遅い場合のみＨレベルの出力信号ＳＧ３１を出力する。
【０１１０】
第２判定回路を構成するＪＫＦ３８は、入力端子Ｊに前記ＤＦ３７の出力信号ＳＧ３１（帰還信号ＦＩＮの半周期分だけ遅れた第１位相差検出信号ＳＧ２１）をするとともに、入力端子Ｋに前記排他的論理和回路３６の第２位相差検出信号ＳＧ２２を入力する。又、ＪＫＦ３８は、クロック入力端子ＣＫに帰還信号ＦＩＮを入力する。ＪＫＦ３８の反転出力端子バーＱは第２判定回路を構成するナンド回路４０の入力端子に接続され、制御信号としてのその反転出力信号ＸＳＧ３２をナンド回路４０に出力する。
【０１１１】
そして、ＪＫＦ３８は、帰還信号ＦＩＮの立上がりに応答してその時の入力端子Ｊに入力されている出力信号ＳＧ３１と入力端子Ｋに入力されている第２位相差検出信号ＳＧ２２の両状態に基づいて動作することになる。
【０１１２】
因みに、出力信号ＳＧ３１と第２位相差検出信号ＳＧ２２が共にＬレベルの時には、反転出力信号ＸＳＧ３２は変化しない。出力信号ＳＧ３１がＬレベル、第２位相差検出信号ＳＧ２２がＨレベルの時には、反転出力信号ＸＳＧ３２はＨレベルになる。出力信号ＳＧ３１がＨレベル、第２位相差検出信号ＳＧ２２がＬレベルの時には、反転出力信号ＸＳＧ３２はＬレベルになる。出力信号ＳＧ３１がＨレベル、第２位相差検出信号ＳＧ２２がＨレベルの時には、反転出力信号ＸＳＧ３２は反転する。
【０１１３】
そして、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合には、ＪＫＦ３８が反転動作されることはなく反転出力信号ＸＳＧ３２はＨレベルの状態が維持される。従って、ＪＫＦ３８は、Ｈレベルの第２位相差検出信号ＳＧ２２が出力されている間でも、Ｈレベルの反転出力信号ＸＳＧ３２を出力する。
【０１１４】
反対に、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合、又は、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）と揃っている場合には、ＪＫＦ３８が反転動作される。反転出力信号ＸＳＧ３２は、出力信号ＳＧ３１がＨレベルになって最初の帰還信号ＦＩＮの立上がりに応答してＬレベルに立下がり、前記第２位相差検出信号ＳＧ２２がＬレベルに立下がるとともにＨレベルに立上がる波形となる。従って、ＪＫＦ３８は、少なくともＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、Ｌレベルの反転出力信号ＸＳＧ３２をナンド回路４０に出力する。
【０１１５】
ナンド回路４０は、反転出力信号ＸＳＧ３２と前記排他的論理和回路３６の第２位相差検出信号ＳＧ２２を入力する。ナンド回路４０は、反転出力信号ＸＳＧ３２と第２位相差検出信号ＳＧ２２が共にＨレベルの時、Ｌレベルのダウン信号ＤＮを出力する。
【０１１６】
詳述すると、ナンド回路４０は、反転出力信号ＸＳＧ３２と第２位相差検出信号ＳＧ２２とを比較して、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早いと判断したときのみ第２位相差検出信号ＳＧ２２がＨレベルになっている時間（クロックＣＬＫの１／２周期分）だけＬレベルのダウン信号ＤＮを出力する。
【０１１７】
これは、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合と、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がりより）と揃っている場合には、ＪＫＦ３８が、前記第２位相差検出信号ＳＧ２２がＨレベルになっている間、Ｌレベルの反転出力信号ＸＳＧ３２を出力しているからである。
【０１１８】
このように、位相差演算回路３０は、位相差検出回路２９の第１及び第２位相差検出信号ＳＧ２１，ＳＧ２２に基づいてクロックＣＬＫの立上がりに対する基準信号ＲＩＮの立上がり（又は立下がり）の位相差を演算する。そして、位相差検出回路２９は、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合、その位相差の大きさに応じた時間のＬレベルのアップ信号ＵＰを生成して前記チャージポンプ２３に出力する。又、位相差検出回路２９は、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早い場合、そのクロックＣＬＫの１／２周期分のＬレベルのダウン信号ＤＮを生成して前記チャージポンプ２３に出力する。さらに、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）と揃っている場合、位相差演算回路３０は、Ｌレベルのアップ信号ＵＰ及びダウン信号ＤＮのいずれも出力しない。
【０１１９】
次に、上記のように構成した位相比較器２２の作用について説明する。
（Ａ）クロックＣＬＫと基準信号ＲＩＮの立上がりが揃っている時（図５参照）
第１ＤＦ３１は、基準信号ＲＩＮの立上がり（反転クロックＸＣＬＫの立下がり）からクロックＣＬＫの１／２周期経過して該反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１はＨレベルからＬレベルに立下がる。
【０１２０】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立上がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１２１】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫはＬレベルである。従って、ナンド回路３９はＬレベルのアップ信号ＵＰを出力することはない。
【０１２２】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１を帰還信号ＦＩＮの１／２周期分遅らせて出力信号ＳＧ３１としてＪＫＦ３８に出力する。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２をＬレベルにする。
【０１２３】
やがて、基準信号ＲＩＮが立上がった時に同時に立上がったクロックＣＬＫから数えて２個目のクロックＣＬＫの立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。しかしながら、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２をＬレベルに保持している。従って、ナンド回路４０はＬレベルのダウン信号ＤＮを出力することはない。
【０１２４】
このように、クロックＣＬＫと基準信号ＲＩＮの立上がりが揃っている時、位相比較器２２はＬレベルのアップ信号ＵＰ及びダウン信号ＤＮを出力しない。
（Ｂ）クロックＣＬＫの立上がりと基準信号ＲＩＮの立下がりが揃っている時（図５参照）
第１ＤＦ３１は、基準信号ＲＩＮの立下がり（反転クロックＸＣＬＫの立下がり）からクロックＣＬＫの１／２周期経過して該反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１はＬレベルからＨレベルに立上がる。
【０１２５】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立下がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１２６】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫはＬレベルである。従って、ナンド回路３９はＬレベルのアップ信号ＵＰを出力することはない。
【０１２７】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１を帰還信号ＦＩＮの１／２周期分遅らせて出力信号ＳＧ３１としてＪＫＦ３８に出力する。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２をＬレベルにする。
【０１２８】
やがて、基準信号ＲＩＮが立下がった時に同時に立上がったクロックＣＬＫから数えて２個目のクロックＣＬＫの立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。しかしながら、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２をＬレベルに保持している。従って、ナンド回路４０はＬレベルのダウン信号ＤＮを出力することはない。
【０１２９】
このように、クロックＣＬＫの立上がりと基準信号ＲＩＮの立下がりが揃っている時、位相比較器２２はＬレベルのアップ信号ＵＰ及びダウン信号ＤＮを出力しない。
【０１３０】
（Ｃ）クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより早い時（図６参照）
図６に示すように、帰還信号ＦＩＮの１／２周期分だけ早い場合について説明する。
【０１３１】
第１ＤＦ３１は、基準信号ＲＩＮの立上がり（この時反転クロックＸＣＬＫは既に立下がっている）から該反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立上がった時から帰還信号ＦＩＮの１／２周期分経過した時にＨレベルからＬレベルに立下がる。
【０１３２】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立上がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、帰還信号ＦＩＮの１／２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１３３】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫはＬレベルである。従って、ナンド回路３９はＬレベルのアップ信号ＵＰを出力することはない。
【０１３４】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１が帰還信号ＦＩＮの１／２周期分の時間Ｈレベルになっているだけなので、ＪＫＦ３８に出力される出力信号ＳＧ３１はＬレベルのままとなる。その結果、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベルのままなので、反転出力信号ＸＳＧ３２をＨレベルの状態に保持しナンド回路４０に出力している。
【０１３５】
やがて、基準信号ＲＩＮが立上がった時から数えて最初に立上がるクロックＣＬＫのその立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。
【０１３６】
従って、ナンド回路４０はこの第２位相差検出信号ＳＧ２２に応答してＬレベルのダウン信号ＤＮを帰還信号ＦＩＮの１周期分出力する。
このように、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより早い時、位相比較器２２はＬレベルのダウン信号ＤＮを出力する。
【０１３７】
（Ｄ）クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより早い時（図６参照）
図６に示すように、帰還信号ＦＩＮの１／２周期分だけ早い場合について説明する。
【０１３８】
第１ＤＦ３１は、基準信号ＲＩＮの立下がり（この時反転クロックＸＣＬＫは既に立下がっている）から該反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立下がった時から帰還信号ＦＩＮの１／２周期分経過した時にＬレベルからＨレベルに立上がる。
【０１３９】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立下がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、帰還信号ＦＩＮの１／２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１４０】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫはＬレベルである。従って、ナンド回路３９はＬレベルのアップ信号ＵＰを出力することはない。
【０１４１】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１が帰還信号ＦＩＮの１／２周期分の時間Ｈレベルになっているだけなので、ＪＫＦ３８に出力される出力信号ＳＧ３１はＬレベルのままとなる。その結果、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベルのままなので、反転出力信号ＸＳＧ３２をＨレベルの状態に保持しナンド回路４０に出力している。
【０１４２】
やがて、基準信号ＲＩＮが立下がった時から数えて最初に立上がるクロックＣＬＫのその立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。
【０１４３】
従って、ナンド回路４０はこの第２位相差検出信号ＳＧ２２に応答してＬレベルのダウン信号ＤＮを帰還信号ＦＩＮの１周期分出力する。
このように、クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより早い時、位相比較器２２はＬレベルのダウン信号ＤＮを出力する。
【０１４４】
（Ｅ）クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより遅い時（図７参照）
図７に示すように、帰還信号ＦＩＮの１周期分だけ遅い場合について説明する。
【０１４５】
第１ＤＦ３１は、基準信号ＲＩＮの立上がり（この時反転クロックＸＣＬＫは立上がる）から次の反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立上がった時から帰還信号ＦＩＮの２周期分経過した時にＨレベルからＬレベルに立下がる。
【０１４６】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立上がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、帰還信号ＦＩＮの２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１４７】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫは前記基準信号ＲＩＮの立上がりから帰還信号ＦＩＮの１周期に相当する時間Ｈレベルである。従って、その反転クロックＸＣＬＫがＨレベルになっている間、ナンド回路３９はＬレベルのアップ信号ＵＰを出力する。
【０１４８】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１が帰還信号ＦＩＮの２周期分の時間Ｈレベルになっているため、ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベルとなる。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２をＬレベルにする。
やがて、基準信号ＲＩＮが立上がった後から数えて２個目のクロックＣＬＫの立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。しかしながら、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２をＬレベルに保持している。従って、ナンド回路４０はＬレベルのダウン信号ＤＮを出力することはない。
【０１４９】
このように、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期分遅い時、位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号ＦＩＮの１周期分出力する。
【０１５０】
尚、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの１／２周期分遅い時には、上記と同様な動作を行い、図８に示すように位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号ＦＩＮの１／２周期分出力する。同様に、位相比較器２２はＬレベルのダウン信号ＤＮを出力しない。
【０１５１】
（Ｆ）クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより遅い時（図７参照）
図７に示すように、帰還信号ＦＩＮの１周期分だけ遅い場合について説明する。
【０１５２】
第１ＤＦ３１は、基準信号ＲＩＮの立下がり（この時反転クロックＸＣＬＫは立上がる）から次の反転クロックＸＣＬＫが立上がった時反転動作する。その結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立下がった時から帰還信号ＦＩＮの２周期分経過した時にＬレベルからＨレベルに立上がる。
【０１５３】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立下がりに応答してＨレベルの第１位相差検出信号ＳＧ２１を出力する。そして、否定排他的論理和回路３５は、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して前記第１位相差検出信号ＳＧ２１をＨレベルからＬレベルにする。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、帰還信号ＦＩＮの２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１５４】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、反転クロックＸＣＬＫは前記基準信号ＲＩＮの立下がりから帰還信号ＦＩＮの１周期に相当する時間Ｈレベルである。従って、その反転クロックＸＣＬＫがＨレベルになっている間、ナンド回路３９はＬレベルのアップ信号ＵＰを出力する。
【０１５５】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位相差検出信号ＳＧ２１が帰還信号ＦＩＮの２周期分の時間Ｈレベルになっているため、ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベルとなる。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２をＬレベルにする。
【０１５６】
やがて、基準信号ＲＩＮが立下がった後から数えて２個目のクロックＣＬＫの立上がりに応答して、排他的論理和回路３６からＨレベルの第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間だけ出力される。しかしながら、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２をＬレベルに保持している。従って、ナンド回路４０はＬレベルのダウン信号ＤＮを出力することはない。
【０１５７】
このように、クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期分遅い時、位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号ＦＩＮの１周期分出力する。
【０１５８】
尚、クロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの１／２周期分遅い時には、上記と同様な動作を行い、図８に示すように位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号ＦＩＮの１／２周期分出力する。同様に、位相比較器２２はＬレベルのダウン信号ＤＮを出力しない。
【０１５９】
次に、上記ように構成した第一実施形態の特徴を以下に記載する。
（１）上記実施形態において、位相比較器２２は、基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がりと立下がりに対してそれぞれクロックＣＬＫ（帰還信号ＦＩＮ）の立上がりとの位相比較を行うことができる。その結果、ＰＬＬ回路１９は、周波数が変動する基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）に対して確実にロックさせることができる。
【０１６０】
（２）上記実施形態において、位相比較器２２は、基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がり及び立下がりに対してそれぞれクロックＣＬＫ（帰還信号ＦＩＮ）の立上がりが揃っている時（ロックがかかっている時）、位相比較器２２はＬレベルのアップ信号ＵＰ及びダウン信号ＤＮのいずれの信号も出力しない。
【０１６１】
従って、ロックがかかっている状態では、後に続くチャージポンプ２３、ＶＣＯ（電圧制御発振器）２５等の動作はその時の状態を維持した状態にある。その結果、本実施形態のＰＬＬ回路１９は、ロックがかかっている状態で交互にアップ信号とダウン信号を出力する従来のＰＬＬ回路のように、一時的に周波数のロックが外れることはなく非常に安定性がある。
【０１６２】
（３）上記本実施形態において、ＰＬＬ回路１９は周波数が変動する基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）に対して確実にロックさせることができるととも、ロックがかかっている状態では一時的に周波数のロックが外れることはなく非常に安定性がある。従って、該ＰＬＬ回路１９を備えたＣＡＶ方式のデータ読み出し装置は、ＣＬＶ方式で格納データが記録された光ディスク１２の該格納データをデータ復調装置１４のＥＦＭ復調回路１８にて確実に復調させることができる。その結果、該読み出し装置は、ＣＡＶ方式のみならずＣＬＶ方式で格納データを記録した光ディスクに対するデータ読み出しにも対応することができる。
【０１６３】
（４）上記実施形態において、同期回路２８の第１ＤＦ３１にて反転クロックＸＣＬＫの立上がりに応答してその時の基準信号ＲＩＮの状態を保持させるようにして、基準信号ＲＩＮがＬレベルからＨレベルへの立上がったことと、ＨレベルからＬレベルへの立下がったことを検知させようにした。又、この時、第１ＤＦ３１に対して、基準信号ＲＩＮが一方に変化したことを検知した時、その変化した基準信号ＲＩＮの状態に対して反転した状態の反転出力信号ＸＳＧ１１を生成し出力させるようにした。
【０１６４】
又、この反転出力信号ＸＳＧ１１と基準信号ＲＩＮとの位相差を位相差検出回路２９の否定排他的論理和回路３５にて検出させるようにした。
従って、第１ＤＦ３１という１つのフリップフロップにて、基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がりに対するクロックＣＬＫ（帰還信号ＦＩＮ）の立上がりの位相比較と、基準信号ＲＩＮの立下がりに対するクロックＣＬＫの立上がりの位相比較のための反転出差力信号ＸＳＧ１１を生成することができる。
【０１６５】
その結果、本実施形態の位相比較器２２は非常に簡単な回路構成で基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がりに対するクロックＣＬＫ（帰還信号ＦＩＮ）の立上がりの位相差と、基準信号ＲＩＮの立下がりに対するクロックＣＬＫの立上がりの位相差の検出を行うことができる。
【０１６６】
（５）上記実施形態では、位相差演算回路３０のＤＦ３７にて、第１位相差検出信号ＳＧ２１に基づいてクロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より早いか否かを判別させ、遅い場合のみＨレベルの出力信号ＳＧ３１を出力させるようにした。又、位相差演算回路３０のＪＫＦ３８にて、ＤＦ３７が遅いと判別したとき第２位相差検出信号ＳＧ２２がＨレベルになっいる間、該第２位相差検出信号ＳＧ２２をダウン信号ＤＮとしてナンド回路４０から出力させないＬレベルの反転出力信号ＸＳＧ３２を出力させるようにした。
【０１６７】
従って、本実施形態の位相比較器２２は非常に簡単な回路構成で、ロックがかかっている時にアップ信号ＵＰ及びダウン信号ＤＮのいずれの信号も出力させないようにすることができる。又、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下がり）より遅い場合にもダウン信号ＤＮを出力させないようにすることができる。
【０１６８】
（第二実施形態）
次に、本発明の第二実施形態について図９〜図１３に従って説明する。本実施形態は、ＰＬＬ回路に構成された位相比較器に特徴を有する。特に、データ読み出し速度の高速化に対応した位相比較器である。
【０１６９】
図９は、本実施形態の位相比較器を示す。尚、本実施形態も、第一実施形態と基本的に同様なデータ読み出し装置に用いられる。第一実施形態と相違する点は、光ディスクをより高速にＣＡＶ方式にて回転させピックアップ装置でその光ディスクにＣＬＶ方式で記録された格納されたデータを読み出す点が相違する。そのため、ＥＦＭ信号ＳＧ４も相対して周波数が高くなり、再生クロックＣＬＫ１（帰還信号ＦＩＮ）も高くなる。そして、本実施形態では、説明の便宜上、帰還信号ＦＩＮの周波数が第一実施形態の帰還信号ＦＩＮの周波数より２倍高い周波数とする。例えば、第一実施形態の帰還信号ＦＩＮの周波数が１０メガＨz とすると、本実施形態の帰還信号ＦＩＮの周波数は２０メガＨz となる。
【０１７０】
本実施形態の分周回路２６は２個のＤ型フリップフロップ（ＤＦ）２７ａ、２７ｂを備えている。
初段のＤＦ２７ａにて、帰還信号ＦＩＮを１／２に分周して第３のデジタル信号としてのクロックＣＬＫと反転クロックＸＣＬＫを生成する。従って、このクロックＣＬＫの周期は、帰還信号ＦＩＮの周期の２倍である。このクロックＣＬＫは、位相比較器２２の位相差演算回路３０のＪＫＦ３８のクロック入力端子ＣＫに入力される。又、反転クロックＸＣＬＫは、位相差演算回路３０のＤＦ３７のクロック入力端子ＣＫに入力される。
【０１７１】
後段のＤＦ２７ｂは、初段のＤＦ２７ａのクロックＣＬＫを１／２に分周して、第２のデジタル信号としての第２クロックＣＬＫ２と第２反転クロックＸＣＬＫ２を生成する。従って、この第２クロックＣＬＫ２の周期は、帰還信号ＦＩＮの周期の４倍となる。この第２クロックＣＬＫ２は、位相比較器２２の同期回路２８の第２ＤＦ３２のクロック入力端子ＣＫに入力される。又、第２反転クロックＸＣＬＫ２は、基準信号２８の第１及び第３ＤＦ３１，３３のクロック入力端子ＣＫに入力される。
【０１７２】
次に、上記のように構成した第二実施形態の位相比較器２２の作用について説明する。
（Ａ）第２クロックＣＬＫ２と基準信号ＲＩＮの立上がりが揃っている時（図１０参照）
基準信号ＲＩＮの立上がり（第２反転クロックＸＣＬＫ２の立下がり）から第２クロックＣＬＫ２の１／２周期経過して該第２反転クロックＸＣＬＫ２が立上がると、第１ＤＦ３１の反転出力信号ＸＳＧ１１はＨレベルからＬレベルに立下がる。
【０１７３】
一方、基準信号ＲＩＮの立上がりに応答して、否定排他的論理和回路３５の第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルからＬレベルになる。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１７４】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、第２反転クロックＸＣＬＫ２はＬレベルである。従って、ナンド回路３９のアップ信号ＵＰはＨレベルのままである。
【０１７５】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７の出力信号ＳＧ３１は、クロックＣＬＫの１／２周期遅れてＪＫＦ３８に出力される。ＪＫＦ３８の反転出力信号ＸＳＧ３２は、このＨレベルの出力信号ＳＧ３１に基づいてＬレベルとなる。
【０１７６】
やがて、基準信号ＲＩＮが立上がった時に同時に立上がった第２クロックＣＬＫ２から数えて２個目の第２クロックＣＬＫ２の立上がりに応答して、排他的論理和回路３６の第２位相差検出信号ＳＧ２２が第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。しかしながら、ＪＫＦ３８はＨレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２をＬレベルに保持している。従って、ナンド回路４０のダウン信号ＤＮはＨレベルのままである。
【０１７７】
このように、クロックＣＬＫと基準信号ＲＩＮの立上がりが揃っている時、位相比較器２２はＬレベルのアップ信号ＵＰ及びダウン信号ＤＮを出力しない。
（Ｂ）第２クロックＣＬＫ２の立上がりと基準信号ＲＩＮの立下がりが揃っている時（図１０参照）
基準信号ＲＩＮの立下がり（第２反転クロックＸＣＬＫ２の立下がり）から第２クロックＣＬＫ２の１／２周期経過して該第２反転クロックＸＣＬＫ２が立上がると、第１ＤＦ３１の反転出力信号ＸＳＧ１１はＬレベルからＨレベルに立上がる。
【０１７８】
一方、基準信号ＲＩＮの立下がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して、前記第１位相差検出信号ＳＧ２１はＨレベルからＬレベルとなる。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１７９】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、第２反転クロックＸＣＬＫ２はＬレベルである。従って、ナンド回路３９のアップ信号ＵＰはＨレベルのままである。
【０１８０】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。ＤＦ３７の出力信号ＳＧ３１は、クロックＣＬＫの１／２周期遅れてＪＫＦ３８に出力する。ＪＫＦ３８の反転出力信号ＸＳＧ３２はこのＨレベルの出力信号ＳＧ３１に基づいてＬレベルとなる。
【０１８１】
やがて、基準信号ＲＩＮが立下がった時に同時に立上がった第２クロックＣＬＫ２から数えて２個目の第２クロックＣＬＫ２の立上がりに応答して、第２位相差検出信号ＳＧ２２は第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。しかしながら、ＪＫＦ３８の反転出力信号ＸＳＧ３２は第２位相差検出信号ＳＧ２２がＨレベルの間、Ｌレベルである。従って、ナンド回路４０のダウン信号ＤＮはＨレベルのままである。
【０１８２】
このように、第２クロックＣＬＫ２の立上がりと基準信号ＲＩＮの立下がりが揃っている時、位相比較器２２のアップ信号ＵＰ及びダウン信号ＤＮはＨレベルのままである。
【０１８３】
（Ｃ）第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立上がりより早い時（図１１参照）
図１１に示すように、クロックＣＬＫの１／２周期分だけ早い場合について説明する。
【０１８４】
基準信号ＲＩＮの立上がり（この時第２反転クロックＸＣＬＫ２は既に立下がっている）から該第２反転クロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立上がった時からクロックＣＬＫの１／２周期分経過した時にＨレベルからＬレベルに立下がる。
【０１８５】
一方、否定排他的論理和回路３５は、基準信号ＲＩＮの立上がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルからＬレベルとなる。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、クロックＣＬＫの１／２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１８６】
この時、第１位相差検出信号ＳＧ２１がＨレベルの間は、第２反転クロックＸＣＬＫ２はＬレベルである。従って、アップ信号ＵＰはＨレベルのままである。又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。その第１位相差検出信号ＳＧ２１がクロックＣＬＫの１／２周期分の時間Ｈレベルになっているだけなので、ＪＫＦ３８に出力される出力信号ＳＧ３１はＬレベルのままとなる。その結果、Ｈレベルの第２位相差検出信号ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベルのままなので、Ｈレベルの反転出力信号ＸＳＧ３２がナンド回路４０に出力される。
【０１８７】
やがて、基準信号ＲＩＮが立上がった時から数えて最初に立上がる第２クロックＣＬＫ２の立上がりに応答して、第２位相差検出信号ＳＧ２２が第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。
【０１８８】
従って、この第２位相差検出信号ＳＧ２２に応答して、ダウン信号ＤＮはクロックＣＬＫの１周期分Ｌレベルとなる。
このように、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立上がりより早い時、Ｌレベルのダウン信号ＤＮが出力される。
【０１８９】
（Ｄ）第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立下がりより早い時（図１１参照）
図１１に示すように、クロックＣＬＫの１／２周期分だけ早い場合について説明する。
【０１９０】
基準信号ＲＩＮの立下がり（この時第２反転クロックＸＣＬＫ２は既に立下がっている）から該第２反転クロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１１は、その基準信号ＲＩＮが立下がった時からクロックＣＬＫの１／２周期分経過した時にＬレベルからＨレベルに立上がる。
【０１９１】
一方、基準信号ＲＩＮの立下がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して、前記第１位相差検出信号ＳＧ２１はＨレベルからＬレベルになる。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、クロックＣＬＫの１／２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１９２】
この時、Ｈレベルの第１位相差検出信号ＳＧ２１が出力されている間は、第２反転クロックＸＣＬＫ２はＬレベルである。従って、アップ信号ＵＰはＨレベルのままである。
【０１９３】
又、Ｈレベルの第１位相差検出信号ＳＧ２１は、ＤＦ３７に出力される。その第１位相差検出信号ＳＧ２１がクロックＣＬＫの１／２周期分の時間Ｈレベルになっているだけなので、ＪＫＦ３８に出力される出力信号ＳＧ３１はＬレベルのままとなる。その結果、Ｈレベルの第２位相差検出信号ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベルのままなので、ナンド回路４０に入力される反転出力信号ＸＳＧ３２はＨレベルのままである。
【０１９４】
やがて、基準信号ＲＩＮが立下がった時から数えて最初に立上がる第２クロックＣＬＫ２の立上がりに応答して、第２位相差検出信号ＳＧ２２が第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。
【０１９５】
従って、この第２位相差検出信号ＳＧ２２に応答して、ダウン信号ＤＮはクロックＣＬＫの１周期分Ｌレベルとなる。
このように、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立下がりより早い時、Ｌレベルのダウン信号ＤＮが出力される。
【０１９６】
（Ｅ）第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立上がりより遅い時（図１２参照）
図１２に示すように、クロックＣＬＫの１周期分だけ遅い場合について説明する。
【０１９７】
基準信号ＲＩＮの立上がり（この時第２反転クロックＸＣＬＫ２は立上がる）から次の第２反転クロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立上がった時からクロックＣＬＫの２周期分経過した時にＨレベルからＬレベルに立下がる。
【０１９８】
一方、基準信号ＲＩＮの立上がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＨレベルからＬレベルの立下がりに応答して、前記第１位相差検出信号ＳＧ２１はＨレベルからＬレベルとなる。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、クロックＣＬＫの２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０１９９】
この時、第１位相差検出信号ＳＧ２１がＨレベルの間は、第２反転クロックＸＣＬＫ２は前記基準信号ＲＩＮの立上がりからクロックＣＬＫの１周期に相当する時間Ｈレベルである。従って、その第２反転クロックＸＣＬＫ２がＨレベルになっている間、アップ信号ＵＰはＬレベルとなる。
【０２００】
又、第１位相差検出信号ＳＧ２１がクロックＣＬＫの２周期分の時間Ｈレベルになっているため、ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベルとなる。このＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２はＬレベルとなる。
【０２０１】
やがて、基準信号ＲＩＮが立上がった後から数えて２個目の第２クロックＣＬＫ２の立上がりに応答して、第２位相差検出信号ＳＧ２２は第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。しかしながら、Ｈレベルの第２位相差検出信号ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２はＬレベルに保持している。従って、ダウン信号ＤＮはＨレベルのままである。
【０２０２】
このように、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立上がりよりクロックＣＬＫの１周期分遅い時、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの１周期分出力する。
【０２０３】
尚、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立上がりよりクロックＣＬＫの１／２周期分遅い時には、上記と同様な動作を行い、図１３に示すようにＬレベルのアップ信号ＵＰがクロックＣＬＫの１／２周期分出力される。同様に、Ｌレベルのダウン信号ＤＮは出力されない。
【０２０４】
（Ｆ）第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立下がりより遅い時（図１２参照）
図１２に示すように、クロックＣＬＫの１周期分だけ遅い場合について説明する。
【０２０５】
基準信号ＲＩＮの立下がり（この時第２反転クロックＸＣＬＫ２は立上がる）から次の第２反転クロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが立下がった時からクロックＣＬＫの２周期分経過した時にＬレベルからＨレベルに立上がる。
【０２０６】
一方、基準信号ＲＩＮの立下がりに応答して、第１位相差検出信号ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ１１のＬレベルからＨレベルの立上がりに応答して、前記第１位相差検出信号ＳＧ２１はＨレベルからＬレベルとなる。従って、この第１位相差検出信号ＳＧ２１がＨレベルになっている時間は、クロックＣＬＫの２周期分の時間である。このＨレベルの第１位相差検出信号ＳＧ２１はナンド回路３９に出力される。
【０２０７】
この時、この第１位相差検出信号ＳＧ２１がＨレベルの間は、第２反転クロックＸＣＬＫ２は前記基準信号ＲＩＮの立下がりからクロックＣＬＫの１周期に相当する時間Ｈレベルである。従って、その第２反転クロックＸＣＬＫ２がＨレベルになっている間、アップ信号ＵＰはＬレベルとなる。
【０２０８】
又、その第１位相差検出信号ＳＧ２１がクロックＣＬＫの２周期分の時間Ｈレベルになっているため、ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベルとなる。このＨレベルの出力信号ＳＧ３１に基づいて反転出力信号ＸＳＧ３２はＬレベルとなる。
【０２０９】
やがて、基準信号ＲＩＮが立下がった後から数えて２個目の第２クロックＣＬＫ２の立上がりに応答して、第２位相差検出信号ＳＧ２２は第２クロックＣＬＫ２の１／２周期分の時間だけＨレベルとなる。しかしながら、Ｈレベルの第２位相差検出信号ＳＧ２２が出力されている間、ＪＫＦ３８の反転出力信号ＸＳＧ３２はＬレベルのままである。従って、ダウン信号ＤＮはＨレベルのままである。
【０２１０】
このように、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立下がりよりクロックＣＬＫの１周期分遅い時、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの１周期分出力される。
【０２１１】
尚、第２クロックＣＬＫ２の立上がりが基準信号ＲＩＮの立下がりよりクロックＣＬＫの１／２周期分遅い時には、上記と同様な動作を行い、図１３に示すようにＬレベルのアップ信号ＵＰがクロックＣＬＫの１／２周期分出力される。同様に、Ｌレベルのダウン信号ＤＮは出力されない。
【０２１２】
このように、第二実施形態によれば、第一実施形態で述べた（１）〜（５）の特徴に加えて、分周器２６の分周比を変更しただけで、高速読み出しに対応した位相比較器２２とすることができる。
【０２１３】
尚、発明の実施の形態は上記実施形態に限定されるものではなく、以下のように実施してもよい。
○分周回路２６と位相比較器２２とを１チップの半導体集積回路装置として実施してもよい。
【０２１４】
○位相比較器２２のみ１チップの半導体集積回路装置として実施してもよい。○ＰＬＬ回路１９を１チップの半導体集積回路装置として、その半導体集積回路装置に位相比較器２２を含ませるようにして実施してもよい。
【０２１５】
○データ復調装置１４を１チップの半導体集積回路装置にして実施してもよい。
○読み出し速度に応じて、分周器２６の分周比を適宜変更して実施してもよい。
【０２１６】
○ＺＣＬＶ（Zone Constant Linear Velocity ）方式で記録された光ディスク１２をＣＡＶ方式で読み出すデータ読み出し装置に実施してもよい。
【０２１７】
【発明の効果】
請求項１〜８に記載の発明によれば、第２のデジタル信号が第１のデジタル信号よりも遅れているときに第１の比較信号が生成され、第２のデジタル信号が第１のデジタル信号よりも早いときに第２の比較信号が生成される。従って、第１のデジタル信号の立上がり及び立下がりに対して第２のデジタル信号の位相が揃っている場合には、第１及び第２の比較信号が生成されないため、チャージポンプ等のＰＬＬ回路に含まれる各回路を安定な状態に保持することができる。
【０２２３】
請求項９に記載の発明によれば、第１のデジタル信号の立上がり及び立下がりに対して第２のデジタル信号の位相が揃っている場合には、各構成回路を安定な状態に保持し安定したロック状態を保持することができる。
【０２２４】
請求項１０に記載の発明によれば、データ復調回路は第１のデジタル信号の立上がり及び立下がりに対して安定して動作するＰＬＬ回路の該再生クロックにより、デジタル読み出し信号を確実に復調することができる。
【０２２５】
請求項１１に記載の発明によれば、データ読み出し装置において、デジタル読み出し信号を確実に復調することができる。
【０２２６】
請求項１２に記載の発明によれば、記録媒体を一定の回転速度で回転させてピックアップ装置にて読み出した格納データを確実に復調することができる。
【図面の簡単な説明】
【図１】データ読み出し装置を示すブロック図。
【図２】ＰＬＬ回路を示すブロック図。
【図３】位相比較器を示すブロック図。
【図４】位相比較器の各構成回路を示すブロック回路図。
【図５】クロックの立上がりと基準信号の立上がり（立下がり）が揃っている時のタイミングチャート。
【図６】クロックの立上がりが基準信号の立上がり（立下がり）より早い場合のタイミングチャート。
【図７】クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【図８】クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【図９】第二実施形態の位相比較器の各構成回路を示すブロック回路図。
【図１０】第２クロックの立上がりと基準信号の立上がり（立下がり）が揃っている時のタイミングチャート。
【図１１】第２クロックの立上がりが基準信号の立上がり（立下がり）より早い場合のタイミングチャート。
【図１２】第２クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【図１３】第２クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【図１４】ＣＡＶ方式の読み出し信号の周波数の説明図。
【図１５】ＥＦＭ信号の波形図。
【図１６】従来の位相比較器を説明するためのブロック図。
【図１７】従来の位相比較器を示すブロック回路図。
【図１８】従来の位相比較器の動作を説明するためのタイミングチャート。
【図１９】従来の位相比較器を示すブロック回路図。
【図２０】クロックの立上がりと基準信号の立上がり（立下がり）が揃っている時のタイミングチャート。
【図２１】クロックの立上がりが基準信号の立上がり（立下がり）より早い場合のタイミングチャート。
【図２２】クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【図２３】クロックの立上がりが基準信号の立上がり（立下がり）より遅い場合のタイミングチャート。
【符号の説明】
１２ 記録媒体としての光ディスク
１４ データ復調回路としてのデータ復調装置
１９ ＰＬＬ回路
２２ 位相比較器
２６ 分周回路
２８ 同期回路
２９ 位相差検出回路
３０ 位相差演算回路
３７ 第２判定回路を構成するＤ型フリップフロップ（ＤＦ）
３８ 第２判定回路を構成するＪＫ型フリップフロップ（ＪＫＦ）
３９ 第１判定回路を構成するナンド回路
４０ 第２判定回路を構成するナンド回路
ＣＬＫ 第２のデジタル信号としてのクロック
ＸＣＬＫ 第２のデジタル信号としての反転クロック
ＣＬＫ１ 再生クロック
ＣＬＫ２ 第２のデジタル信号としての第２クロック
ＸＣＬＫ２ 第２反転クロック
ＲＩＮ 基準信号
ＦＩＮ 第３のデジタル信号としての帰還信号
ＳＧ４ 第１のデジタル信号としてのＥＦＭ信号
ＸＳＧ１１ 同期信号（第１同期信号）としての反転出力信号
ＳＧ１２ 第２同期信号としての出力信号
ＳＧ１３ 第３同期信号としての出力信号
ＳＧ２１ 第１位相差検出信号
ＳＧ２２ 第２位相差検出信号
ＳＧ３１ 判定信号としての出力信号
ＸＳＧ３２ 制御信号としての反転出力信号
ＵＰ 第１の比較信号としてのアップ信号
ＤＮ 第２の比較信号としてのダウン信号
Claims (12)
- 第１のデジタル信号の立上がり又は立下がりを検出し、第２のデジタル信号に対応した前記第１のデジタル信号の立上がり又は立下がりを検出した時に、前記第１のデジタル信号が前記第２のデジタル信号と同期することを示す同期信号を生成し、
前記第１のデジタル信号と前記同期信号との位相差を検出して位相差検出信号を生成し、
前記位相差検出信号と前記第２のデジタル信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも遅れているか否か判定し、
前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成し、
前記第２のデジタル信号よりも周波数が高い第３のデジタル信号と前記位相差信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも早いか否か判定し、
前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは第２の比較信号を生成すること
を特徴とするデジタル信号の位相比較方法。 - 第１のデジタル信号の立ち上がり又は立ち下がりを検出し、
第２のデジタル信号に対応した前記第１のデジタル信号の立ち上がり又は立ち下がりを検出した時に、前記第１のデジタル信号が前記第２のデジタル信号と同期することを示す第１同期信号を生成し、
前記第１同期信号に遅延する第２同期信号を生成し、
前記第２同期信号に遅延する第３同期信号を生成し、
前記第１のデジタル信号と前記第１同期信号との位相差を検出して第１位相差検出信号を生成し、
前記第２のデジタル信号と第３のデジタル信号との位相差を示す第２位相差検出信号を生成し、
前記第２のデジタル信号と前記第３のデジタル信号と前記第１位相差検出信号とを使用して前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、
前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成し、
前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは前記第２位相差検出信号に対応する第２の比較信号を生成すること
を特徴とするデジタル信号の位相比較方法。 - 第１のデジタル信号と第２のデジタル信号との位相差を検出して位相差検出信号を生成し、
前記第２のデジタル信号と前記位相差検出信号とを使用して、前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、
前記第２のデジタル信号が前記第１のデジタル信号よりも遅延している場合は第１の比較信号のみを生成し、
前記第２のデジタル信号が前記第１のデジタル信号よりも早い場合は第２の比較信号のみを生成し、
前記偏差がゼロの場合は前記第１の比較信号及び前記第２の比較信号を生成しないこと
を特徴とするデジタル信号の位相比較方法。 - 前記第２のデジタル信号の周波数は前記第１のデジタル信号の周波数よりも高いこと
を特徴とする請求項１、請求項２又は請求項３に記載のデジタル信号の位相比較方法。 - 第１のデジタル信号の立ち上がり又は立ち下がりを検出する検出回路と、
第２のデジタル信号に対応した第１のデジタル信号の立ち上がり又は立ち下がりを検出した時に、第１のデジタル信号が第２のデジタル信号と同期することを示す同期信号を生成する同期回路と、
前記第１のデジタル信号と前記同期信号との位相差を検出して位相差検出信号を生成す る位相差検出回路と、
前記第２のデジタル信号と前記位相差検出信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも遅れているか否かを判定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成する第１判定回路と、
前記第２のデジタル信号よりも周波数が高い第３のデジタル信号と前記位相差検出信号とを使用して、前記第２のデジタル信号が前記第１のデジタル信号よりも早いか否かを判定し、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは第２の比較信号を生成する第２判定回路と、
を備えることを特徴とする位相比較器。 - 第１のデジタル信号の立ち上がり又は立ち下がりを検出する検出回路と、
第２のデジタル信号に対応した第１のデジタル信号の立ち上がり又は立ち下がりを検出した時に、第１のデジタル信号が第２のデジタル信号と同期することを示す第１同期信号を生成し、前記第１同期信号に遅延する第２同期信号を生成し、前記第２同期信号に遅延する第３同期信号を生成する同期回路と、
前記第１のデジタル信号と前記第１同期信号との位相差を検出して第１位相差検出信号を生成し、前記第２のデジタル信号と第３のデジタル信号との位相差を示す第２位相差検出信号を生成する位相差検出回路と、
前記第２のデジタル信号と前記第３のデジタル信号と前記第１位相差検出信号とを使用して前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延しているときは第１の比較信号を生成し、前記第２のデジタル信号が前記第１のデジタル信号よりも早いときは前記第２位相差検出信号に対応する第２の比較信号を生成する位相差演算回路と、
を備えることを特徴とする位相比較器。 - 第１のデジタル信号と第２のデジタル信号との位相差を検出して位相差検出信号を生成する位相差検出回路と、
前記第２のデジタル信号と前記位相差検出信号とを使用して、前記第１のデジタル信号と前記第２のデジタル信号との間の偏差を決定し、前記第２のデジタル信号が前記第１のデジタル信号よりも遅延している場合は第１の比較信号のみを生成し、前記第２のデジタル信号が前記第１のデジタル信号よりも早い場合は第２の比較信号のみを生成し、前記偏差がゼロの場合は前記第１の比較信号及び前記第２の比較信号を生成しない判定回路と、
を備えることを特徴とする位相比較器。 - 前記第２のデジタル信号の周波数は前記第１のデジタル信号の周波数よりも高いこと
を特徴とする請求項５、請求項６又は請求項７に記載の位相比較器。 - 請求項５乃至８のいずれか１に記載の位相比較器を備えたＰＬＬ回路。
- 請求項９に記載のＰＬＬ回路を備えたデータ復調回路。
- 請求項１０に記載のデータ復調回路を備えたデータ読み出し装置。
- 請求項１１に記載のデータ読み出し装置において、
データ読み出し装置は記録媒体を一定の回転速度で回転駆動させてピックアップ装置にて該記録媒体の格納データを読み出すものであるデータ読み出し装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07766697A JP3970974B2 (ja) | 1997-03-28 | 1997-03-28 | デジタル信号の位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置 |
| US08/948,944 US6058152A (en) | 1997-03-28 | 1997-10-10 | Phase comparison method and apparatus for digital signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07766697A JP3970974B2 (ja) | 1997-03-28 | 1997-03-28 | デジタル信号の位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10276044A JPH10276044A (ja) | 1998-10-13 |
| JP3970974B2 true JP3970974B2 (ja) | 2007-09-05 |
Family
ID=13640214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07766697A Expired - Lifetime JP3970974B2 (ja) | 1997-03-28 | 1997-03-28 | デジタル信号の位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6058152A (ja) |
| JP (1) | JP3970974B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6000022A (en) | 1997-10-10 | 1999-12-07 | Micron Technology, Inc. | Method and apparatus for coupling signals between two circuits operating in different clock domains |
| US6434684B1 (en) | 1998-09-03 | 2002-08-13 | Micron Technology, Inc. | Method and apparatus for coupling signals across different clock domains, and memory device and computer system using same |
| US6804318B1 (en) * | 1999-10-12 | 2004-10-12 | Globespanvirata, Inc | System and method for using a network timing reference circuit as a phase detector in a synchronization loop |
| JP4015793B2 (ja) * | 2000-02-16 | 2007-11-28 | 株式会社東芝 | 位相比較回路およびｐｌｌ回路 |
| US7571359B2 (en) * | 2000-07-31 | 2009-08-04 | Massachusetts Institute Of Technology | Clock distribution circuits and methods of operating same that use multiple clock circuits connected by phase detector circuits to generate and synchronize local clock signals |
| US6373293B1 (en) | 2000-10-02 | 2002-04-16 | Rambus Inc. | Self-synchronized, multi-sample, quadrature phase detector |
| DE10320793B4 (de) * | 2003-04-30 | 2005-04-21 | Infineon Technologies Ag | Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung |
| DE102004055859B3 (de) * | 2004-11-19 | 2006-06-08 | Infineon Technologies Ag | Verfahren zum Übertragen und Empfangen eines Datensignals auf einem Leitungspaar sowie Sende- und Empfangsschaltung hierfür |
| US7622961B2 (en) | 2005-09-23 | 2009-11-24 | Intel Corporation | Method and apparatus for late timing transition detection |
| TWI543597B (zh) * | 2013-02-27 | 2016-07-21 | 晨星半導體股份有限公司 | 訊號取樣方法、資料加解密方法、以及使用這些方法的電子裝置 |
| RU2721416C1 (ru) * | 2019-02-25 | 2020-05-19 | федеральное государственное бюджетное научное учреждение "Научно-производственный комплекс "Технологический центр" | Частотно-фазовый детектор |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4122405A (en) * | 1977-10-21 | 1978-10-24 | National Semiconductor Corporation | Digital logic level signal indication of phase and frequency lock condition in a phase-locked loop |
| US4264866A (en) * | 1979-01-04 | 1981-04-28 | Ladislav Benes | Frequency and phase comparator |
| US5142555A (en) * | 1990-11-13 | 1992-08-25 | Dallas Semiconductor Corporation | Phase detector |
| FR2688956B1 (fr) * | 1992-03-17 | 1997-02-21 | Sgs Thomson Microelectronics Sa | Comparateur de phase/frequence |
| EP0665650A1 (en) * | 1994-01-31 | 1995-08-02 | STMicroelectronics S.A. | Low voltage high speed phase frequency detector |
| JP3421419B2 (ja) * | 1994-04-01 | 2003-06-30 | 三菱電機株式会社 | 位相比較器及びｐｌｌ回路 |
| US5744983A (en) * | 1995-05-03 | 1998-04-28 | Intel Corporation | Phase detector with edge-sensitive enable and disable |
| JP3408030B2 (ja) * | 1995-09-21 | 2003-05-19 | 日本プレシジョン・サーキッツ株式会社 | 位相比較器 |
-
1997
- 1997-03-28 JP JP07766697A patent/JP3970974B2/ja not_active Expired - Lifetime
- 1997-10-10 US US08/948,944 patent/US6058152A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6058152A (en) | 2000-05-02 |
| JPH10276044A (ja) | 1998-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3970974B2 (ja) | デジタル信号の位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置 | |
| US5666341A (en) | Data detection apparatus | |
| CA2022192C (en) | Optical disk recording/reproducing device | |
| JPH0756730B2 (ja) | スピンドルサーボ回路 | |
| US5602812A (en) | Reproducing rate control apparatus for optical disk | |
| EP0967612B1 (en) | Optical disk recording apparatus and method for recording data on optical disk | |
| JPS6314424B2 (ja) | ||
| JP2000173194A (ja) | Ｐｌｌ回路、ｐｌｌ回路の制御装置、及びディスク装置 | |
| JP2000057685A (ja) | ディスクドライブ装置 | |
| JP2004178743A (ja) | 光ディスク記録装置 | |
| US6580297B2 (en) | Frequency comparison circuit | |
| JP2839620B2 (ja) | クロック生成用ｐｌｌ回路 | |
| JP3342937B2 (ja) | データ再生用ｐｌｌ回路の制御装置及びデータ再生システム | |
| JP2000082212A (ja) | 光ディスク記録装置および光ディスクにデ―タを記録する方法 | |
| JP2000040309A (ja) | クロック再生装置及びアドレス再生装置 | |
| JP3689990B2 (ja) | Ｐｌｌ回路 | |
| JP2004253056A (ja) | デコード装置 | |
| JP4063791B2 (ja) | 光ディスク再生装置 | |
| JP4494941B2 (ja) | データ記録用クロック信号発生回路 | |
| JPH07111048A (ja) | ディジタルディスク再生装置 | |
| JPH0528657A (ja) | デイジタル記録再生装置 | |
| JPH0677369B2 (ja) | 記録ディスク回転制御装置 | |
| JPH0465470B2 (ja) | ||
| JPH0757384A (ja) | ディスクプレーヤ | |
| KR19990038763A (ko) | 기록매체 구동방법 및 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040220 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040220 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070314 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070510 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070605 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070607 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140615 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |