DE10320793B4 - Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung - Google Patents

Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung Download PDF

Info

Publication number
DE10320793B4
DE10320793B4 DE10320793A DE10320793A DE10320793B4 DE 10320793 B4 DE10320793 B4 DE 10320793B4 DE 10320793 A DE10320793 A DE 10320793A DE 10320793 A DE10320793 A DE 10320793A DE 10320793 B4 DE10320793 B4 DE 10320793B4
Authority
DE
Germany
Prior art keywords
signal
data
output
circuit device
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10320793A
Other languages
English (en)
Other versions
DE10320793A1 (de
Inventor
Alessandro Minzoni
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10320793A priority Critical patent/DE10320793B4/de
Priority to US10/834,378 priority patent/US7123069B2/en
Publication of DE10320793A1 publication Critical patent/DE10320793A1/de
Application granted granted Critical
Publication of DE10320793B4 publication Critical patent/DE10320793B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manipulation Of Pulses (AREA)
  • Dram (AREA)

Abstract

Schaltungs-Einrichtung (1), in welche ein erstes Signal (data) und ein zweites Signal (clk) eingegeben wird, und bei welcher eine erste Schalt-Anordnung (1a, 2a) vorgesehen ist, mit welcher ermittelt wird, welches der beiden Signale (data, clk) zuerst seinen Zustand ändert, dadurch gekennzeichnet, dass die Schaltungs-Einrichtung (1) zusätzlich eine zweite Schalt-Anordnung (1b, 2b) aufweist, welche ein Ausgangs-Signal (out, bout) ausgibt, welches dann, wenn zuerst das erste Signal (data) seinen Zustand ändert, erst in Reaktion auf eine Zustandsänderung des zweiten Signals (clk) seinen Zustand ändert, und dann, wenn zuerst das zweite Signal (clk) seinen Zustand ändert, erst in Reaktion auf eine Zustandsänderung des ersten Signals (data) seinen Zustand ändert.

Description

  • Die Erfindung betrifft eine Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung gemäß Oberbegriff des Anspruchs 1.
  • Herkömmliche Latch-Einrichtungen dienen beispielsweise dazu, in Halbleiter-Bauelementen (beispielsweise Speicherbauelementen wie z.B. DRAMs (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher)) Daten zu speichern bzw. zwischenzuspeichern, und – z.B. synchron zu einem auf dem Halbleiter-Bauelement verwendeten Takt-Signal (clk-Signal) – wieder auszugeben.
  • Im Stand der Technik verwendete Latch-Einrichtungen können z.B. aus zwei Transfer-Gates, und vier Invertern bestehen.
  • Der Eingang des ersten Transfer-Gates ist mit einer Daten-Eingabe-Leitung verbunden, mit der die zu latchenden Daten (mittels eines entsprechenden Daten-Eingabe-Signals (data-Signal)) in die Latch-Einrichtung eingegeben werden. Ein erster Steuer-Anschluß des ersten Transfer-Gates ist mit einer (ersten) Takt-Leitung verbunden, an der das Takt-Signal (clk-Signal) anliegt, und ein weiterer – inverser – Steuer-Anschluß des ersten Transfer-Gates mit einer (weiteren) Takt-Leitung, an der ein zum Takt-Signal (clk-Signal) inverses Takt-Signal (bclk-Signal) anliegt.
  • Der Ausgang des ersten Transfer-Gates ist an den Eingang des ersten Inverters angeschlossen. Der Ausgang des ersten Inverters ist mit dem Eingang des zweiten Transfer-Gates verbunden, und mit dem Eingang des zweiten Inverters, dessen Ausgang an den Eingang des ersten Inverters rückgekoppelt ist.
  • Der (erste) Steuer-Anschluß des zweiten Transfer-Gates ist – entsprechend invers wie beim ersten Transfer-Gate – mit der o.g. weiteren, inversen Takt-Leitung verbunden (an der – wie oben erläutert – das inverse Takt-Signal (bclk-Signal) anliegt), und der (weitere) – inverse – Steuer-Anschluß des zweiten Transfer-Gates ist – ebenfalls entsprechend invers wie beim ersten Transfer-Gate – mit der ersten Takt-Leitung verbunden (an der – wie oben erläutert – das Takt-Signal (clk-Signal) anliegt).
  • Der Ausgang des zweiten Transfer-Gates ist an den Eingang des dritten Inverters angeschlossen. Der Ausgang des dritten Inverters ist mit dem Eingang des vierten Inverters verbunden, dessen Ausgang an den Eingang des dritten Inverters rückgekoppelt ist, sowie mit einer Daten-Ausgabe-Leitung, mit der die in die Latch-Einrichtung (bzw. die o.g. Daten-Eingabe-Leitung) eingegebenen Daten – in gelatchter Form, und synchron zum Takt-Signal (clk-Signal) – wieder ausgegeben werden (und zwar mittels eines entsprechenden Daten-Ausgabe-Signals (ldata-Signal)).
  • Die in die Latch-Einrichtung eingegebenen Daten (data-Signal) müssen – um ein fehlerfreies Latchen der Daten sicherzustellen – bereits eine vorbestimmte Zeit vor einer entsprechenden (z.B. positiven) Flanke des Takt-Signals (clk-Signals) (bzw. einer entsprechenden (z.B. negativen) Flanke des inversen Takt-Signals (bclk-Signals)) stabil an der o.g. Daten-Eingabe-Leitung anliegen (sog. „Set-Up"-Zeit (Tsetup)).
  • Des weiteren müssen zum fehlerfreien Latchen der Daten diese auch bis zu einer vorbestimmten Zeit nach der entsprechenden (positiven) Flanke des Takt-Signals (clk-Signals) (bzw. der entsprechenden (negativen) Flanke des inversen Takt-Signals (bclk-Signals)) stabil an der o.g. Daten-Eingabe-Leitung anliegen (sog. „Hold"-Zeit (Thold)).
  • Die „Set-Up"- und „Hold"-Zeit kann – insgesamt – in einer Größenordnung von ca. 50 bis 200 Pikosekunden liegen, was insbesondere bei hohen Frequenzen, bzw. für den – die Leistungsfähigkeit des Halbleiter-Bauelements insgesamt bestimmenden – jeweils „kritischen Pfad" problematisch sein.
  • Die o.g. „Set-Up"- und „Hold"-Zeit könnte verringert werden, wenn sichergestellt wäre, daß das Takt- und das inverse Takt-Signal (clk- und bclk-Signal) voll komplementär zueinander wären (und nicht zu jeweils geringfügig voneinander abweichenden Zeitpunkten ihren Zustand von „logisch hoch" auf „logisch niedrig" (negative Flanke) und entsprechend umgekehrt von „logisch niedrig" auf „logisch hoch" (positive Flanke) wechseln würden).
  • Dieses Ziel ist jedoch – z.B. aufgrund von bei der Herstellung des entsprechenden Halbleiter-Bauelements auftretenden Prozess-Ungenauigkeiten – mit herkömmlichen Latch-Einrichtungen nicht bzw. nur bis zu einem gewissen – unbefriedigenden – Grad erreichbar.
  • In der DE 69124981 T2 ist eine integrierte Halbleiterschaltung gezeigt, die aus Flipflops aufgebaut ist, welche – entsprechend der Zeitvorgabe eines in die Halbleiterschaltung eingegebenen Taktsignals – in die Halbleiterschaltung eingegebene Daten erhalten, und speichern können.
  • Aus der DE 2711909 A1 ist eine ein RS-Flip-Flop aufweisende Vorrichtung bekannt. Die Vorrichtung dient dazu, anzuzeigen, ob die Phasendifferenz zwischen einem ersten und einem zweiten – in die Vorrichtung eingegebenen – Signal konstant ist.
    •
  • Die Erfindung hat zur Aufgabe, eine neuartige Schaltungs-Einrichtung bereitzustellen, insbesondere eine neuartige Latch- und eine neuartige Phasen-Detektor-Einrichtung, insbesondere eine Latch-Einrichtung, mit der gegenüber herkömmlichen Latch-Einrichtungen die „Set-Up"- bzw. „Hold"-Zeit verringert werden kann.
  • Sie erreicht dieses und weitere Ziele durch den Gegenstand des Anspruchs 1.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    •
  • Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
  • 1 eine schematische Darstellung einer Schaltungs-Einrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 2a ein Signal-Timing-Diagramm zur Veranschaulichung der zeitlichen Abfolge von Zustandswechseln von in der Schaltungseinrichtung gemäß 1 vorkommenden Signalen für den Fall, dass erst das Daten-Eingabe-Signal, und dann das Takt-Signal seinen Zustand wechselt; und
  • 2b ein Signal-Timing-Diagramm zur Veranschaulichung der zeitlichen Abfolge von Zustandswechseln von in der Schaltungseinrichtung gemäß 1 vorkommenden Signalen für den Fall, dass erst das Takt-Signal, und dann das Daten-Eingabe-Signal seinen Zustand wechselt.
  • In 1 ist eine schematische Darstellung einer Schaltungs-Einrichtung 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
  • Die Schaltungs-Einrichtung 1 ist in ein – z.B. auf CMOS-Technologie beruhendes – Halbleiter-Bauelement eingebaut, beispielsweise ein Logik- und/oder Speicherbauelement wie z.B. ein DRAM (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher), insbesondere ein DRAM-Speicherbauelement mit doppelter Datenrate (DDR-DRAM).
  • Die Schaltungs-Einrichtung 1 kann z.B. dazu verwendet werden, – entsprechend ähnlich wie herkömmliche Latch-Einrichtungen – Daten in zeitlichem Bezug zu einem auf dem Halbleiter-Bauelement verwendeten Takt-Signal (clk-Signal) zu speichern bzw. zwischenzuspeichern, und wieder auszugeben.
  • Wie aus 1 hervorgeht, weist die Schaltungs-Einrichtung 1 im wesentlichen drei Schaltungs-Abschnitte 1a, 1b, 1c auf.
  • Der erste und dritte Schaltungs-Abschnitt 1a, 1c wird jeweils von einem – entsprechend verschalteten – RS-Flip-Flop 2a, 2b gebildet.
  • Wie in 1 gezeigt ist, weist beim vorliegenden Ausführungsbeispiel das erste RS-Flip-Flop 2a zwei NAND-Gatter 3a, 3b auf (hier: zwei 2-NAND-Gatter 3a, 3b), und das zweite RS-Flip-Flop 2b zwei NAND-Gatter 4a, 4b (hier: zwei 2-NAND-Gatter 4a, 4b). Bei alternativen, hier nicht dargestellten Ausführungsbeispielen können statt NAND-Gatterbasierten RS-Flip-Flops 2a, 2b z.B. auch – entsprechend invers – entsprechende NOR-Gatter-basierte RS-Flips-Flops verwendet werden, etc. (ggf. unter alternativer Verwendung eines zum o.g. Takt-Signal (clk-Signal) inversen Takt-Signals (bclk-Signal)).
  • Gemäß 1 ist beim hier gezeigten Ausführungsbeispiel ein erster Eingang des ersten STAND-Gatters 3a des ersten RS-Flips-Flops 2a mit einer Daten-Eingabe-Leitung 5 verbunden, mit der die zu latchenden Daten (mittels eines entsprechenden Daten-Eingabe-Signals (data-Signal)) in die Schaltungs-Einrichtung 1 eingegeben werden.
  • Ein erster Eingang des zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a ist – über eine Leitung 6 – mit einer Takt-Leitung 7 verbunden, über die das o.g. Takt-Signal (clk-Signal) in die Schaltungs-Einrichtung 1 eingegeben wird.
  • Der Ausgang des ersten NAND-Gatters 3a des ersten RS-Flips-Flops 2a ist über eine Leitung 8, und eine mit dieser verbundenen Leitung 9 an einen zweiten Eingang des zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a rückgekoppelt (so dass ein am Ausgang des ersten NAND-Gatters 3a des ersten RS-Flips-Flops 2a ausgegebenes Signal (dc-Signal) dem zweiten Eingang des zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a zugeführt wird).
  • Entsprechend umgekehrt ist auch der Ausgang zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a – über eine Leitung 10, und eine mit dieser verbundenen Leitung 11 – an einen zweiten Eingang des ersten NAND-Gatters 3a des ersten RS-Flips-Flops 2a rückgekoppelt (so dass ein am Ausgang des zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a ausgegebenes Signal (cd-Signal) dem zweiten Eingang des ersten NAND-Gatters 3a des ersten RS-Flips-Flops 2a zugeführt wird).
  • Wie in 1 weiter gezeigt ist, weist die Schaltungs-Einrichtung 1 – beim o.g. zweiten Schaltungs-Abschnitt 1b – vier weitere NAND-Gatter 12a, 12b, 12b, 12c auf (oder alternativ z.B. – entsprechend invers – entsprechende NOR-Gatter), und zwar zwei 2-NAND-Gatter 12a, 12b, und zwei 3-NAND-Gatter 12c, 12d.
  • Das am Ausgang des ersten NAND-Gatters 3a des ersten RS-Flips-Flops 2a des ersten Schaltungs-Abschnitts 1a ausgegebene Signal (dc-Signal) wird – über die Leitung 8 – einem ersten Eingang des ersten NAND-Gatters 12a des zweiten Schaltungs-Abschnitts 1b zugeführt, und das am Ausgang des zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a des ersten Schaltungs-Abschnitts 1a ausgegebene Signal (cd-Signal) – über die Leitung 10 – einem ersten Eingang des zweiten NAND-Gatters 12b des zweiten Schaltungs-Abschnitts 1b.
  • Wie in 1 weiter gezeigt ist, wird ein am Ausgang des ersten NAND-Gatters 12a des zweiten Schaltungs-Abschnitts 1b ausgegebenes Signal (on-Signal) über eine Leitung 13 einem ersten Eingang des dritten NAND-Gatters 12c (hier: des 3-NAND-Gatters 12c) des zweiten Schaltungs-Abschnitts 1b zugeführt.
  • Auf entsprechende Weise wird ein am Ausgang des zweiten NAND-Gatters 12b des zweiten Schaltungs-Abschnitts 1b ausgegebenes Signal (bon-Signal) über eine Leitung 14 an einen ersten Eingang des vierten NAND-Gatters 12d (hier des 3-NAND-Gatters 12d) des zweiten Schaltungs-Abschnitts 1b weitergeleitet.
  • Des weiteren wird – über eine mit der Takt-Leitung 7 verbundene Leitung 15, und über mit dieser verbundene Leitungen 16 bzw. 17 – das Takt-Signal (clk-Signal) einem zweiten Eingang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b, bzw. einem zweiten Eingang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b zugeführt.
  • Das am Ausgang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (en-Signal) wird über eine Leitung 18, und eine mit dieser verbundenen Leitung 20 einem zweiten Eingang des ersten NAND-Gatters 12a des zweiten Schaltungs-Abschnitts 1b zugeführt, und über eine – mit der Leitung 18 verbundene Leitung 19 – einem dritten Eingang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b.
  • Entsprechend umgekehrt wird das am Ausgang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (ben-Signal) über eine Leitung 21, und eine mit dieser verbundenen Leitung 22 einem zweiten Eingang des zweiten NAND-Gatters 12b des zweiten Schaltungs-Abschnitts 1b zugeführt, und über eine – mit der Leitung 21 verbundene Leitung 23 – einem dritten Eingang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b.
  • Wie weiter in 1 gezeigt ist, wird das am Ausgang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (en-Signal) – über die Leitung 18, und eine mit dieser verbundene Leitung 24 – einem ersten Eingang des ersten NAND-Gatters 4a des dritten Schaltungs-Abschnitts 1c zugeführt (d.h. dem ersten Eingang des zweiten RS-Flip-Flops 2b).
  • Entsprechend wird das am Ausgang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (ben-Signal) – über die Leitung 21, und eine mit dieser verbundene Leitung 25 – einem ersten Eingang des zweiten NAND-Gatters 4b des dritten Schaltungs-Abschnitts 1c zugeführt (d.h. dem zweiten Eingang des zweiten RS-Flip-Flops 2b).
  • Der Ausgang des ersten NAND-Gatters 4a des dritten Schaltungs-Abschnitts 1c (bzw. zweiten RS-Flips-Flops 2b) ist über eine Leitung 26, und eine mit dieser verbundenen Leitung 27 an einen zweiten Eingang des zweiten NAND-Gatters 4b des zweiten RS-Flips-Flops 2b rückgekoppelt (so dass ein am Ausgang des ersten NAND-Gatters 4a des zweiten RS-Flips-Flops 2b ausgegebenes (Daten-Ausgabe-)Signal (out-Signal) dem zweiten Eingang des zweiten NAND-Gatters 4b des zweiten RS-Flips-Flops 2b zugeführt wird).
  • Entsprechend umgekehrt ist auch der Ausgang zweiten NAND-Gatters 4b des dritten Schaltungs-Abschnitts 1c (bzw. zweiten RS-Flips-Flops 2b) – über eine Leitung 28, und eine mit dieser verbundenen Leitung 29 – an einen zweiten Eingang des ersten NAND-Gatters 4a des zweiten RS-Flips-Flops 2b rückgekoppelt (so dass ein am Ausgang des zweiten NAND-Gatters 4b des zweiten RS-Flips-Flops 2b ausgegebenes (Daten-Ausgabe-)Signal (bout-Signal) dem zweiten Eingang des ersten NAND-Gatters 4a des zweiten RS-Flips-Flops 2b zugeführt wird).
  • Wie in 1 weiter gezeigt ist, wird das am Ausgang des ersten NAND-Gatters 4a des zweiten RS-Flips-Flops 2b ausgegebene Daten-Ausgabe-Signal (out-Signal) – über die o.g. Leitung 26, und eine mit dieser verbundenen Daten-Ausgabe-Leitung 30 – an einen (ersten) Ausgang der Schaltungs-Einrichtung 1 weitergeleitet, und das am Ausgang des zweiten NAND-Gatters 4b des zweiten RS-Flips-Flops 2b ausgegebene (weitere, inverse) Daten-Ausgabe-Signal (bout-Signal) – über die o.g. Leitung 28, und eine mit dieser verbundenen (weiteren, inversen) Daten-Ausgabe-Leitung 31 – an einen (weiteren, inversen) Ausgang der Schaltungs-Einrichtung 1.
  • Im folgenden wird die Funktionsweise der Schaltungs-Einrichtung 1 unter Bezugnahme auf 1, sowie auf die in 2a und 2b gezeigten Signal-Timing-Diagramme näher erläutert, und zwar i) für den Fall, dass zunächst das Daten-Eingabe-Signal (data-Signal), und dann das Takt-Signal (clk-Signal) seinen Zustand wechselt (vgl. 2a), und ii) für den Fall, dass zunächst das Takt-Signal (clk-Signal), und dann das Daten-Eingabe-Signal (data-Signal) seinen Zustand wechselt (vgl. 2b).
  • Wechselt – bezogen auf 2a – das an der Daten-Eingabe-Leitung 5 anliegende, und dem ersten Eingang des ersten NAND-Gatters 3a des ersten RS-Flip-Flops 2a zugeführte Daten-Eingabe-Signal (data-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch" (bei einem weiterhin „logisch niedrigen" Zustand des an der Takt-Leitung 7 anliegenden Takt-Signals (clk-Signal)), wechselt das am Ausgang des ersten NAND-Gatters 3a des ersten RS-Flip-Flops 2a ausgegebene Signal (dc-Signal) seinen Zustand von „logisch hoch" auf „logisch niedrig" (wohingegen das am Ausgang des zweiten NAND-Gatters 3b des ersten RS-Flip-Flops 2a ausgegebene Signal (cd-Signal) in einem „logisch hohen" Zustand verbleibt – unabhängig vom Zustand des Takt-Signals (clk-Signal)).
  • Als Folge des Zustandswechsels des dc-Signals wechselt das am Ausgang des ersten NAND-Gatters 12a des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (on-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch" – das bon-Signal bleibt „logisch niedrig".
  • Aufgrund des zunächst noch „logisch niedrigen" Zustands des am zweiten Eingang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b anliegenden Takt-Signals (clk-Signal) bleibt das am Ausgang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (en-Signal) zunächst noch „logisch hoch".
  • Ändert dann – z.B. eine Zeitdauer von Δt1 nach dem Daten-Eingabe-Signal (data-Signal) – das am zweiten Eingang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b anliegende Takt-Signal (clk-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch", wechselt das am Ausgang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (en-Signal) seinen Zustand von „logisch hoch" auf „logisch niedrig" (das am dritten Eingang des dritten NAND-Gatters 12c des zweiten Schaltungs- Abschnitts 1b anliegende Signal (ben-Signal) verbleibt fortdauernd in einem „logisch hohen" Zustand).
  • Der Wechsel des – dem ersten Eingang des ersten NAND-Gatters 4a des zweiten RS-Flip-Flops 2b zugeführten – Signals (en-Signal) von „logisch hoch" auf „logisch niedrig" führt dazu, dass das am Ausgang des ersten NAND-Gatters 4a des zweiten RS-Flip-Flops 2b – und damit am (ersten) Ausgang der Schaltungs-Einrichtung 1 – ausgegebene Daten-Ausgabe-Signal (out-Signal) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand überwechselt.
  • Mit Hilfe der o.g. an den Ausgängen der 3-NAND-Gatter 12c, 12d des zweiten Schaltungs-Abschnitts 1b ausgegebenen, und an das erste und zweite 2-NAND-Gatter 12a, 12b des zweiten Schaltungs-Abschnitts rückgekoppelten Signale (en-Signal, bzw. ben-Signal) wird des erste bzw. zweite 2-NAND-Gatter 12a, 12b entsprechend gesperrt bzw. deaktiviert (und erst später wieder aktiviert bzw. freigegeben), wodurch sichergestellt wird, dass das Daten-Ausgabe-Signal (out-Signal) seinen „logisch hohen" Zustand zumindest bis zur nächsten, negativen Flanke des Takt-Signals (clk-Signals) beibehält.
  • In 2b ist ein Signal-Timing-Diagramm zur Veranschaulichung der zeitlichen Abfolge von Zustandswechseln von in der Schaltungs-Einrichtung 1 gemäß 1 vorkommenden Signalen für den Fall gezeigt, dass zunächst das Takt-Signal (clk-Signal), und dann das Daten-Eingabe-Signal (data-Signal) seinen Zustand wechselt.
  • Wechselt gemäß 2b das – wie oben erläutert an der Takt-Leitung 7 anliegende, und dem ersten Eingang des zweiten NAND-Gatters 3b des ersten RS-Flip-Flops 2a zugeführte – Takt-Signal (clk-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch" (bei einem weiterhin „logisch niedrigen" Zustand des an der Daten-Eingabe-Leitung 5 anliegenden Daten- Eingabe-Signals (data-Signal)), wechselt das am Ausgang des zweiten NAND-Gatters 3b des ersten RS-Flip-Flops 2a ausgegebene Signal (cd-Signal) seinen Zustand von „logisch hoch" auf „logisch niedrig" (wohingegen das am Ausgang des ersten NAND-Gatters 3a des ersten RS-Flip-Flops 2a ausgegebene Signal (dc-Signal) in einem „logisch hohen" Zustand verbleibt – unabhängig vom Zustand des Takt-Signals (clk-Signal)).
  • Als Folge des Zustandswechsels des cd-Signals wechselt das am Ausgang des zweiten NAND-Gatters 12b des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (bon-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch" – das on-Signal bleibt „logisch niedrig".
  • Aufgrund des zunächst noch „logisch niedrigen" Zustands des an der Daten-Eingabe-Leitung 5 anliegenden Daten-Eingabe-Signals (data-Signal) bleibt das am Ausgang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (ben-Signal) zunächst noch „logisch hoch".
  • Ändert dann – z.B. eine Zeitdauer von Δt2 nach dem Takt-Signal (clk-Signal) – das Daten-Eingabe-Signal (data-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch", wechselt das am Ausgang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (ben-Signal) seinen Zustand von „logisch hoch" auf „logisch niedrig".
  • Der Wechsel dieses – dem ersten Eingang des zweiten NAND-Gatters 4b des zweiten RS-Flip-Flops 2b zugeführten – Signals (ben-Signal) von „logisch hoch" auf „logisch niedrig" führt dazu, dass das am Ausgang des zweiten NAND-Gatters 4b des zweiten RS-Flip-Flops 2b – und damit am (inversen) Ausgang der Schaltungs-Einrichtung 1 – ausgegebene (inverse) Daten-Ausgabe-Signal (bout-Signal) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand überwechselt.
  • Mit Hilfe der o.g. an den Ausgängen der 3-NAND-Gatter 12c, 12d des zweiten Schaltungs-Abschnitts 1b ausgegebenen, und an das erste und zweite 2-NAND-Gatter 12a, 12b rückgekoppelten Signale (en-Signal, bzw. ben-Signal) wird des erste bzw. zweite 2-NAND-Gatter 12a, 12b des zweiten Schaltungs-Abschnitts 1b entsprechend gesperrt bzw. deaktiviert (und erst später wieder aktiviert bzw. freigegeben), wodurch sichergestellt wird, dass das Daten-Ausgabe-Signal (bout-Signal) seinen „logisch hohen" Zustand zumindest bis zur nächsten, negativen Flanke des Takt-Signals (clk-Signals) beibehält.
  • Bei der in 1 gezeigten Schaltungs-Einrichtung 1 dient der erste Schaltungs-Abschnitt 1a (hier: das RS-Flip-Flop 2a) im Wesentlichen dazu, festzustellen, welches der beiden der Schaltungs-Einrichtung 1 zugeführten Eingangs-Signale – das dem ersten NAND-Gatter 3a zugeführte Daten-Eingabe-Signal (data-Signal), oder das dem zweiten NAND-Gatter 3b zugeführte Takt-Signal (clk-Signal) – zuerst seinen Zustand wechselt („Evaluierung").
  • Dies geschieht dadurch, dass – entsprechend wie oben beschrieben – der Ausgang desjenigen NAND-Gatters 3a, 3b, dem dasjenige Eingangs-Signal (Daten-Eingabe-Signal (data-Signal), oder Takt-Signal (clk-Signal)) zugeführt wird, das als erstes seinen Zustand wechselt (hier: von „logisch niedrig" auf „logisch hoch"), auf einen „logisch niedrigen" Zustand wechselt (dc-Signal bzw. cd-Signal), wodurch verhindert wird, dass der jeweils komplementäre Ausgang (cd-Signal bzw. dc-Signal) ebenfalls auf einen „logisch niedrigen" Zustand wechseln kann.
  • Da nur einer der beiden Ausgänge des ersten Schaltungs-Abschnitts 1a (d.h. der Ausgang des ersten NAND-Gatters 3a, oder der Ausgang des zweiten NAND-Gatters 3b) sich in einem „logisch niedrigen" Zustand befinden kann, kann – solange das Takt-Signal (clk-Signal) „logisch niedrig" ist – jeweils nur entweder der Ausgang des ersten NAND-Gatters 12a des zweiten Schaltungs-Abschnitts 1b (d.h. das on-Signal), oder der Ausgang des zweiten NAND-Gatters 12b des zweiten Schaltungs-Abschnitts 1b (d.h. das bon-Signal) „logisch hoch" sein.
  • Nachdem der Zustand des Takt-Signals (clk-Signal) von „logisch niedrig" auf „logisch hoch" gewechselt hat, verhält sich der zweite Schaltungs-Abschnitt 1b (bzw. genauer: dessen 3-NAND-Gatter 12c, 12d) entsprechend ähnlich, wie der erste Schaltungs-Abschnitt 1a (bzw. das von den 2-NAND-Gattern 3a, 3b gebildete erste RS-Flip-Flop 2a): Der Ausgang desjenigen 3-NAND-Gatters 12c, 12db, dem dasjenige Eingangs-Signal (on-Signal, oder bon-Signal) zugeführt wird, das als erstes seinen Zustand wechselt, wechselt entsprechend seinen Zustand derart, dass verhindert wird, dass der jeweils komplementäre Ausgang ebenfalls seinen Zustand entsprechend wechseln kann (d.h. es findet dann – entsprechend ähnlich wie beim ersten Schaltungs-Abschnitt 1a – eine „Evaluierung" statt, welches der beiden den 3-NAND-Gattern 12c, 12d zugeführten Signale (on-Signal, oder bon-Signal) zuerst seinen Zustand wechselt).
  • Die Schaltungs-Einrichtung 1 kann – entsprechend den Ausführungen oben, und ähnlich wie eine herkömmliche Latch-Einrichtung – dazu verwendet werden, die – mit Hilfe des Daten-Eingabe-Signals (data-Signal) – in die Schaltungs-Einrichtung 1 eingegebenen Daten synchron bzw. in zeitlichem Bezug zu dem auf dem Halbleiter-Bauelement verwendeten-Takt-Signal (clk-Signal) zu speichern bzw. zwischenzuspeichern, und wieder auszugeben.
  • Dabei sind die – für ein fehlerfreies Arbeiten der Schaltungs-Einrichtung 1 einzuhaltenden – „Set-Up"- bzw. „Hold"-Zeiten (bzw, diesen Zeiten entsprechende Zeiten) bei der in 1 gezeigten Schaltungs-Einrichtung 1 wesentlich kleiner, als bei herkömmlichen Latch-Einrichtungen (z.B. kleiner als 50 oder 40, insbesondere kleiner als 30 Pikosekunden), und im wesentlichen von der Schalt-Auflösungs-Zeit des ersten RS-Flip-Flpps 2a abhängig (die z.B. 10 – 20 Pikosekunden betragen kann).
  • Außer als Latch-Einrichtung (bzw. zusätzlich hierzu) kann die in 1 gezeigte Schaltungs-Einrichtung 1 z.B. auch als Phasen-Detektor-Einrichtung verwendet werden, insbesondere zur Ermittlung, ob ein erstes – dem o.g. Daten-Eingabe-Signal (data-Signal) entsprechendes, und an der Leitung 5 eingegebenes – Signal phasenmäßig einem zweiten – dem o.g. Takt-Signal entsprechenden, an der Leitung 7 eingegebenen – Signal vorauseilt, oder hinterherläuft (wobei die Leitung 5 dann die Funktion einer ersten Signal-Eingangs-Leitung, und die Leitung 7 die Funktion einer weitere Signal-Eingangs-Leitung übernimmt).
    • 1
    Schaltungs-Einrichtung
    1a
    Schaltungs-Abschnitt
    1b
    Schaltungs-Abschnitt
    1c
    Schaltungs-Abschnitt
    2a
    RS-Flip-Flop
    2b
    RS-Flip-Flop
    3a
    NAND-Gatter
    3b
    NAND-Gatter
    4a
    NAND-Gatter
    4b
    NAND-Gatter
    5
    Daten-Eingabe-Leitung
    6
    Leitung
    7
    Takt-Leitung
    8
    Leitung
    9
    Leitung
    10
    Leitung
    11
    Leitung
    12a
    NAND-Gatter
    12b
    NAND-Gatter
    12c
    NAND-Gatter
    12d
    NAND-Gatter
    13
    Leitung
    14
    Leitung
    15
    Leitung
    16
    Leitung
    17
    Leitung
    18
    Leitung
    19
    Leitung
    20
    Leitung
    21
    Leitung
    22
    Leitung
    23
    Leitung
    24
    Leitung
    25
    Leitung
    26
    Leitung
    27
    Leitung
    28
    Leitung
    29
    Leitung
    30
    Daten-Ausgabe-Leitung
    31
    Daten-Ausgabe-Leitung

Claims (18)

  1. Schaltungs-Einrichtung (1), in welche ein erstes Signal (data) und ein zweites Signal (clk) eingegeben wird, und bei welcher eine erste Schalt-Anordnung (1a, 2a) vorgesehen ist, mit welcher ermittelt wird, welches der beiden Signale (data, clk) zuerst seinen Zustand ändert, dadurch gekennzeichnet, dass die Schaltungs-Einrichtung (1) zusätzlich eine zweite Schalt-Anordnung (1b, 2b) aufweist, welche ein Ausgangs-Signal (out, bout) ausgibt, welches dann, wenn zuerst das erste Signal (data) seinen Zustand ändert, erst in Reaktion auf eine Zustandsänderung des zweiten Signals (clk) seinen Zustand ändert, und dann, wenn zuerst das zweite Signal (clk) seinen Zustand ändert, erst in Reaktion auf eine Zustandsänderung des ersten Signals (data) seinen Zustand ändert.
  2. Schaltungs-Einrichtung (1) nach Anspruch 1, bei welcher das zweite Signal ein Takt-Signal (clk) ist.
  3. Schaltungs-Einrichtung (1) nach einem der vorhergehenden Ansprüche, bei welcher das erste Signal ein Daten-Signal (data) ist, welches von der Schaltungs-Einrichtung (1) zu latchende Daten enthält.
  4. Schaltungs-Einrichtung (1) nach einem der vorhergehenden Ansprüche, bei welcher die erste Schalt-Anordnung (1a, 2a) ein Flip-Flop (2a) aufweist.
  5. Schaltungs-Einrichtung (1) nach Anspruch 4, bei welcher das Flip-Flop (2a) ein RS-Flip-Flop ist.
  6. Schaltungs-Einrichtung (1) nach Anspruch 5, bei welcher das RS-Flip-Flop zwei NAND-Gatter (3a, 3b) mit jeweils mindestens zwei Eingängen aufweist.
  7. Schaltungs-Einrichtung (1) nach Anspruch 5, bei welcher das RS-Flip-Flop zwei NOR-Gatter mit jeweils mindestens zwei Eingängen aufweist.
  8. Schaltungs-Einrichtung (1) nach Anspruch 6 oder 7, bei welcher einem ersten Eingang des ersten Gatters (3a) das erste Signal (data) zugeführt wird, und einem ersten Eingang des zweiten Gatters (3b) das zweite Signal (clk), und bei welcher das an einem Ausgang des ersten Gatters (3a) ausgegebene Signal (dc) an einen zweiten Eingang des zweiten Gatters (3b) rückgekoppelt wird, und das an einem Ausgang des zweiten Gatters (3b) ausgegebene Signal (cd) an einen zweiten Eingang des ersten Gatters (3a).
  9. Schaltungs-Einrichtung (1) nach einem der vorhergehenden Ansprüche, bei welcher die zweite Schalt-Anordnung (1b, 2b) ein erstes und ein zweites NAND-Gatter (12c, 12d) mit jeweils mindestens drei Eingängen aufweist.
  10. Schaltungs-Einrichtung (1) nach einem der Ansprüche 1 bis 8, bei welcher die zweite Schalt-Anordnung (1b, 2b) ein erstes und ein zweites NOR-Gatter mit jeweils mindestens drei Eingängen aufweist.
  11. Schaltungs-Einrichtung (1) nach Anspruch 9 oder 10, bei welcher einem Eingang des ersten Gatters (12c) der zweiten Schaltanordnung (1b, 2b) das zweite Signal (clk) zugeführt wird.
  12. Schaltungs-Einrichtung (1) nach Anspruch 9, 10 oder 11, bei welcher einem Eingang des zweiten Gatters (12d) der zweiten Schaltanordnung (1b, 2b) das zweite Signal (clk) zugeführt wird.
  13. Schaltungs-Einrichtung (1) nach einem der vorhergehenden Ansprüche, welche als Latch-Einrichtung verwendet wird.
  14. Schaltungs-Einrichtung (1) nach Anspruch 13, bei welcher die Daten in der zweiten Schalt-Anordnung (1b, 2b) gelatcht werden.
  15. Schaltungs-Einrichtung (1) nach Anspruch 14, bei welcher abhängig davon, ob zuerst das erste Signal (data), oder das zweite Signal (clk) seinen Zustand ändert, die Daten entsprechend entweder unter Steuerung eines ersten Schaltelements, insbesondere des ersten NAND-Gatters (12c) mit mindestens drei Eingängen, oder unter Steuerung eines zweiten Schaltelements, insbesondere des zweiten NAND-Gatters (12d) mit mindestens drei Eingängen, gelatcht werden.
  16. Schaltungs-Einrichtung (1) nach Anspruch 15, bei welcher abhängig davon, ob zuerst das erste Signal (data), oder das zweite Signal (clk) seinen Zustand ändert, entsprechend entweder das erste Schaltelement (12c), oder das zweite Schaltelement (12d) deaktiviert wird, und das jeweils andere Schaltelement aktiviert wird.
  17. Schaltungs-Einrichtung (1) nach Anspruch 16, bei welcher die Aktivierung bzw. Deaktivierung von einem von der ersten Schalt-Anordnung (1a, 2a) bereitgestellten Steuer-Signal (dc, cd) gesteuert wird.
  18. Schaltungs-Einrichtung (1) nach einem der vorhergehenden Ansprüche, welche als Phasen-Detektor-Einrichtung verwendet wird.
DE10320793A 2003-04-30 2003-04-30 Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung Expired - Fee Related DE10320793B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10320793A DE10320793B4 (de) 2003-04-30 2003-04-30 Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung
US10/834,378 US7123069B2 (en) 2003-04-30 2004-04-29 Latch or phase detector device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10320793A DE10320793B4 (de) 2003-04-30 2003-04-30 Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung

Publications (2)

Publication Number Publication Date
DE10320793A1 DE10320793A1 (de) 2004-12-16
DE10320793B4 true DE10320793B4 (de) 2005-04-21

Family

ID=33440689

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10320793A Expired - Fee Related DE10320793B4 (de) 2003-04-30 2003-04-30 Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung

Country Status (2)

Country Link
US (1) US7123069B2 (de)
DE (1) DE10320793B4 (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7119583B2 (en) 2004-03-31 2006-10-10 Micron Technology, Inc. Phase detector and method having hysteresis characteristics
US20070170959A1 (en) * 2006-01-24 2007-07-26 Alessandro Minzoni Phase detector
US7423456B2 (en) * 2006-12-01 2008-09-09 Micron Technology, Inc. Fast response time, low power phase detector circuits, devices and systems incorporating the same, and associated methods
US7834663B2 (en) * 2007-04-18 2010-11-16 Oracle America, Inc. NAND/NOR registers
US7710155B2 (en) * 2007-04-20 2010-05-04 Oracle America, Inc. Dynamic dual output latch
US10141916B2 (en) * 2015-09-01 2018-11-27 Samsung Electronics Co., Ltd. High-speed flip-flop semiconductor device
KR102509743B1 (ko) * 2015-09-01 2023-03-14 삼성전자주식회사 반도체 회로
US11218137B2 (en) 2020-04-14 2022-01-04 Globalfoundries U.S. Inc. Low clock load dynamic dual output latch circuit
US11050414B1 (en) 2020-05-22 2021-06-29 Globalfoundries U.S. Inc. Dynamic single input-dual output latch
TWI842255B (zh) * 2022-12-05 2024-05-11 瑞昱半導體股份有限公司 閂鎖器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1329582A (en) * 1969-10-02 1973-09-12 Compteurs Comp D Signal translating apparatus
DE2711909A1 (de) * 1976-03-18 1977-09-22 Shin Shirasuna Electric Corp Verfahren und vorrichtung zum anzeigen
DE69124981T2 (de) * 1991-01-25 1997-07-10 Toshiba Kawasaki Kk Integrierte Halbleiterschaltung

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3467839A (en) * 1966-05-18 1969-09-16 Motorola Inc J-k flip-flop
FR1545421A (de) * 1966-11-29
FR1537712A (fr) * 1967-04-26 1968-08-30 Bull General Electric Perfectionnements aux étages de transfert-stockage pour registres à décalage et arrangements analogues
US3755746A (en) * 1972-03-07 1973-08-28 Collins Radio Co Frequency comparison indicating apparatus
US3866133A (en) * 1974-03-07 1975-02-11 Rockwell International Corp Digital frequency-phase discriminator circuit
JPS57164620A (en) * 1981-04-02 1982-10-09 Sony Corp Phase comparator
FR2529413A1 (fr) * 1982-06-29 1983-12-30 Thomson Csf Bascule logique, fonctionnant du continu a 10 ghz, et diviseur de frequence comportant cette bascule
US4980577A (en) * 1987-06-18 1990-12-25 Advanced Micro Devices, Inc. Dual triggered edge-sensitive asynchrounous flip-flop
JP2619448B2 (ja) * 1987-12-24 1997-06-11 富士通株式会社 ディジタル式位相比較回路
US4868511A (en) * 1988-02-22 1989-09-19 Hughes Aircraft Company Digital sequencing circuit
JPH04196918A (ja) * 1990-11-28 1992-07-16 Sumitomo Electric Ind Ltd フリップフロップ回路
US5095287A (en) * 1991-01-24 1992-03-10 Motorola, Inc. Phase locked loop having a charge pump with reset
EP0685938A1 (de) * 1994-05-31 1995-12-06 STMicroelectronics S.r.l. Bistabiles sequentielles logisches, auf Eingangssignalflanken ansprechendes Netzwerk
US5744983A (en) * 1995-05-03 1998-04-28 Intel Corporation Phase detector with edge-sensitive enable and disable
JP3695833B2 (ja) * 1996-04-05 2005-09-14 株式会社ルネサステクノロジ Ｐｌｌ回路
JP3970974B2 (ja) * 1997-03-28 2007-09-05 富士通株式会社 デジタル信号の位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置
JP3211952B2 (ja) * 1998-05-28 2001-09-25 日本電気株式会社 同期化回路
FI105426B (fi) * 1998-05-29 2000-08-15 Nokia Mobile Phones Ltd Digitaalinen vaihevertailija ilman kuollutta aluetta
EP0978946A1 (de) * 1998-08-04 2000-02-09 Lucent Technologies Inc. Phasendetektor
US6265904B1 (en) * 1998-10-02 2001-07-24 Vlsi Technology Inc. Digital phase shift amplification and detection system and method
FR2785739B1 (fr) * 1998-11-06 2001-01-05 Suisse Electronique Microtech Bascule maitre-esclave de type d
US6590427B2 (en) * 2001-01-03 2003-07-08 Seagate Technology Llc Phase frequency detector circuit having reduced dead band
US6661262B1 (en) * 2002-06-20 2003-12-09 International Business Machines Corporation Frequency doubling two-phase clock generation circuit
JP2004072426A (ja) * 2002-08-06 2004-03-04 Renesas Technology Corp マスタースレーブフリップフロップ回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1329582A (en) * 1969-10-02 1973-09-12 Compteurs Comp D Signal translating apparatus
DE2711909A1 (de) * 1976-03-18 1977-09-22 Shin Shirasuna Electric Corp Verfahren und vorrichtung zum anzeigen
DE69124981T2 (de) * 1991-01-25 1997-07-10 Toshiba Kawasaki Kk Integrierte Halbleiterschaltung

Also Published As

Publication number Publication date
US7123069B2 (en) 2006-10-17
DE10320793A1 (de) 2004-12-16
US20040263229A1 (en) 2004-12-30

Similar Documents

Publication Publication Date Title
DE10141939B4 (de) Flip-Flop-Schaltung zur taktsignalabhängigen Datenpufferung und diese enthaltender Signalhöhenkomparator
DE102005013322B3 (de) Schaltung zur Erzeugung eines Datenbitinvertierungsflags (DBI)
DE10023248B4 (de) Schaltung und Verfahren zur Taktsignalsynchronisation
DE102004021694B4 (de) Verfahren und Schaltungsanordnung zum Steuern eines Schreibzugriffs auf einen Halbleiterspeicher
DE102006045254B4 (de) Verzögerungsregelschleife für Hochgeschwindigkeits-Halbleiterspeichervorrichtung
DE69033309T2 (de) Takterzeugungsschaltung
DE69805023T2 (de) Verzögerungsschaltung mit Kalibrierung
DE60204597T2 (de) Kompakter automatischer tester (ate) mit zeitstempel-system
DE10220559A1 (de) Datenempfangs- und Dateneingabeschaltkreis, Dateneingabeverfahren und Halbleiterspeicherbauelement
DE102006020857A1 (de) Integrierter Halbleiterspeicher zur Synchronisierung eines Signals mit einem Taktsignal
DE102005036135B4 (de) Betriebsverfahren und nichtflüchtiges Speicherbauelement
DE69619620T2 (de) Synchroner Halbleiterspeicher mit einem systemzyklusabhängigen Schreibausführungszyklus
DE10320793B4 (de) Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung
DE3883132T2 (de) Synchrone Halbleiterspeichervorrichtung.
DE69031790T2 (de) Ein-Chip-Halbleitervorrichtung
EP1176606B1 (de) Verfahren und Vorrichtung zum Einlesen und zur Überprüfung der zeitlichen Lage von aus einem zu testenden Speicherbaustein ausgelesenen Datenantwortsignalen
DE69927671T2 (de) Änderungsgeschwindigkeits-steuergerät
DE19811591C2 (de) Taktsignal modellierende Schaltung mit negativer Verzögerung
DE19924254C2 (de) Synchronisierschaltung zum Empfangen eines asynchronen Eingangssignals
DE19964449B4 (de) Integrierte Halbleiterschaltung
DE69131454T2 (de) Datenprozessor zur Impulssignalerzeugung als Antwort auf externes Taktsignal
DE102004014968B4 (de) Integrierte Schaltung mit einem Parallel-Seriell-Umsetzer und Verfahren
DE102005053486B4 (de) Schaltungsanordnung zur Erzeugung eines n-Bit Ausgangszeigers, Halbleiterspeicher und Verfahren
DE3686763T2 (de) Halbleiterspeicheranordnung mit einer ruecksetzsignalgeneratorschaltung.
DE112006003446T5 (de) Oszillationsschaltung, Prüfvorrichtung und elektronische Vorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8339 Ceased/non-payment of the annual fee