DE69131454T2

DE69131454T2 - Datenprozessor zur Impulssignalerzeugung als Antwort auf externes Taktsignal

Info

Publication number: DE69131454T2
Application number: DE69131454T
Authority: DE
Inventors: Yasunori Hiiragizawa; Masahiro Nomura
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1990-03-28
Filing date: 1991-03-28
Publication date: 2000-03-23
Anticipated expiration: 2011-03-29
Also published as: EP0449305A3; US5377347A; EP0449305A2; DE69131454D1; EP0449305B1

Description

Hintergrund der Erfindung

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf einen Datenprozessor und insbesondere auf einen Datenprozessor, der als ein Impulsgenerator funktioniert, der einen Takt von einem Peripheriegerät empfängt und einen Impuls zum Steuern des Peripheriegeräts erzeugt.

Beschreibung der verwandten Technik

Ein Impulsgenerator, der durch einen Datenprozessor verwirklicht ist und von einem Peripheriegerät einen Takt empfängt, um einen Impuls zu erzeugen, der das Peripheriegerät steuert, ist für verschiedene Echtzeit-Peripheriegerätsteuerungen im großen Umfang verwendet worden, zum Beispiel für Motorsteuerungen in Kraftfahrzeugen.
Ein durch einen Datenprozessor verwirklichter Impulsgenerator enthält im wesentlichen eine Zentraleinheit, einen Unterbrechungs-Controller zum Erzeugen einer Unterbrechungsanforderung für die Zentraleinheit und eine Peripherievorrichtung zum Erzeugen eines Unterbrechungssignals für den Unterbrechungs-Controller. Die Peripherievorrichtung enthält einen freilaufenden Zähler zum Zählen eines internen Takts und ein Vergleichsregister zum Vergleichen eines Zählwertes des freilaufenden Zählers mit einem in dem Vergleichsregister selbst gesetzten Wert. Die Peripherievorrichtung enthält außerdem einen Ereigniszähler zum Zählen eines externen Takts und ein weiteres Vergleichsregister zum Vergleichen eines Zählwertes des Ereigniszählers mit einem in dem Vergleichsregister selbst gesetzten Wert. Ein Flipflop wird gesetzt, wenn das zweite Vergleichsregister Koinzidenz erfaßt, und zurückgesetzt, wenn das erste Vergleichsregister Koinzi denz erfaßt, so daß das Flipflop ein Impulssignal mit einer gewünschten vorgegebenen Impulsbreite erzeugt, das mit dem externen Takt synchron ist.
Der herkömmliche Impulsgenerator ist jedoch in dem folgenden Punkt nachteilig gewesen: Wenn die Wiederholdauer des externen Taktes so kurz wird, daß die Wiederholdauer eines Gleich-Signals, das durch ein an den Ereigniszähler gekoppeltes Vergleichsregister erzeugt wird, kürzer wird als die gewünschte vorgegebene Impulsbreite des Impulssignals, das durch das Flipflop zu erzeugen ist, wird das Impulssignal zurückgesetzt, obwohl das Impulssignal in einem Hochpegelzustand aufrechterhalten werden sollte. Wenn zum Beispiel der Impulsgenerator für eine Kraftstoffeinspritzsteuerung eines Kraftfahrzeugmotors verwendet wird, wird, wenn der Kraftstoff fortgesetzt eingespritzt werden sollte, das Impulssignal plötzlich zurückgesetzt, so daß die Kraftstoffeinspritzung plötzlich gestoppt wird.
EP-A-0.369.470 offenbart eine Datenverarbeitungsvorrichtung, um der Reihe nach Impulse mit veränderlichen Breiten an Ausgangsanschlüssen zu erzeugen. Sie enthält mehrere Ausgangsanschlüsse, einen Programmspeicher zum Speichern eines auszuführenden Programmes und ein elektronisches Gerät, z. B. einen Datenspeicher, zum vorübergehenden Speichern von Daten, eine Zentraleinheit, eine Ausführungseinheit, eine Impulserzeugungseinheit und ähnliches, die angepaßt und miteinander verbunden sind, was die Erzeugung und das Ende eines Impulses bei jedem Ausgangsanschluß, das durch die Impulserzeugungseinheit gesteuert wird, und das Schreiben der Zeitdaten in ein ausgewähltes Vergleichsregister anbelangt. Eine Aktualisierung des Ausgangsanschlusses, zu dem ein Impuls ausgegeben werden soll, wird durch die Ausführungseinheit gesteuert, worin die Steueroperationen ohne die Verwen dung des in dem Programmspeicher gespeicherten Programms ausgeführt werden. Ein Zähler zählt ein Taktsignal, während mehrere Vergleichsregister jeweils den Zählwert des Zählers mit den vorübergehend darin gespeicherten Zeitdaten vergleichen und den entsprechenden der Ausgangsanschlüsse in den anderen der bistabilen Zustände der Anschlüsse bringen, wenn der Zählwert die Zeitdaten erreicht. Als Antwort auf ein Impulsspeicher-Taktsignal wird durch die Zentraleinheit eine Makrodienstoperation ausgeführt. Diese enthält das Schreiben der Zeitdaten in das Vergleichsregister, das dem durch die Anschlußauswahldaten bezeichneten Ausgangsanschluß entspricht, das Aktualisieren der Anschlußauswahldaten, um einen anderen der Ausgangsanschlüsse zu bezeichnen, das Schreiben der aktualisierten Anschlußauswahldaten in ein Anschlußauswahlregister und die Bewilligung der Änderung des Befehlszählers und des Programmstatusregisters, um die angehaltene Programmausführung wieder aufzunehmen.

Zusammenfassung der Erfindung

Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, einen Impulsgenerator zu schaffen, der den obenerwähnten Mangel des herkömmlichen Impulsgenerators überwunden hat.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Impulsgenerator zu schaffen, der ein Impulssignal erzeugen kann, das selbst dann eine gewünschte vorgegebene Impulsbreite besitzt, wenn die Wiederholdauer eines externen Takts kurz wird.
Die obigen und andere Aufgaben der vorliegenden Erfindung werden gemäß der vorliegenden Erfindung durch einen Datenprozessor gelöst, wie er im Anspruch 1 beansprucht ist. Die abhängigen Ansprüche offenbaren spezielle Ausführungen hiervon.
Die obigen und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden durch deutlich die folgende Beschreibung bevorzugter Ausführungen der Erfindung unter Bezugnahme auf die beigefügte Zeichnung.

Kurzbeschreibung der Zeichnung

Fig. 1 ist ein Blockschaltplan einer Gesamtstruktur des Datenprozessors gemäß der vorliegenden Erfindung, der als ein Impulsgenerator arbeiten kann;
Fig. 2 ist ein Blockschaltplan einer ersten Ausführung der Peripherievorrichtung, die in dem Datenprozessor enthalten ist, der in Fig. 1 gezeigt ist;
Fig. 3 ist ein Ablaufplan, der eine Operation der Vorrichtung erläutert, die in Fig. 2 gezeigt ist;
Fig. 4 ist ein Blockschaltplan einer zweiten Aus> führung der Peripherievorrichtung, die in dem Datenprozessor enthalten ist, der in Fig. 1 gezeigt ist;
Fig. 5 ist ein Blockschaltplan einer dritten Ausführung der Peripherievorrichtung, die in dem Datenprozessor enthalten ist, der in Fig. 1 gezeigt ist;
Fig. 6 ist ein Ablaufplan, der aufeinanderfolgende Ausgangsimpulse erläutert, die in der Vorrichtung erzeugt werden, die in Fig. 5 gezeigt ist; und
Fig. 7 ist ein Ablaufplan, der eine Operation der Vorrichtung erläutert, die in Fig. 5 gezeigt ist.

Beschreibung der zweckmäßigen Ausführungen

In Fig. 1 ist ein Blockschaltplan einer Gesamtstruktur eines Datenprozessors gemäß der vorliegenden Erfindung gezeigt, der als ein Impulsgenerator arbeiten kann.
Der gezeigte Impulsgenerator 100 ist durch einen Datenprozessor verwirklicht, der im wesentlichen eine Zentraleinheit (CPU) 101, einen Unterbrechungs-Controller (INTC) 102 und eine Peripherievorrichtung 103 enthält, die an den Peripheriebus 104 gekoppelt sind.
Die Peripherievorrichtung 103 erzeugt ein Unterbrechungssignal 105 für den Unterbrechungs-Controller 102. Wenn der Unterbrechungs-Controller 102 das Unterbrechungssignal 105 empfängt, unterscheidet der Unterbrechungs- Controller 102 eine Prioritätsstufe des empfangenen Unterbrechungssignals 105 und gibt, falls notwendig, eine Unterbrechungsanforderung 106 an die Zentraleinheit 102 aus. Wenn die Zentraleinheit 102 die Unterbrechungsanforderung 106 empfängt, führt die Zentraleinheit 102 eine vorgegebene Unterbrechungsverarbeitung auf der Grundlage eines vorher in einem internen oder externen Speicher gespeicherten Programms aus.
In Fig. 2 ist ein Blockschaltplan gezeigt, der die interne Struktur der Peripherievorrichtung 103 erläutert, die in dem in Fig. 1 gezeigten Datenprozessor enthalten ist. Die Peripherievorrichtung 103 enthält einen freilaufenden Zähler 201 zum Zählen eines internen Zähltaktes φ, mehrere Vergleichsregister A 210 bis 21n, wovon jedes einen Zählwert des freilaufenden Zählers 201 mit einem in dem Vergleichsregister selbst gesetzten Wert vergleicht, und ein Erfassungsregister 220 zum Erfassen des Zählwertes des freilaufenden Zählers 201. Die Peripherievorrichtung enthält außerdem einen Eingabepuffer 221, der ein externes Taktsignal empfängt, einen an den Ausgang des Eingabepuffers 221 gekoppelten Flankendetektor 222 zum Erfassen einer Flanke des über den Eingabepuffer 221 gelieferten externen Takts, einen Ereigniszähler 223 zum Zählen des durch den Flankendetektor 222 erfaßten externen Takts und ein Vergleichsregister B 224 zum Vergleichen des Zählwertes des Ereigniszählers mit einem in dem Vergleichsregister selbst gesetzten Wert und zum Erzeugen eines Gleich-Signals 225, wenn der Zählwert des Ereigniszählers 223 gleich dem in dem Vergleichsregister 224 gesetzten Wert wird.
Das Gleich-Signal 225 wird an einen Setzeingang S eines Flipflops 226 geliefert, das seinerseits über ein ODER- Gatter 228 entweder durch ein Schreibsignal für die ersten Vergleichsregister A 210 bis 21n oder durch ein Rücksetzsignal RESET zurückgesetzt wird, die beide von der CPU 101 stammen. Ein Q-Ausgang des Flipflops 226 wird über einen Inverter 227 an einen Eingang von jedem der UND-Gatter 260 bis 26n geliefert, die in Übereinstimmung mit den ersten Vergleichsregistern A 210 bis 21n bereitgestellt werden. Diese UND-Gatter 260 bis 26n empfangen an ihrem anderen Eingang die Gleich-Signale 230 bis 23n, die jeweils durch die ersten Vergleichsregister A 210 bis 21n erzeugt werden.
Das Gleich-Signal 225 wird an einen Setzeingang S jedes der Flipflops 240 bis 24n geliefert, die jeweils in Übereinstimmung mit den ersten Vergleichsregistern A 210 bis 21n bereitgestellt werden. Die Rücksetzeingänge R dieser Flipflops 240 bis 24n werden an die entsprechenden Ausgänge der UND-Gatter 260 bis 26n angeschlossen. Die Ausgänge der Flipflops 240 bis 24n werden an die entsprechenden Ausgabepuffer 250 bis 25n angeschlossen, um die Impulsausgangssignale PULSE OUTPUT "0" bis PULSE OUTPUT "n" auszugeben.
Darüber hinaus wird das Gleich-Signal 225 an den Ereigniszähler 223 geliefert, um den Ereigniszähler 223 zu löschen, außerdem wird es als ein Erfassungsauslösesignal an das Erfassungsregister 220 angelegt. Ferner wird das Gleich-Signal 225 an den Unterbrechungs-Controller 102 als das Unterbrechungssignal 105 ausgegeben.
Außerdem werden die Vergleichsregister A 210 bis 21n und B 224 in einer programmierten Weise durch die CPU 101 geschrieben.
Nun wird eine Operation der Schaltung, die in Fig. 2 gezeigt ist, unter Bezugnahme auf Fig. 3, die ein Ablaufplan ist, der eine Operation der in Fig. 2 gezeigten Vorrichtung erläutert, und mittels des Beispiels des von dem Ausgabepuffer 250 ausgegebenen Impulsausgangssignals PULSE OUTPUT "0" beschrieben.
Der Ereigniszähler 223 zählt das externe Taktsigna 1. Wenn der Ereigniszähler 223 den vorher in dem Vergleichsregister B 224 gesetzten Wert erreicht, erzeugt das Vergleichsregister B 224 das Gleich-Signal 225. Als Antwort auf das Gleich-Signal 225 wird das Flipflop 240 gesetzt, um das Impulsausgangssignal PULSE OUTPUT "0" in einen Hochpegelzustand "1" zu bringen. Zum gleichen Zeitpunkt wird auch das Flipflop 226 gesetzt, so daß das Ausgangssignal des Inverters 227 in einen Tiefpegelzustand "0" gebracht wird. Deshalb sind die Ausgänge aller UND-Gatter 260 bis 26n in dem Tiefpegelzustand "0" fixiert. Im Ergebnis ist die Rücksetzung der Flipflops 240 bis 24n durch die Gleich-Signale 230 bis 23n gesperrt.
Das Gleich-Signal 225 wird außerdem an das Erfassungsregister 220 als das Erfassungsauslösesignal angelegt, so daß ein Zählwert D&sub0; des freilaufenden Zählers 201 in das Erfassungsregister 220 geholt wird. Darüber hinaus wird das Gleich-Signal 225 auch an den Ereigniszähler 223 als das Löschsignal angelegt und zu dem Unterbrechungs-Controller 102 als das Unterbrechungssignal 105 ausgegeben.
Wenn der Unterbrechungs-Controller 102 das Unterbrechungssignal 105 empfängt, unterscheidet der Unterbrechungs-Controller 102 eine Prioritätsstufe des empfangenen Unterbrechungssignals 105 und gibt die Unterbrechungsanforderung 106 an die Zentraleinheit 102 aus.
Wenn andererseits die Zentraleinheit 102 die Unterbrechungsanforderung 106 empfängt, führt die Zentraleinheit 102 eine vorgegebene Unterbrechungsverarbeitung auf der Grundlage des vorher gespeicherten Programms aus. In diesem Fall führt die Zentraleinheit 102 eine Verarbeitung dahingehend aus, daß eine Summe aus dem Wert D&sub0;, der in dem Erfassungsregister 220 gehalten wird, und einem Zählwert W&sub0; des freilaufenden Zählers 201, die nämlich einer gewünschten Ausgangsimpulsbreite T&sub0; entspricht, (D&sub0; + W&sub0;), in das Vergleichsregister A 210 geschrieben wird.
Hierbei wird angenommen, daß der interne Zähltakt eine Frequenz "φ" besitzt und eine Beziehung T&sub0; = W&sub0;/φ gilt.
Als Antwort auf ein Schreibsignal für das Vergleichsregister A 210 wird das Flipflop 226 zurückgesetzt, um zu erlauben, daß die Flipflops 240 bis 24n durch die entsprechenden jeweiligen Gleich-Signale 230 bis 23n zurückgesetzt werden, wenn die Gleich-Signale 230 bis 23n erzeugt werden.
Der freilaufende Zähler 201 fährt fort, als Antwort auf jeden internen Takt φ vorwärts zu zählen, wobei wenn der Zählwert des freilaufenden Zählers 210 den Wert (D&sub0; + W&sub0;) erreicht, das Vergleichsregister A 210 das Gleich-Signal 230 aus gibt. Das Flipflop 240 wird durch dieses Gleich- Signal 230 zurückgesetzt, so daß das Impulsausgangssignal PULSE OUTPUT "0" in den Tiefpegelzustand "0" gebracht wird.
Andererseits fährt der Ereigniszähler 223 fort, als Antwort auf jeden externen Takt vorwärts zu zählen. Wenn der Zählwert des Ereigniszählers 223 wieder gleich dem in dem Vergleichsregister B 224 gesetzten Wert wird, wird abermals durch das Vergleichsregister B 224 das Gleich- Signal 225 erzeugt, so daß das Flipflop 240 und das Flipflop 226 abermals gesetzt werden. Im Ergebnis wird das Impulsausgangssignal PULSE OUTPUT "0" wieder in den Hochpegelzustand "1" gebracht. Gleichzeitig wird die Rücksetzung der Flipflops 240 bis 24n durch die Gleich- Signale 230 bis 23n gesperrt.
Danach wird die obenerwähnte Operation wiederholt, solange eine Erzeugungsperiode des Gleich-Signals 225 länger als die gewünschte Ausgangsimpulsbreite T&sub0; ist, wie in den Perioden Ta und Tb, die in Fig. 3 gezeigt sind. Das Ausgangsimpulssignal mit der gewünschten Ausgangsimpulsbreite T&sub0; kann nämlich synchron mit denn externen Taktsignal erhalten werden.
Wenn die Erzeugungsperiode des Gleich-Signals 225 kürzer als die gewünschte Ausgangsimpulsbreite T&sub0; ist, etwa in einer Periode Tc, die in Fig. 3 gezeigt ist, arbeitet die Schaltung wie folgt:
Als Antwort auf das Gleich-Signal 225 wird das Flipflop 240 gesetzt, um das Ausgangsimpulssignal PULSE OUTPUT "0" in den Hochpegelzustand "1" zu bringen, wobei das Flipflop 226 außerdem gesetzt wird, um den Inverter 227 zu veranlassen, die Ausgabe auf dem Tiefpegelzustand "0" zu erzeugen. Als Antwort auf das durch das Gleich-Signal 225 gegebene Unterbrechungssignal 105 aktualisiert die Zentraleinheit 101 das Vergleichsregister A 210, um (D&sub2; + W&sub0;) in das Vergleichsregister A 210 zu schreiben. Mit einem Schreibsignal zum Schreiben von (D&sub2; + W&sub0;) wird das Flipflop 226 zurückgesetzt, so daß der Inverter 227 das Signal in dem Hochpegelzustand "1" ausgibt, um zu erlauben, daß die Flipflops 240 bis 24n durch die Gleich- Signale 230 bis 23n zurückgesetzt werden, wenn die Gleichsignale 230 bis 23n erzeugt werden.
Das Gleich-Signal wird jedoch abermals erzeugt, bevor das Gleich-Signal 230 durch das Vergleichsregister A 210 erzeugt wird, wie in Fig. 3 gezeigt ist. Deshalb wird das Flipflop 226 abermals gesetzt, um den Inverter 227 zu veranlassen, das Ausgangssignal in dem Tiefpegelzustand "0" zu erzeugen, um die Rücksetzung der Flipflops 240 bis 24n durch die Gleich-Signale 230 bis 23n zu sperren. Wenn der Zählwert des freilaufenden Zählers 201 gleich dem im Vergleichsregister A 210 gehaltenen (D&sub2; + W&sub0;) wird und das Vergleichsregister A 210 das Gleich-Signal 230 erzeugt, wird im Ergebnis das Flipflop 240 nicht zurückgesetzt, so daß das Flipflop 240 den Hochpegelzustand "1" des Impulsausgangssignals PULSE OUTPUT "0" aufrechterhält.
Folglich werden die Impulsausgangssignale PULSE OUTPUT "0" bis PULSE OUTPUT "n" selbst dann niemals plötzlich zurückgesetzt, wenn die Periode des externen Taktsignals so kurz wird, daß die Erzeugungsperiode des Gleich-Signals 225 kürzer als die gewünschte Ausgangsimpulsbreite T&sub0; wird.
In Fig. 4 ist eine Modifikation der Schaltung gezeigt, die in Fig. 2 gezeigt ist. Deshalb werden in Fig. 4 den Elementen, die jenen ähnlich sind, die in Fig. 2 gezeigt sind, die gleichen Bezugszeichen gegeben, wobei deren Erläuterung weggelassen wird.
Wie aus einem Vergleich zwischen den Fig. 2 und 4 zu sehen ist, enthält die Ausführung, die in Fig. 4 gezeigt ist, nicht das Flipflop 226, den Inverter 227 und die UND-Gatter 260 bis 26n der ersten Ausführung. Die Ausführung, die in Fig. 4 gezeigt ist, enthält stellvertretend die Flipflops 400 bis 40n, die durch das Gleich-Signal 225 gesetzt und über die ODER-Gatter 430 bis 43n durch jeweilige Schreibsignale 440 bis 44n für die Vergleichsregister A 210 bis 21n einzeln zurückgesetzt werden, die Inverter 410 bis 41n, die an die Ausgänge der entsprechenden Flipflops 400 bis 40n angeschlossen sind, und die UND-Gatter 420 bis 42n, wovon jedes das entsprechende Gleich-Signal (230 bis 23n) und das Ausgangssignal des entsprechenden Inverters (410 bis 41n) empfängt und einen Ausgang besitzt, der an den Rücksetzeingang R des entsprechenden Flipflops (240 bis 24n) angeschlossen ist.
Wenn in der ersten Ausführung irgendeines der Vergleichsregister A 210 bis 21n aktualisiert wird, dürfen die Flipflops 240 bis 24n durch die entsprechenden Gleichsignale 230 bis 23n zurückgesetzt werden. Die zweite Ausführung, die in Fig. 3 gezeigt ist, ist jedoch so konfiguriert, daß es nicht erlaubt ist, die Flipflops 240 bis 24n und folglich die Impulsausgangssignale PULSE OUTPUT "0" bis PULSE OUTPUT "n" zurückzusetzen, es sei denn, das entsprechende Vergleichsregister wird aktualisiert oder neu geschrieben. Deshalb ist es möglich, mehrere Impulsausgangssignale PULSE OUTPUT "0" bis PULSE OUTPUT "n" in einem breiten Steuerbereich sorgfältig zu steuern.
In Fig. 5 ist eine dritte Ausführung der Peripherievorrichtung gezeigt, die in Fig. 1 gezeigt ist. Deshalb werden in Fig. 5 den Elementen, die jenen ähnlich sind, die in Fig. 2 gezeigt sind, die gleichen Bezugszeichen gegeben, wobei deren Erläuterung weggelassen werden wird.
Wie aus einem Vergleich zwischen den Fig. 2 und 5 zu sehen ist, enthält die dritte Ausführung zusätzlich ein Setzregister 700, die UND-Gatter 710 bis 71n, die NAND- Gatter 720 bis 72n und die UND-Gatter 730 bis 73n, die anstelle der UND-Gatter 260 bis 26n vorgesehen sind.
Die dritte Ausführung kann aufeinanderfolgend mehrere Impulsausgangssignale PULSE OUTPUT erzeugen, wie in Fig. 6 gezeigt ist.
Die Bits des Setzregisters 700 entsprechen den Impulsausgangssignalen PULSE OUTPUT "0" bis entsprechend PULSE OUTPUT "n". Jedes Bit des Setzregisters 700 ist an einen Eingang eines entsprechenden UND-Gatters (710 bis 71n) angeschlossen. Der andere Eingang jedes der UND- Gatter 710 bis 71n ist gemeinsam angeschlossen, um das Gleich-Signal 225 zu empfangen. Ein Ausgang von jedem der UND-Gatter 710 bis 71n ist an den Setzeingang S des entsprechenden Flipflops (240 bis 24n) angeschlossen.
Wenn das Gleich-Signal 225 durch das Vergleichsregister B 224 erzeugt wird, werden ein Flipflop oder Flipflops der Flipflops 240 bis 24n gesetzt, die durch ein gesetztes Bit oder gesetzte Bits des Setzregisters 700 über die UND-Gatter 710 bis 71n ausgewählt werden, so daß ein Impulsausgangssignal oder -signale PULSE OUTPUT entsprechend dem gesetzten Bit oder gesetzter Bits der Setzregister 700 gesetzt werden. Zu diesem Zeitpunkt werden ein Impulsausgangssignal oder -signale PULSE OUTPUT, die einem nichtgesetzten Bit oder nichtgesetzten Bits des Setzregisters 700 entsprechen, nicht gesetzt. Dementsprechend ist es möglich, wahlweise irgendeines oder einige der Impulsausgangssignale PULSE OUTPUT "0" bis PULSE OUTPUT "n" durch Auswählen irgendeines oder einiger der Flipflops 240 bis 24n über die UND-Gatter 710 bis 71n mittels des Setzregisters 700 zu setzen.
Wenn deshalb ein n-tes Bit des Setzregisters 700 gesetzt ist und das Setzregister 700 auf eine derartige Weise gesteuert wird, daß der Inhalt des Setzregisters 700 zu jedem Zeitpunkt nach rechts und zyklisch verschoben wird, zu dem das Gleich-Signal 225 erzeugt wird, können aufeinanderfolgende Impulsausgangssignale erhalten werden, wie in Fig. 6 gezeigt ist. Fig. 6 zeigt zur Vereinfachung den Fall "n" = 4, nämlich den Fall, daß das Setzregister 700 aus 4 Bits gebildet ist.
Wenn der Inhalt des Setzregisters 700 nicht verschoben wird, werden das Impulsausgangssignal oder die -signale PULSE OUTPUT entsprechend des gesetzten Bits oder der gesetzten Bits des Setzregisters 700 ähnlich zu der ersten Ausführung erzeugt.
Nun wird eine aufeinanderfolgende Impulsausgabeoperation der dritten Ausführung mit Bezugnahme auf Fig. 7 beschrieben werden.
Zuerst wird das n-te Bit des Setzregisters 700 gesetzt. Der Ereigniszähler 223 zählt als Antwort auf jedes externe Taktsignal vorwärts. Wenn der Wert des Ereigniszählers 223 gleich dem vorher in dem Vergleichsregister B 224 gesetzten Wert wird, erzeugt das Vergleichsregister B 224 das Gleich-Signal 225. Als Antwort auf das Gleich- Signal 225 wird der Ausgang des UND-Gatters 71n in den Hochpegelzustand "1" gebracht, so daß das Flipflop 24n gesetzt wird, um das Impulsausgangssignal PULSE OUTPUT "n" in einen Hochpegelzustand "1" zu bringen. Zum selben Zeitpunkt wird das Flipflop 226 ebenfalls gesetzt, so daß der Ausgang des NAND-Gatters 72n in einen Tiefpegelzustand "0" gebracht wird. Deshalb wird der Ausgang des UND-Gatters 73n in dem Tiefpegelzustand "0" fixiert. Im Ergebnis wird das Flipflop 24n selbst dann niemals zurückgesetzt, wenn zu diesem Zeitpunkt das Gleich-Signal 23n erzeugt wird, (nämlich selbst dann, wenn der Inhalt des freilaufenden Zählers 201 Dn + W&sub0; wird). Weil andererseits das 0-te Bit bis (n-1)-te Bits des Setzregisters 700 "0" sind, sind die Ausgänge der NAND-Gatter 720 bis 72(n-1) "1", weshalb die UND-Gatter 730 bis 73(n-1) offen sind, so daß die Flipflops 240 bis 24(n-1) durch die entsprechenden Gleich-Signale 230 bis 23 (n-1) zurückgesetzt werden, wenn diese Signale 230 bis 23(n-1) erzeugt werden.
Das Gleich-Signal 225 wird außerdem an das Erfassungsregister 220 als das Erfassungsauslösesignal angelegt, so daß ein Zählwert D&sub0; des freilaufenden Zählers 201 in das Erfassungsregister 220 geholt wird. Darüber hinaus wird das Gleich-Signal 225 außerdem an den Ereigniszähler 223 als das Löschsignal angelegt, während es an den Unterbrechungs-Controller 102 als das Unterbrechungssignal 105 ausgegeben wird.
Wenn der Unterbrechungs-Controller 102 das Unterbrechungssignal 105 empfängt, unterscheidet der Unterbrechungs-Controller 102 eine Prioritätsstufe des empfangenen Unterbrechungssignals 105, wobei er die Unterbrechungsanforderung 106 an die Zentraleinheit 102 ausgibt.
Wenn andererseits die Zentraleinheit 102 das Unterbrechungssignal 106 empfängt, führt die Zentraleinheit 102 eine vorgegebene Unterbrechungsverarbeitung auf der Grundlage des vorher gespeicherten Programms aus. In diesem Fall führt die Zentraleinheit 102 eine Verarbeitung dahingehend aus, daß eine Summe aus dem Wert D&sub0;, der in dem Erfassungsregister 220 gehalten wird, und einem Zählwert W&sub0; des freilaufenden Zählers 201, die nämlich einer gewünschten Ausgangsimpulsbreite T&sub0; entspricht, D&sub0; + W&sub0;), in das Vergleichsregister A 21n geschrieben wird, das dem gesetzten n-ten Bit des Setzregisters 700 entspricht und das einen Rücksetzzeitpunkt des Ausgangsimpulssignals PULSE OUTPUT "n" bestimmt. Danach wird der Inhalt des Setzregisters nach rechts verschoben.
Hierbei wird angenommen, daß der interne Zähltakt eine Frequenz "φ" besitzt und eine Beziehung T&sub0; = W&sub0;/φ gilt.
Als Antwort auf ein Schreibsignal für das Vergleichsregister A 21n wird das Flipflop 226 zurückgesetzt, so daß der Ausgang des NAND-Gatters 72n in den Hochpegelzustand "1" gebracht wird und deshalb das UND-Gatter 73n geöffnet wird. Dementsprechend darf das Flipflop 24n durch das Gleich-Signal 23n zurückgesetzt werden, wenn das Gleich- Signal 23n erzeugt wird.
In diesem Zustand fährt der freilaufende Zähler 201 fort, als Antwort auf jeden internen Takt φ vorwärts zu zählen, wobei, wenn der Zählwert des freilaufenden Zählers 210 den Wert (D&sub0; + W&sub0;) erreicht, das Vergleichsregister A 23n das Gleich-Signal 23n ausgibt. Das Flipflop 24n wird durch dieses Gleich-Signal 23n zurückgesetzt, so daß das Impulsausgangssignal PULSE OUTPUT "n" in den Tiefpegelzustand "0" gebracht wird. Wenn das Gleich-Signal 23n nicht erzeugt wird, wird das Impulsausgangssignal PULSE OUTPUT "n" weiterhin in dem Hochpegelzustand "1" aufrechterhalten.
Als nächstes wird der Inhalt des Setzregisters 700 nach rechts verschoben, wobei "0" in das (n)-te Bit des Setzregisters 700 geschrieben wird. Es wird nämlich ein Zustand hergestellt, in dem das (n-1)-te Bit des Setzre gisters gesetzt ist. Andererseits fährt der Ereigniszähler 223 fort, als Antwort auf jeden externen Takt vorwärts zu zählen. Wenn der Zählwert des Ereigniszählers 223 wieder gleich dem in dem Vergleichsregister B 224 gesetzten Wert wird, wird durch das Vergleichsregister B 224 abermals das Gleich-Signal 225 erzeugt, so daß das Flipflop 24n gesetzt wird, um das Impulsausgangssignal PULSE OUTPUT "n-1" in den Hochpegelzustand "1" zu bringen. Zum selben Zeitpunkt wird das Flipflop 226 abermals gesetzt.
Weil andererseits das n-te Bit des Setzregisters 700 bereits "0" geworden ist, ist der Ausgang des NAND-Gatters 72n ungeachtet des Zustandes des Flipflops 226 "1". Deshalb ist, das UND-Gatter 73n offen. Dementsprechend wird zu diesem Zeitpunkt, wenn das Impulsausgangssignal PULSE OUTPUT "n" weiterhin in dem Hochpegelzustand "1" aufrechterhalten wird, und wenn das Gleich-Signal 23n durch das Vergleichsregister A 21n erzeugt wird, das Flipflop 24n zurückgesetzt, um das Impulsausgangssignal PULSE OUTPUT "n" in den Tiefpegelzustand "0" zu bringen.
Eine Operation für das Impulsausgangssignal PULSE OUTPUT "n-1" ist dieselbe wie im Fall des Impulsausgangssignals PULSE OUTPUT "n", weshalb die Erläuterung der Operation für das Impulsausgangssignal PULSE OUTPUT "n-1" weggelassen wird.
Folglich wird die obenerwähnte Operation wiederholt, so daß zu jedem Zeitpunkt, zu dem das Gleich-Signal 225 durch das Vergleichsregister B 224 erzeugt wird, das dem gesetzten Bit des Setzregisters 700 entsprechende Impulsausgangssignal PULSE OUTPUT aufeinanderfolgend in den Hochpegelzustand "1" gesetzt wird. Wenn durch das Schreibsignal für das entsprechende Vergleichsregister kein Zeitpunkt für das Rücksetzen des Impulsausgangs signals PULSE OUTPUT aus dem Hochpegelzustand "1" gesetzt wird, wird das Impulsausgangssignal PULSE OUTPUT nicht zurückgesetzt. Deshalb wird, wenn die Erzeugungsperiode des Gleich-Signals 225 länger als die gewünschte Ausgangsimpulsbreite T&sub0; ist, eine Operation, die ähnlich der Operation der Ausführung ist, für mehrere Impulsausgangssignals PULSE OUTPUT aufeinanderfolgend ausgeführt, so daß ein aufeinanderfolgender Impulsausgang erhalten werden kann.
Wenn die Erzeugungsperiode des Gleich-Signals 225 kürzer als die gewünschte Ausgangsimpulsbreite T&sub0; wird, arbeitet die Schaltung wie folgt: Wenn das Gleich-Signal 225 erzeugt wird, falls das n-te Bit des Setzregisters 700 gesetzt worden ist und sich das Impulsausgangssignal PULSE OUTPUT "n" in dem Hochpegelzustand "1" befand, wird das Flipflop 226 durch das Gleich-Signal 225 gesetzt und der Ausgang des NAND-Gatters 72n wird in den Tiefpegelzustand "0" gebracht. Deshalb wird das Impulsausgangssignal PULSE OUTPUT "n" in dem Hochpegelzustand "1" aufrechterhalten, es sei denn, das Vergleichsregister A 21n wird bei der Unterbrechungsverarbeitung als Antwort auf das nächste Gleich-Signal 225 aktualisiert, so daß das Flipflop 226 zurückgesetzt wird, (siehe Beispiel 2 in Fig. 7).
Wenn andererseits das Gleich-Signal 225 erzeugt wird, falls das n-te Bit des Setzregisters 700 zurückgesetzt worden ist, ist der Ausgang des NAND-Gatters 72n bedingungslos in den Hochpegelzustand "1" gebracht worden, so daß das UND-Gatter 73n offen ist. Selbst wenn das Flipflop 226 durch das Gleich-Signal 225 gesetzt wird, wird, nachdem die gewünschte Periode des Hochpegelzustandes "1" gesichert ist und das Gleich-Signal 23n durch das Vergleichsregister A 21n erzeugt wird, dementsprechend das Flipflop 24n zurückgesetzt, um das Impulsausgangssignal PULSE OUTPUT "n" in den Hochpegelzustand "1" zu bringen, (siehe Beispiel 1 und Beispiel 2 in Fig. 7).
Wie aus der obigen Beschreibung hervorgeht, wird in dem Fall des aufeinanderfolgenden Impulsausgangs, unabhängig davon, ob die Erzeugungsperiode des Gleich-Signals 225 länger oder kürzer als die gewünschte Ausgangsimpulsbreite ist, wenn das Gleich-Signal 225 erzeugt wird, das dem gesetzten Bit des Setzregisters 700 entsprechende Impulsausgangssignal PULSE OUTPUT in den Hochpegelzustand "1" gebracht, wobei es in dem Hochpegelzustand "1" gehalten wird, es sei denn, ein Zeitpunkt zum Rücksetzen des Hochpegel-Impulsausgangssignals PULSE OUTPUT wird in dem entsprechenden Vergleichsregister zu jedem Zeitpunkt gesetzt, zu dem das Gleich-Signal erzeugt wird. Nachdem der Zeitpunkt zum Rücksetzen des Hochpegel-Impulsausgangssignals PULSE OUTPUT in dem entsprechenden Vergleichsregister gesetzt ist, wird außerdem selbst dann, wenn das Gleich-Signal 225 in dem Zustand erzeugt wird, in dem das gesetzte Bit des Setzregisters 700 bereits im Ergebnis der Verschiebung des Inhalts des Setzregisters 700 zurückgesetzt worden ist, das Hochpegel-Impulsausgangssignal PULSE OUTPUT weiterhin in dem Hochpegelzustand gehalten, ohne durch das Gleich-Signal 225 beeinflußt zu werden. Nachdem die gewünschte Hochpegelzustand- Periode verstrichen ist, wird das Hochpegel-Impulsausgangssignal PULSE OUTPUT in den Tiefpegelzustand "0" zurückgesetzt. Deshalb kann eine Steuerung aufeinanderfolgender Impulse mit hoher Genauigkeit für mehrere Impulsausgangssignale ausgeführt werden.

Claims

1. Datenprozessor (100) mit einer Zentraleinheit (101), einem Unterbrechungs-Controller (102) zum asynchronen Ausgeben einer Unterbrechungsanforderung (106) an die Zentraleinheit, und einer Peripherievorrichtung (103),

wobei die Zentraleinheit, der Unterbrechungs- Controller und die Peripherievorrichtung miteinander über einen Bus (104) gekoppelt sind,

wobei die Peripherievorrichtung enthält:

einen Ereigniszähler (223), der einen externen Takt mit veränderlicher Frequenz empfängt, um die externen Taktimpulse zu zählen und um einen ersten Zählwert zu erzeugen,

ein erstes Vergleichsregister (224), das mit dem Ereigniszähler (223) gekoppelt ist, um ein erstes Gleich- Signal (225) zu erzeugen, wenn der erste Zählwert des Ereigniszählers (223) gleich einem ersten Wert wird, der im ersten Vergleichsregister (224) gesetzt ist,

einen freilaufenden Zähler (201), der einen internen Takt mit einer festen Frequenz empfängt, um die internen Taktimpulse zu zählen und einen zweiten Zählwert zu erzeugen,

ein Erfassungsregister (220), das mit dem freilaufenden Zähler (201) gekoppelt ist, um den Zählwert des freilaufenden Zählers (201) als Antwort auf das erste Gleich-Signal zu erfassen,

ein zweites Vergleichsregister (210), das mit dem freilaufenden Zähler (201) gekoppelt ist, um ein zweites Gleich-Signal zu erzeugen, wenn der zweite Zählwert des freilaufenden Zählers gleich einem zweiten Wert wird, der im zweiten Vergleichsregister (210) gesetzt ist,

dadurch gekennzeichnet, daß

das erste Gleich-Signal an den Ereigniszähler geliefert wird, um den Ereigniszähler zu löschen,

das erste Gleich-Signal außerdem als ein Unterbrechungssignal (105) an den Unterbrechungs-Controller geliefert wird, der seinerseits die Unterbrechungsanforderung (106) an die Zentraleinheit ausgibt, so daß die Zentraleinheit in programmierter Weise ein Schreibsignal erzeugt, um den Wert des Erfassungsregisters plus einen vorgegebenen Zählwert, der einer gewünschten externen Impulsbreite entspricht, in das zweite Vergleichsregister zu schreiben, um so den im zweiten Vergleichsregister gesetzten zweiten Wert zu aktualisieren,

ein erstes Flipflop (226, 400) vorgesehen ist, das durch das erste Gleich-Signal gesetzt wird und durch das Schreibsignal für das zweite Vergleichsregister (210) zurückgesetzt wird,

ein zweites Flipflop (240) vorgesehen ist, das durch das erste Gleich-Signal gesetzt wird und durch ein Ausgangssignal eines UND-Gatters (260, 420, 730) zurückgesetzt wird, das das zweite Gleich-Signal und ein Ausgangssignal eines Inverters empfängt, der seinerseits ein Ausgangssignal des ersten Flipflops (226, 400) empfängt, so daß das zweite Flipflop (240) ein externes Impulssignal erzeugt, das als Antwort auf das erste Gleich- Signal beginnt und die gewünschte externe Impulsbreite besitzt, so daß selbst dann, wenn das zweite Gleich- Signal erzeugt wird, das externe Impulssignal so lange nicht zurückgesetzt wird, bis das erste Flipflop zurückgesetzt worden ist,

das erste Flipflop (226, 400) das Zurücksetzen des zweiten Flipflops (240) sperrt, so daß das erste Flipflop (226, 400) das Zurücksetzen des externen Impulssignals in einer Periode zwischen dem Setzen des externen Impulssignals und dem Aktualisieren des zweiten Vergleichsregisters (210) sperrt, um den Rücksetzzeitpunkt des externen Impulssignal zu bestimmen.

2. Datenprozessor nach Anspruch 1, ferner mit:

wenigstens einem weiteren zweiten Vergleichsregister (211, ..., 21n), in dem ein weiterer zweiter Wert gesetzt ist;

wenigstens einem weiteren ersten Flipflop (401, ..., 41n);

wenigstens einem weiteren zweiten Flipflop (241, ..., 24n) und

wenigstens einem weiteren UND-Gatter (421, ..., 42n);

wobei die jeweilige Anzahl der zweiten Vergleichsregister, der ersten Flipflops, der zweiten Flipflops und der UND-Gatter in einer Eins-zu-Eins-Korrespondenz stehen, die zwischen jedem der zweiten Vergleichsregister, der ersten Flipflops, der zweiten Flipflops und der UND-Gatter vorhanden ist; wobei

jedes des wenigstens einen weiteren zweiten Vergleichsregisters (211, ..., 21n) mit dem freilaufenden Zähler (201) gekoppelt ist, um ein entsprechendes weiteres zweites Gleich-Signal (231, ..., 23n) zu erzeugen, wenn der Zählwert des freilaufenden Zählers (201) gleich dem entsprechenden weiteren zweiten Wert wird;

jedes des wenigstens einen weiteren ersten Flipflops (401, ..., 40n) durch das erste Gleich-Signal (225) gesetzt wird und durch ein entsprechendes weiteres Schreibsignal (441, ..., 44n), das in programmierter Weise durch die Zentraleinheit (101) für das entsprechende weitere zweite Vergleichsregister (231, ..., 23n) erzeugt wird, zurückgesetzt wird;

jedes des wenigstens einen weiteren zweiten Flipflops (241, ..., 24n) durch das erste Gleich-Signal (225) gesetzt wird; und

jedes des wenigstens einen weiteren UND-Gatters (421, ..., 42n) das entsprechende weitere zweite Gleich- Signal (231, ..., 23) und ein Ausgangssignal des entsprechenden ersten Flipflops (401, ..., 40n) empfängt und mit einem Ausgang an den Rücksetzeingang des entsprechenden weiteren zweiten Flipflops (241, ..., 24n) angeschlossen ist.

3. Datenprozessor nach Anspruch 1, ferner mit:

wenigstens einem weiteren zweiten Flipflop (241, ..., 24n); und

wenigstens einem weiteren UND-Gatter (731, ..., 73n);

wobei die jeweilige Anzahl der zweiten Vergleichsregister, der zweiten Flipflops und der UND-Gatter in einer Eins-zu-Eins-Korrespondenz stehen, die zwischen jedem der zweiten Vergleichsregister, der zweiten Flipflops und der UND-Gatter vorhanden ist; wobei

jedes des wenigstens einen weiteren UND-Gatters (731, ..., 73n) das entsprechende weitere zweite Gleich- Signal und ein Ausgangssignal des ersten Flipflops (226) empfängt und jeweils mit einem Ausgang an den Rücksetzeingang des entsprechenden weiteren zweiten Flipflops (241, ..., 24n) angeschlossen ist, wobei der Datenprozessor ferner enthält:

eine Wähleinrichtung (700) mit mehreren Bits, deren Anzahl der Anzahl der zweiten Flipflops (240, ..., 24n) entspricht, um wahlweise entsprechend wenigstens ein Flipflop der zweiten Flipflops (240, ..., 24n) zu bezeichnen, und

mehrere erste Gattereinrichtungen (710, ..., 71n), die so vorgesehen sind, daß ihre Anzahl der Anzahl der zweiten Flipflops (240, ..., 24n) entspricht, wobei jede der mehreren ersten Gattereinrichtungen jeweils mit einem ersten Eingang mit einem entsprechenden Bit der mehreren Bits der Wähleinrichtung (700) verbunden ist und jeweils mit einem zweiten Eingang das gemeinsame erste Gleich-Signal (225) empfängt, wobei jede der ersten Gattereinrichtungen (710, ..., 71n) außerdem mit einem Ausgang an den Setzeingang eines entsprechenden zweiten Flipflops der zweiten Flipflops (241, ... 24n) angeschlossen ist, um das entsprechende zweite Flipflop zu setzen, wenn das entsprechende zweite Flipflop durch die Wähleinrichtung bezeichnet ist.

4. Datenprozessor nach Anspruch 3, ferner mit:

mehreren zweiten Gattereinrichtungen (720, ..., 72n), die so vorgesehen sind, daß ihre Anzahl der Anzahl der zweiten Flipflops (241, ..., 24n) entspricht, wobei jede der zweiten Gattereinrichtungen jeweils mit einem ersten Eingang mit einem entsprechenden Bit der Bits der Wähleinrichtung (700) verbunden ist und mit einem zweiten Eingang das gemeinsame Ausgangssignal des ersten Flipflops (226) empfängt, wobei jede der zweiten Gattereinrichtungen (720, ..., 72n) jeweils dazu vorgesehen ist, ein Rücksetzsperrsignal für ein entsprechendes der zweiten Flipflops (240, ..., 24n) zu erzeugen, wenn das entsprechende der zweiten Flipflops durch die Wähleinrichtung (700) bezeichnet ist, und wobei

jedes der UND-Gatter (730, ..., 73n) an seinem ersten Eingang das zweite Gleich-Signal (230, ..., 23n) empfängt, das vom entsprechenden zweiten Vergleichsregister erzeugt wird, und an seinem zweiten Eingang ein Rücksetzsperrsignal empfängt, das von der entsprechenden zweiten Gattereinrichtung (720, ..., 72n) erzeugt wird, so daß die Lieferung des vom entsprechenden der zweiten Vergleichsregister (730, ..., 23n) erzeugten zweiten Gleich-Signals an den Rücksetzeingang des entsprechenden zweiten Flipflops (240, ..., 24n) durch die Wirkung des entsprechenden der zweiten Gattereinrichtungen (730, 73n) gesperrt wird.

5. Datenprozessor nach Anspruch 1, ferner mit:

wenigstens einem weiteren zweiten Flipflop (241, ..., 24n) und

wenigstens einem weiteren UND-Gatter (261, ..., 26n);

jedes des wenigstens einen weiteren zweiten Vergleichsregisters (211, ..., 21n) mit dem freilaufenden Zähler (211) gekoppelt ist, um ein entsprechendes weiteres zweites Gleich-Signal (231, ..., 23n) zu erzeugen, wenn der Zählwert des freilaufenden Zählers (201) gleich dem entsprechenden weiteren Wert wird;

jedes des wenigstens einen weiteren UND-Gatters (261, ..., 26n) das entsprechende weitere zweite Gleich- Signal (231, ... 23n) und ein Ausgangssignal des ersten Flipflops (400) empfängt und jeweils mit einem Ausgang an den Rücksetzeingang des entsprechenden weiteren zweiten Flipflops (241, ..., 24n) angeschlossen ist.