KR0147197B1 - 다수채널의 펄스폭 변조회로 - Google Patents
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Abstract
본 발명은 다수 채널의 펄스폭 변조회로에 관한 것으로, 계수기와 계수신호 변환수단, 데이타 레지스터, 비교기, 데이타 변환수단, 출력회로부로 구성된다. 계수기는 입력되는 클럭을 계수하여 다수 비트의 계수신호를 발생시킨다. 계수신호 변환수단은 계수기에 연결되어, 계수신호 가운데 하나 또는 그 이상의 비트이 논리값을 변환시킨다. 데이타 레지스터에는 데이타 버스를 통해 데이타가 입력되며, 입력된 데이타를 일시 저장한다. 비교기는 계수신호 변환수단과 데이타 레지스터에 연결되며, 계수신호 변환수단에 의해 변환된 계수신호가 기 설정된 값에 도달하면 셋팅 신호를 출력하고, 데이타 레지스터의 출력신호와 변환된 계수신호가 일치할때 일치신호를 출력한다. 데이타 변환수단은 데이타 레지스터와 비교기 사이에 연결되어 데이타 레지스터에서 비교기로 출력되는 데이타 가운데 하나 또는 그 이상의 비트의 논리값을 변환시킨다. 출력회로부는 비교기에 연결되어, 셋팅 신호가 발생하면 출력펄스를 셋팅하고, 일치신호가 발생하면 출력펄스를 리세팅한다. 이와같은 본 발명의 다수 채널의 펄스폭 변조회로는 전력공급이 보다 안정되며, 다수 채널의 펄스폭 변조회로를 내장한 집적회로의 신뢰도를 향상시킨다.
Description
제1도는 종래의 다수 채널의 펄스폭 변조회로를 설명하기 위한 도면.
제2도는 본 발명에 의한 다수 채널의 펄스폭 변조회로를 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 계수기 11,21 : 데이타 레지스터
12,22 : 비교기 13,23 : 출력회로부
14,24 : 계수기출력버스 15,25 : 데이타버스
26,26-1,26-2 : 계수신호 변환수단 26',26-1',26-2' : 데이타 변환수단
본 발명은 다수 채널(channel)의 펄스폭 변조(Pulse Width Modulation;PWM
)회로에 관한 것으로, 특히 다수 채널의 펄스폭 변조회로를 내장하는 집적회로에 있어서 회로의 펄스폭변조(이하 PWM 이라함) 출력펄스(pulse)가 고르게 분산되어 출력되는 것에 적당하도록 한 다수 채널의 펄스폭 변조회로에 관한 것이다.
일반적으로 펄스폭 변조회로는 데이타 레지스터(data register)와 비교기(comparator), 계수기(counter), 출력회로부 등으로 구성된다. 하나의 칩(chip)에 다수 채널의 펄스폭 변조회로를 내장시키는 경우, 각각의 채널의 펄스폭 변조회로마다 상술한 구성 요소들을 모두 구비하도록 구성하기도 하며, 하나의 계수기를 공동으로 사용하고 데이타 레지스터와 비교기 및 출력회로부를 각각의 채널의 수만큼 구비하도록 구성하기도 한다.
제1도는 종래의 다수 채널의 펄스폭 변조회로를 설명하기 위한 도면이다. 제1도의 (a)는 종래의 다수 채널의 펄스폭 변조회로의 일실시예를 하나의 계수기를 사용하고 나머지 구성 요소, 즉 데이타 레지스터와 비교기, 출력회부로는 채널의 수만큼 구비하는 다수 채널의 펄스폭 변조회로를 도시한 도면이다. 제1도의 (b)는 제1도의 (a)와 같이 구성된 종래의 다수 채널의 펄스폭 변조회로에의 PWM 출력펄스를 도시한 도면이다.
종래의 다수 채널의 펄스폭 변조회로는 제1도의 (a)에 도시된 바와 같이, 클럭신호(CK ; clock)에 동기되어 n개의 출력신호를 발생시키는 계수기(10)와, 각각의 채널에 형성되는 데이타 레지스터(11)와, 비교기(12)와 출력회로부(13)로 이루어진다.
이때 계수기(10)와 비교기(11), 데이타 레지스터(11)는 최하위 비트(bit)인 0부터 최상위 비트인 n-1 까지로, 총 n 개의 비트로 구성된다. 계수기(10)에서 출력되는 각각의 비트는 각 채널에서 비교기(12)의 해당 비트에 계수기 출력버스(counter output bus)(14)를 통하여 입력되며, 데이타 버스(data bus)(15)를 통하여 입력된 각 채널의 데이타 레지스터의 비트 출력값은 비교기의 해당 비트에 입력된다.
그리고 각 비교기(12)는 계수기(10)로부터의 비트입력값과 데이타 레지스터(11)로부터의 비트입력값을 비교하여 출력회로부(13)를 통하여 비교 결과를 출력한다. 출력회로부(13)를 통하여 출력되는 PWM 출력펄스의 폭을 각각의 채널의 데이타 레지스터에 저장되어 있는 데이터 값에 의하여 결정된다. 또한 PWM 출력펄스의 주기는 계수기(10)에서 출력되는 비트 출력값의 주기에 의해 결정된다.
즉, 계수기(10)의 오버플로우(overfolw)에 의해 셋트(set) 또는 리셋트(reset)되고, 계수기(10)의 비트출력값과 데이타 레지스터(11)의 비트출력값이 일치될 때 리셋트 또는 셋트된다.
그러나 종래의 다수 채널의 펄스폭 변조회로에서는 각 채널(제 1채널에서 제 m 채널까지)에서의 출력회로부를 통하여 출력되는 출력펄스가 제1도의 (b)에 도시된 바와 같이, 각 채널에서 계수기의 오버플로우와 동시에 변화(ⓐ와 ⓑ 선) 즉, 셋트 또는 리셋트되므로 집적회로의 출력구동(output driver)부에서는 출력회로부에 많은 전류를 공급되야 하며, 특히 집적회로의 출력구동에서 최종 버퍼 디바이스(buffer device)에서는 동일한 방향으로 전류를 계속적으로 흘려 주어야 하므로 다수의 채널로 구성된 전체 집적회로의 전력단이 불안정하게 되는 문제가 발생되었으며, 이는 각 채널의 펄스폭 변조회로에서의 동작 신뢰도를 악화시키는 문제가 발생되었다.
본 발명은 이러한 문제를 해결하기 위해 안출된 것으로, 펄스폭 변조회로의 구성을 개량하여 다수 채널의 펄스폭 변조회로를 내장한 전체 집적회로의 동작 신뢰도를 향상시키는 것을 목적으로 한다.
본 발명에 의한 다수 채널의 펄스폭 변조회로는 계수기와 계수신호 변환수단, 데이타 레지스터, 비교기, 데이타 변환수단, 출력회로부로 구성된다. 계수기는 입력되는 클럭을 계수하여 다수 비트의 계수신호를 발생시킨다. 계수신호 변환수단은 계수기에 연결되어, 계수신호 가운데 하나 또는 그 이상의 비트의 논리값을 변환시킨다. 데이타 레지스터에는 데이타 버스를 통해 데이타가 입력되며, 입력된 데이타를 일시 저장한다. 비교기는 계수신호 변환수단과 데이타 레지스터에 연결되며, 계수신호 변환수단에 의해 변환된 계수신호가 기 설정된 값에 도달하면 셋팅 신호를 출력하고, 데이타 레지스터의 출력신호와 변환된 계수신호와 일치할때 일치신호를 출력한다. 데이타 변환수단은 데이타 레지스터와 비교기 사이에 연결되어 데이타 레지스터에서 비교기로 출력되는 데이타 가운데 하나 또는 그 이상의 비트의 논리값을 변환시킨다. 출력회로부는 비교기에 연결되어, 셋팅 신호가 발생하면 출력펄스를 셋팅하고, 일치신호가 발생하면 출력펄스를 리셋팅한다.
제2도는 본 발명에 의한 다수 채널의 펄스폭 변조회로를 설명하기 위한 도면으로, 제2도(a)는 본 발명에 의한 다수의 채널의 펄스폭 변조회로의 일실시예를 도시한 도면이고, 제2도(b)는 본 발명에 의한 다수 채널의 펄스폭 변조회로의 출력펄스를 도시한 도면이다.
제2도의 (a)와 같이 각각의 채널이 6비트로 구성되는 4채널의 펄스폭 변조회로는 계수기(20)와 데이타 레지스터(21), 비교기(22), 출력회로부(23), 계수신호 변환수단(26, 26-1, 26-2), 데이타 변환수단(26',26-1', 26-2')로 구성된다.
계수기(20)는 클럭(CK')에 동기되어 6비트이 출력신호를 발생시키고, 이를 계수기 출력 버스(24)를 통하여 각각의 채널로 출력한다. 데이타 레지스터(21)는 데이타버스(25)를 통하여 전달되는 데이타값을 저장하거나 저장되어 있는 데이타값을 출력한다. 비교기(22)는 계수신호 변환수단(26, 26-1, 26-2)의 출력신호와 데이타 변환수단(26',26-1', 26-2')의 출력 데이타값을 상호 비교하여 PWM 출력펄스를 조절할 수 있는 셋팅신호 또는 리셋팅 신호 등의 콘트롤 신호를 발생시킨다. 출력회로부(23)는 비교기(22)의 콘트롤 신호를 입력받아 PWM 출력펄스를 출력한다. 계수신호 변환수단(26, 26-1, 26-2)은 계수기 출력 버스(24)를 통하여 전달되는 계수기(20)의 출력신호를 변환시키고, 데이타 변환수단(26',26-1', 26-2')은 데이타 레지스터(21)에서 비교기(22)로 전달되는 데이타값을 변환시킨다.
이때, 제 1 채널에서 계수신호 변환수단(26)은 두 개의 반전소자(INVERTER)로 구성되어, 계수기(20)의 출력신호 가운데 비교기(22)의 상위 2비트 영역(4와 5로 표기된)으로 출력되는 신호를 반전시킨다. 이때 비교기(22)의 0에서 3까지의 나머지 비트 영역에는 계수기(20)의 출력신호가 그대로 전달된다. 제 1 채널의 데이타 변환수단(26')은 배타적 논리합 소자(exclusive OR)로 구성되어 데이타 레지스터(21)의 데이타값 가운데 4와 5로 표기된 상위 2비트의 데이타값을 배타적 논리합 연산한 결과를 비교기(22)의 최상위 비트 영역(5로 펴기된)으로 출력한다. 이때 비교기(22)의 0에서 4까지의 나머지 비트영역에서는 데이타 레지스터(21)에서 출력되는 데이타값이 그대로 전달된다.
제 2채널의 계수신호 변환수단(26-1)은 하나의 반전소자로 구성되어, 계수기(20)의 출력신호 가운데 비교기(22)의 최상위 비트 영역(5로 표기된)으로 출력되는 신호를 반전시킨다. 이때 비교기(22)의 0에서 4까지의 나머지 비트 영역에는 계수기(20)의 출력신호가 그대로 전달된다. 제 2 채널의 데이타 변환수단(26-1')은 데이타 레지스터(21)에서 출력되는 데이타값을 그대로 비교기(22)로 전달한다.
제 3채널의 계수신호 변환수단(26-2)의 역시 하나의 반전소자로 구성되어, 계수기(20)의 출력신호 가운데 비교기(22)의 5번째 비트 영역(4로 표기된)으로 출력되는 신호를 반전시킨다. 이때 비교기(22)의 0에서 3까지 및 5의 나머지 비트 영역에는 계수기(20)의 출력신호가 그대로 전달된다. 제 3 채널의 데이타 변환수단(26-2')은 배타적 논리합 소자(exclusive OR)로 구성되어 데이타 레지스터(21)의 데이타값 가운데 4와 5로 표기된 상위 2비트의 데이타값을 배타적 논리합 연산하여 그 결과를 비교기(22)의 최상위 비트 영역(5로 표기된)으로 출력한다. 이때 비교기(22)의 0에서 4까지의 나머지 비트영역에서는 데이타 레지스터(21)에서 출력되는 데이타값이 그대로 전달된다.
제 4채널에는 별도의 변환수단이 구비되지 않아 계수기(20)와 데이타 레지스터(21)의 출력신호가 그대로 비교기(22)에 입력된다.
이상 설명한 계수신호 변환수단(26,26-1, 26-2)은 다수개의 논리 게이트로 구성할 수 있다. 이 계수신호 변환수단(26,26-1, 26-2)은 계수기(20)에서 출력되는 특정한 값을 비교기(22)에 기설정된 값과 일치시키기 위한 것이다. 따라서 그 구성은 비교기(22)에 기 설정된 값에 따라 달라지며, 또한 어떤 계수신호를 변환할 것인지에 따라서도 서로 다른 구성을 지닌다. 이것은 데이타 변환수단(26',26-1', 26-2')의 경우에도 마찬가지이다.
이와같은 본 발명에 따른 6 비트 4 채널의 펄스폭 변조회로의 동작은 다음과 같다.
먼저, 입력신호가 변환되지 않고 그대로 입력되는 제 4채널의 동작을 살펴보면, 계수기(20)의 값이 16진수로 $3FH일때 비교기(22)에서 출력회로부(23)로 출력되는 PWM 출력펄스값이 셋트되고, 비교기(22)에 입력되는 데이타 변환수단(26',26-1', 26-2')의 출력 데이타값과 계수신호 변환수단(26,26-1, 26-2)의 출력신호가 상호 일치할때 PWM 출력펄스값이 리셋트된다.
그런데 제 1채널에서는 계수기(20)에서 비교기(22)로 입력되는 상위 2비트(4와 5로 표기된)가 변환수단부(26)에 의해 변환되고, 데이타 레지스터(21)에서 비교기(22)로 입력되는 최상위 비트(5로 표기된)가 데이타 변환수단(26')의 배타적 논리합 소자에 의해 변환되므로, 계수기(20)의 값이 16진수로 $0FH일때 비교기(22)에서 출력회로부(23)로 출력되는 PWM 출력펄스값이 셋트된다. 만약 비교기(22)에 입력되는 데이타 변환수단(26')이 출력 데이타값과 비교기(22)에 입력되는 계수신호 변환수단(26)의 출력신호의 값이 일치하면 출력회로부(23)로 출력되는 PWM 출력펄스값은 리셋트된다.
제 2채널에서는 계수기(20)에서 출력되는 최상위 비트(5로 표기된)만이 계수신호 변환수단(26-1)의 반전소자에 의해 변환되므로, 계수기(20)의 출력신호의 값이 $1FH일때 비교기(22)에서 출력회로부(23)로 출력되는 PWM 출력펄스값이 셋트된다. 만약 비교기(22)에 입력되는 데이타 변환수단(26-1')로 입력값과 계수신호 변환수단(26-1)의 출력신호가 일치하면 PWM 출력펄스값이 리셋트되어 제2도의 (b)와 같이, 각 채널의 출력회로부(23)를 통하여 출력되는 출력펄스의 주기가 분산된다.
이때 도면부호 A-A는 제 1채널의 출력펄스 주기를, B-B는 제 2 채널의 출력펄스 주기를, C-C는 제 4 채널의 출력펄스 주기를 나타낸 것이다.
즉, 본 발명에 의한 다수 채널의 펄스폭 변조회로에서는 각 채널에서 출력되는 각 비트의 출력펄스가 각 채널간에 서로 다른 비트에서 셋트 또는 리셋트되어, 타이밍이 고르게 분산된다.
따라서, 종래의 단일 채널의 펄스폭 변조회로에서의 회로의 동작을 위해 5㎃를 공급한다면, 4채널의 펄스폭 변조회로에는 20㎃가, 8채널의 펄스폭 변조회로에는 40㎃가 일시에 공급되어야 하나, 본 발명에 의한 펄스폭 변조회로에서는 각 채널의 전체 주기에 대하여 고르게 분산 셋트됨에 따라 5㎃씩 점차적으로 증가시키면서 공급함으로써 전력공급이 보다 안정되며, 이로써 다수 채널의 펄스폭 변조회로를 내장한 집적회로의 신뢰도를 향상시킬 수 있다.
Claims (5)
- 다수채널의 펄스폭 변조회로에 있어서, 입력되는 클럭을 계수하여 다수 비트의 계수신호를 발생시키는 계수기와; 상기 계수기에 연결되어, 상기 계수신호 가운데 하나 또는 그 이상의 비트의 논리값을 변환시키는 계수신호 변환수단과; 데이타 버스를 통해 데이타가 입력되고, 입력된 데이타를 일시 저장하는 데이타 레지스터와; 상기 계수신호 변환수단과 상기 데이타 레지스터에 연결되며, 상기 계수신호 변환수단에 의해 변환된 계수신호가 기 설정된 값에 도달하면 셋팅 신호를 출력하고, 상기 데이타 레지스터의 출력신호와 상기 변환된 계수신호가 일치할 때 일치신호를 출력하는 비교기와; 상기 데이타 레지스터와 상기 비교기 사이에 연결되어 상기 데이타 레지스터에서 상기 비교기로 출력되는 데이타 가운데 하나 또는 그 이상의 비트의 논리값을 변환시키는 데이타 변환수단과; 상기 비교기에 연결되어, 상기 셋팅 신호가 발생하면 출력펄스를 셋팅하고, 상기 일치신호가 발생하면 출력펄스를 리셋팅하는 출력회로부를 포함하여 이루어지는 다수채널의 펄스폭 변조회로.
- 제1항에 있어서, 상기 계수신호 변환수단은 소정의 논리게이트로 이루어져서 상기 계수신호가 특정한 값을 가질때 상기 비교기에 기 설정된 값과 일치하도록 변환시키는 것을 특징으로 하는 다수 채널의 펄스폭 변조회로.
- 제1항에 있어서, 상기 데이타 변환수단은 소정의 논리게이트로 이루어져서 상기 데이타 레지스터에서 출력되는 데이타값이 특정한 값을 가질때 상기 비교기에 기 설정된 값과 일치하도록 변환시키는 것을 특징으로 하는 다수 채널의 펄스폭 변조회로.
- 제1항에 있어서, 상기 비교기에 기 설정된 값은 상기 다수 채널에서 출력되는 각각의 펄스신호의 셋팅 시점이 일치하지 않도록 하기 위하여 서로 다른 값으로 설정되는 것을 특징으로 하는 다수 채널의 펄스폭 변조회로.
- 제1항에 있어서, 상기 다수 채널에서 출력되는 각각의 펄스신호의 주기가 상기 셋팅 신호의 발생시점에서 상기 일치 신호의 발생시점까지로 결정되는 것을 특징으로 하는 다수 채널의 펄스폭 변조회로.
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