KR940006510Y1

KR940006510Y1 - 펄스 폭 변조 회로

Info

Publication number: KR940006510Y1
Application number: KR92016837U
Authority: KR
Inventors: 한대근
Original assignee: 문정환; 금성일렉트론 주식회사
Priority date: 1992-09-04
Filing date: 1992-09-04
Publication date: 1994-09-24
Also published as: KR940008793U; TW222727B; DE4329823C2; US5363406A; JPH06216776A; DE4329823A1

Abstract

내용 없음.

Description

펄스 폭 변조 회로

제1도는 종래의 펄스 폭 변조 회로도.

제2a도 내지 f도는 제1도의 부분별 동작 파형도.

제3도는 본 고안의 펄스 폭 변조 회로도.

제4도는 제3도의 부분별 상세 회로도.

제5a도 내지 f도는 제3도의 부분별 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 레지스터부 2 : 반전부

3 : 카운팅 제어부 4 : 카운터부

5 : 비교부 5-1 : 버퍼부

6 : 출력부 MR₁~MR₄: 피모스 트랜지스터

MN₁~MN₄: 엔모스 트랜지스터 I₁~I₃: 인버터

AND₁: 앤드게이트 XNOR₁~XNOR₄: 익스크루시브 노아게이트

NAND₁~NAND₂: 낸드게이트

본 고안은 펄스 폭 변조 회로에 관한 것으로, 특히 빠른속도와 접적도 향상 및 원가절감에 적당하도록 한 펄스 폭 변조 회로에 관한 것이다.

제1도는 종래의 펄스 폭 변조 회로도로서, 이에 도시한 바와 같이 펄스 폭 데이타를 인가받아 펄스의 폭을 결정하는 레지스터부(1)와, 펄스 폭 변조 인에이블(PE)신호와 클럭신호를 인가받아 카운팅을 제어하는 카운팅제어부(3)와, 그 카운팅 제어부(3)의 제어신호에 의해 카운팅하는 카운터(4)와, 상기 레지스터부(1)의 데이타와 카운터(4)부의 카운팅값을 비교하는 비교부(5)와, 그 비교부(5)의 출력신호를 인가받아 논리조합하여 펄스 폭 변조 신호를 출력하는 출력부(6)로 구성된다.

이와같이 구성된 종래 펄스 폭 변조 회로의 동작과정 및 문제점을 종래 회로의 부분별 동작파형인 제2도를 참조하여 설명하면 다음과 같다.

카운팅 제어부(3)의 펄스 폭 인에이블 단자(PE)에 제2a도와 동일한 저전위 상태의 신호를 인가하면 그 카운팅 제어부(3)의 앤드게이트(AND₁)는 저전위 상태의 신호를 출력하여 카운터부(4)의 리세트단자(R)에 인가한다. 이로인해 그 카운터부(4)는 카운팅 동작을 하지 않아 출력부(6)는 제2f도와 동일한 저전위 상태의 신호를 출력한다.

한편 카운팅 제어부(3)의 펄스 폭 인에이블 단자(PE)에 제2a도와 동일하게 고전위 상태의 신호를 인가하고 클럭단자(CK)에 제2b도와 동일한 클럭신호를 인가하고 레지스터부(1)에 데이타 라인을 통해 펄스 폭을 결정하는 제2c도와 동일한 데이타(일예로 : 헥사 5의 데이타)를 인가하며 시스템 전체의 리세트 단자(R)에 제2d도와 동일한 고전위 상태를 인가하면 카운터부(4)는 제2e도와 동일하게 카운팅하여 비교부(5)에 인가한다.

이때 카운터부(4)가 헥사 "0"을 카운팅하여 비교부(5)의 익스크루시브 노아게이트(XNOR₁~XNOR₄)일측 입력단자에 저전위 상태의 신호를 인가하면 상기 익스크루시브 노아게이트(XNOR₁, XNOR₃)는 상기 레지스터부(1)의 고전위 상태의 신호에 의해 저전위 상태의 신호를 출력하여 낸듣게이트(NAND₁) 입력단자에 인가하고, 익스크루시브 노아게이트(XNOR₂, XNOR₄)는 저전위 상태의 상기 레지스터부(1) 출력신호에 의해 고전위 상태의 신호를 출력하여 상기 낸드게이트(NAND₁)에 인가한다.

이로인해 낸드게이트(NAND₁)는 고전위 상태의 신호를 출력하여 낸드게이트(NAND₂)의 일측 입력단자에 인가하고, 그 낸드게이트(NAND₂)는 상기 레스트 단자(R)의 고전위 상태와 낸드조합하여 저전위 상태의 신호를 출력하여 출력부(6)의 플립플롭(FF₁)의 리세트 단자(R)에 인가한다.

한편 그 플립플롭(FF₁)의 세트단자(S)에는 상기 카운터부(4)의 신호를 노아링한 노아게이트(NOR₁)의 고전위 상태의 신호가 인가된다. 이로인해 출력부(6)는 제2f도와 동일한 고전위 상태의 신호를 출력한다.

이후 카운터부(4)는 카운팅을 계속하여 레지스터부(1)의 데이타와 값을 카운팅하여 비교부(5)의 익스크루시브 노아게이트(XNOR₁, XNOR₃), (XNOR₃, XNOR₄)에 고전위 상태 및 저전위 상태의 신호를 각기 인가하면 그 익스크루시브 노아게이트(XNOR₁, XNOR₃)는 레지스터부(1)의 고전위 상태의 신호에 의해 고전위 상태의 신호를 출력하고 익스크루시브 노아게이트(XNOR₂, XNOR₄)는 상기 레지스터부(1)의 저전위 상태의 신호에 의해 고전위 상태의 신호를 출력한다. 이때 상기 익스크루시브 노아게이트(XNOR₁, XNOR₄)의 고전위 상태의 신호를 인가받은 낸드게이트(NAND₁)는 저전위 상태의 신호를 출력하여 낸드게이트(NAND₂)에 인가하고 낸드게이트(NAND₂)는 상기 리세트단자()의 고전위 상태의 신호와 낸드 조합하여 고전위 상태의 신호를 출력부(6)의 플립플롭(FF₁)의 리세트 단자(R)에 인가한다. 이때 그 플립플롭(FF₁)은 세트단자(S)로 상기 카운터부(4)의 카운팅값을 노아링한 노아게이트(NOR₁)의 저전위 상태의 신호를 인가받아 제2f도와 동일한 저전위 상태의 신호를 출력한다.

이와같은 동작을 반복하여 원하는 펄스 폭을 얻을 수 있다.

상기와 같이 동작하는 종래의 펄스 폭 변조 회로는 1주기내에서 펄스의 출력을 듀티(Duty)만 변화하여 출력하므로 주파수 특성이 떨어지며 노아게이트, 익스크루시브 노아게이트 및 낸드게이트등 많은 소자로인해 속도가 떨어지며 단일칩 제조시 집적도를 저하시키고 원가를 상승시키는 문제점이 있었다.

본 고안은 상기와 같은 종래의 문제점을 감안하여 펄스 폭 데이타와 카운팅값을 전류이득율이 서로 다른 엔모스 트랜지스터 및 피모스 트랜지스터로 서로 상이하게 비교하여 구동시 동작속도를 향상하고 제조시 원가 절감 및 집적도를 향상하고자 한다.

제3도는 본 고안의 펄스 폭 변조 회로도로서 이에 도시한 바와같이 펄스 폭 데이타를 인가받아 펄스 폭을 결정하는 레지스터부(1)와, 그 레지스터부(1)의 출력신호를 인가받아 반전시키는 반전부(2)와 카운팅을 제어하는 카운팅 제어부(3)와, 그 카운팅 제어부(3)의 제어에 의해 카운팅하는 카운터부(4)와, 상기 반전부(2)의 데이타와 카운터부(4)의 카운터값을 비교하는 비교부(5)와, 그 비교부(5)의 출력신호를 인가받아 펄스 폭을 출력하는 출력부(6)로 구성하며 제4도는 본 고안의 비교부(5) 상세 회로도로서 이에 도시한 바와같이 공통드레인 접속된 피모스 트랜지스터(MP₄~MP₁)와 엔모스 트랜지스터(MN₁~MN₄)의 게이트에 상기 반전부(2)와 카운터부(4)가 접속되어 반전부(2)의 최상비트와 카운터부(4)의 최하비트가 서로 비교되게 구성하며, 그 공통접속점에 인버터(I₂), (I₃)로 구성한 버퍼(5-1)가 접속되어 구성한다.

이와같이 구성한 본 고안은 펄스 폭 변조회로의 동작과정 및 작용효과를 부분별 동작 파형도인 제5a도 내지 f도를 참조하여 상세히 설명하면 다음과 같다.

전원전압(V_DD)이 인가되고 리세트 단자()에 제5b도와 동일한 고전위 신호가 인가되고, 레지스터부(1)에 펄스 폭을 결정하는 데이타(일예로 : 헥사 3의 데이타)가 인가되면 그 레지스터부(1)는 그 데이타를 기억한 후 출력하여 반전부(2)에 제5c도와 동일한 데이타로 인가하여 반전시킨 후 비교부(5)에 인가한다.

한편 카운팅 제어부(3)의 펄스 폭 인에이블 단자(PE)에 제5d도와 동일한 고전위 상태의 신호를 인가하고 클럭단자(CK)에 제5a도와 동일한 클럭신호를 인가하면 카운터부(4)는 제5e와 동일하게 카운팅을 시작하여 상기 비교부(5)에 인가한다.

이때 비교부(5)의 비교과정을 상세히 설명하면 다음과 같다.

상기 반전부(2)에 의해 비교부(5)의 피모스 트랜지스터(MP₁, MP₂)의 게이트에 저전위 상태의 신호가 인가되어 도통되고, 고전위 상태의 신호를 게이트로 인가받아 피모스 트랜지스터(MP₃, MP₄)는 오프된다. 이때 카운터부(4)의 카운터값이 "0"일 경우 저전위 상태를 인가받아 엔모스 트랜지스터(MN₁~MN₄)는 모두 오프되어 고전위 상태의 신호가 버퍼부(5-1)를 통해 버퍼링된 후 출력부(6) 플립플롭(FF₁)의 세트단자(S)와 인버터(I₁)를 통해 리세트 단자(R)에 고전위 상태와 고전위 상태로 인가된다. 이로인해 출력부(6)는 제5f도와 동일한 고전위 상태의 신호를 출력한다.

이후 카운터부(4)가 "1"을 카운팅하여 엔모스 트랜지스터(MN₄), (MN₁~MN₃)에 고전위 상태와 저전위 상태의 신호를 각기 인가하면 그 엔모스 트랜지스터(MN₄)는 도통되고, 엔모스 트랜지스터(MN₁~MN₃)는 오프되며 이때 전류이득비(β)에 의해 저전위 상태의 신호가 버퍼부(5-1)를 통해 버퍼링된 후 출력부(6)의 세트단자(S)와 인버터(I₁)를 통해 리세트 단자(R)에 저전위 및 고전위 상태로 각기 인가되며, 출력부(6)는 제5f도와 동일한 저전위 신호로 출력한다.

카운터부부(4)가 카운팅을 계속하여 "4"를 카운팅하여 엔모스 트랜지스터(MN₃), (MN₁, MN₂, MN₄)에 고전위 및 저전위 신호를 각기 인가하면 그 엔모스 트랜지스터(MN₃), (MN₁, MN₂, MN₄)는 각기 온ㆍ오프상태가 되며 이때 전류이득비(β)에 의해 고전위 상태의 신호가 버퍼부(5-1)를 통해 버퍼링된 후 출력부(6) 플립플롭(FF₁)의 세트단자(S)와, 인버터(I)를 통한 리세트 단자(R)에 고전위와 저전위 상태로 인가된다.

이로인해 출력부(6)는 제5f도와 동일한 고전위 상태의 신호를 출력한다. 이후 상기의 과정을 반복하여 펄스 폭을 얻을 수 있다.

이상에서 상세히 설명한 바와같이 본 고안의 펄스 폭 변조 회로는 펄스 폭 데이타와 카운팅값을 서로 상이한 데이타로 비교하고, 비교시 엔모스 트랜지스터와 피모스 트랜지스터의 전류이득으로 비교하여 구동시 주파수 특성개선과 제조시 원가절감 및 집적도를 향상하는 효과가 있다.

Claims

펄스 폭을 결정하는 데이타를 기억 후 출력하는 레지스터부(1)와, 그 레지스터부(1)의 출력신호를 반전시키는 반전부(2)와, 카운팅을 제어하는 카운팅 제어부(3)와, 그 카운팅 제어부(3)에 의해 카운팅하는 카운터부(4)와, 그 카운터부(4)와 반전부(2)의 출력을 비교하는 비교부(5)와, 그 비교부(5)의 출력신호를 인가받아 펄스폭 변조를 출력하는 출력부(6)로 구성한 펄스 폭 변조 회로.
제1항에 있어서, 상기 비교부(5)는 반전부(2)와 카운터부(4)에 드레인 공통접속된 피모스 트랜지스터(MP₄~MP₁)와 엔모스 트랜지스터(MN₁~MN₄)게이트가 각기 접속되고, 그 드레인 접속점에 인버터(I₁)(I₂)로 구성한 버퍼부(5-1)가 접속되어 구성한 펄스 폭 변조 회로.
제1항에 있어서, 상기 비교부(5)는 반전부(2)의 최상비트와 카운터부(4)의 최하비트로 상이하게 비교하는 펄스 폭 변조 회로.