JP2565083B2 - トライステートバスプルアップ回路 - Google Patents
トライステートバスプルアップ回路Info
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- JP2565083B2 JP2565083B2 JP5139888A JP13988893A JP2565083B2 JP 2565083 B2 JP2565083 B2 JP 2565083B2 JP 5139888 A JP5139888 A JP 5139888A JP 13988893 A JP13988893 A JP 13988893A JP 2565083 B2 JP2565083 B2 JP 2565083B2
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Description
【０００１】
【産業上の利用分野】本発明は、トライステートのバス
構成において、入力電圧のプルアップを行うプルアップ
回路に関するものである。
構成において、入力電圧のプルアップを行うプルアップ
回路に関するものである。
【０００２】
【従来の技術】従来のトライステート入出力回路の一例
を図２に示し説明する。図において８は入力バッファ回
路、９はトライステート出力バッファ回路で、これら入
力バッファ回路８とトライステート出力バッファ回路９
は入出力端子１０に並列接続されている。図２のトライ
ステート入出力回路は、図３のように複数接続して使用
する。
を図２に示し説明する。図において８は入力バッファ回
路、９はトライステート出力バッファ回路で、これら入
力バッファ回路８とトライステート出力バッファ回路９
は入出力端子１０に並列接続されている。図２のトライ
ステート入出力回路は、図３のように複数接続して使用
する。
【０００３】図３にトライステートバス構成を示す。ト
ライステートバス構成を行った場合、図２のトライステ
ート出力バッファ回路９がハイインピーダンス状態とな
ったとき、この図２に示す入出力バッファ回路に接続し
ている入出力端子１０を「Ｈ」レベルまたは「Ｌ」レベ
ルのどちらかの電位へ固定する機能がないため、入出力
端子１０が中間電位となると入力バッファ回路８に電源
からＧＮＤへの貫通電流が多量に流れ、内部素子の破
壊、または内部配線の切断を招くという問題がある。こ
のため、図２の回路を使用し図３に示すようなトライス
テートバスを構成する場合は、プルアップ抵抗（または
プルダウン抵抗）１１が必要であった。
ライステートバス構成を行った場合、図２のトライステ
ート出力バッファ回路９がハイインピーダンス状態とな
ったとき、この図２に示す入出力バッファ回路に接続し
ている入出力端子１０を「Ｈ」レベルまたは「Ｌ」レベ
ルのどちらかの電位へ固定する機能がないため、入出力
端子１０が中間電位となると入力バッファ回路８に電源
からＧＮＤへの貫通電流が多量に流れ、内部素子の破
壊、または内部配線の切断を招くという問題がある。こ
のため、図２の回路を使用し図３に示すようなトライス
テートバスを構成する場合は、プルアップ抵抗（または
プルダウン抵抗）１１が必要であった。
【０００４】また、図２の回路の改良として特開昭６３
−３１１８１７号公報のような回路が提案されている。
この回路を図４に示し説明する。トライステート出力回
路１３を制御する信号１４を反転し、制御されるトライ
ステート出力バッファ１５を追加し、その出力端を抵抗
１６を介して入出力端子１０に接続することで入力バッ
ファ回路１２の出力を正帰還している。これにより、ト
ライステート出力回路１３がハイインピーダンス状態と
なった場合でも、トライステート出力バッファの出力が
アクティブ状態となるため、入力バッファ回路１２が不
定状態となることがない。そのため、図３に示すような
トライステートバスを構成する場合においても、プルア
ップ抵抗１１は不要となる。
−３１１８１７号公報のような回路が提案されている。
この回路を図４に示し説明する。トライステート出力回
路１３を制御する信号１４を反転し、制御されるトライ
ステート出力バッファ１５を追加し、その出力端を抵抗
１６を介して入出力端子１０に接続することで入力バッ
ファ回路１２の出力を正帰還している。これにより、ト
ライステート出力回路１３がハイインピーダンス状態と
なった場合でも、トライステート出力バッファの出力が
アクティブ状態となるため、入力バッファ回路１２が不
定状態となることがない。そのため、図３に示すような
トライステートバスを構成する場合においても、プルア
ップ抵抗１１は不要となる。
【０００５】
【発明が解決しようとする課題】図２の回路を使用し、
プルアップ抵抗１１を用いた場合、この抵抗１１により
固定されるレベルと異なるレベルにバスを駆動使用とし
たとき、プルアップ抵抗１１からアクティブ状態にある
出力端子に電流が流れることになる。このため、消費電
流を極端に小さくする場合に問題となった。また、プル
アップ抵抗１１を用いた場合、トライステートバスの
「Ｈ」レベルが電源電圧まで上昇することとなり、放射
ノイズなどが大きくなるという問題があった。
プルアップ抵抗１１を用いた場合、この抵抗１１により
固定されるレベルと異なるレベルにバスを駆動使用とし
たとき、プルアップ抵抗１１からアクティブ状態にある
出力端子に電流が流れることになる。このため、消費電
流を極端に小さくする場合に問題となった。また、プル
アップ抵抗１１を用いた場合、トライステートバスの
「Ｈ」レベルが電源電圧まで上昇することとなり、放射
ノイズなどが大きくなるという問題があった。
【０００６】図４を使用した場合、ノイズなどの影響に
より、トライステートバスに接続した回路の中で異なる
レベルに固定しようとする恐れがあり、異なる出力を行
おうとする回路間で貫通電流が流れるとともに、トライ
ステートバスが不定値となる。また、トライステートバ
スに複数のトライステート入出力バッファが接続した場
合、各々の回路のトライステート出力バッファ回路１５
がレベルを固定する出力を行っているため、トライステ
ート出力回路１３の駆動能力を大きくとる必要があっ
た。
より、トライステートバスに接続した回路の中で異なる
レベルに固定しようとする恐れがあり、異なる出力を行
おうとする回路間で貫通電流が流れるとともに、トライ
ステートバスが不定値となる。また、トライステートバ
スに複数のトライステート入出力バッファが接続した場
合、各々の回路のトライステート出力バッファ回路１５
がレベルを固定する出力を行っているため、トライステ
ート出力回路１３の駆動能力を大きくとる必要があっ
た。
【０００７】本発明の目的は、プルアップ抵抗に代わる
回路構成により、上記のような問題点なくプルアップで
きるようにすることにある。
回路構成により、上記のような問題点なくプルアップで
きるようにすることにある。
【０００８】
【課題を解決するための手段】本発明は、基準電圧発生
回路と、その基準電圧とバス入力端子の電圧を比較する
比較器と、電源とバス入力端子に接続され、比較器の出
力により制御されるＦＥＴとにより構成される。本回路
はトライステートバスに接続し使用する。
回路と、その基準電圧とバス入力端子の電圧を比較する
比較器と、電源とバス入力端子に接続され、比較器の出
力により制御されるＦＥＴとにより構成される。本回路
はトライステートバスに接続し使用する。
【０００９】
【実施例】以下、図面に基づき本発明の実施例を説明す
る。図１は本発明のトライステートバスプルアップ回路
の一実施例を示す回路図である。このプルアップ回路
は、トライステートバスに接続する入出力端子１、基準
電圧発生回路２、コンパレータ３、ｐチャンネルＦＥＴ
４及びダイオード５で構成される。
る。図１は本発明のトライステートバスプルアップ回路
の一実施例を示す回路図である。このプルアップ回路
は、トライステートバスに接続する入出力端子１、基準
電圧発生回路２、コンパレータ３、ｐチャンネルＦＥＴ
４及びダイオード５で構成される。
【００１０】基準電圧発生回路２は、「Ｌ」レベル電圧
の最大電圧に設定する。トライステートバスの入出力端
子１と基準電圧発生回路２の出力端はコンパレータ３の
両入力端に接続する。ｐチャンネルＦＥＴ４は、ソース
Ｓを入出力端子１に接続し、ドレインＤをダイオード５
を介して電源に接続し、ゲートＧをコンパレータ３の出
力端に接続する。そして、コンパレータ３の出力によ
り、オン・オフの制御を行う。
の最大電圧に設定する。トライステートバスの入出力端
子１と基準電圧発生回路２の出力端はコンパレータ３の
両入力端に接続する。ｐチャンネルＦＥＴ４は、ソース
Ｓを入出力端子１に接続し、ドレインＤをダイオード５
を介して電源に接続し、ゲートＧをコンパレータ３の出
力端に接続する。そして、コンパレータ３の出力によ
り、オン・オフの制御を行う。
【００１１】次に、図１に示す実施例の動作を説明す
る。まず、入出力端子１が「Ｌ」レベルの場合、基準電
圧は「Ｌ」レベルの上限値に設定されているため、コン
パレータ３の出力は「Ｈ」となる。このとき、ｐチャン
ネルＦＥＴ４はオフ状態となるため、入出力端子１に対
し作用はしない。
る。まず、入出力端子１が「Ｌ」レベルの場合、基準電
圧は「Ｌ」レベルの上限値に設定されているため、コン
パレータ３の出力は「Ｈ」となる。このとき、ｐチャン
ネルＦＥＴ４はオフ状態となるため、入出力端子１に対
し作用はしない。
【００１２】次に、入出力端子１が不定値または「Ｈ」
レベルとなった場合、コンパレータ３の出力は「Ｌ」レ
ベルとなる。このときｐチャンネルＦＥＴ４はオン状態
となり、入出力端子１はダイオード５とｐチャンネルＦ
ＥＴ４のオン抵抗を介して電源電圧にプルアップされる
ことになる。
レベルとなった場合、コンパレータ３の出力は「Ｌ」レ
ベルとなる。このときｐチャンネルＦＥＴ４はオン状態
となり、入出力端子１はダイオード５とｐチャンネルＦ
ＥＴ４のオン抵抗を介して電源電圧にプルアップされる
ことになる。
【００１３】これにより、トライステートバスが不定値
となった場合、図１の回路により、バスがプルアップさ
れることとなる。また、プルアップされる電圧はダイオ
ード５による電圧降下があるため、電源電圧まで上昇す
ることはない。また、バスのレベルが「Ｌ」レベルとな
っている場合は、プルアップ回路がオフ状態となってい
るため、消費電流が増加することもない。また、本発明
はトライステートバスに対して１回路負荷するのみであ
るため、トライステート出力回路の駆動能力には影響し
ない。
となった場合、図１の回路により、バスがプルアップさ
れることとなる。また、プルアップされる電圧はダイオ
ード５による電圧降下があるため、電源電圧まで上昇す
ることはない。また、バスのレベルが「Ｌ」レベルとな
っている場合は、プルアップ回路がオフ状態となってい
るため、消費電流が増加することもない。また、本発明
はトライステートバスに対して１回路負荷するのみであ
るため、トライステート出力回路の駆動能力には影響し
ない。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
基準電圧発生回路と比較器とＦＥＴとを、トライステー
トバスに接続することにより、プルアップ抵抗により増
加していた消費電流を低減することが可能となる。
基準電圧発生回路と比較器とＦＥＴとを、トライステー
トバスに接続することにより、プルアップ抵抗により増
加していた消費電流を低減することが可能となる。
【図１】本発明の一実施例の回路図である。
【図２】従来のトライステート入出力回路の回路図であ
る。
る。
【図３】従来のトライステートバス構成の回路図であ
る。
る。
【図４】図２の回路構成に改良を加えた従来のトライス
テート入出力回路の回路図である。
テート入出力回路の回路図である。
【符号の説明】 １ 入出力端子 ２ 基準電圧 ３ コンパレータ ４ ｐチャンネルＦＥＴ ５ ダイオード ８ 入力バッファ回路 ９ トライステート出力回路 １０ 入出力端子 １１ プルアップ抵抗 １２ 入力バッファ回路 １３ トライステート出力回路 １４ 出力制御信号 １５ トライステート出力回路 １６ 抵抗
Claims (2)
- 【請求項１】トライステートの入出力回路を接続してト
ライステートバスを構成するトライステートバス回路に
おいて、基準電圧発生回路と、その基準電圧とバス入力
端子の電圧を比較する比較器と、電源と前記バス入力端
子に接続され、前記比較器の出力により制御されるＦＥ
Ｔとを備えたことを特徴とするトライステートバスプル
アップ回路。 - 【請求項２】前記ＦＥＴのソースを前記バス入力端子、
ドレインを電源、ゲートを前記比較器の出力端にそれぞ
れ接続したことを特徴とする請求項１に記載のトライス
テートバスプルアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5139888A JP2565083B2 (ja) | 1993-05-20 | 1993-05-20 | トライステートバスプルアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5139888A JP2565083B2 (ja) | 1993-05-20 | 1993-05-20 | トライステートバスプルアップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334509A JPH06334509A (ja) | 1994-12-02 |
| JP2565083B2 true JP2565083B2 (ja) | 1996-12-18 |
Family
ID=15255938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5139888A Expired - Fee Related JP2565083B2 (ja) | 1993-05-20 | 1993-05-20 | トライステートバスプルアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565083B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4858140B2 (ja) * | 2006-12-12 | 2012-01-18 | ソニー株式会社 | バス用出力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3114188B2 (ja) * | 1990-06-19 | 2000-12-04 | ダイキン工業株式会社 | 連続パス検索方法およびその装置 |
-
1993
- 1993-05-20 JP JP5139888A patent/JP2565083B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06334509A (ja) | 1994-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |