JP2734398B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JP2734398B2 JP2734398B2 JP7073114A JP7311495A JP2734398B2 JP 2734398 B2 JP2734398 B2 JP 2734398B2 JP 7073114 A JP7073114 A JP 7073114A JP 7311495 A JP7311495 A JP 7311495A JP 2734398 B2 JP2734398 B2 JP 2734398B2
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- logic level
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
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- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の出力バ
ッファ回路に関し、特にスルーレートバッファに関す
る。
ッファ回路に関し、特にスルーレートバッファに関す
る。
【０００２】
【従来の技術】図３および図４は従来の出力バッファ回
路を示す回路図である。
路を示す回路図である。
【０００３】図において内部信号入力端子１は、これら
の出力バッファ回路を含む半導体集積回路の内部から送
られてくる内部信号を受ける端子であり、出力端子２は
上記内部信号に対応する出力信号を半導体集積回路外部
に取り出すための端子である。
の出力バッファ回路を含む半導体集積回路の内部から送
られてくる内部信号を受ける端子であり、出力端子２は
上記内部信号に対応する出力信号を半導体集積回路外部
に取り出すための端子である。
【０００４】図３において、電源３とグランド間にＰｃ
ｈトランジスタ４とＮｃｈトランジスタ５を直列に接続
し、これらのトランジスタの接続点には出力端子２が接
続されている。また、内部信号入力端子１は、補助Ｐｃ
ｈトランジスタ６，補助Ｎｃｈトランジスタのゲートお
よびインバータ８，９の入力端子接続されている。イン
バータ８，９の出力端子はそれぞれ抵抗１２，１３と接
続され、さらに、抵抗１２，１３のもう一旦はそれぞれ
Ｐｃｈトランジスタ４，Ｎｃｈトランジスタ５のゲート
に接続されている。補助Ｐｃｈトランジスタ６は、電源
３をソースとし、Ｐｃｈトランジスタ４のゲートをドレ
インとするように接続され、補助Ｎｃｈトランジスタ７
はグランドをソースとし、Ｎｃｈトランジスタ５のゲー
トをドレインとするように接続されている。
ｈトランジスタ４とＮｃｈトランジスタ５を直列に接続
し、これらのトランジスタの接続点には出力端子２が接
続されている。また、内部信号入力端子１は、補助Ｐｃ
ｈトランジスタ６，補助Ｎｃｈトランジスタのゲートお
よびインバータ８，９の入力端子接続されている。イン
バータ８，９の出力端子はそれぞれ抵抗１２，１３と接
続され、さらに、抵抗１２，１３のもう一旦はそれぞれ
Ｐｃｈトランジスタ４，Ｎｃｈトランジスタ５のゲート
に接続されている。補助Ｐｃｈトランジスタ６は、電源
３をソースとし、Ｐｃｈトランジスタ４のゲートをドレ
インとするように接続され、補助Ｎｃｈトランジスタ７
はグランドをソースとし、Ｎｃｈトランジスタ５のゲー
トをドレインとするように接続されている。
【０００５】上記の出力バッファ回路において、内部信
号がＬレベルからＨレベルに変化すると、Ｐｃｈトラン
ジスタ４およびＮｃｈトランジスタ５のゲートには最終
的にＬレベルが印加される。内部信号変化する特に、図
から明らかなように補助Ｎｃｈトランジスタ７が導通
し、補助Ｐｃｈトランジスタ６はターンオフするのでＮ
ｃｈトランジスタ５のゲートには補助トランジスタ導通
とともにＬレベルが印加され、Ｐｃｈトランジスタ４の
ゲートにはインバータ８と抵抗１２により、緩やかにＨ
レベルからＬレベルと印加される。同様に、内部信号が
ＨレベルからＬレベルに変化すると、Ｐｃｈトランジス
タ４のゲートには補助トランジスタ６の導通とともにＨ
レベルが印加され、Ｎｃｈトランジスタ５のゲートには
インバータ９と抵抗１３により緩やかにＬレベルからＨ
レベルと印加される。つまり、Ｐｃｈトランジスタ４、
Ｎｃｈトランジスタ５とも、導通するときにそれぞれの
ゲートへの入力波形が緩やかになまるという出力バッフ
ァ回路である。これらの動作は図５に波形図として示
す。
号がＬレベルからＨレベルに変化すると、Ｐｃｈトラン
ジスタ４およびＮｃｈトランジスタ５のゲートには最終
的にＬレベルが印加される。内部信号変化する特に、図
から明らかなように補助Ｎｃｈトランジスタ７が導通
し、補助Ｐｃｈトランジスタ６はターンオフするのでＮ
ｃｈトランジスタ５のゲートには補助トランジスタ導通
とともにＬレベルが印加され、Ｐｃｈトランジスタ４の
ゲートにはインバータ８と抵抗１２により、緩やかにＨ
レベルからＬレベルと印加される。同様に、内部信号が
ＨレベルからＬレベルに変化すると、Ｐｃｈトランジス
タ４のゲートには補助トランジスタ６の導通とともにＨ
レベルが印加され、Ｎｃｈトランジスタ５のゲートには
インバータ９と抵抗１３により緩やかにＬレベルからＨ
レベルと印加される。つまり、Ｐｃｈトランジスタ４、
Ｎｃｈトランジスタ５とも、導通するときにそれぞれの
ゲートへの入力波形が緩やかになまるという出力バッフ
ァ回路である。これらの動作は図５に波形図として示
す。
【０００６】図４においては、前述従来令と同様電源３
とグランド間にＰｃｈトランジスタ４とＮｃｈトランジ
スタ５を直列に接続し、これらの接続点には出力端子２
が接続されている。これとは別に電源３とグランド間に
補助Ｐｃｈトランジスタ６と補助Ｎｃｈトランジスタ７
を直列に接続し、これらの接続点には出力端子２が接続
されている。一方、内部信号入力端子１はインバータ１
０とインバータ１１の入力端子に接続され、インバータ
１０の出力端子は補助Ｐｃｈトランジスタ６のゲート
に、インバータ１１の出力端子は補助Ｎｃｈトランジス
タ７のゲートにそれぞれ接続されている。さらに、内部
信号入力端子１と出力端子２は２入力ＮＡＮＤゲート１
４の入力端子に接続されるとともに、２入力ＮＯＲゲー
ト１５の入力端子にも接続されている。２入力ＮＯＲゲ
ート１５の出力端子はＮｃｈトランジスタ５のゲートに
それぞれ接続されている。
とグランド間にＰｃｈトランジスタ４とＮｃｈトランジ
スタ５を直列に接続し、これらの接続点には出力端子２
が接続されている。これとは別に電源３とグランド間に
補助Ｐｃｈトランジスタ６と補助Ｎｃｈトランジスタ７
を直列に接続し、これらの接続点には出力端子２が接続
されている。一方、内部信号入力端子１はインバータ１
０とインバータ１１の入力端子に接続され、インバータ
１０の出力端子は補助Ｐｃｈトランジスタ６のゲート
に、インバータ１１の出力端子は補助Ｎｃｈトランジス
タ７のゲートにそれぞれ接続されている。さらに、内部
信号入力端子１と出力端子２は２入力ＮＡＮＤゲート１
４の入力端子に接続されるとともに、２入力ＮＯＲゲー
ト１５の入力端子にも接続されている。２入力ＮＯＲゲ
ート１５の出力端子はＮｃｈトランジスタ５のゲートに
それぞれ接続されている。
【０００７】上記出力バッファ回路においても図３で示
した従来例と同様に、Ｐｃｈトランジスタ４およびＮｃ
ｈトランジスタ５が導通する時のみ、出力端子２に急激
に大電流が流れないように考慮されている出力バッファ
回路である。
した従来例と同様に、Ｐｃｈトランジスタ４およびＮｃ
ｈトランジスタ５が導通する時のみ、出力端子２に急激
に大電流が流れないように考慮されている出力バッファ
回路である。
【０００８】
【発明が解決しようとする課題】この従来の出力バッフ
ァ回路では図６の使用例に示すようなコイル等大きなイ
ングクタンス成分を含む負荷の両端を出力バッファ回路
２つで駆動させるというような場合、トランジスタがタ
ーンオフする時、急激にターンオフされるのでコイルの
インダクタンス成分より発生される逆起電力により、一
時的に電源より高い電圧またはグランドより低い電圧が
生じてしまい、半導体集積回路内部の電源ラインまたは
グランドラインに過大電流が流れてしまうという問題点
がある。
ァ回路では図６の使用例に示すようなコイル等大きなイ
ングクタンス成分を含む負荷の両端を出力バッファ回路
２つで駆動させるというような場合、トランジスタがタ
ーンオフする時、急激にターンオフされるのでコイルの
インダクタンス成分より発生される逆起電力により、一
時的に電源より高い電圧またはグランドより低い電圧が
生じてしまい、半導体集積回路内部の電源ラインまたは
グランドラインに過大電流が流れてしまうという問題点
がある。
【０００９】本発明は、このような問題点を解消するた
めになされたものであり、トランジスタがターンオフす
る時も、緩やかに変化するようにできる出力バッファ回
路を得る事を目的とする。
めになされたものであり、トランジスタがターンオフす
る時も、緩やかに変化するようにできる出力バッファ回
路を得る事を目的とする。
【００１０】
【課題を解決するための手段】本発明の出力バッファ回
路は、高電位電源と低電位電源との間に、入力信号の低
電位論理レベルで導通する第１のトランジスタと前記入
力信号の高電位論理レベルで導通する第２のトランジス
タとを、これらの順序で直列に接続するとともに、これ
ら第１、第２のトランジスタの接続点を出力端子に接続
した出力バッファ回路部と、前記第１のトランジスタの
導通タイミングを前記第２のトランジスタのターンオフ
タイミングより所定時間遅らせる第１のタイミング制御
部と、前記第２のトランジスタの導通タイミングを前記
第１のトランジスタのターンオフタイミングより所定時
間遅らせる第２のタイミング制御部と、前記第１のトラ
ンジスタのゲートへの入力信号が低電位論理レベルから
高電位論理レベル変化する時、および高電位論理レベル
から低電位論理レベルへ変化する時、該入力信号を緩や
かになまらせる第１のスルーレート制御部と、前記第２
のトランジスタのゲートへの入力信号が低電位論理レベ
ルから高電位論理レベルへ変化する時、および高電位論
理レベルから低電位論理レベルへの変化時、該入力信号
を緩やかになまらせる第２のスルーレート制御部とを備
えるものである。
路は、高電位電源と低電位電源との間に、入力信号の低
電位論理レベルで導通する第１のトランジスタと前記入
力信号の高電位論理レベルで導通する第２のトランジス
タとを、これらの順序で直列に接続するとともに、これ
ら第１、第２のトランジスタの接続点を出力端子に接続
した出力バッファ回路部と、前記第１のトランジスタの
導通タイミングを前記第２のトランジスタのターンオフ
タイミングより所定時間遅らせる第１のタイミング制御
部と、前記第２のトランジスタの導通タイミングを前記
第１のトランジスタのターンオフタイミングより所定時
間遅らせる第２のタイミング制御部と、前記第１のトラ
ンジスタのゲートへの入力信号が低電位論理レベルから
高電位論理レベル変化する時、および高電位論理レベル
から低電位論理レベルへ変化する時、該入力信号を緩や
かになまらせる第１のスルーレート制御部と、前記第２
のトランジスタのゲートへの入力信号が低電位論理レベ
ルから高電位論理レベルへ変化する時、および高電位論
理レベルから低電位論理レベルへの変化時、該入力信号
を緩やかになまらせる第２のスルーレート制御部とを備
えるものである。
【００１１】
【実施例】図１は、本発明による出力バッファ回路の一
実施例を示す回路図である。
実施例を示す回路図である。
【００１２】図１の実施例において、内部信号入力端子
１はこの出力バッファ回路を含む半導体集積回路内部か
ら遅られてくる内部信号を受けるための端子であり、出
力端子２はその内部信号に対する出力信号を外部に取り
出すための端子である。電源３とグランド間にはＰｃｈ
トランジスタ４と、Ｎｃｈトランジスタ５を直列に接続
されている。また、補助Ｐｃｈトランジスタ６は、電源
３をソースとし、Ｐｃｈトランジスタ４のゲートをドレ
インとするように接続され、補助Ｎｃｈトランジスタ７
は、グランドをソースとしＮｃｈトランジスタ５のゲー
トをドレインとするように接続されている。内部信号入
力端子１は２入力ＮＡＮＤゲート８および２入力ＮＯＲ
ゲート９のそれぞれ１方の入力端子に接続され、２入力
ＮＡＮＤゲート８、２入力ＮＯＲゲート９の出力端子は
それぞれ抵抗１０，１１に接続されている。抵抗１０の
もう一旦は高ＶT の（スレッショルド電圧が高い）イン
バータ１２の入力端子とＰｃｈトランジスタ４のゲート
に接続され、抵抗１１のもう一端は低ＶT の（スレッシ
ョルド電圧が低い）インバータ１３の入力端子とＮｃｈ
トランジスタ５のゲートに接続されている。インバータ
１２の出力端子は内部信号入力端子１を入力としている
２入力ＮＯＲゲート９の残りの入力端子と、補助Ｐｃｈ
トランジスタ６のゲートに接続され、インバータ１３の
出力端子は内部信号入力端子１を入力としている２入力
ＮＡＮＤゲート８の残りの入力端子と、補助Ｎｃｈトラ
ンジスタ７のゲートに接続されている。
１はこの出力バッファ回路を含む半導体集積回路内部か
ら遅られてくる内部信号を受けるための端子であり、出
力端子２はその内部信号に対する出力信号を外部に取り
出すための端子である。電源３とグランド間にはＰｃｈ
トランジスタ４と、Ｎｃｈトランジスタ５を直列に接続
されている。また、補助Ｐｃｈトランジスタ６は、電源
３をソースとし、Ｐｃｈトランジスタ４のゲートをドレ
インとするように接続され、補助Ｎｃｈトランジスタ７
は、グランドをソースとしＮｃｈトランジスタ５のゲー
トをドレインとするように接続されている。内部信号入
力端子１は２入力ＮＡＮＤゲート８および２入力ＮＯＲ
ゲート９のそれぞれ１方の入力端子に接続され、２入力
ＮＡＮＤゲート８、２入力ＮＯＲゲート９の出力端子は
それぞれ抵抗１０，１１に接続されている。抵抗１０の
もう一旦は高ＶT の（スレッショルド電圧が高い）イン
バータ１２の入力端子とＰｃｈトランジスタ４のゲート
に接続され、抵抗１１のもう一端は低ＶT の（スレッシ
ョルド電圧が低い）インバータ１３の入力端子とＮｃｈ
トランジスタ５のゲートに接続されている。インバータ
１２の出力端子は内部信号入力端子１を入力としている
２入力ＮＯＲゲート９の残りの入力端子と、補助Ｐｃｈ
トランジスタ６のゲートに接続され、インバータ１３の
出力端子は内部信号入力端子１を入力としている２入力
ＮＡＮＤゲート８の残りの入力端子と、補助Ｎｃｈトラ
ンジスタ７のゲートに接続されている。
【００１３】ここで、この一実施例を機能ブロックで考
えてみると、電源３とグランド間のＰｃｈトランジスタ
４とＮｃｈトランジスタ５の直列接続および両トランジ
スタ５のゲートを入力端子と考えて、出力バッファ部１
８とみることができる。本発明はこの出力バッファ１８
を、特に大電流駆動出力バッファの場合と考える。ま
た、抵抗１０と補助Ｐｃｈトランジスタ６は、出力バッ
ファ部１８のＰｃｈトランジスタ４のゲートへの入力信
号を緩やかに変化させる第１スルーレート制御部１６と
みなし、抵抗１１と補助Ｎｃｈトランジスタ７は出力バ
ッファ部１８のＮｃｈトランジスタ５とゲートの入力信
号を緩やかに変化させる第２のスルーレート制御部１７
とみなす。さらに、２入力ＮＡＮＤゲート８と高ＶT イ
ンバータ１２は出力バッファ１８のＰｃｈトランジスタ
４の導通タイミングをＮｃｈトランジスタ５のターンオ
フタイミングより所定時間遅らせ、出力バッファ部１８
の電源３とグランド間の貫通電流を少なくすることを目
的とした第１タイミング制御部１４とみなし、２入力Ｎ
ＯＲゲート９と低ＶT インバータ１３も同様に出力バッ
ファ部１８のＮｃｈトランジスタ５の導通タイミングを
Ｐｃｈトランジスタ６のターンオフタイミングより所定
時間遅らせ、出力バッファ部１８の貫通電流を少なくす
ることを目的とした第２タイミング制御部とみなす。
えてみると、電源３とグランド間のＰｃｈトランジスタ
４とＮｃｈトランジスタ５の直列接続および両トランジ
スタ５のゲートを入力端子と考えて、出力バッファ部１
８とみることができる。本発明はこの出力バッファ１８
を、特に大電流駆動出力バッファの場合と考える。ま
た、抵抗１０と補助Ｐｃｈトランジスタ６は、出力バッ
ファ部１８のＰｃｈトランジスタ４のゲートへの入力信
号を緩やかに変化させる第１スルーレート制御部１６と
みなし、抵抗１１と補助Ｎｃｈトランジスタ７は出力バ
ッファ部１８のＮｃｈトランジスタ５とゲートの入力信
号を緩やかに変化させる第２のスルーレート制御部１７
とみなす。さらに、２入力ＮＡＮＤゲート８と高ＶT イ
ンバータ１２は出力バッファ１８のＰｃｈトランジスタ
４の導通タイミングをＮｃｈトランジスタ５のターンオ
フタイミングより所定時間遅らせ、出力バッファ部１８
の電源３とグランド間の貫通電流を少なくすることを目
的とした第１タイミング制御部１４とみなし、２入力Ｎ
ＯＲゲート９と低ＶT インバータ１３も同様に出力バッ
ファ部１８のＮｃｈトランジスタ５の導通タイミングを
Ｐｃｈトランジスタ６のターンオフタイミングより所定
時間遅らせ、出力バッファ部１８の貫通電流を少なくす
ることを目的とした第２タイミング制御部とみなす。
【００１４】次に、上記出力バッファ回路の動作につい
て説明する。
て説明する。
【００１５】初期状態において、内部信号入力端子１に
入力される内部信号がＬレベルとすると、最終的にＰｃ
ｈトランジスタ４のゲートにはＨレベルが印加され、Ｎ
ｃｈトランジスタ５のゲートにもＨレベルが印加され
る。つまり、Ｐｃｈトランジスタ４がオフ状態、Ｎｃｈ
トランジスタ５がオン状態となり、出力端子２の電位は
Ｌレベルとなる。この時、２入力ＮＡＮＤゲート８と２
入力ＮＯＲゲート９のそれぞれの２入力はＬレベルとな
っており、補助Ｐｃｈトランジスタ６のゲートにはＬレ
ベルが印加され、補助Ｐｃｈトランジスタ６はオン状
態、補助Ｎｃｈトランジスタ７のゲートにもＬレベルが
印加され、補助Ｎｃｈトランジスタ７はオフ状態にあ
る。
入力される内部信号がＬレベルとすると、最終的にＰｃ
ｈトランジスタ４のゲートにはＨレベルが印加され、Ｎ
ｃｈトランジスタ５のゲートにもＨレベルが印加され
る。つまり、Ｐｃｈトランジスタ４がオフ状態、Ｎｃｈ
トランジスタ５がオン状態となり、出力端子２の電位は
Ｌレベルとなる。この時、２入力ＮＡＮＤゲート８と２
入力ＮＯＲゲート９のそれぞれの２入力はＬレベルとな
っており、補助Ｐｃｈトランジスタ６のゲートにはＬレ
ベルが印加され、補助Ｐｃｈトランジスタ６はオン状
態、補助Ｎｃｈトランジスタ７のゲートにもＬレベルが
印加され、補助Ｎｃｈトランジスタ７はオフ状態にあ
る。
【００１６】内部信号がＬレベルからＨレベルに変化す
ると、２入力ＮＯＲゲート９の出力信号はただちにＨレ
ベルからＬレベルに変化し、抵抗１１を通ることにより
その変化が緩やかになり、Ｎｃｈトランジスタ５のゲー
トに到達する。また、抵抗１１を通ったＨレベルからＬ
レベルへの変化信号は、低Ｖ1 のインバータ１３を通る
ことでこの入力信号がＬレベルからＨレベルへの変化時
より大きい遅延を付加して、インバータＢの出力端では
ＬレベルからＨレベルへの変化信号となる。この信号に
より補助トランジスタ７をオン状態にするとともに、２
入力ＮＡＮＤゲート８の出力信号をＨレベルからＬレベ
ルに変化させ、さらに抵抗１０によりその変化が緩やか
になり、この信号が高Ｖ1 インバータ１２を通り、補助
Ｐｃｈトランジスタ６のゲートへ到着し、補助Ｐｃｈト
ランジスタ６をオフ状態とする。
ると、２入力ＮＯＲゲート９の出力信号はただちにＨレ
ベルからＬレベルに変化し、抵抗１１を通ることにより
その変化が緩やかになり、Ｎｃｈトランジスタ５のゲー
トに到達する。また、抵抗１１を通ったＨレベルからＬ
レベルへの変化信号は、低Ｖ1 のインバータ１３を通る
ことでこの入力信号がＬレベルからＨレベルへの変化時
より大きい遅延を付加して、インバータＢの出力端では
ＬレベルからＨレベルへの変化信号となる。この信号に
より補助トランジスタ７をオン状態にするとともに、２
入力ＮＡＮＤゲート８の出力信号をＨレベルからＬレベ
ルに変化させ、さらに抵抗１０によりその変化が緩やか
になり、この信号が高Ｖ1 インバータ１２を通り、補助
Ｐｃｈトランジスタ６のゲートへ到着し、補助Ｐｃｈト
ランジスタ６をオフ状態とする。
【００１７】また、抵抗１０を通った変化信号はＰｃｈ
トランジスタ４のゲートにも到着する。以上の動作によ
り、内部信号がＬレベルからＨレベルに変化するとまず
始めに、Ｎｃｈトランジスタを緩やかにオフ状態にした
後、所定の遅延をもってＰｃｈトランジスタ４を緩やか
にオン状態にしている。
トランジスタ４のゲートにも到着する。以上の動作によ
り、内部信号がＬレベルからＨレベルに変化するとまず
始めに、Ｎｃｈトランジスタを緩やかにオフ状態にした
後、所定の遅延をもってＰｃｈトランジスタ４を緩やか
にオン状態にしている。
【００１８】次に内部信号がＨレベルからＬレベルへ変
化する時も同様で、２入力ＮＡＮＤゲート８がただちに
変化し、抵抗１０を通ったＬレベルからＨレベルへの変
化信号が始めにＰｃｈトランジスタ４のゲートに到着す
る。一方、抵抗１０を通ったＬレベルからＨレベルへの
変化信号は高Ｖ1 のインバータ１２を通ることでその入
力がＨレベルからＬレベルへの変化時より大きな遅延を
付加して補助Ｐｃｈトランジスタ６をオン状態に変える
とともに、２入力ＮＯＲゲートに到着する。以上の動作
により、内部信号がＨレベルからＬレベルに変化する
と、まず始めにＰｃｈトランジスタ４を緩やかにオフ状
態にした後、所定の遅延をもってＮｃｈトランジスタ５
を緩やかにオン状態にしている。
化する時も同様で、２入力ＮＡＮＤゲート８がただちに
変化し、抵抗１０を通ったＬレベルからＨレベルへの変
化信号が始めにＰｃｈトランジスタ４のゲートに到着す
る。一方、抵抗１０を通ったＬレベルからＨレベルへの
変化信号は高Ｖ1 のインバータ１２を通ることでその入
力がＨレベルからＬレベルへの変化時より大きな遅延を
付加して補助Ｐｃｈトランジスタ６をオン状態に変える
とともに、２入力ＮＯＲゲートに到着する。以上の動作
により、内部信号がＨレベルからＬレベルに変化する
と、まず始めにＰｃｈトランジスタ４を緩やかにオフ状
態にした後、所定の遅延をもってＮｃｈトランジスタ５
を緩やかにオン状態にしている。
【００１９】ここで、補助Ｐｃｈトランジスタ６および
補助Ｎｃｈトランジスタ７は、それぞれＰｃｈトランジ
スタ４およびＮｃｈトランジスタ５の導通時の入力波形
をさらに緩やかにする目的と接続されており、その効果
をさらに向上するためには抵抗１０とＰｃｈトランジス
タ４の間と、抵抗１１とＮｃｈトランジスタの間に適当
な抵抗を付加するとよい。これらの動作は図２に波形図
として示す。
補助Ｎｃｈトランジスタ７は、それぞれＰｃｈトランジ
スタ４およびＮｃｈトランジスタ５の導通時の入力波形
をさらに緩やかにする目的と接続されており、その効果
をさらに向上するためには抵抗１０とＰｃｈトランジス
タ４の間と、抵抗１１とＮｃｈトランジスタの間に適当
な抵抗を付加するとよい。これらの動作は図２に波形図
として示す。
【００２０】
【発明の効果】以上説明したように本発明によれば図６
の使用例に示すようなコイル等大きなインダクタンス成
分を含む付加の両端を大電流駆動バッファ回路２つで駆
動させるというような場合、トランジスタがターンオフ
する時、緩やかにターンオフされるので、この大きなイ
ンダクタンス起因の電源ラインまたは、グランドライン
への過大電流を抑制できる。さらに通常のスルーレート
バッファと同様にトランジスタラインのノイズが低減で
き、また、トランジスタの導通タイミング、ターンオフ
タイミング調整によって、出力バッファ部の貫通電流も
抑制できる。
の使用例に示すようなコイル等大きなインダクタンス成
分を含む付加の両端を大電流駆動バッファ回路２つで駆
動させるというような場合、トランジスタがターンオフ
する時、緩やかにターンオフされるので、この大きなイ
ンダクタンス起因の電源ラインまたは、グランドライン
への過大電流を抑制できる。さらに通常のスルーレート
バッファと同様にトランジスタラインのノイズが低減で
き、また、トランジスタの導通タイミング、ターンオフ
タイミング調整によって、出力バッファ部の貫通電流も
抑制できる。
【図１】本発明の実施例の出力バッファ回路。
【図２】本発明の出力バッファ回路の動作波形図。
【図３】従来の第１実施例の概略図。
【図４】従来の第２実施例の動作波形図。
【図５】従来の第１実施例の動作波形図。
【図６】出力バッファの使用例を示す図。
１ 内部信号入力端子 ２ 出力端子 １４ 第１タイミング制御部 １５ 第２タイミング制御部 １６ 第１スルーレート制御部 １７ 第２スルーレート制御部 １８ 出力バッファ部
Claims (1)
- 【請求項１】 高電位電源と低電位電源との間に、入力
信号の低電位論理レベルで導通する第１のトランジスタ
と前記入力信号の高電位論理レベルで導通する第２のト
ランジスタとを、これらの順序で直列に接続するととも
に、これら第１、第２のトランジスタの接続点を出力端
子に接続した出力バッファ回路部と、 前記第１のトランジスタの導通タイミングを前記第２の
トランジスタのターンオフタイミングより所定時間遅ら
せる第１のタイミング制御部と、 前記第２のトランジスタの導通タイミングを前記第１の
トランジスタのターンオフタイミングより所定時間遅ら
せる第２のタイミング制御部と、 前記第１のトランジスタのゲートへの入力信号が低電位
論理レベルから高電位論理レベル変化する時、および高
電位論理レベルから低電位論理レベルへ変化する時、該
入力信号を緩やかになまらせる第１のスルーレート制御
部と、 前記第２のトランジスタのゲートへの入力信号が低電位
論理レベルから高電位論理レベルへ変化する時、および
高電位論理レベルから低電位論理レベルへの変化時、該
入力信号を緩やかになまらせる第２のスルーレート制御
部とを備える 出力バッファ回路。
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| JP7073114A JP2734398B2 (ja) | 1995-03-30 | 1995-03-30 | 出力バッファ回路 |
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