JPH06196981A - プログラマブル出力ドライバ回路とその実現方法 - Google Patents

プログラマブル出力ドライバ回路とその実現方法

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JPH06196981A
JPH06196981A JP4155361A JP15536192A JPH06196981A JP H06196981 A JPH06196981 A JP H06196981A JP 4155361 A JP4155361 A JP 4155361A JP 15536192 A JP15536192 A JP 15536192A JP H06196981 A JPH06196981 A JP H06196981A
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input
output
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driver
gate
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J Eric Ruetz
ルエツ ジェイ．エリック
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Abstract

(57)【要約】 【目的】 各種の周波数においてノイズマージンを最適
化するために、複数の駆動能力を有するプログラマブル
出力ドライバ回路を提供する。 【構成】 複数の信号径路を並列に設け、各径路はプル
ダウントランジスタとプルアップトランジスタとから成
るドライバユニットを含む。ナンドゲートにより径路の
うち何本かを不通にし、ドライバ回路の速度を落とすこ
とにより、低周波における付随ノイズを軽減する。各種
の並列構造を設計することができるので、出力信号の立
上り立下り時間を変えることも、デューティサイクルを
スキューさせることもできる。

Description

【発明の詳細な説明】
【０００１】
【産業用の利用分野】本発明は高周波出力ドライバ回路
に関するものであり、特に低周波におけるドライバ回路
のノイズ性能を損わないプログラマブル駆動能力を有す
る出力ドライバ回路に関するものである。
【０００２】
【従来の技術】大きな回路の一部として集積化された出
力ドライバは、電源結合を介してノイズ源として作用す
る。このノイズの大きさは直接的にドライバ回路の動作
周波数に関係がある。容量性負荷を高周波で駆動するこ
とを可能にするために、出力ドライバ回路は立上り時間
と立下り時間の短い出力信号を供給するように設計され
る。立上りと立下りを高速にするには、非常に大きなチ
ャネル幅対チャネル長（Ｗ／Ｌ）比を有し、大量の電流
の出入りが可能な装置が必要である。出力ドライバの出
力波形の立上りと立下りが高速になるにつれて、出力ド
ライバ回路内では電源ピン、結合ワイヤおよびリードフ
レームのインダクタンスのために、ますます高次の高調
波が回路に誘導されるようになる。低周波における動作
に際しては、出力波形は最終値に達する時間がかかるの
で、少量の電流を扱う小さくて遅い装置を使うことがで
きる。この結果、出力ドライバ回路のノイズレベルが小
さくなり、大きな回路におけるノイズ結合も小さくな
る。
【０００３】
【発明が解決しようとする課題】したがって、広い周波
数範囲を有し、かつ高周波が要求される応用の場合、設
計者は高周波動作を確保するために、低周波におけるノ
イズ性能を妥協するか、あるいは、低周波動作中のノイ
ズレベルを低くするために、高周波領域における周波数
特性を妥協するか、いずれかを余儀なくされた。
【０００４】
【課題を解決するための手段】本発明の目的は、出力波
形のノイズマージンや立上り立下り時間を犠牲にするこ
となく、広い範囲の出力周波数で各種の負荷を駆動する
ことができる、出力ドライバを提供することである。
【０００５】本発明によれば、出力信号が通る径路が並
列に複数設けられる。各径路には特定の駆動能力を有す
るドライバユニットが含まれる。動作周波数に従って、
制御信号がこれらの径路のうち何本かを選択して不通に
することができる。高周波動作の場合、より多くの径路
を有効にして、駆動能力と速度を増強する。立上り立下
り時間が長い低周波では、すべての並列径路を不通にし
て駆動能力と速度を落とすことにより、全システムに結
合している付随ノイズを減らす。
【０００６】これらの選択可能な並列径路の数と大きさ
は応用により変えることができる。好ましい一実施例で
は、余分のノイズレベルがなく必要な電流レベルを供給
するために、複数の径路のうち特定の径路を選択するた
めの選択制御信号を、リードオンリメモリ（ＲＯＭ）が
供給する。径路の数が可変であることと、ＲＯＭがプロ
グラム可能であることが組合わされて、完全に特定化さ
れた設計が可能になる。
【０００７】
【実施例】図１は本発明によるプログラマブル出力ドラ
イバ１０の基本的な回路図である。入力信号がドライバ
１０の入力端子に入力すると、２本の径路を通って出力
端子から出力される。２本の径路のうち一方はアンドゲ
ート１６と１８により阻止することができる。したがっ
て、出力ドライバ１０は２レベルの駆動能力を有する。
第１の径路はドライバユニット１２から成るデフォール
ト径路を含み、低周波用であって、常に接続されてい
る。第２の径路はドライバユニット１２と並列に設けら
れている選択可能なドライバユニット１４を含み、高周
波用にＳＥＬ入力が加えられたときのみ、作動するよう
になっている。
【０００８】デフォールト動作中はＳＥＬ入力がローで
あり、その結果アンドゲート１６と１８の出力は共にロ
ー信号になる。すると、選択可能なドライバユニット１
４を構成するプルアップトランジスタとプルダウントラ
ンジスタであるＮチャネルトランジスタＭＮＳ１とＭＮ
Ｓ２が信号径路から除かれる。デフォールトドライバユ
ニット１２を構成する残りのプルアップトランジスタと
プルダウントランジスタであるＮチャネルトランジスタ
ＭＮ１とＭＮ２は常に能動状態にある。これらの装置は
第１の特定の周波数以下の周波数で所望の性能を発揮す
るように、設計される。
【０００９】高周波動作の場合、出力信号の立上り時間
と立下り時間は短くなければならない。高速遷移を実現
するには、ＳＥＬ入力をハイレベルにする。すると信号
がアンドゲート１６と１８を通って、選択トランジスタ
ＭＮＳ１とＭＮＳ２を駆動することができる。これらの
選択トランジスタはデフォールトドライバユニット１２
に並列に設けられているので、実効的な寸法は２個の装
置の和になる。この場合、２個の装置の寸法が同じなの
で、駆動能力が倍になる。その結果、この回路は第１の
特定周波数とそれより高周波の第２の特定周波数の間の
周波数範囲で、同じ容量性負荷を駆動することができる
ようになる。例えば、約１０ＭＨｚから約１４０ＭＨｚ
の出力範囲を有する場合、第１の特定周波数は約６０Ｈ
ｚから約８０Ｈｚである。１４０ＭＨｚの第２の特定周
波数における立上り時間と立下り時間も許容レベルにあ
る。
【００１０】各信号径路における遅延時間の相違を避け
るために、２個のインバータを直列接続した遅延ブロッ
ク２０と２２がデフォールト信号径路の中に設けられて
いる。入力信号は遅延ブロック２０と２２を経由してド
ライバユニット１２の入力に結合されている。各遅延ブ
ロック内の２個のインバータは、アンドゲート１６と１
８を経由して選択可能なドライバユニット１４に至る径
路で生ずる遅延と、整合するように設計される。
【００１１】図２は複数の駆動能力を有するＲＯＭプロ
グラマブル出力ドライバのブロック図である。ＲＯＭは
動作周波数に基づいてＳＥＬ信号を制御するプログラム
を記憶している。設計者はドライバを付加する必要のあ
る所望のスレッショルド周波数を計算して、プログラム
にその値をいれる。それから特定の動作周波数Ｆ0 を選
択して、アドレス入力を通じてＲＯＭに知らせる。プロ
グラムは基本的にルックアップテーブルの形になってお
り、Ｆ0 がどの周波数範囲にあるかに従って、適当なＳ
ＥＬビットがオンになる。
【００１２】出力信号のデューティサイクルをスキュー
させることが望ましい場合がある。図３は出力信号のデ
ューティサイクルを５０％より長い方にスキューさせる
ことができるプログラマブル出力ドライバの回路図であ
る。ドライバ１０の出力を電源電圧に接続しているＰチ
ャネルトランジスタＭＰＳ１は、入力信号の各立上り端
で発生する狭い制御パルスによりオンになる。したがっ
て、影響を受けるのは立上り時間のみであって、立下り
時間は影響されない。立下り時間をスキューするには、
シンクトランジスタドライバを用いて同様に構成しさえ
すればよい。
【００１３】図４は制御パルスの発生方法を示すタイミ
ングチャートである。図３を参照して、３入力ナンドゲ
ート２４の出力は遅延ブロック２８の入力に接続されて
いる。遅延ブロック２８の出力はＭＰＳ１のゲートを駆
動する。ナンド２４の第１の入力はイネーブル信号ＥＮ
ＢＬに接続されているので、ＥＮＢＬがローに保たれて
いる限り、ナンド２４の出力はハイに保たれるので、Ｍ
ＰＳ１はオフになる。ナンド２４の第２の入力は入力信
号に接続されている。アンド１６の出力は固定の遅延ブ
ロック３０により遅延させられて、ナンド２４の第３の
入力に供給される。この固定遅延ブロック３０は３個の
インバータが直列接続されているので、固定時間だけ信
号を遅らせると共に、信号を反転させている。このよう
に、ナンド２４の３個の入力は、ＥＮＢＬ、入力信号、
および入力信号の反転遅延形とから成る。
【００１４】以上のように接続されているので、ナンド
２４の出力は、ＳＥＬ信号とＥＮＢＬ信号が共にオンの
とき、入力信号の各立上り端で負のパルスを生ずる。こ
の負のパルスは、入力信号の立上り端でいつも、ＭＰＳ
１をオンにする。その時間はブロック３０の固定遅延時
間とアンド１６により生ずる遅延時間の和に等しい。Ｍ
ＰＳ１がオンになると、ドライバ１０の出力は通常の動
作よりも速く電源電圧に向かって立上る。立上り時間が
短くなって、立下り時間が変わらないので、その結果、
出力信号のデューティサイクルは５０％よりも長くな
る。
【００１５】このような構成によれば、選択可能なドラ
イバユニットを並列に付加して、ノイズ／周波数性能を
更に特定化することができるので、非常に柔軟性があ
る。また、前述のように異なる大きさのプルアップトラ
ンジスタまたはプルダウントランジスタを使うことによ
って、出力信号のデューティサイクルをいずれの方向に
もスキューさせることができる。
【００１６】以上述べたように、本発明によれば、ノイ
ズマージンに悪影響を及ぼすことなく、広い周波数範囲
で動作する出力ドライバ回路を提供することができる。
本発明の好ましい一実施例について説明したが、各種の
変形、修正および均等物を使うことが可能である。例え
ば、Ｎチャネルのプルアップトランジスタの代わりに、
Ｐチャネル装置を使って、望むならば出力波形ををもっ
と電源電圧に近くすることもできる。Ｐチャネルプルア
ップ装置を用いて立上り時間を速くしたのと同様に、制
御パルスとＮチャネルのプルダウン装置を用いて、立下
り時間を速くすることもできる。したがってこれ迄の説
明は本発明の範囲を限定するものではない。本発明の範
囲は請求の範囲の記載による。
【図面の簡単な説明】
【図１】デフォールトモードと高周波モードという２種
類の動作モードを有する、プログラマブル出力ドライバ
の回路図。
【図２】複数の動作レベルを有するＲＯＭプログラマブ
ル出力ドライバのブロック図。
【図３】出力信号のデューティサイクルを５０％より多
くなるようにスキューさせることができる、２レベルの
プログラマブル出力ドライバの回路図。
【図４】スキュー回路においてプルアップトランジスタ
に供給するための制御パルスの発生を示すタイミングチ
ャート。
【符号の説明】
１０ 出力ドライバ回路 １２ 出力ドライバユニット １４ 選択可能な出力ドライバユニット １６，１８ アンド回路 ２０，２２ 遅延ブロック

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 プログラマブル出力ドライバ回路であっ
    て、 該ドライバ回路の入力に接続された入力と、該ドライバ
    回路の出力に接続された出力とを含むドライバユニット
    と、 該ドライバ回路の出力に接続された出力を含む選択可能
    なドライバユニットと、 選択信号ＳＥＬが加えられたときに、該選択可能なドラ
    イバユニットの入力を前記ドライバ回路の入力に接続し
    て、該第１のドライバユニットに並列に駆動能力を付加
    するための選択手段と、 を含むことを特徴とする、プログラマブル出力ドライバ
    回路。
  2. 【請求項２】 請求項１記載の装置に更に、前記ドライ
    バ回路の入力と前記ドライバユニットの入力との間に接
    続され、前記選択手段の遅延時間の整合をとるために遅
    延手段、 を含むことを特徴とする、プログラマブル出力ドライバ
    回路。
  3. 【請求項３】 ＶＤＤ端子からＧＮＤ端子へ電流を導く
    金属酸化物半導体を用いて構成されたプログラマブル出
    力ドライバ回路であって、 ２進の選択入力信号ＳＥＬに接続された第１の入力と、
    該ドライバ回路の入力に接続された第２の入力とを有す
    る、第１の２入力アンド入力ゲートと、 該ドライバ回路の入力に接続された入力を有し、該第１
    の２入力アンドゲートの遅延時間を整合するための第１
    の遅延回路と、 該ドライバ回路の出力に接続されたドレーンと、該第１
    の遅延回路の出力に接続されたゲートと、ＧＮＤ端子に
    接続されたソースとを有する、Ｎチャネルプルダウント
    ランジスタと、 該ドライバ回路の出力に接続されたドレーンと、該第１
    の２入力アンドゲートの出力に接続されたゲートと、Ｇ
    ＮＤ端子に接続されたソースとを有する、第１の選択可
    能なＮチャネルプルダウントランジスタと、 該ドライバ回路の入力に接続された入力を有するインバ
    ータと、 該入力信号ＳＥＬに接続された第１の入力と、該インバ
    ータの出力に接続された第２の入力とを有する第２の２
    入力アンドゲートと、 該インバータの出力に接続された入力を有し、該第２の
    ２入力アンドゲートの遅延時間を整合するための第２の
    遅延回路と、 ＶＤＤ端子に接続されたドレーンと、該第２の遅延回路
    の出力に接続されたゲートと、該ドライバ回路の出力に
    接続されたソースとを有する、Ｎチャネルプルアップト
    ランジスタと、 該ＶＤＤ端子に接続されたドレーンと、該第２の２入力
    アンドゲートの出力に接続されたゲートと、該ドライバ
    回路の出力に接続されたソースとを有する、第１の選択
    可能なＮチャネルプルアップトランジスタと、 を含むことを特徴とする、プログラマブル出力ドライバ
    回路。
  4. 【請求項４】 複数の駆動能力を有し、各種の周波数に
    おけるノイズマージンを最適化するためのプログラマブ
    ル出力ドライバ回路の実現方法であって、 第１組のプルアップトランジスタとプルダウントランジ
    スタとを用いて、入力信号に応じて該ドライバ回路の出
    力を駆動することと、 イネーブル信号に応じて１組の選択可能なプルアップト
    ランジスタとプルダウントランジスタとを、該第１組の
    トランジスタと並列に該ドライバ回路に接続すること
    と、 もし該入力信号が特定の周波数よりも高周波であれば、
    該イネーブル信号を加えることにより、該選択可能なト
    ランジスタの組を作動させることと、 を含むことを特徴とする、プログラマブル出力回路の実
    現方法。
JP4155361A 1991-07-16 1992-06-15 プログラマブル出力ドライバ回路とその実現方法 Pending JPH06196981A (ja)

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US07/730,370 US5153450A (en) 1991-07-16 1991-07-16 Programmable output drive circuit
US730370 1991-07-16

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JPH06196981A true JPH06196981A (ja) 1994-07-15

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