JPH11265367A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11265367A JPH11265367A JP10067977A JP6797798A JPH11265367A JP H11265367 A JPH11265367 A JP H11265367A JP 10067977 A JP10067977 A JP 10067977A JP 6797798 A JP6797798 A JP 6797798A JP H11265367 A JPH11265367 A JP H11265367A
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Abstract
(57)【要約】
【課題】 動作仕様に合わせて作り直すことなく、事前
の設定あるいは検知により自動的に、バッファ回路を周
波数や電源電圧などの動作仕様に適したバッファサイズ
に変更可能な半導体集積回路装置を提供する。 【解決手段】 シングルチップのマイクロコンピュータ
であって、ＣＰＵ、ＲＡＭ、ＲＯＭ、インタフェース装
置などからなり、このインタフェース装置にはＰＭＯ
Ｓ、ＮＭＯＳトランジスタＭ１〜Ｍ４からなる出力バッ
ファ回路５などが内蔵され、動作レジスタ６とセレクタ
７とを用いて、動作レジスタ６の設定に対応してセレク
タ７により制御信号ＣＯＮ１〜ＣＯＮ４の論理レベルの
組み合わせを選択し、動作可能とするＰＭＯＳ、ＮＭＯ
ＳトランジスタＭ１〜Ｍ４の数を制御して、動作周波数
のＭＡＸのように高い動作周波数ではバッファサイズを
大きく、ＭＡＸの１／２のように低い動作周波数ではバ
ッファサイズを小さくする。
の設定あるいは検知により自動的に、バッファ回路を周
波数や電源電圧などの動作仕様に適したバッファサイズ
に変更可能な半導体集積回路装置を提供する。 【解決手段】 シングルチップのマイクロコンピュータ
であって、ＣＰＵ、ＲＡＭ、ＲＯＭ、インタフェース装
置などからなり、このインタフェース装置にはＰＭＯ
Ｓ、ＮＭＯＳトランジスタＭ１〜Ｍ４からなる出力バッ
ファ回路５などが内蔵され、動作レジスタ６とセレクタ
７とを用いて、動作レジスタ６の設定に対応してセレク
タ７により制御信号ＣＯＮ１〜ＣＯＮ４の論理レベルの
組み合わせを選択し、動作可能とするＰＭＯＳ、ＮＭＯ
ＳトランジスタＭ１〜Ｍ４の数を制御して、動作周波数
のＭＡＸのように高い動作周波数ではバッファサイズを
大きく、ＭＡＸの１／２のように低い動作周波数ではバ
ッファサイズを小さくする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置技術に関し、特に周波数や電源電圧などの動作仕様に
適したバッファサイズに変更可能とされるマイクロコン
ピュータなどの半導体集積回路装置に適用して有効な技
術に関する。
置技術に関し、特に周波数や電源電圧などの動作仕様に
適したバッファサイズに変更可能とされるマイクロコン
ピュータなどの半導体集積回路装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、マイクロコンピュータにおいては、チップ上に、Ｃ
ＰＵ、ＲＡＭやＲＯＭなどの記憶装置、外部とのインタ
フェース装置などが搭載されて構成され、インタフェー
ス装置にはデータ入出力用のバッファ回路などが設けら
れ、このバッファ回路は一般的に切り替えることができ
ない構成となっている。
て、マイクロコンピュータにおいては、チップ上に、Ｃ
ＰＵ、ＲＡＭやＲＯＭなどの記憶装置、外部とのインタ
フェース装置などが搭載されて構成され、インタフェー
ス装置にはデータ入出力用のバッファ回路などが設けら
れ、このバッファ回路は一般的に切り替えることができ
ない構成となっている。
【０００３】なお、このようなマイクロコンピュータな
どの半導体集積回路装置に関する技術としては、たとえ
ば昭和５９年１１月３０日、株式会社オーム社発行、社
団法人電子通信学会編の「ＬＳＩハンドブック」Ｐ５３
５〜Ｐ５６６などに記載される技術などが挙げられる。
どの半導体集積回路装置に関する技術としては、たとえ
ば昭和５９年１１月３０日、株式会社オーム社発行、社
団法人電子通信学会編の「ＬＳＩハンドブック」Ｐ５３
５〜Ｐ５６６などに記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なマイクロコンピュータにおいては、周波数や電源電圧
の範囲が広いため、設計時にはスペックのきつい仕様
（周波数−高、電源電圧−低）に合わせてバッファ回路
の設計を行う方法が考えられる。しかし、スペックのゆ
るい仕様（周波数−低、電源電圧−高）のときには、オ
ーバースペックとなり、消費電流やノイズを低減できな
いという問題が生じる。これらを解決するためには、再
度、半導体集積回路装置を作り直す必要がある。
なマイクロコンピュータにおいては、周波数や電源電圧
の範囲が広いため、設計時にはスペックのきつい仕様
（周波数−高、電源電圧−低）に合わせてバッファ回路
の設計を行う方法が考えられる。しかし、スペックのゆ
るい仕様（周波数−低、電源電圧−高）のときには、オ
ーバースペックとなり、消費電流やノイズを低減できな
いという問題が生じる。これらを解決するためには、再
度、半導体集積回路装置を作り直す必要がある。
【０００５】そこで、本発明の目的は、動作仕様に合わ
せて作り直すことなく、事前の設定あるいは検知により
自動的に、バッファ回路を周波数や電源電圧などの動作
仕様に適したバッファサイズに変更することができるマ
イクロコンピュータなどの半導体集積回路装置を提供す
るものである。
せて作り直すことなく、事前の設定あるいは検知により
自動的に、バッファ回路を周波数や電源電圧などの動作
仕様に適したバッファサイズに変更することができるマ
イクロコンピュータなどの半導体集積回路装置を提供す
るものである。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明の半導体集積回路装置
は、データ入出力用のバッファ回路に適用されるもので
あり、このバッファ回路は複数のトランジスタからな
り、入力される複数の制御信号により動作可能とするト
ランジスタの数を制御し、この動作可能なトランジスタ
に対応した出力を発生させて、動作仕様に適したバッフ
ァサイズに変更可能とするものである。この動作仕様
は、周波数または電源電圧とするものである。
は、データ入出力用のバッファ回路に適用されるもので
あり、このバッファ回路は複数のトランジスタからな
り、入力される複数の制御信号により動作可能とするト
ランジスタの数を制御し、この動作可能なトランジスタ
に対応した出力を発生させて、動作仕様に適したバッフ
ァサイズに変更可能とするものである。この動作仕様
は、周波数または電源電圧とするものである。
【０００９】具体的に、動作仕様を設定するレジスタ
と、このレジスタの設定信号と入力信号とを論理演算し
て複数の制御信号を生成するセレクタとが設けられ、動
作仕様の周波数または電源電圧の設定に対応して複数の
制御信号の論理レベルの組み合わせを選択して、電源電
圧一定で高い周波数ではバッファサイズを大きく、低い
周波数ではバッファサイズを小さくし、または周波数一
定で低い電源電圧ではバッファサイズを大きく、高い電
源電圧ではバッファサイズを小さくするようにしたもの
である。
と、このレジスタの設定信号と入力信号とを論理演算し
て複数の制御信号を生成するセレクタとが設けられ、動
作仕様の周波数または電源電圧の設定に対応して複数の
制御信号の論理レベルの組み合わせを選択して、電源電
圧一定で高い周波数ではバッファサイズを大きく、低い
周波数ではバッファサイズを小さくし、または周波数一
定で低い電源電圧ではバッファサイズを大きく、高い電
源電圧ではバッファサイズを小さくするようにしたもの
である。
【００１０】さらに、バッファ回路を発振回路に用い、
この発振回路のリセット信号をセレクタに入力して、発
振回路の発振が安定するまではバッファサイズを大き
く、発振安定後はバッファサイズを小さくするようにし
たものである。
この発振回路のリセット信号をセレクタに入力して、発
振回路の発振が安定するまではバッファサイズを大き
く、発振安定後はバッファサイズを小さくするようにし
たものである。
【００１１】また、レジスタに代えて、動作仕様を検知
する検出回路が設けられ、この検出回路の検知信号と入
力信号とを論理演算して複数の制御信号を生成し、動作
仕様の周波数または電源電圧の検知に対応して複数の制
御信号の論理レベルの組み合わせを選択して、電源電圧
一定で高い周波数ではバッファサイズを大きく、低い周
波数ではバッファサイズを小さくし、または周波数一定
で低い電源電圧ではバッファサイズを大きく、高い電源
電圧ではバッファサイズを小さくするようにしたもので
ある。
する検出回路が設けられ、この検出回路の検知信号と入
力信号とを論理演算して複数の制御信号を生成し、動作
仕様の周波数または電源電圧の検知に対応して複数の制
御信号の論理レベルの組み合わせを選択して、電源電圧
一定で高い周波数ではバッファサイズを大きく、低い周
波数ではバッファサイズを小さくし、または周波数一定
で低い電源電圧ではバッファサイズを大きく、高い電源
電圧ではバッファサイズを小さくするようにしたもので
ある。
【００１２】特に、マイクロコンピュータなどの半導体
集積回路装置に適用するようにしたものである。
集積回路装置に適用するようにしたものである。
【００１３】よって、前記半導体集積回路装置によれ
ば、入出力用バッファ回路のバッファサイズを可変にす
ることにより、消費電流やノイズの低減を図ることがで
きる。たとえば、動作周波数を１／ｎにした場合、半導
体集積回路装置の使用上のスペックも１／ｎになる。現
状の半導体集積回路装置では、バッファサイズが可変で
きないため、消費電流やノイズは動作周波数に比例して
１／ｎになる。
ば、入出力用バッファ回路のバッファサイズを可変にす
ることにより、消費電流やノイズの低減を図ることがで
きる。たとえば、動作周波数を１／ｎにした場合、半導
体集積回路装置の使用上のスペックも１／ｎになる。現
状の半導体集積回路装置では、バッファサイズが可変で
きないため、消費電流やノイズは動作周波数に比例して
１／ｎになる。
【００１４】もし、動作周波数の１／ｎを満足できるよ
うなバッファサイズに可変できたとした場合、消費電流
やノイズは動作周波数に比例するばかりではなく、バッ
ファ回路のドライバビリティが変化するため、バッファ
回路に流れる電流が変化して消費電流を小さくできると
ともに、出力のアンダーシュート、オーバーシュートが
減り、ノイズを小さくすることができる。
うなバッファサイズに可変できたとした場合、消費電流
やノイズは動作周波数に比例するばかりではなく、バッ
ファ回路のドライバビリティが変化するため、バッファ
回路に流れる電流が変化して消費電流を小さくできると
ともに、出力のアンダーシュート、オーバーシュートが
減り、ノイズを小さくすることができる。
【００１５】特に、動作周波数や電源電圧範囲の広いマ
イクロコンピュータの製品に効果的であり、さらに半導
体集積回路装置全般に応用することができる。
イクロコンピュータの製品に効果的であり、さらに半導
体集積回路装置全般に応用することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１７】（実施の形態１）図１は本発明の実施の形
態１である半導体集積回路装置を示す概略ブロック図、
図２は本実施の形態の半導体集積回路装置において、バ
ッファ回路とそのバッファサイズの設定・選択回路を示
す回路図である。
態１である半導体集積回路装置を示す概略ブロック図、
図２は本実施の形態の半導体集積回路装置において、バ
ッファ回路とそのバッファサイズの設定・選択回路を示
す回路図である。
【００１８】まず、図１により本実施の形態の半導体集
積回路装置の構成を説明する。
積回路装置の構成を説明する。
【００１９】本実施の形態の半導体集積回路装置は、た
とえばシングルチップのマイクロコンピュータとされ、
ＣＰＵ１と、このＣＰＵ１にアドレスバスおよびデータ
バスなどを介して接続されるＲＡＭ２、ＲＯＭ３、イン
タフェース装置４などの一般的な構成からなり、周知の
半導体製造技術によって１個の半導体チップ上に形成さ
れている。
とえばシングルチップのマイクロコンピュータとされ、
ＣＰＵ１と、このＣＰＵ１にアドレスバスおよびデータ
バスなどを介して接続されるＲＡＭ２、ＲＯＭ３、イン
タフェース装置４などの一般的な構成からなり、周知の
半導体製造技術によって１個の半導体チップ上に形成さ
れている。
【００２０】このマイクロコンピュータのインタフェー
ス装置４には、データ入出力用のバッファ回路などが内
蔵され、特に本実施の形態においては、周波数や電源電
圧などの動作仕様に適したバッファサイズに変更可能と
なっている。たとえば、図２に示すような出力バッファ
回路５においては、動作周波数による動作レジスタ６と
セレクタ７とを用いて、動作可能とするトランジスタの
数を制御し、この動作可能なトランジスタに対応した出
力を発生させてバッファサイズを変更することができ
る。
ス装置４には、データ入出力用のバッファ回路などが内
蔵され、特に本実施の形態においては、周波数や電源電
圧などの動作仕様に適したバッファサイズに変更可能と
なっている。たとえば、図２に示すような出力バッファ
回路５においては、動作周波数による動作レジスタ６と
セレクタ７とを用いて、動作可能とするトランジスタの
数を制御し、この動作可能なトランジスタに対応した出
力を発生させてバッファサイズを変更することができ
る。
【００２１】図２において、出力バッファ回路５は、Ｐ
ＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ
２からなるＣＭＯＳ回路と、ＰＭＯＳトランジスタＭ３
およびＮＭＯＳトランジスタＭ４からなるＣＭＯＳ回路
とが２段に接続され、各ＰＭＯＳトランジスタＭ１，Ｍ
３のソースは電源電圧Ｖｄｄに、各ＮＭＯＳトランジス
タＭ２，Ｍ４のソースは接地電圧Ｖｓｓにそれぞれ接続
されている。各ＰＭＯＳ、ＮＭＯＳトランジスタＭ１〜
Ｍ４のゲートにはセレクタ７からの制御信号ＣＯＮ１〜
ＣＯＮ４が入力され、ＰＭＯＳトランジスタＭ１，Ｍ３
のドレインとＮＭＯＳトランジスタＭ２，Ｍ４のドレイ
ンとの接続ノードから出力信号ＯＵＴが取り出されてい
る。
ＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ
２からなるＣＭＯＳ回路と、ＰＭＯＳトランジスタＭ３
およびＮＭＯＳトランジスタＭ４からなるＣＭＯＳ回路
とが２段に接続され、各ＰＭＯＳトランジスタＭ１，Ｍ
３のソースは電源電圧Ｖｄｄに、各ＮＭＯＳトランジス
タＭ２，Ｍ４のソースは接地電圧Ｖｓｓにそれぞれ接続
されている。各ＰＭＯＳ、ＮＭＯＳトランジスタＭ１〜
Ｍ４のゲートにはセレクタ７からの制御信号ＣＯＮ１〜
ＣＯＮ４が入力され、ＰＭＯＳトランジスタＭ１，Ｍ３
のドレインとＮＭＯＳトランジスタＭ２，Ｍ４のドレイ
ンとの接続ノードから出力信号ＯＵＴが取り出されてい
る。
【００２２】動作レジスタ６は、所定の動作周波数に対
しては“１”、この半分の１／２動作周波数に対しては
“０”がそれぞれ設定され、この設定信号ＳＥＴが出力
される。この動作レジスタ６の設定は、たとえばユーザ
などによるプログラム設定によりソフト的に可能となっ
ている。
しては“１”、この半分の１／２動作周波数に対しては
“０”がそれぞれ設定され、この設定信号ＳＥＴが出力
される。この動作レジスタ６の設定は、たとえばユーザ
などによるプログラム設定によりソフト的に可能となっ
ている。
【００２３】セレクタ７は、３つのインバータＩＶ１〜
ＩＶ３と、否定論理積ゲートＮＡＮＤ１と、否定論理和
ゲートＮＯＲ１とからなり、動作レジスタ６からの設定
信号ＳＥＴと入力信号ＩＮとを論理演算して４つの制御
信号ＣＯＮ１〜ＣＯＮ４を生成し、各制御信号ＣＯＮ１
〜ＣＯＮ４の論理レベルは動作レジスタ６の設定に対応
して組み合わせが選択されるようになっている。
ＩＶ３と、否定論理積ゲートＮＡＮＤ１と、否定論理和
ゲートＮＯＲ１とからなり、動作レジスタ６からの設定
信号ＳＥＴと入力信号ＩＮとを論理演算して４つの制御
信号ＣＯＮ１〜ＣＯＮ４を生成し、各制御信号ＣＯＮ１
〜ＣＯＮ４の論理レベルは動作レジスタ６の設定に対応
して組み合わせが選択されるようになっている。
【００２４】次に、本実施の形態の作用について、出力
バッファ回路５のバッファサイズの変更に伴う動作を説
明する。
バッファ回路５のバッファサイズの変更に伴う動作を説
明する。
【００２５】たとえば、動作周波数をＭＡＸ（たとえば
２０ＭＨｚなど）で動作させる場合には、動作レジスタ
６に“１”を書き込む。これにより、セレクタ７は、動
作レジスタ６からの“１”の設定信号ＳＥＴを受け、セ
レクタ７を通して出力バッファ回路５の２つのＰＭＯＳ
トランジスタＭ１，Ｍ３と、２つのＮＭＯＳトランジス
タＭ２，Ｍ４とを動作可能とする。
２０ＭＨｚなど）で動作させる場合には、動作レジスタ
６に“１”を書き込む。これにより、セレクタ７は、動
作レジスタ６からの“１”の設定信号ＳＥＴを受け、セ
レクタ７を通して出力バッファ回路５の２つのＰＭＯＳ
トランジスタＭ１，Ｍ３と、２つのＮＭＯＳトランジス
タＭ２，Ｍ４とを動作可能とする。
【００２６】この状態において、セレクタ７への入力信
号ＩＮが“１”の場合には、制御信号ＣＯＮ１〜ＣＯＮ
４が“０”となり、ＰＭＯＳトランジスタＭ１とＭ３が
ＯＮし、“１”が出力される。また、入力信号ＩＮが
“０”の場合には、制御信号ＣＯＮ１〜ＣＯＮ４が
“１”となり、ＮＭＯＳトランジスタＭ２とＭ４がＯＮ
し、“０”が出力される。よって、動作可能な４つのＰ
ＭＯＳ、ＮＭＯＳトランジスタＭ１〜Ｍ４のうちの２つ
をＯＮさせることができる。
号ＩＮが“１”の場合には、制御信号ＣＯＮ１〜ＣＯＮ
４が“０”となり、ＰＭＯＳトランジスタＭ１とＭ３が
ＯＮし、“１”が出力される。また、入力信号ＩＮが
“０”の場合には、制御信号ＣＯＮ１〜ＣＯＮ４が
“１”となり、ＮＭＯＳトランジスタＭ２とＭ４がＯＮ
し、“０”が出力される。よって、動作可能な４つのＰ
ＭＯＳ、ＮＭＯＳトランジスタＭ１〜Ｍ４のうちの２つ
をＯＮさせることができる。
【００２７】一方、動作周波数をＭＡＸの１／２（たと
えば１０ＭＨｚなど）で動作させる場合には、動作レジ
スタ６に“０”を書き込む。これにより、セレクタ７
は、動作レジスタ６からの“０”の設定信号ＳＥＴを受
け、セレクタ７を通して出力バッファ回路５の１つのＰ
ＭＯＳトランジスタＭ１と、１つのＮＭＯＳトランジス
タＭ２のみを動作可能とする。
えば１０ＭＨｚなど）で動作させる場合には、動作レジ
スタ６に“０”を書き込む。これにより、セレクタ７
は、動作レジスタ６からの“０”の設定信号ＳＥＴを受
け、セレクタ７を通して出力バッファ回路５の１つのＰ
ＭＯＳトランジスタＭ１と、１つのＮＭＯＳトランジス
タＭ２のみを動作可能とする。
【００２８】この状態において、セレクタ７への入力信
号ＩＮが“１”の場合には、制御信号ＣＯＮ１，ＣＯＮ
２が“０”となり、ＰＭＯＳトランジスタＭ１のみがＯ
Ｎし、“１”が出力される。また、入力信号ＩＮが
“０”の場合には、制御信号ＣＯＮ１，ＣＯＮ２が
“１”となり、ＮＭＯＳトランジスタＭ２のみがＯＮ
し、“０”が出力される。よって、動作可能な２つのＰ
ＭＯＳ、ＮＭＯＳトランジスタＭ１，Ｍ２のうちの１つ
をＯＮさせることができる。
号ＩＮが“１”の場合には、制御信号ＣＯＮ１，ＣＯＮ
２が“０”となり、ＰＭＯＳトランジスタＭ１のみがＯ
Ｎし、“１”が出力される。また、入力信号ＩＮが
“０”の場合には、制御信号ＣＯＮ１，ＣＯＮ２が
“１”となり、ＮＭＯＳトランジスタＭ２のみがＯＮ
し、“０”が出力される。よって、動作可能な２つのＰ
ＭＯＳ、ＮＭＯＳトランジスタＭ１，Ｍ２のうちの１つ
をＯＮさせることができる。
【００２９】以上のように、動作周波数をＭＡＸの１／
２で動作させる場合には、動作周波数をＭＡＸで動作さ
せる場合に比べて出力バッファ回路５のドライブ能力が
１／２になり、消費電流が減る。また、ドライブ能力が
１／２になるため、オーバーシュート、アンダーシュー
トが減り、ノイズが低減する。
２で動作させる場合には、動作周波数をＭＡＸで動作さ
せる場合に比べて出力バッファ回路５のドライブ能力が
１／２になり、消費電流が減る。また、ドライブ能力が
１／２になるため、オーバーシュート、アンダーシュー
トが減り、ノイズが低減する。
【００３０】従って、本実施の形態の半導体集積回路装
置によれば、動作レジスタ６とセレクタ７とを用いて、
動作レジスタ６の設定に対応して制御信号ＣＯＮ１〜Ｃ
ＯＮ４の論理レベルの組み合わせを選択し、出力バッフ
ァ回路５のバッファサイズを可変することにより、動作
周波数のＭＡＸのように高い動作周波数ではバッファサ
イズを大きく、ＭＡＸの１／２のように低い動作周波数
ではバッファサイズを小さくすることができるので、消
費電流やノイズを低減することができる。
置によれば、動作レジスタ６とセレクタ７とを用いて、
動作レジスタ６の設定に対応して制御信号ＣＯＮ１〜Ｃ
ＯＮ４の論理レベルの組み合わせを選択し、出力バッフ
ァ回路５のバッファサイズを可変することにより、動作
周波数のＭＡＸのように高い動作周波数ではバッファサ
イズを大きく、ＭＡＸの１／２のように低い動作周波数
ではバッファサイズを小さくすることができるので、消
費電流やノイズを低減することができる。
【００３１】なお、同様に、動作電源電圧に対応させて
バッファサイズを変更することも可能であり、この場合
には動作レジスタ６を電源電圧設定用として用いること
により、たとえば３Ｖなどの低い電源電圧ではバッファ
サイズを大きく、５Ｖなどの高い電源電圧ではバッファ
サイズを小さくすることができる。この電源電圧は、基
本的には動作周波数と関連するので、動作周波数の設定
で補うことが可能である。
バッファサイズを変更することも可能であり、この場合
には動作レジスタ６を電源電圧設定用として用いること
により、たとえば３Ｖなどの低い電源電圧ではバッファ
サイズを大きく、５Ｖなどの高い電源電圧ではバッファ
サイズを小さくすることができる。この電源電圧は、基
本的には動作周波数と関連するので、動作周波数の設定
で補うことが可能である。
【００３２】（実施の形態２）図３は本発明の実施の形
態２である半導体集積回路装置において、バッファ回路
とそのバッファサイズの設定・選択回路を示す回路図で
ある。
態２である半導体集積回路装置において、バッファ回路
とそのバッファサイズの設定・選択回路を示す回路図で
ある。
【００３３】本実施の形態の半導体集積回路装置は、前
記実施の形態１と同様にシングルチップのマイクロコン
ピュータとされ、ＣＰＵ１、ＲＡＭ２、ＲＯＭ３、イン
タフェース装置４などから構成され、前記実施の形態１
との相違点は、バッファ回路を発振回路に用い、この発
振回路のリセット信号をセレクタへの入力信号として用
いるようにした点である。
記実施の形態１と同様にシングルチップのマイクロコン
ピュータとされ、ＣＰＵ１、ＲＡＭ２、ＲＯＭ３、イン
タフェース装置４などから構成され、前記実施の形態１
との相違点は、バッファ回路を発振回路に用い、この発
振回路のリセット信号をセレクタへの入力信号として用
いるようにした点である。
【００３４】すなわち、本実施の形態においては、たと
えば図３に示すように、ＰＭＯＳ、ＮＭＯＳトランジス
タＭ５〜Ｍ８からなるバッファ回路５ａが発振回路の帰
還回路として用いられ、このバッファ回路５ａの出力端
子と入力端子間に水晶発振子８が接続されている。ま
た、このバッファ回路５ａの入力段に接続されるセレク
タ７ａは、たとえば１つのインバータＩＶ４からなり、
発振回路のリセット信号ＲＥＳが入力信号となってい
る。
えば図３に示すように、ＰＭＯＳ、ＮＭＯＳトランジス
タＭ５〜Ｍ８からなるバッファ回路５ａが発振回路の帰
還回路として用いられ、このバッファ回路５ａの出力端
子と入力端子間に水晶発振子８が接続されている。ま
た、このバッファ回路５ａの入力段に接続されるセレク
タ７ａは、たとえば１つのインバータＩＶ４からなり、
発振回路のリセット信号ＲＥＳが入力信号となってい
る。
【００３５】本実施の形態のようなマイクロコンピュー
タの場合、発振回路においては、発振安定時間を待って
リセットを解除し、マイクロコンピュータを動作させる
ようになっている。この発振回路の帰還回路は、水晶発
振子８を発振させるためにバッファサイズが大きくなっ
ている。しかし、一度、発振が安定すれば、バッファサ
イズを小さくしても問題ない。
タの場合、発振回路においては、発振安定時間を待って
リセットを解除し、マイクロコンピュータを動作させる
ようになっている。この発振回路の帰還回路は、水晶発
振子８を発振させるためにバッファサイズが大きくなっ
ている。しかし、一度、発振が安定すれば、バッファサ
イズを小さくしても問題ない。
【００３６】そこで、セレクタ７ａの入力信号としてリ
セット信号ＲＥＳを入れ、たとえば発振が安定するまで
はリセット信号ＲＥＳを“１”とし、バッファ回路５ａ
のＰＭＯＳトランジスタＭ５およびＮＭＯＳトランジス
タＭ６とともに、セレクタ７ａを通して制御信号ＣＯＮ
５を“０”、制御信号ＣＯＮ６を“１”として、ＰＭＯ
ＳトランジスタＭ７とＮＭＯＳトランジスタＭ８を動作
可能とする。よって、バッファサイズは大きくなる。
セット信号ＲＥＳを入れ、たとえば発振が安定するまで
はリセット信号ＲＥＳを“１”とし、バッファ回路５ａ
のＰＭＯＳトランジスタＭ５およびＮＭＯＳトランジス
タＭ６とともに、セレクタ７ａを通して制御信号ＣＯＮ
５を“０”、制御信号ＣＯＮ６を“１”として、ＰＭＯ
ＳトランジスタＭ７とＮＭＯＳトランジスタＭ８を動作
可能とする。よって、バッファサイズは大きくなる。
【００３７】一方、発振安定後は、リセット信号ＲＥＳ
を“０”とし、セレクタ７ａを通して制御信号ＣＯＮ５
を“１”、制御信号ＣＯＮ６を“０”として、バッファ
回路５ａのＰＭＯＳトランジスタＭ５およびＮＭＯＳト
ランジスタＭ６のみを動作可能とする。よって、バッフ
ァサイズは小さくなる。
を“０”とし、セレクタ７ａを通して制御信号ＣＯＮ５
を“１”、制御信号ＣＯＮ６を“０”として、バッファ
回路５ａのＰＭＯＳトランジスタＭ５およびＮＭＯＳト
ランジスタＭ６のみを動作可能とする。よって、バッフ
ァサイズは小さくなる。
【００３８】従って、本実施の形態の半導体集積回路装
置によれば、バッファ回路５ａを発振回路に用い、この
発振回路のリセット信号ＲＥＳをセレクタ７ａへの設定
信号として用いてバッファ回路５ａのバッファサイズを
可変することにより、発振が安定するまではバッファサ
イズを大きく、発振安定後はバッファサイズを小さくす
ることができるので、消費電流を低減することができ
る。
置によれば、バッファ回路５ａを発振回路に用い、この
発振回路のリセット信号ＲＥＳをセレクタ７ａへの設定
信号として用いてバッファ回路５ａのバッファサイズを
可変することにより、発振が安定するまではバッファサ
イズを大きく、発振安定後はバッファサイズを小さくす
ることができるので、消費電流を低減することができ
る。
【００３９】（実施の形態３）図４は本発明の実施の形
態３である半導体集積回路装置において、バッファ回路
とそのバッファサイズの設定・選択回路を示す回路図で
ある。
態３である半導体集積回路装置において、バッファ回路
とそのバッファサイズの設定・選択回路を示す回路図で
ある。
【００４０】本実施の形態の半導体集積回路装置は、前
記実施の形態１と同様にシングルチップのマイクロコン
ピュータとされ、ＣＰＵ１、ＲＡＭ２、ＲＯＭ３、イン
タフェース装置４などから構成され、前記実施の形態１
との相違点は、レジスタなどにユーザが値を入力するの
ではなく、マイクロコンピュータ自身で切り替えられる
ような回路構成の、動作仕様を検知する周波数検出回路
や電源電圧検出回路を用いるようにした点である。
記実施の形態１と同様にシングルチップのマイクロコン
ピュータとされ、ＣＰＵ１、ＲＡＭ２、ＲＯＭ３、イン
タフェース装置４などから構成され、前記実施の形態１
との相違点は、レジスタなどにユーザが値を入力するの
ではなく、マイクロコンピュータ自身で切り替えられる
ような回路構成の、動作仕様を検知する周波数検出回路
や電源電圧検出回路を用いるようにした点である。
【００４１】すなわち、本実施の形態においては、たと
えば図４に示すように、ＰＭＯＳ、ＮＭＯＳトランジス
タＭ９〜Ｍ１２からなる出力バッファ回路５ｂと、動作
周波数を検知する周波数検出回路９と、前記実施の形態
１と同様の、インバータＩＶ５〜ＩＶ７、否定論理積ゲ
ートＮＡＮＤ２、否定論理和ゲートＮＯＲ２からなるセ
レクタ７ｂとが用いられている。この周波数検出回路９
は、たとえばＣＭＯＳ回路などからなる一般的なハード
構成となっている。
えば図４に示すように、ＰＭＯＳ、ＮＭＯＳトランジス
タＭ９〜Ｍ１２からなる出力バッファ回路５ｂと、動作
周波数を検知する周波数検出回路９と、前記実施の形態
１と同様の、インバータＩＶ５〜ＩＶ７、否定論理積ゲ
ートＮＡＮＤ２、否定論理和ゲートＮＯＲ２からなるセ
レクタ７ｂとが用いられている。この周波数検出回路９
は、たとえばＣＭＯＳ回路などからなる一般的なハード
構成となっている。
【００４２】この構成において、動作仕様の周波数の検
知信号ＳＥＮに対応して、前記実施の形態１と同様に制
御信号ＣＯＮ７〜ＣＯＮ１０の論理レベルの組み合わせ
を選択してバッファサイズを変更することができる。た
とえば、周波数が２０ＭＨｚなどの高い周波数ではバッ
ファサイズを大きく、周波数が１３ＭＨｚなどの低い周
波数ではバッファサイズを小さくすることができる。
知信号ＳＥＮに対応して、前記実施の形態１と同様に制
御信号ＣＯＮ７〜ＣＯＮ１０の論理レベルの組み合わせ
を選択してバッファサイズを変更することができる。た
とえば、周波数が２０ＭＨｚなどの高い周波数ではバッ
ファサイズを大きく、周波数が１３ＭＨｚなどの低い周
波数ではバッファサイズを小さくすることができる。
【００４３】なお、図４に示すように、周波数検出回路
９に代えて、動作電源電圧を検知する電源電圧検出回路
１０を用いた場合には、動作仕様の電源電圧の検知信号
ＳＥＮに対応してバッファサイズを変更することがで
き、たとえば電源電圧が３Ｖなどの低い電源電圧ではバ
ッファサイズを大きく、電源電圧が５Ｖなどの高い電源
電圧ではバッファサイズを小さくすることができる。
９に代えて、動作電源電圧を検知する電源電圧検出回路
１０を用いた場合には、動作仕様の電源電圧の検知信号
ＳＥＮに対応してバッファサイズを変更することがで
き、たとえば電源電圧が３Ｖなどの低い電源電圧ではバ
ッファサイズを大きく、電源電圧が５Ｖなどの高い電源
電圧ではバッファサイズを小さくすることができる。
【００４４】従って、本実施の形態の半導体集積回路装
置によれば、周波数検出回路９や電源電圧検出回路１０
とセレクタ７ｂとを用いて、周波数検出回路９、電源電
圧検出回路１０の検知に対応して制御信号ＣＯＮ７〜Ｃ
ＯＮ１０の論理レベルの組み合わせを選択し、出力バッ
ファ回路５ｂのバッファサイズを可変することにより、
高い動作周波数または動作電源電圧ではバッファサイズ
を大きく、低い動作周波数または動作電源電圧ではバッ
ファサイズを小さくすることができるので、消費電流や
ノイズを低減することができる。
置によれば、周波数検出回路９や電源電圧検出回路１０
とセレクタ７ｂとを用いて、周波数検出回路９、電源電
圧検出回路１０の検知に対応して制御信号ＣＯＮ７〜Ｃ
ＯＮ１０の論理レベルの組み合わせを選択し、出力バッ
ファ回路５ｂのバッファサイズを可変することにより、
高い動作周波数または動作電源電圧ではバッファサイズ
を大きく、低い動作周波数または動作電源電圧ではバッ
ファサイズを小さくすることができるので、消費電流や
ノイズを低減することができる。
【００４５】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００４６】たとえば、前記実施の形態においては、出
力バッファ回路に適用した場合について説明したが、こ
れに限定されるものではなく、入力バッファ回路などの
他のバッファ回路についても広く適用可能である。
力バッファ回路に適用した場合について説明したが、こ
れに限定されるものではなく、入力バッファ回路などの
他のバッファ回路についても広く適用可能である。
【００４７】また、バッファ回路のバッファサイズを２
段階で制御する他に、３段階以上で制御することも可能
であり、この場合には制御信号の論理レベルの組み合わ
せにより動作可能なトランジスタの数を制御すること
で、動作仕様に最適なバッファサイズに変更することが
可能となる。
段階で制御する他に、３段階以上で制御することも可能
であり、この場合には制御信号の論理レベルの組み合わ
せにより動作可能なトランジスタの数を制御すること
で、動作仕様に最適なバッファサイズに変更することが
可能となる。
【００４８】さらに、シングルチップのマイクロコンピ
ュータに適用した場合を説明したが、他のロジックの半
導体集積回路装置や、特に動作周波数や電源電圧範囲の
広い半導体集積回路装置全般に広く適用可能である。
ュータに適用した場合を説明したが、他のロジックの半
導体集積回路装置や、特に動作周波数や電源電圧範囲の
広い半導体集積回路装置全般に広く適用可能である。
【００４９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５０】(1).バッファ回路の動作可能とするトラン
ジスタの数を制御し、この動作可能なトランジスタに対
応した出力を発生させることで、動作仕様に適したバッ
ファサイズに変更することができるので、バッファ回路
に流れる電流が変化して消費電流を小さくすることが可
能となる。
ジスタの数を制御し、この動作可能なトランジスタに対
応した出力を発生させることで、動作仕様に適したバッ
ファサイズに変更することができるので、バッファ回路
に流れる電流が変化して消費電流を小さくすることが可
能となる。
【００５１】(2).前記(1) により、出力のアンダーシュ
ート、オーバーシュートが減るので、ノイズを小さくす
ることが可能となる。
ート、オーバーシュートが減るので、ノイズを小さくす
ることが可能となる。
【００５２】(3).ソフト的なレジスタへの動作仕様の設
定に対応してセレクタにより複数の制御信号の論理レベ
ルの組み合わせを選択し、電源電圧一定で高い周波数で
はバッファサイズを大きく、低い周波数ではバッファサ
イズを小さくし、または周波数一定で低い電源電圧では
バッファサイズを大きく、高い電源電圧ではバッファサ
イズを小さくするように制御することで、消費電流やノ
イズの低減を図ることが可能となる。
定に対応してセレクタにより複数の制御信号の論理レベ
ルの組み合わせを選択し、電源電圧一定で高い周波数で
はバッファサイズを大きく、低い周波数ではバッファサ
イズを小さくし、または周波数一定で低い電源電圧では
バッファサイズを大きく、高い電源電圧ではバッファサ
イズを小さくするように制御することで、消費電流やノ
イズの低減を図ることが可能となる。
【００５３】(4).バッファ回路を発振回路に用い、この
発振回路のリセット信号をセレクタに入力し、発振回路
の発振が安定するまではバッファサイズを大きく、発振
安定後はバッファサイズを小さくするように制御するこ
とで、消費電流の低減を図ることが可能となる。
発振回路のリセット信号をセレクタに入力し、発振回路
の発振が安定するまではバッファサイズを大きく、発振
安定後はバッファサイズを小さくするように制御するこ
とで、消費電流の低減を図ることが可能となる。
【００５４】(5).ハード的な検出回路による動作仕様の
検知に対応してセレクタの制御信号の論理レベルの組み
合わせを選択し、電源電圧一定で高い周波数ではバッフ
ァサイズを大きく、低い周波数ではバッファサイズを小
さくし、または周波数一定で低い電源電圧ではバッファ
サイズを大きく、高い電源電圧ではバッファサイズを小
さくするように制御することで、消費電流やノイズの低
減を図ることが可能となる。
検知に対応してセレクタの制御信号の論理レベルの組み
合わせを選択し、電源電圧一定で高い周波数ではバッフ
ァサイズを大きく、低い周波数ではバッファサイズを小
さくし、または周波数一定で低い電源電圧ではバッファ
サイズを大きく、高い電源電圧ではバッファサイズを小
さくするように制御することで、消費電流やノイズの低
減を図ることが可能となる。
【００５５】(6).前記(1) 〜(7) により、特に動作周波
数や電源電圧範囲の広いマイクロコンピュータなどの半
導体集積回路装置において、動作仕様に合わせて作り直
すことなく、事前の設定あるいは検知により自動的に、
バッファ回路を周波数や電源電圧などの動作仕様に最適
なバッファサイズに変更して消費電流やノイズの低減を
図ることが可能となる。
数や電源電圧範囲の広いマイクロコンピュータなどの半
導体集積回路装置において、動作仕様に合わせて作り直
すことなく、事前の設定あるいは検知により自動的に、
バッファ回路を周波数や電源電圧などの動作仕様に最適
なバッファサイズに変更して消費電流やノイズの低減を
図ることが可能となる。
【図１】本発明の実施の形態１である半導体集積回路装
置を示す概略ブロック図である。
置を示す概略ブロック図である。
【図２】本発明の実施の形態１の半導体集積回路装置に
おいて、バッファ回路とそのバッファサイズの設定・選
択回路を示す回路図である。
おいて、バッファ回路とそのバッファサイズの設定・選
択回路を示す回路図である。
【図３】本発明の実施の形態２である半導体集積回路装
置において、バッファ回路とそのバッファサイズの設定
・選択回路を示す回路図である。
置において、バッファ回路とそのバッファサイズの設定
・選択回路を示す回路図である。
【図４】本発明の実施の形態３である半導体集積回路装
置において、バッファ回路とそのバッファサイズの設定
・選択回路を示す回路図である。
置において、バッファ回路とそのバッファサイズの設定
・選択回路を示す回路図である。
１ ＣＰＵ ２ ＲＡＭ ３ ＲＯＭ ４ インタフェース装置 ５ 出力バッファ回路 ５ａ バッファ回路 ５ｂ 出力バッファ回路 ６ 動作レジスタ ７ セレクタ ７ａ セレクタ ７ｂ セレクタ ８ 水晶発振子 ９ 周波数検出回路 １０ 電源電圧検出回路 Ｍ１，Ｍ３，Ｍ５，Ｍ７，Ｍ９，Ｍ１１ ＰＭＯＳトラ
ンジスタ Ｍ２，Ｍ４，Ｍ６，Ｍ８，Ｍ１０，Ｍ１２ ＮＭＯＳト
ランジスタ ＩＶ１〜ＩＶ７ インバータ ＮＡＮＤ１，ＮＡＮＤ２ 否定論理積ゲート ＮＯＲ１，ＮＯＲ２ 否定論理和ゲート ＣＯＮ１〜ＣＯＮ１０ 制御信号 ＯＵＴ 出力信号 ＳＥＴ 設定信号 ＩＮ 入力信号 ＲＥＳ リセット信号 ＳＥＮ 検知信号
ンジスタ Ｍ２，Ｍ４，Ｍ６，Ｍ８，Ｍ１０，Ｍ１２ ＮＭＯＳト
ランジスタ ＩＶ１〜ＩＶ７ インバータ ＮＡＮＤ１，ＮＡＮＤ２ 否定論理積ゲート ＮＯＲ１，ＮＯＲ２ 否定論理和ゲート ＣＯＮ１〜ＣＯＮ１０ 制御信号 ＯＵＴ 出力信号 ＳＥＴ 設定信号 ＩＮ 入力信号 ＲＥＳ リセット信号 ＳＥＮ 検知信号
Claims (6)
- 【請求項１】 データ入出力用のバッファ回路を有する
半導体集積回路装置であって、前記バッファ回路は複数
のトランジスタからなり、入力される複数の制御信号に
より動作可能とするトランジスタの数を制御し、この動
作可能なトランジスタに対応した出力を発生させて、動
作仕様に適したバッファサイズに変更可能とされること
を特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記動作仕様は、周波数または電源電圧であるこ
とを特徴とする半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置であ
って、前記動作仕様を設定するレジスタと、このレジス
タの設定信号と入力信号とを論理演算して前記複数の制
御信号を生成するセレクタとが設けられ、前記動作仕様
の周波数または電源電圧の設定に対応して前記複数の制
御信号の論理レベルの組み合わせを選択して、電源電圧
一定で高い周波数ではバッファサイズを大きく、低い周
波数ではバファサイズを小さくし、または周波数一定で
低い電源電圧ではバッファサイズを大きく、高い電源電
圧ではバッファサイズを小さくすることを特徴とする半
導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置であ
って、前記バッファ回路を発振回路に用い、この発振回
路のリセット信号を前記セレクタに入力して、前記発振
回路の発振が安定するまではバッファサイズを大きく、
発振安定後はバッファサイズを小さくすることを特徴と
する半導体集積回路装置。 - 【請求項５】 請求項２記載の半導体集積回路装置であ
って、前記動作仕様を検知する検出回路と、この検出回
路の検知信号と入力信号とを論理演算して前記複数の制
御信号を生成するセレクタとが設けられ、前記動作仕様
の周波数または電源電圧の検知に対応して前記複数の制
御信号の論理レベルの組み合わせを選択して、電源電圧
一定で高い周波数ではバッファサイズを大きく、低い周
波数ではバッファサイズを小さくし、または周波数一定
で低い電源電圧ではバッファサイズを大きく、高い電源
電圧ではバッファサイズを小さくすることを特徴とする
半導体集積回路装置。 - 【請求項６】 請求項１、２、３、４または５記載の半
導体集積回路装置であって、前記半導体集積回路装置
は、マイクロコンピュータであることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067977A JPH11265367A (ja) | 1998-03-18 | 1998-03-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067977A JPH11265367A (ja) | 1998-03-18 | 1998-03-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265367A true JPH11265367A (ja) | 1999-09-28 |
Family
ID=13360568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10067977A Pending JPH11265367A (ja) | 1998-03-18 | 1998-03-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11265367A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225005A (ja) * | 1986-03-27 | 1987-10-03 | Matsushita Electric Ind Co Ltd | 発振回路 |
| JPH05211432A (ja) * | 1992-01-30 | 1993-08-20 | Hitachi Ltd | データ出力回路および半導体集積回路 |
| JPH06112802A (ja) * | 1992-09-29 | 1994-04-22 | Toshiba Corp | 出力バッファ回路 |
| JPH06196981A (ja) * | 1991-07-16 | 1994-07-15 | Samsung Semiconductor Inc | プログラマブル出力ドライバ回路とその実現方法 |
-
1998
- 1998-03-18 JP JP10067977A patent/JPH11265367A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225005A (ja) * | 1986-03-27 | 1987-10-03 | Matsushita Electric Ind Co Ltd | 発振回路 |
| JPH06196981A (ja) * | 1991-07-16 | 1994-07-15 | Samsung Semiconductor Inc | プログラマブル出力ドライバ回路とその実現方法 |
| JPH05211432A (ja) * | 1992-01-30 | 1993-08-20 | Hitachi Ltd | データ出力回路および半導体集積回路 |
| JPH06112802A (ja) * | 1992-09-29 | 1994-04-22 | Toshiba Corp | 出力バッファ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051018 |