JP2001053233A - 半導体集積回路及び記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 クロックスキュー対策の点で、半導体集積回
路の設計期間の増大やコスト上昇を抑える。 【解決手段】 低速動作機能モジュール（４Ａ）におけ
る多相クロック信号（ＣＫ２ｔ，ＣＫ２２ｂ）のノンオ
ーバラップ量を高速動作機能モジュール（３Ａ）におけ
る多相クロック信号（ＣＫ１１ｔ，ＣＫ１１ｂ）のノン
オーバラップ量よりも大きくする。機能モジュール内の
順序回路が多相クロック信号によってスルーラッチ形態
で動作する場合、高速動作機能モジュールでは、小さな
ノンオーバラップ量故に、多相クロック信号を受けて動
作する順序回路の前段の組合せ回路にとって出力確定タ
イミングとして許容される期間が相対的に長くされ、高
速化への対応が容易になる。低速動作機能モジュールで
は大きなノンオーバラプ量故に、ノンオーバラップ量を
小さくするときのクロックスキュー回避のための設計時
間が不用になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ノンオーバラップ
２相クロック信号などの多相クロック信号の生成若しく
は位相調整技術等に関し、例えば、半導体集積回路のク
ロック供給系やその設計・開発に適用して有効な技術に
関するものである。

【０００２】

【従来の技術】同期動作されるべき各部の順序回路に供
給されるクロック信号に不所望なタイミングのずれ（ス
キュー）があると、順序回路間でデータ転送が正しい順
序で行なわれなくなる。クロックスキューによる影響を
避けるには一般的に２相クロック方式が有効である。半
導体集積回路において２相クロックを順序回路に供給す
る技術として、半導体チップ内の機能モジュール毎に２
相クロック生成回路を設け、クロック源から各機能モジ
ュールまで単相でクロックを供給し、２相クロック生成
回路は単相クロックを基に２相クロックを発生して当該
機能ブロック内の順序回路に２相クロックを供給する技
術がある。これは、特開平２―８５９１０号公報、特開
昭５９―２０１５１７号公報に記載がある。前記特開昭
５９―２０１５１７号公報において、２相クロック信号
の非オーバラップ期間（ノンオーバラップ量）は２相ク
ロック信号の出力経路に直列配置されたインバータの数
によって決定されている。

【０００３】

【発明が解決しようとする課題】本発明者は、第１に、
ノンオーバラップ２相クロック信号などの多相クロック
信号の位相差について検討した。即ち、本発明者は、半
導体集積回路の機能モジュールが高速、中速、低速等の
動作速度に応じた周波数のクロックを利用する場合、動
作速度に応じてノンオーバラップ時間を変えることの有
用性を見出した。例えば、２相クロック信号に対して順
序回路がスルーラッチ方式でデータを転送する場合、順
序回路はクロック信号のハイレベル期間に入力を出力に
伝達し、クロック信号のローレベル期間に入力をラッチ
して出力に伝達する。このとき、順序回路の入力、換言
すればその入力の前段に接続された組合せ回路の出力動
作は、クロック信号のハイレベル期間に確定しなければ
ならない。クロック信号周波数を一定とすれば、ノンオ
ーバラップ期間が長くなるに従ってクロック信号のハイ
レベル期間が短くなる。従って、周波数の高いクロック
信号ほどノンオーバラップ時間を短くしなければ、クロ
ック信号サイクルにおいて組合せ回路の出力確定タイミ
ングとして許容される期間が短くなってしまう。若しく
は順序回路が入力をラッチするまでに組合せ回路に許容
される動作時間が短くなってしまう。しかしながら、低
速動作の機能モジュールに対しても同様にノンオーバラ
ップ時間を短くしようとすれば、高速クロック信号の場
合と同じように厳しい条件でクロックスキュー対策を講
じなければならず、それによって設計時間の増大、そし
てコスト上昇を招くという問題点のあることが本発明者
によって明らかにされた。このように、複数の機能モジ
ュールの動作速度が相違される場合にもノンオーバラッ
プ量を一定にすると不都合である。

【０００４】本発明者は、第２にノンオーバラップ２相
クロック信号等の多相クロック信号に対する位相調整の
必要性について検討した。即ち、機能モジュール毎にノ
ンオーバラップ時間を調整するという考え方を採用しな
い場合には、チップ全体でクロックスキューが最悪にな
る部分の値を予測し、これに応じて各機能モジュールで
ノンオーバラップマージンを大きく採らなければなら
ず、このような手法は半導体集積回路の動作の高速化に
は適さない。

【０００５】また、ノンオーバラップ時間を調整するの
にレイアウトパターンを大掛かりに修正するのは現実的
ではない。設計部品として提供されるモジュールデータ
を用いる場合には、データそれ自体に予めノンオーバラ
ップ時間を調整可能にする考慮が無ければ、当該機能モ
ジュールが要求されるノンオーバラップ時間を満たすよ
うにするために、実質的に再設計が必要となり、若しく
は、当該機能モジュールのノンオーバラップ時間に合わ
せて、ＬＳＩ全体のタイミング設計を行うことが必要と
なる等、使い勝手が悪くなることも本発明者によって見
出された。

【０００６】本発明の目的は、半導体集積回路が多相ク
ロック信号に同期動作される機能モジュールを搭載して
いるとき、その半導体集回路におけるクロックスキュー
対策の点で、設計期間の増大やコスト上昇を抑えること
ができる半導体集積回路及びその開発方法を提供するこ
とにある。

【０００７】本発明の別の目的は、半導体集積回路が多
相クロック信号に同期動作される機能モジュールを搭載
しているとき、動作速度が相違される機能モジュールが
設けられている中で、クロックスキュー対策の点で高い
信頼性があり高速動作にも対応できる半導体集積回路を
提供することにある。

【０００８】本発明の更に別の目的は、半導体集積回路
が多相クロック信号に同期動作される機能モジュールを
搭載しているとき、その半導体集回路におけるクロック
スキュー対策の点で、動作の高速化に適応できる半導体
集積回路及びその開発方法を提供することにある。

【０００９】本発明のその他の目的は、多相クロック信
号に同期動作される機能モジュールを搭載した半導体集
積回路におけるクロックスキュー対策の点で、設計期間
の増大やコスト上昇を抑え、動作の高速化に適応できる
半導体集積回路の設計並びにその開発の容易化もしくは
能率化に寄与することができる設計データを提供するこ
とにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】〔１〕多相クロック信号のノンオーバラッ
プ量若しくは位相差の観点を主体とした本発明による半
導体集積回路は、半導体チップに複数の機能モジュール
を含み、前記機能モジュールは所定のノンオーバラップ
量が規定された多相クロック信号に同期動作され、一の
機能モジュール（４Ａ）が用いる相対的に周波数の低い
多相クロック信号（ＣＫ２２ｔ，ＣＫ２２ｂ）のノンオ
ーバラップ量は、他の機能モジュール（３Ａ）が用いる
相対的に周波数の高い多相クロック信号（ＣＫ１１ｔ，
ＣＫ１１ｂ）のノンオーバラップ量よりも大きくされて
成る。前記クロック信号周波数とノンオーバラップ量と
の関係は全ての機能モジュールが満足しなければならな
いものではない。例えば、多相クロック周波数の相違が
僅かな一部の機能モジュール間では多相クロック信号の
ノンオーバラップ量を等しく設定してもよい。

【００１３】前記ノンオーバラップ量とは、各相のクロ
ック信号の所定レベルが重ならない期間を意味する。前
記所定レベルとは、例えばスルーラッチ形態のように多
相クロック信号を受けて動作する順序回路が前段からの
信号を入力可能にするクロック信号のレベル、或いはエ
ッジトリガ形態のように多相クロック信号を受けて動作
する順序回路がラッチ動作を行なう時のクロック信号の
エッジ変化によるレベルである。

【００１４】上記において、機能モジュールに含まれる
順序回路が多相クロック信号によってスルーラッチ形態
で動作される場合、高速動作される機能モジュールでは
多相クロック信号のノンオーバラップ量が相対的に小さ
くされているから、当該多相クロック信号のサイクル時
間内において、そのクロック信号を受けて動作する順序
回路の後段に配置された組合せ回路にとって出力確定タ
イミングとして許容される期間が相対的に長くされ、高
速化への対応が容易になる。一方、比較的動作速度の遅
い機能モジュールでは当該多相クロック信号のサイクル
時間はもともと長く、ノンオーバラップ量が大きくて
も、そのクロック信号を受けて動作する順序回路後段の
組合せ回路にとって出力確定タイミングとして許容され
ている期間は十分長く、したがって、高速動作される機
能モジュールにおいて必要とされる程のノンオーバラッ
プ量を小さくする為の設計時間（クロックスキュー回避
のための設計時間）をかける必要もない。これにより、
動作速度の異なる機能モジュールを搭載する半導体集積
回路において、高速化への対応が容易になり、しかも、
低速動作機能モジュールに対してはクロックスキュー対
策の点で、設計期間の増大やコスト上昇を抑えることが
できる。

【００１５】エッジトリガ形態を含む回路では、クロッ
ク信号サイクルの長い多相クロック信号ほど相対的に大
きなノンオーバラップ量を設定するから、クロックスキ
ュー回避のための設計時間を短縮できる。

【００１６】前記一の機能モジュールと他の機能モジュ
ールが単相クロック信号に基づいて多相クロック信号を
生成するクロック発生回路（１１〜１７）を有すると
き、前記クロック発生回路が前記多相クロック信号のノ
ンオーバラップ量を決定することになる。このとき、前
記多相クロック生成回路には、多相クロック信号の各相
のクロック信号の位相を規定する信号伝播遅延時間を決
定する回路（ＤＬ）を各相のクロック信号毎に有して多
相クロック信号のノンオーバラップ量を決定する構成を
採用してもよい。

【００１７】前記多相クロック生成回路への単相クロッ
ク信号の供給に関しては、前記多相クロック生成回路に
単相クロック信号を別々に供給する複数のクロックバッ
ファ（８１〜８７）と、前記複数のクロックバッファに
クロック信号を供給するクロック発生回路とを更に設
け、前記複数のクロックバッファを半導体チップ上で隣
接配置し、前記クロックバッファにも、入力されたクロ
ック信号の信号伝播遅延時間を決定する回路（ＤＬ）を
設けてもよい。前記クロック発生回路は例えば前記機能
モジュールが必要とする周波数の単相クロック信号を複
数形成して出力するＰＬＬ（フェーズ・ロックト・ルー
プ）回路などによって実現することができる。各機能モ
ジュールでスキュー及びノンオーバラップ量の調整を行
った結果、各機能モジュール毎に負荷が異なってくるこ
ともあり得る。この場合、クロックスキュー調整の為に
行われる等長等幅配線をＰＬＬと各機能モジュールのク
ロック端子の間で行ったのでは、一の機能モジュールの
順序回路と、他の機能モジュールの順序回路とでスキュ
ーを生じることがあり得る。そのため、夫々のクロック
バッファは、例えば、対応する機能モジュールの負荷を
考慮して、末端の順序回路でのスキューを抑制するよう
に、クロック信号の伝播遅延時間若しくは駆動能力が設
定される。個々の機能モジュールにおける多相クロック
発生回路は専ら多相クロック信号の各クロック信号間の
ノンオーバラップ量の調整若しくは位相調整に用いられ
ることになる。このように、機能モジュール間でのクロ
ックスキューの低減と、機能モジュール内の多相クロッ
ク信号の各相のクロック信号間の位相調整若しくはスキ
ュー抑制とを、夫々分けて別々の回路で行なうことが可
能であるから、クロック供給系の設計が容易化でき、ま
た、それによって得られる半導体集積回路のクロック同
期動作に高い信頼性を得ることができるようになる。ま
た、複数のクロックバッファを隣接配置すれば、クロッ
クバッファを半導体チップ上に分散させる場合に比べ、
プロセス上トランジスタのゲート長等がばらつくことに
よる影響を小さくすることが可能にされ、これにより、
クロックバッファの駆動能力の設計値に対する誤差が小
さくなり、クロックスキューの低減に寄与する。

【００１８】前記信号伝播遅延時間を決定する回路とし
て例えば以下の構成を採用することができる。第１の態
様として、複数の遅延素子（１００）と、少なくとも一
つの遅延素子をバイパスさせて残りの遅延素子を直列形
態に接続し或いは前記複数の遅延素子を全部直列形態に
接続する配線（１０１）とを有し、前記遅延素子の直列
段数によって信号伝播遅延時間を決定することができ
る。第２の態様として、複数の容量性負荷素子（１１
０）を有し、クロック信号の信号伝播経路（１１１）に
並列的に接続する前記容量性負荷素子の数に基づいて信
号伝播遅延時間を決定することができる。第３の態様と
して、複数個直列結合された第１導電型トランジスタ
（Ｍｐ）と複数個直列結合された第２導電型トランジス
タ（Ｍｎ）との直列回路と、前記第１導電型トランジス
タ及び第２導電型トランジスタをプッシュ・プル動作さ
せる信号伝達用の第１配線（１２０Ａ）と、前記第１導
電型トランジスタを常時オン動作させる電源供給用に割
当てられる第２配線（１２０Ｂ）と、前記第２導電型ト
ランジスタを常時オン動作させる電源供給用に割当てら
れる第３配線（１２０Ｃ）とを有し、常時オン動作する
第１導電型トランジスタ及び第２導電型トランジスタの
数と位置とによって信号伝播遅延時間を決定することが
できる。

【００１９】〔２〕多相クロック信号に対するノンオー
バラップ量の調整の観点を主体とした本発明によるクロ
ック生成回路（３Ａ）は、単相クロック信号（ＣＫ１
１）を入力してノンオーバラップ量が規定された第１ク
ロック信号（ＣＫ１１ｔ）及び第２クロック信号（ＣＫ
１１ｂ）を生成する。

【００２０】第１の態様のクロック生成回路は、前記第
１クロック信号の形成に利用される複数の第１遅延素子
と、前記第２クロック信号の形成に利用される複数の第
２遅延素子と、前記複数の第１遅延素子のうち少なくと
も一つをバイパスさせて残りの遅延素子を直列形態に接
続し或いは前記第１遅延素子を全部直列形態に接続する
第１配線と、前記複数の第２遅延素子のうち少なくとも
一つをバイパスさせて残りの遅延素子を直列形態に接続
し或いは前記第２遅延素子を全部直列形態に接続する第
２配線とを有し、前記第１配線に接続された遅延素子に
よる信号伝播遅延時間と第２配線に接続された遅延素子
による信号伝播遅延時間とに基づいて第１クロック信号
と第２クロック信号とのノンオーバラップ量を決定す
る。

【００２１】第２の態様のクロック生成回路は、前記第
１クロック信号の形成に利用される複数の第１容量性負
荷素子と、前記第２クロック信号の形成に利用される複
数の第２容量性負荷素子と、前記第１クロック信号の形
成に利用される信号伝達経路への前記第１容量性負荷素
子の接続に割当てられる第１配線と、前記第２クロック
信号の形成に利用される信号伝達経路への前記第２容量
性負荷素子の接続に割当てられる第２配線とを有し、容
量性負荷素子による前記第１配線の信号伝播遅延時間と
容量性負荷素子による第２配線の信号伝播遅延時間とに
基づいて第１クロック信号と第２クロック信号とのノン
オーバラップ量を決定する。

【００２２】第３の態様のクロック生成回路は、前記第
１クロック信号を形成するための信号伝播遅延時間を決
定する第１遅延回路と、前記第２クロック信号を形成す
るための信号伝播遅延時間を決定する第２遅延回路とを
有する。前記第１遅延回路及び第２遅延回路は夫々、複
数個直列結合された第１導電型トランジスタと複数個直
列結合された第２導電型トランジスタとの直列回路と、
前記第１導電型トランジスタ及び第２導電型トランジス
タをプッシュ・プル動作させる信号伝達用の第１配線
と、前記第１導電型トランジスタを常時オン動作させる
電源供給用に割当てられる第２配線と、前記第２導電型
トランジスタを常時オン動作させる電源供給用に割当て
られる第３配線とを有し、常時オン動作する第１導電型
トランジスタ及び第２導電型トランジスタの数によって
信号伝播遅延時間が決定される。前記第１遅延回路によ
る信号伝播遅延時間と第２遅延回路による信号伝播遅延
時間とに基づいて第１クロック信号と第２クロック信号
とのノンオーバラップ量が決定される。

【００２３】〔３〕多相クロック信号のノンオーバラッ
プ量若しくは位相差を調整可能とする設計部品データと
してのＩＰモジュールデータのような機能モジュールデ
ータの観点に立った発明は、記憶媒体（１５５）に、半
導体集積回路の設計に用いられる機能モジュールデータ
（１３０，１４０）をコンピュータ（１５０）により読
取り可能に記憶させておく。前記機能モジュールデータ
は、単相クロック信号に基づいてノンオーバラップ量が
規定された多相クロック信号を生成するクロック生成回
路を定めるデータと、このクロック生成回路で生成され
る多相クロック信号を受けて動作する順序回路を定める
データとを含み、前記多相クロック生成回路を定めるデ
ータは、多相クロック信号の各相のクロック信号の位相
を規定する信号伝播遅延時間を決定する遅延回路を各相
のクロック信号毎に定めることができ且つ前記位相を選
択可能として多相クロック信号のノンオーバラップ量を
決定するデータを含む。前記遅延回路を定めるデータ
は、機能記述データ又は図形パターンデータである。図
形パターンデータは、例えばマスクパターンの描画デー
タ若しくはマスクパターンデータである。

【００２４】前記遅延回路を定めるデータは、第１の形
態として、複数の遅延素子とクロック配線とを定めるデ
ータを有し、前記クロック配線を定めるデータは、複数
の遅延素子のうち少なくとも一つの遅延素子をバイパス
させて残りの遅延素子を直列形態に接続し或いは前記複
数の遅延素子を全部直列形態に接続する態様が予め複数
種類定義されたデータを含む。

【００２５】前記遅延回路を定めるデータは、第２の形
態として、複数の容量性負荷素子と接続配線とを定める
データを有し、前記接続配線を定めるデータは、接続す
べき容量性負荷素子の数を相違させた態様が予め複数種
類定義されたデータを含む。

【００２６】前記遅延回路を定めるデータは、第３の形
態として、複数個直列結合された第１導電型トランジス
タと複数個直列結合された第２導電型トランジスタとの
直列回路と、前記第１導電型トランジスタ及び第２導電
型トランジスタをプッシュ・プル動作させる信号伝達用
の第１配線と、前記第１導電型トランジスタを常時オン
動作させる電源供給用に割当てられる第２配線と、前記
第２導電型トランジスタを常時オン動作させる電源供給
用に割当てられる第３配線とを定めるデータを有する。
前記第１乃至第３配線を定めるデータは、常時オン動作
すべき第１導電型トランジスタ及び第２導電型トランジ
スタを相違させた態様が予め複数種類定義されたデータ
を含む。

【００２７】動作速度の異なる複数の機能モジュールを
搭載する半導体集積回路の設計において、設計ツールの
ようなコンピュータで記憶媒体から上記機能モジュール
データを読み込んで用いれば、クロックスキュー対策の
点で、設計期間の増大やコスト上昇を抑えることがで
き、クロック同期動作の信頼性が高く高速動作に対応し
た半導体集積回路の設計を容易化することができる。

【００２８】〔４〕半導体チップに複数の機能モジュー
ルを搭載し、前記機能モジュールを所定のノンオーバラ
ップ量が規定された多相クロック信号に同期動作させる
半導体集積回路を開発する方法の観点によれば、前記複
数の機能モジュールに供給される前記多相クロック信号
の周波数を相違させるとき、相対的に周波数の低い前記
多相クロック信号のノンオーバラップ量は相対的に周波
数の高い前記多相クロック信号のノンオーバラップ量よ
りも大きくする。

【００２９】前記半導体チップに機能モジュールを搭載
するに当たり、単相クロック信号に基づいてノンオーバ
ラップ量の異なる多相クロック信号を生成するクロック
生成回路を定めるデータと、このクロック生成回路で生
成される多相クロック信号を受けて動作する順序回路を
定めるデータとを含む機能モジュールデータを設計部品
データとして読み込む。読み込んだ前記機能モジュール
データの内のクロック生成回路を定めるデータから、前
記多相クロック信号の各相毎に設けられていて各相のク
ロック信号の位相調整を可能とする遅延回路を定めるデ
ータを選択して、前記多相クロック信号のノンオーバラ
ップ量を設定する。

【００３０】上記によれば、機能モジュール内の順序回
路が多相クロック信号によってスルーラッチ形態で動作
する場合、高速動作機能モジュールでは、小さなノンオ
ーバラップ量故に、多相クロック信号を受けて動作する
順序回路の前段の組合せ回路にとって出力確定タイミン
グとして許容される期間が相対的に長くされ、高速化へ
の対応が容易になる。低速動作機能モジュールでは大き
なノンオーバラップ量故に、ノンオーバラップ量を小さ
くするときのクロックスキュー回避のための設計時間が
不用になる。したがって、クロックスキュー対策の点
で、設計期間の増大やコスト上昇を抑えることができ、
クロック同期動作の信頼性が高く高速動作に対応した半
導体集積回路の開発を容易化することができる。

【００３１】

【発明の実施の形態】《半導体集積回路のクロック供給
系》図１には本発明に係る半導体集積回路がクロック供
給系を主体に示されている。同図に示される半導体集積
回路１は、特に制限されないが、単結晶シリコンのよう
な１個の半導体チップ２に、例えばＣＭＯＳ集積回路製
造技術によって形成されている。半導体集積回路１は、
特に制限されないが、半導体チップの周縁部に多数のボ
ンディングパッド６を有し、半導体チップの中央部分に
は、クロック信号に同期して高速動作される機能モジュ
ール（高速機能モジュール）、及び低速動作される機能
モジュール（低速機能モジュール）を有し、必要に応
じ、中速動作される機能モジュール（中速機能モジュー
ル）を更に有する。前記高速機能モジュールとして例え
ば中央処理装置（ＣＰＵ）３Ａ、ディジタル信号処理プ
ロセッサ（ＤＳＰ）３Ｂ、及びスタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）で成るメモリ３Ｃを有
する。バスコントローラ（ＢＳＣ）４Ａ及びダイレクト
・メモリ・アクセス・コントローラ（ＤＭＡ）４Ｂ等
は、中速機能モジュールとしても良い。低速機能モジュ
ールとしてユニバーサル・シリアル・バス（ＵＳＢ）５
Ａ及びシリアル・コミュニケーション・インタフェース
（ＳＣＩ）５Ｂを有する。

【００３２】特に図示はしないが、前記高速機能モジュ
ール３Ａ，３Ｂ，３Ｃは第１の内部バスを共有する。第
２の内部バスにはＤＭＡＣ４Ｂなどの中速機能モジュー
ルが接続され、第３の内部バスには低速機能モジュール
５Ａ，５Ｂが接続されている。ＢＳＣ４Ａは第１乃至第
３の内部バスの間のインタフェース制御と共に、半導体
チップの外部に対するバス制御を行なう。

【００３３】半導体集積回路は原発振として外付け振動
子を用い或いは外部からシステムクロック信号を入力す
る。そのような原発振としてのクロック信号は、特に制
限されないが、ＰＬＬ回路７で所要の複数種類の周波数
に逓倍され、例えば３種類の単相クロック信号ＣＫ１、
ＣＫ２、ＣＫ３が形成される。クロック信号ＣＫ１、Ｃ
Ｋ２、ＣＫ３の周波数は、ＣＫ１の周波数＞ＣＫ２の周
波数＞ＣＫ３の周波数、の関係を有する。

【００３４】前記クロック信号ＣＫ１、ＣＫ２、ＣＫ３
はモジュール間バッファ回路８に供給される。モジュー
ル間バッファ回路８は前記機能モジュール５Ａ，５Ｂ，
３Ａ，３Ｂ，３Ｃ，４Ａ，４Ｂにそれぞれクロックを供
給するクロックバッファ８１〜８７を有する。クロック
バッファ８１，８２はクロック信号ＣＫ３を入力し、低
速機能モジュール５Ａ，５Ｂにクロック信号ＣＫ３１、
ＣＫ３２を出力する。クロックバッファ８３，８４，８
５はクロック信号ＣＫ１を入力し、高速機能モジュール
３Ａ，３Ｂ，３Ｃ用にクロック信号ＣＫ１１、ＣＫ１
２、ＣＫ１３を出力する。クロックバッファ８６，８７
はクロック信号ＣＫ２を入力し、中速機能モジュール４
Ａ，４Ｂ用にクロック信号ＣＫ２１、ＣＫ２２を出力す
る。クロック信号ＣＫ１１、〜ＣＫ３２の供給経路は夫
々に専用のクロック配線とされる。

【００３５】前記クロックバッファ８１〜８７は、対応
する機能モジュールの負荷を考慮して、末端の順序回路
でのスキューを抑制するように、クロック信号ＣＫ１１
〜ＣＫ３２の伝播遅延時間若しくは駆動能力を決定す
る。

【００３６】前記機能モジュール３Ａ，３Ｂ，３Ｃ，４
Ａ，４Ｂ，５Ａ，５Ｂは対応する単相クロック信号ＣＫ
１１，ＣＫ１２，ＣＫ１３，ＣＫ２１，ＣＫ２２，ＣＫ
３１，ＣＫ３２に基づいてノンオーバラップで２相クロ
ック信号を生成可能な２相クロック生成回路１３，１
４，１５，１６，１７，１１，１２を有する。２相クロ
ック生成回路１１〜１７は、これが生成する２相クロッ
ク信号の各クロック信号間のノンオーバラップ量を決定
する。

【００３７】前記２相クロック生成回路１１、１２は、
ノンオーバラップで２相クロック信号ＣＫ３１ｔ，ＣＫ
３１ｂ、ＣＫ３２ｔ，ＣＫ３２ｂを生成する。前記２相
クロック生成回路１３，１４，１５は、ノンオーバラッ
プで２相クロック信号ＣＫ１１ｔ，ＣＫ１１ｂ、ＣＫ１
２ｔ，ＣＫ１２ｂ、ＣＫ１３ｔ，ＣＫ１３ｂを生成す
る。前記２相クロック生成回路１６，１７はノンオーバ
ラップで２相クロック信号ＣＫ２１ｔ，ＣＫ２１ｂ、Ｃ
Ｋ２２ｔ，ＣＫ２２ｂを生成する。

【００３８】図２には図１の半導体集積回路１のクロッ
ク供給系を抜き出して示してある。前記クロックバッフ
ァ８１，８２は、入力バッファ８１ＢＦ、遅延回路８１
ＤＬ，８２ＤＬ、及び出力ドライバ８１ＤＶ，８２ＤＶ
によって構成され、入力バッファ８１ＢＦは遅延回路８
１ＤＬ，８２ＤＬに共有されている。同様に、前記クロ
ックバッファ８３，８４，８５は、入力バッファ８３Ｂ
Ｆ、遅延回路８３ＤＬ，８４ＤＬ，８５ＤＬ、及び出力
ドライバ８３ＤＶ，８４ＤＶ，８５ＤＶによって構成さ
れ、入力バッファ８３ＢＦは遅延回路８３ＤＬ〜８５Ｄ
Ｌに共有されている。前記クロックバッファ８６，８７
は、入力バッファ８６ＢＦ、遅延回路８６ＤＬ，８７Ｄ
Ｌ、及び出力ドライバ８６ＤＶ，８７ＤＶによって構成
され、入力バッファ８６ＢＦは遅延回路８６ＤＬ，８７
ＤＬに共有されている。

【００３９】図２に例示された順序回路１１ＬＴＣａ、
組合せ回路１１ＣＭＢａ、順序回路１１ＬＴＣｂのデー
タパスにおいて、特に制限されないが、順序回路１１Ｌ
ＴＣａ、１１ＬＴＣｂはスルーラッチ形態で動作され、
入力されるクロック信号ＣＫ１１ｔ，ＣＫ１１ｂのハイ
レベルでデータを入力し、ローレベルでその入力データ
をラッチする。図２に例示された別の機能モジュール３
Ｃについても同様に、代表的に例示された順序回路１３
ＬＴＣａ、組合せ回路１３ＣＭＢａ、順序回路１３ＬＴ
Ｃｂのデータパスにおいて、順序回路１３ＬＴＣａ、１
３ＬＴＣｂはスルーラッチ形態で動作され、入力される
クロック信号ＣＫ１３ｔ，ＣＫ１３ｂのハイレベルでデ
ータを入力し、ローレベルでその入力データをラッチす
る。図示は省略するが、半導体集積回路１の全ての機能
モジュール３Ａ〜３Ｃ、４Ａ，４Ｂ、５Ａ，５Ｂは、デ
ータパスの順序回路を、上記同様、ノンオーバラップ２
相クロック信号によってスルーラッチ形態で動作させる
ように構成されている。したがって前記データパスの組
合せ回路は、順序回路の同期クロック信号のハイレベル
期間に出力を確定させなければならない。当該クロック
信号のハイレベル期間が短ければ、組合せ回路にとって
出力動作確定タイミングとして許容される期間が短くな
る。

【００４０】図３には前記クロックバッファ８３の一例
が示される。入力バッファ８３ＢＦ及び出力ドライバ８
３ＤＶにはインバータを採用することができる。図４に
はクロックバッファ８３の入出力信号波形の一例が示さ
れている。図４において、入力バッファ８３ＢＦ及び出
力ドライバ８３ＤＶの動作遅延（ゲート遅延）は無いも
のとしている。遅延回路８３ＤＬに設定される遅延を便
宜上“０”、“＋Ｔ”、“＋２Ｔ”と分類している“＋
Ｔ”を遅延回路８３ＤＬの初期設定値とすれば、“−
Ｔ”〜“＋Ｔ”の幅で遅延時間の調整が可能となる。
尚、特に図示はしないが、その他のクロックバッファ８
３も同様に構成されている。

【００４１】図５には２相クロック生成回路１３の論理
構成の一例が示される。２相クロック生成回路１３は、
インバータ１３ＩＶａ，１３ＩＶｂ，１３ＩＶｃ，１３
ＩＶｄ、ナンドゲート１３ＮＤａ，１３ＮＤｂ、及び遅
延回路１３ＤＬａ，１３ＤＬｂによって構成される。図
６には２相クロック生成回路１３の動作波形の一例が示
されている。図６において、前記インバータ１３ＩＶ
ａ，１３ＩＶｂ，１３ＩＶｃ，１３ＩＶｄ及びナンドゲ
ート１３ＮＤａ，１３ＮＤｂの動作遅延（ゲート遅延）
は無いものとしている。例えば遅延回路１３ＤＬａ、１
３ＤＬｂによる遅延時間を“Ｔ”とすると、ノンオーバ
ラップ量を時間Ｔとするノンオーバラップ２相クロック
信号ＣＫ１１ｔ、ＣＫ１１ｂが生成される。ノンオーバ
ラップ量は遅延回路１３ＤＬａ，１３ＤＬｂの遅延時間
によって決定される。即ち、遅延回路１３ＤＬａ，１３
ＤＬｂは２相のクロック信号ＣＫ１１ｔ，ＣＫ１１ｂの
夫々の位相を規定する信号伝播遅延時間を決定する。
尚、特に図示はしないが、その他の２相クロック生成回
路１１、１２、１４〜１７も同様に構成されている。

【００４２】《遅延回路》ここで、前記クロックバッフ
ァ８１〜８７に含まれる遅延回路８１ＤＬ〜８７ＤＬ並
びに２相クロック生成回路１１〜１７に含まれる遅延回
路１１ＤＬａ，１１ＤＬｂ〜１７ＤＬａ，１７ＤＬｂの
具体例を説明する。以下、それら遅延回路を符号ＤＬで
総称することもある。

【００４３】図７に例示される遅延回路ＤＬは、複数の
遅延素子１００と、少なくとも一つの遅延素子をバイパ
スさせて残りの遅延素子を直列形態に接続し或いは前記
複数の遅延素子を全部直列形態に接続する配線１０１と
を有し、前記遅延素子１００の直列段数によって信号伝
播遅延時間を決定する。前記１個の遅延素子１００は例
えば２個のインバータを直列接続して構成される。前記
配線１０１は、配線パターンによって経路を決定するこ
とができるメタルスイッチ１０１Ｓを有している。初段
遅延素子１００のメタルスイッチ１０１Ｓは遅延素子１
００の入力を回路の接地端子ＶＳＳに接続するか又は入
力端子ＩＮに接続するかを決定する。最終段の遅延素子
１００のメタルスイッチ１０１Ｓは出力端子ＯＵＴをバ
イパス経路１０１Ｂに接続するか又は最終段遅延素子１
００の出力に接続するかを決定する。その他のメタルス
イッチ１０１は遅延素子１００の入力を前段遅延素子１
００の出力に接続するか又はバイパス経路１０１Ｂに接
続するかを決定する。

【００４４】図８に例示される遅延回路ＤＬは、複数の
容量性負荷素子１１０を有し、入力端子ＩＮから出力端
子ＯＵＴに至る信号伝播経路を構成する配線１１１に、
前記容量性負荷素子１１０を接続し又は非接続とするメ
タルスイッチ１１１Ｓａを形成し、配線１１１に並列的
に接続する前記容量性負荷素子１１０の数に基づいて信
号伝播遅延時間を決定する。前記１個の容量性負荷素子
１１０は例えばインバータによって構成される。このイ
ンバータの出力は省略する。前記メタルスイッチ１１１
Ｓａは、容量性負荷素子１１０の入力を前記配線１１１
に接続するか又は回路の接地端子ＶＳＳに接続するかを
決める事ができる。尚、前記配線１１１には遅延素子１
１２が介在され、また、前記遅延素子１１２を迂回して
入力端子ＩＮから出力端子ＯＵＴに至るバイパス配線１
１１Ｂが形成され、配線１１１とバイパス配線１１１Ｂ
とを選択するメタルスイッチ１１１Ｓｂが形成されてい
る。前記メタルスイッチ１１１Ｓａ，１１１Ｓｂは配線
パターンによって経路が決定されるスイッチであり、例
えばアルミマスタスライスのような手法で経路を決定す
ることができる。

【００４５】図９に例示される遅延回路ＤＬは、複数個
直列結合されたｐチャンネル型ＭＯＳトランジスタＭｐ
と複数個直列結合されたｎチャンネル型ＭＯＳトランジ
スタＭｎとの直列回路を有し、それらをスイッチ制御す
るための信号配線として、第１配線１２０Ａ、第２配線
１２０Ｂ、第３配線１２０Ｃ及び複数個のメタルスイッ
チ１２０Ｓａ，１２０ｂを有する。第１配線１２０Ａは
前記ｐチャンネル型ＭＯＳトランジスタＭｐ及びｎチャ
ンネル型ＭＯＳトランジスタをプッシュ・プル動作可能
にする信号伝達用の配線である。第２配線１２０Ｂは、
前記ｐチャンネル型ＭＯＳトランジスタＭｐのゲート電
極を回路の接地端子ＶＳＳに接続して常時オン動作可能
にする配線である。第３配線１２０Ｃは、前記ｎチャン
ネル型ＭＯＳトランジスタＭｎのゲート電極を電源端子
ＶＣＣに接続して常時オン動作可能にする配線である。
前記メタルスイッチ１２０Ｓａは、ｐチャンネル型ＭＯ
ＳトランジスタＭｐのゲート電極を第１配線１２０Ａ又
は第２配線１２０Ｂの何れに接続するかを決定する。前
記メタルスイッチ１２０Ｓｂは、ｎチャンネル型ＭＯＳ
トランジスタＭｎのゲート電極を第１配線１２０Ａ又は
第３配線１２０Ｃの何れに接続するかを決定する。前記
メタルスイッチ１２０Ｓａ，１２０Ｓｂは配線パターン
によって経路が決定されるスイッチであり、例えばアル
ミマスタスライスのような手法で経路を決定することが
できる。図９に例示された遅延回路ＤＬは入力信号ＩＮ
につながる配線１２０Ａが接続するｐチャンネル型ＭＯ
ＳトランジスタＭｐ及びｎチャンネル型ＭＯＳトランジ
スタＭｎの位置と数によって信号伝播遅延時間が決定さ
れる。遅延回路ＤＬは、入力信号ＩＮに接続するＭＯＳ
トランジスタの位置が電源ＶＣＣ、ＶＳＳに近い程プッ
シュ・プル動作の過渡応答時間が長くなり、また入力信
号ＩＮに接続するＭＯＳトランジスタＭｐ，Ｍｎの数が
多いほど、プッシュ・プル動作の過渡応答時間が長くな
って、遅延時間が長くなる。

【００４６】図１０には図７に示される遅延回路に類似
する遅延回路のレイアウトパターンの一例が示される。
同図に示される遅延回路ＤＬの回路構成は基本的に図７
と同様であり、初段インバータ１０３Ｓ、最終段インバ
ータ１０３Ｅ、複数の遅延素子１００と、少なくとも一
つの遅延素子をバイパスさせて残りの遅延素子を直列形
態に接続し或いは前記複数の遅延素子を全部直列形態に
接続する配線１０１とを有し、前記遅延素子１００の直
列接続段数によって信号伝播遅延時間を決定する。前記
１個の遅延素子１００は例えば２個のインバータを直列
接続して構成される。前記配線１０１は、配線パターン
によって経路を決定することができるメタルスイッチ１
０２Ｓ，１０２Ｍ，１０２Ｅを有している。初段遅延素
子１００のメタルスイッチ１０２Ｓは遅延素子１００の
入力を回路の接地端子ＶＳＳに接続するか又は初段イン
バータ１０３Ｓの出力に接続するかを決定する。最終段
の遅延素子１００のメタルスイッチ１０２Ｅは最終段イ
ンバータ１０３Ｅの入力をバイパス経路１０１Ｂに接続
するか又は最終段遅延素子１００の出力に接続するかを
決定する。その他のメタルスイッチ１０２Ｍは遅延素子
１００の入力を前段遅延素子１００の出力に接続するか
又はバイパス経路１０１Ｂに接続するかを決定する。

【００４７】図１０の上記回路は、そのレイアウトパタ
ーンに示されるように、金属配線層として、下層より、
第１金属配線層Ｍ１、第２金属配線層Ｍ２、及び第３金
属配線層Ｍ３を有する。図１０において、ＤＰはｐチャ
ンネル型ＭＯＳトランジスタ用のｎ型拡散層、ＤＮはｎ
チャンネル型ＭＯＳトランジスタ用のｐ型拡散層であ
り、その上層にポリシリコン配線層Ｇが形成される。ポ
リシリコン配線層ＧはＭＯＳトランジスタのゲート電極
とされ、拡散層ＤＰ，ＤＮはＭＯＳトランジスタのソー
ス電極及びドレイン電極が形成される。図１０において
Ｃはポリシリコン配線層Ｇと第１金属配線層Ｍ１との接
続孔又は拡散層ＤＰ，ＤＮと第１金属配線層Ｍ１との接
続孔である。Ｖ１２は第１金属配線層Ｍ１と第２金属配
線層Ｍ２との接続孔、Ｖ２３は第２金属配線層Ｍ２と第
３金属配線層Ｍ３との接続孔である。

【００４８】図１０の遅延回路ＤＬでは、そのメタルス
イッチ１０２Ｓ，１０２Ｍ，１０２Ｅの接続態様によ
り、入力端子ＩＮから出力端子ＯＵＴに至る信号伝播経
路には遅延素子１００は１つも配線されておらず、イン
バータ１０３Ｓ，１０３Ｅが配線されている。

【００４９】図１１には図１０に対してメタルスイッチ
１０２Ｓ，１０２Ｍ，１０２Ｅの接続態様だけが異なる
遅延回路ＤＬのレイアウトパターンが示されている。図
１１の遅延回路ＤＬにおいて入力端子ＩＮから出力端子
ＯＵＴに至る信号伝播経路にはインバータ１０３Ｓ，１
０３Ｅ及び直列２段の遅延素子１００が配置されてい
る。図１０と図１１の回路の機能上の相違は、レイアウ
トパターン上での第３金属配線層Ｍ３のパターンのみの
相違によって実現されている。したがって、遅延回路Ｄ
Ｌに設定すべき遅延時間に応じて、第３金属配線層Ｍ３
のパターンを修正し、或いは、第３金属配線層Ｍ３のパ
ターンを選択するだけで、設計上、簡単に所望の遅延時
間を設定することができる。

【００５０】《２相クロック生成回路の遅延時間設定》
次に、図１の半導体集積回路１の２相クロック生成回路
１１〜１７に含まれる夫々の遅延回路ＤＬに対して設計
上どのような観点で遅延時間を設定するかについて説明
する。

【００５１】先ず、２相クロック生成回路１１〜１７で
生成される２相クロック信号のノンオーバラップ量につ
いて説明する。即ち、図１２に示されるように、高速ク
ロックを用いる高速動作機能モジュールの設計では種々
のタイミング条件が厳しく一般に当該モジュールの設計
時間は多くなり、それに比例して、同期用の２相クロッ
ク信号のスキューも小さくて済む。これに対し、低速ク
ロックを用いる低速動作機能モジュールの設計では種々
のタイミング条件はさほど厳しくなく、過去の設計資産
を流用すれば済む場合も多いから、一般に当該モジュー
ルの設計時間は少なく、それに応じて、同期用の２相ク
ロック信号のスキューは大きくなる傾向に有る。

【００５２】このとき、相対的に低速な機能モジュール
が用いる相対的に周波数の低い２相クロック信号のノン
オーバラップ量（ノンオーバラップ時間）は、相対的に
高速な機能モジュールが用いる相対的に周波数の高い２
相クロック信号のノンオーバラップ量よりも大きくされ
る。例えば、３Ａ，３Ｂ，３Ｃなどの高速クロックを用
いる高速動作機能モジュールに対しては図６の遅延時間
Ｔを小さく設定し、５Ａ，５Ｂなどの低速クロックを用
いる低速動作機能モジュールに対しては図６の遅延時間
Ｔを大きく設定する。

【００５３】図１３には上記観点による２相クロック信
号のスキューとノンオーバラップ時間の設計例が示され
る。図１３（Ａ）は高速動作機能モジュールの例であ
り、２相クロック信号ＣＫ１１ｔ，ＣＫ１１ｂに対して
スキュー及びノンオーバラップ量が小さくなるように機
能モジュールの設計が行われる。図１３（Ｂ）は低速動
作機能モジュールの例であり、比較的短時間で行われる
設計過程において例えば２相クロック信号ＣＫ３１ｔ，
ＣＫ３１ｂにオーバラップＴｏｖを生じている。この場
合、当該低速動作機能モジュールに内蔵された２相クロ
ック生成回路１１の双方の遅延回路ＤＬの遅延時間を夫
々Ｔｏｖ分だけ大きくする。これによって、図１３
（Ｃ）のように、２相クロック信号のオーバラップが解
消される。

【００５４】図１の半導体集積回路１において、機能モ
ジュール３Ａ，３Ｂ，３Ｃ，４Ａ，４Ｂ、５Ａ，５Ｂに
含まれる順序回路は、ＣＫ１１ｔ，ＣＫ１１ｂ等の固有
の２相クロック信号によってスルーラッチ形態で動作さ
れる。３Ａ，３Ｂ，３Ｃ等の相対的に高速動作される機
能モジュールでは２相クロック信号のノンオーバラップ
量が相対的に小さくされているから、当該２相クロック
信号のサイクル時間内において、そのクロック信号を受
けて動作する順序回路の後段に配置された組合せ回路に
とって出力確定タイミングとして許容される期間が相対
的に長くされ、高速化への対応が容易になる。一方、５
Ａ，５Ｂ等の比較的動作速度の遅い機能モジュールでは
当該２相クロック信号のサイクル時間はもともと長く、
ノンオーバラップ量が大きくても、そのクロック信号を
受けて動作する順序回路後段の組合せ回路にとって出力
確定タイミングとして許容されている期間は十分長いか
ら、高速動作される機能モジュールにおいて必要とされ
る程にノンオーバラップ量を小さくする為の設計時間
（クロックスキュー回避のための設計時間）をかける必
要もない。これにより、動作速度の異なる機能モジュー
ルを搭載する半導体集積回路１において、高速クロック
を用いる高速動作機能モジュールに対しては高速化への
対応が容易であり、しかも、低速クロックを用いる低速
動作機能モジュールに対してはクロックスキュー対策の
点で設計期間の増大やコスト上昇を抑えることができ
る。

【００５５】《クロックバッファの遅延時間設定》次
に、図１の半導体集積回路１のクロックバッファ８１〜
８７に含まれる夫々の遅延回路ＤＬに対して設計上どの
ような観点で遅延時間を設定するかについて説明する。

【００５６】図１４にはクロックバッファ８３，８４か
ら機能モジュール３Ａ，３Ｂ内部の順序回路に至るクロ
ック供給系が例示されている。

【００５７】半導体集積回路１の全体では各クロックバ
ッファから対応する２相クロック生成回路までのクロッ
ク配線は、特に制限されないが、等長・等幅など相互に
遅延成分が等しくされ、また、２相クロック生成回路か
ら順序回路までのクロック配線も、特に制限されない
が、各機能モジュール内において等長・等幅など相互に
遅延成分が等しくされている。一方、夫々の機能モジュ
ールにおいて、その論理規模はほとんどの場合相違さ
れ、これに応じて２相クロック生成回路の負荷も機能モ
ジュール間で相違される場合が多い。

【００５８】図１４の例では、論理規模は機能モジュー
ル３Ｂよりも機能モジュール３Ａの方が大きく、機能モ
ジュール３Ａの２相クロック生成回路１３が駆動すべき
負荷は、機能モジュール３Ｂの２相クロック生成回路１
４が駆動すべき負荷よりも大きくされている。このと
き、設計上、クロックバッファ８３，８４に設定すべき
遅延時間は、各機能ブロック内のクロック伝達系の負荷
を考慮して、機能ブロック間でクロックスキューを生じ
ないように決定すればよい。

【００５９】上記条件において機能モジュール３Ａの順
序回路１３ＬＴＣに供給されるクロック信号ＣＫ１１ｂ
と、機能モジュール３Ｂの順序回路１４ＬＴＣに供給さ
れるクロック信号ＣＫ１２ｔとのクロックスキューの抑
制という観点から、図１５をも参照しながら、クロック
バッファ８３，８４の遅延回路ＤＬに対する遅延時間設
定態様の一例を説明する。

【００６０】図１５の（Ａ）は機能モジュール間でのク
ロック補正を行なわない場合を示してある。即ち、クロ
ックバッファ８３，８４の遅延回路による遅延時間を全
く等しくしている。その場合には、機能モジュール３Ａ
と３Ｂ内の２相クロック生成回路による駆動負荷の相違
に起因して、機能モジュール３Ａと３Ｂとの間で、例え
ばクロック信号ＣＫ１２ｔとＣＫ１１ｂに不所望なオー
バラップＴｏｖを生ずる。クロック信号ＣＫ１２ｔとＣ
Ｋ１１ｂに対するそのようなオーバラップＴｏｖの発生
を抑止するには、図１５（Ｂ）に例示されるように、ク
ロックバッファ８３、８４の遅延回路ＤＬによる遅延時
間の設定を変えて、機能モジュール間でのクロック補正
を行なえばよい。具体的には、クロックバッファ８４に
対してはクロック信号ＣＫ１２の位相を“−Ｔ１”補正
し、クロックバッファ８３に対してはクロック信号ＣＫ
１１の位相を“＋Ｔ２”補正する。

【００６１】《半導体集積回路の開発方法》図１６には
前記半導体集積回路１の開発方法の一例が示されてい
る。同図はクロック系のレイアウト設計処理（Ｓ１）を
主体に示してあり、クロック系以外のレイアウト設計
は、その他レイアウト設計処理（Ｓ１０）のステップに
集約されているものとする。

【００６２】半導体集積回路１の開発方法は、レイアウ
ト設計処理（Ｓ１）、マスク作成処理（Ｓ２）、製造
（Ｓ３）、評価・特性調整処理（Ｓ４）、及びタイミン
グ調整処理（Ｓ５）の各ステップを有する。

【００６３】レイアウト設計処理（Ｓ１）では、前記そ
の他レイアウト設計処理（Ｓ１０）が行われると共に、
クロック系に対しては、先ず最初、機能モジュール内ク
ロックレイアウト設計処理（Ｓ１１）、機能モジュール
間レイアウト設計処理（Ｓ１２）、チップ全体クロック
遅延評価処理（Ｓ１３）が行われる。機能モジュール内
クロックレイアウト設計処理（Ｓ１１）では、前記図１
２で説明した高速・低速機能モジュールの観点による２
相クロック信号のクロックスキューの最小化処理を行な
うことになる。

【００６４】ステップＳ１１，Ｓ１２のクロックレイア
ウトで実際にクロックスキューなどが生じている場合、
タイミングのずれや、オーバラップの量は、ステップＳ
１３で評価される。その評価結果を基に、ステップＳ１
１、Ｓ１２のクロックレイアウトによって得られるクロ
ックタイミングが調整可能範囲であるか否かが判定され
（Ｓ１４）、調整範囲を超えている場合にはステップＳ
１１，Ｓ１２をやり直し、調整範囲を超えていなけれ
ば、機能モジュール内のクロック遅延のばらつき補正
（Ｓ１６）、機能モジュール間のクロック遅延のばらつ
き補正（Ｓ１５）を行なう。

【００６５】前記機能モジュール内のクロック遅延のば
らつき補正処理（Ｓ１６）では、図１３で説明したよう
な２相クロック信号相互間のスキュー抑止のためのノン
オーバラップ量の設定を変更する事が行われる。

【００６６】機能モジュール間のクロック遅延のばらつ
き補正処理（Ｓ１５）では、前記図１５で説明したよう
に、機能モジュールに内蔵されている２相クロック生成
回路の駆動負荷の相違を考慮してクロックバッファの遅
延回路（ＤＬ）の設定を変更する事が行われる。

【００６７】レイアウト設計（Ｓ１）の後、その設計結
果を用いてフォトマスクなどを作成し（Ｓ２）、作成さ
れたフォトマスクを用いて半導体集積回路１の製造が行
われる（Ｓ３）。製造された半導体集積回路に対しては
更に評価が行われる（Ｓ３）。このステップでは、製造
された半導体集積回路（実チップ）に対してクロック供
給系の評価が行なわれる。

【００６８】ステップＳ４での評価においてクロックタ
イミングが製品マージン内に収まるかの判定がなされ
（Ｓ６）、収まっていればその製品は出荷される。

【００６９】ステップＳ４での評価においてクロックタ
イミングが製品マージン内に収まっていない場合には以
下の処理が行なわれる。即ち、ワーキングサンプル等の
少量出荷の場合は、ＦＩＢ（Focused Ion Beam：収束分
子線）加工によって実チップに対してクロックタイミン
グを調整し（Ｓ７）、調整されたものがワーキングサン
プルなどとされる。ＦＩＢ加工によるクロックタイミン
グの調整は、例えば、図１０や図１１で説明した第３金
属配線層Ｍ３のパターンを部分的に修正して行なう。ま
た、今後の製品のクロックタイミングが製品マージン内
に収まるようにするために配線層レイアウトの変更など
によりクロックタイミングの調整が行なわれ（Ｓ５）、
その調整結果がマスクパターンに反映される。この場合
の配線層レイアウトの修正の際も、例えば図１０や図１
１で説明した第３金属配線層Ｍ３のパターンを部分的に
修正して行うことが可能であるため、修正するマスク枚
数が少なくて済み、修正に必要な時間の増大、コストの
増加を抑えることができる。また、特に制限されない
が、Ｓ１１とＳ１２、Ｓ１５とＳ１６は相互に入れ代え
ることも可能である。

【００７０】《機能モジュールデータ》図１６で説明し
た半導体集積回路の開発では、機能モジュールデータを
設計部品として用いることができる。以下、そのような
設計部品としての機能モジュールデータについて説明す
る。

【００７１】機能モジュールとは、半導体集積回路等の
設計に際して、その中に設けられるべき演算機能や信号
制御機能等の機能上のまとまりを意味し、例えば図１で
説明したＣＰＵ３Ａ、ＤＳＰ３Ｂ等の機能単位を意味す
ることもある。この機能モジュールの機能若しくは構成
を特定する機能モジュールデータにはハードモジュール
データというものがある。これは、その部分のレイアウ
トの設計が完了し、そのレイアウトを形成するための複
数のマスクパターンを表すところのデータであって、部
品としてチップ設計者に提供される。最近では、そのよ
うなハードモジュールデータをハードＩＰ（Intellectu
al Property：知的所有権）モジュールデータとも称す
る。このようなハードモジュールをチップ設計者に提供
する際には、そのハードモジュールを定義するデータと
して、ＨＤＬ(Hardware Description Language)等のコ
ンピュータ言語で、そのモジュールの機能を記述したデ
ータと共に、その回路のレイアウトを表すところのマス
クパターンのデータ（例えば、マスクパターンを形成す
るための描画データ）等が提供される。この様なハード
モジュールデータに対して、ソフトモジュールデータと
呼ばれるものがある。ソフトモジュールデータでは、そ
のモジュールの機能がＨＤＬ等の記述によって特定さ
れ、その記述が部品としてチップ設計者に提供される。
ソフトモジュールデータではモジュールの機能を記述し
たＨＤＬ等の記述を基に、論理合成等を行うことによ
り、実際の回路を作成し、レイアウトが可能となる。こ
のようなソフトモジュールデータは、ハードＩＰモジュ
ールデータに対してソフトＩＰモジュールデータとも称
される。

【００７２】図１７には前記半導体集積回路１等の開発
に利用可能なハードＩＰモジュールデータ１３０の一例
が示される。図１７に示されるハードＩＰモジュールデ
ータ１３０は、例えば前記ＣＰＵ３Ａを定義するデータ
であり、エンジニアリングワークステーションなどのコ
ンピュータを用いて一つの半導体チップに形成されるべ
き集積回路の設計に用いられる部品データとして位置付
けられる。このハードＩＰモジュールデータは、磁気テ
ープ、フロッピーディスク、ハードディスク、ＣＤ−Ｒ
ＯＭ、ＭＯ（マグネット−オプチカル・ディスク）など
の記憶媒体に、コンピュータによって読取り可能に記憶
されている。

【００７３】前記ＩＰモジュールデータ１３０は、前記
ＣＰＵ３Ａを半導体チップに形成するための図形パター
ンを定めるレイアウトパターンデータ１３１と、前記Ｃ
ＰＵ３Ａの機能を記述した機能記述データ１３２と、検
証用データ１３３と、ユーティリティーデータ１３４と
を含んでいる。

【００７４】前記レイアウトパターンデータ１３１は、
半導体チップにＣＰＵ３Ａを製造する際に使われるマス
クのレイアウトパターンを形成するためのデータであ
り、例えばマスクパターンを形成するための描画データ
である。レイアウトパターンデータ１３１は、半導体チ
ップ上の半導体層（半導体領域）、ポリシリコン配線
層、多層の金属配線層、絶縁層等の回路形成層毎に、図
形パターンを規定するデータであり、例えば、ＧＤＳ２
と称されるようなストリームフォーマットのデータとさ
れ、エンジニアリングワークステーションによって構成
されるようなマスク設計装置等に読み込まれて、フォト
マスクのパターンを生成することができるようなデータ
とされる。

【００７５】前記レイアウトパターンデータ１３１のう
ち、特に、図１０及び図１１で説明したような第３金属
配線層Ｍ３のレイアウトパターンデータに関しては、図
５に例示される遅延回路１３ＤＬａ，１３ＤＬｂの遅延
時間毎に相違される複数の配線パターンデータＤＬＰ＃
１〜ＤＬＰ＃ｎが予め用意されている。この配線パター
ンデータＤＬＰ＃１〜ＤＬＰ＃ｎは、図１０、図１１に
対応させるなら、第３金属配線層Ｍ３で形成されるバイ
パス１０１Ｂ及びメタルスイッチ１０２Ｓ，１０２Ｍ，
１０２Ｅの状態を決定するパターンデータである。この
配線パターンデータＤＬＰ＃１〜ＤＬＰ＃ｎが図５の２
相クロック生成回路１３においてどの程度のノンオーバ
ラップ量に対応するかは前記ユーティリティーデータ１
３４で対応付けられている。例えば、Ｔｏｖ＃１のノン
オーバラップ量を得る為に選択すべき配線パターンデー
タはＤＬＰ＃１であることを意味している。尚、このよ
うな対応データはデータそれ自体で提供されなくても、
ドキュメントで提供されてもよい。

【００７６】前記機能記述データ１３２は、ＣＰＵ３Ａ
の機能をＨＤＬ等のコンピュータ言語で機能記述したデ
ータである。このデータは、ネットと信号名とを用い
て、機能モデル毎に、順序回路や組合せ回路などから成
る論理ゲートを機能記述している。前記検証用データ１
３３はハードＩＰモジュールデータ１３０を用いて形成
されるＣＰＵ３Ａをその他の機能モジュールと一緒に機
能若しくは回路検証したりするときに必要なＣＰＵ３Ａ
の外部インタフェースタイミング等を提供する情報であ
る。この機能記述データや検証用データの中に、クロッ
ク信号の遅延情報やノンオーバラップ時間等のＤＬＰ＃
１〜ＤＬＰ＃ｎに対応した情報を含めても良い。ここで
は、前記機能記述データ１３２及び検証用データは、ハ
ードＩＰモジュールデータ１３０を用いてレイアウトパ
ターンが特定されるＣＰＵ３Ａの検証に専ら用いられ
る。

【００７７】前記レイアウトパターンデータ１３１は、
機能及び性能的な検証を経たデータであるから、それに
よって特定される回路の機能や性能は既に安定されてい
る性質のものである。したがって、半導体集積回路１の
設計に前記レイアウトパターンデータ１３１を用いるこ
とにより、半導体集積回路１の開発に当たり、ＣＰＵ３
Ａに対して、少ない設計工数で、機能及び性能上高い信
頼性を保証することが可能になる。

【００７８】特に、図１６に示されるような開発方法に
おいて、機能モジュール内の２相クロック生成回路にお
けるノンオーバラップ量を変更する場合（Ｓ１５）、遅
延時間設定用配線パターンＤＬＰ＃１〜ＤＬＰ＃ｎを選
択し直すだけでよいから、その処理は極めて簡単であ
り、しかも、それら配線パターンＤＬＰ＃１〜ＤＬＰ＃
ｎは検証済パターデータであるから、パターンの変更に
よって回路特性などの信頼性が低下する虞も無い。また
ＤＬＰ＃１〜ＤＬＰ＃ｎのいずれを選択するかに応じ
て、機能記述データや検証用データに含まれる遅延時間
情報等も利用できるようになるため、Ｓ１３やＳ４での
評価も容易となる。

【００７９】上記図１７のハードＩＰモジュールデータ
は２相クロック生成回路における遅延回路ＤＬの遅延時
間設定には図７、図１０及び図１１の回路構成を想定し
ているが、図８のように容量性負荷素子１１１の数によ
って遅延時間を設定する場合も、予めメタルスイッチ１
１１Ｓａ，１１１Ｓｂを含む配線１１１の状態が異なる
複数種類の金属配線層パターンのデータを用意して、前
述同様に選択可能にしておけばよい。また、図９のよう
に常時オン状態にされるＭＯＳトランジスタの位置と数
とによって遅延時間を設定する回路構成の場合にも、予
めメタルスイッチ１２０Ｓａ，１２０Ｓｂを含む配線１
２０Ｂ，１２０Ｃの状態が異なる複数種類の金属配線層
パターンのデータを用意して、前述同様に選択可能にし
ておけばよい。

【００８０】図１８には前記半導体集積回路１等の開発
に利用可能なソフトＩＰモジュールデータ１４０の一例
が示される。図１８に示されるソフトＩＰモジュールデ
ータ１４０は、例えば前記ＣＰＵ３Ａを定義するデータ
であり、エンジニアリングワークステーションなどのコ
ンピュータを用いて一つの半導体チップに形成されるべ
き半導体集積回路の設計に用いられる部品データとして
位置付けられる。このソフトＩＰモジュールデータも、
磁気テープ、フロッピーディスク、ハードディスク、Ｃ
Ｄ−ＲＯＭ、ＭＯ（マグネット−オプチカル・ディス
ク）などの記憶媒体に、コンピュータによって読取り可
能に記憶されている。

【００８１】前記ソフトＩＰモジュールデータ１４０
は、前記ＣＰＵ３Ａの機能を定める機能記述データ１４
１と、検証用データ１４２と、ユーティリティーデータ
１４３とを含んでいる。

【００８２】前記機能記述データ１４１は、ＣＰＵ３Ａ
の機能をＨＤＬ等のコンピュータ言語で機能記述したデ
ータであり、ネットと信号名とを用いて、順序回路や組
合せ回路などから成る論理ゲートを機能記述している。
更に詳しくは、その機能記述データ１４１は、命令デコ
ーダ、演算ユニット、シーケンスコントローラ、２相ク
ロック生成回路などの回路構成用機能モデル毎の機能モ
デルデータを有する。図１８に例示される機能モデルデ
ータは、２相クロック生成回路モデルのデータ１４１ａ
と、その他の回路構成用機能モデルのデータ１４１ｂと
されている。

【００８３】特に、２相クロック生成回路モデル１４１
ａには遅延経路記述ＰＳＤが含まれている。この遅延経
路記述ＰＳＤは、図５の遅延回路１３ＤＬａ，１３ＤＬ
ｂが図７の回路構成を採用している場合には、メタルス
イッチ１０１Ｓを含む配線１０１の接続状態をネット名
と信号名とを用いて論理的に記述してある。その記述を
変更して遅延経路を変更すれば遅延回路１３ＤＬａ，１
３ＤＬｂによる遅延時間を変更する事ができる。特に、
図１８の例では、遅延経路記述ＰＳＤで選択可能な遅延
経路に応じて２相クロック生成回路１３でどの程度のノ
ンオーバラップ量を得られるかが前記ユーティリティー
データ１４３に記述されている。即ち、Ｔｏｖ＃１のノ
ンオーバラップ量が得られる遅延経路記述データはＰＳ
Ｄ＃１であり、Ｔｏｖ＃ｎのノンオーバラップ量が得ら
れる遅延経路記述データはＰＳＤ＃ｎであることが記述
されている。ノンオーバラップ量を変更する場合には、
所要のノンオーバラップ量に対応する遅延経路記述をユ
ーティリティーデータ１４３から選んで２相クロック生
成回路モデル１４１ａの記述データの一部として採用す
ればよい。尚、このような対応データはデータそれ自体
で提供されなくても、ドキュメントで提供されてもよ
い。

【００８４】前記検証用データ１４２はソフトＩＰモジ
ュールデータ１４０を用いて形成されるＣＰＵ３Ａをそ
の他の機能モジュールと一緒に論理シミュレーションし
たりするときに必要なＣＰＵ３Ａの外部インタフェース
タイミング等を提供する情報であり、クロックのノンオ
ーバラップ量等についての情報を含んでいても良い。

【００８５】機能記述データ１４１によって特定される
回路の機能や性能はハードＩＰモジュールデータの場合
ほど安定性が保証されていない反面、回路の駆動能力等
に関する設計の自由度が保証されている。例えば、外部
機能モジュールの負荷の大小に応じて、出力ドライバ又
は出力バッファの駆動能力を容易に変更することができ
る。

【００８６】上記図１８のソフトＩＰモジュールデータ
は２相クロック生成回路における遅延回路の遅延時間設
定には図７の論理機能を想定しているが、図８のように
容量性負荷素子の数によって遅延時間を設定する場合に
はそれに応じた遅延経路記述を採用し、また、図９のよ
うにオン状態にされるＭＯＳトランジスタの位置と数と
によって遅延時間を設定する場合にはメタルスイッチ１
２０Ｓａ，１２０Ｓｂを含む配線１２０Ｂ，１２０Ｃの
接続状態を示す制御配線記述を採用すればよい。

【００８７】図１９には半導体集積回路１の設計に用い
られるエンジニアリングワークステーション、パーソナ
ルコンピュータ若しくは設計装置のようなコンピュータ
の一例が示される。図１９に示されるコンピュータ１５
０は、プロセッサ及びメモリなどを実装したプロセッサ
ボード、そして各種インタフェースボードを搭載した本
体１５１に、ディスプレイ１５２、キーボード１５３、
ディスクドライブ１５４などの代表的に示された周辺機
器が接続されて構成される。図１７及び図１８で説明し
たハードＩＰモジュールデータ３０やソフトＩＰモジュ
ールデータ１４０は記憶媒体１５５に格納されている。
記憶媒体１５５は、特に制限されないが、前記ディスク
ドライブ１５４に装着されて、それに記憶されているＩ
Ｐモジュールデータがコンピュータの本体１５１に読み
込まれる。半導体集積回路１の開発に当たり、複数個の
機能モジュールに対してＩＰモジュールデータを用いる
ことができ、ハードＩＰモジュールデータとソフトＩＰ
モジュールデータとが混在されていてもよい。コンピュ
ータ１５０は、機能設計、回路設計、レイアウト設計な
どの設計ツールを有し、読み込んだＩＰモジュールデー
タは、そのデータの対応される設計ツールにとって設計
部品として利用される。コンピュータ１５０は分散処理
システムであっても良い。例えば、ディスクアクセス、
レイアウト演算、マンマシン・インタフェースの夫々を
個別のコンピュータを用いて処理させ、処理結果を連携
して利用可能にしてもよい。

【００８８】尚、前記ＩＰモジュールデータの容量が大
きくなり、１個の記憶媒体１５５に格納することが不可
能になった場合には、複数の記憶媒体に分けてＩＰモジ
ュールデータを格納させるようにしてもよい。勿論、上
記ＩＰモジュールデータを、予め複数の記憶媒体に格納
するように分割しておいて、複数の記憶媒体に格納して
もよい。

【００８９】以上のように、動作速度の異なる複数の機
能モジュールを搭載する半導体集積回路１の設計におい
て、設計ツールのようなコンピュータ１５０で記憶媒体
１５５から上記機能モジュールデータであるＩＰモジュ
ールデータを読み込んで用いれば、クロックスキュー対
策の点で、設計期間の増大やコスト上昇を抑えることが
でき、クロック同期動作の信頼性が高く高速動作に対応
した半導体集積回路１の設計を容易化することができ
る。

【００９０】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００９１】以上の説明では２相クロックに同期動作さ
れる順序回路をスルーラッチ形態で動作させる場合につ
いて説明したが、本発明はエッジトリガ形態で動作され
る順序回路を含む機能モジュール、半導体集積回路、及
びその開発方法にも適用することができる。例えば、エ
ッジトリガ形態を含む場合ではクロック信号サイクルの
長い多相クロック信号ほど相対的に大きなノンオーバラ
ップ量を設定するから、クロックスキュー回避のための
設計時間を短縮できるようになる。

【００９２】また、多相クロック信号は２相クロック信
号に限定されず、３相又は４相以上であってもよい。ま
た、個々の機能モジュールが夫々多相クロック生成回路
を内蔵し、クロックバッファから単相クロック信号を受
けて多相クロック信号を生成する構成に限定されない。
機能モジュールは外部から多相クロック信号を受けて動
作する場合であっても、低速動作機能モジュールにおけ
る多相クロック信号のノンオーバラップ量を高速動作機
能モジュールにおける多相クロック信号のノンオーバラ
ップ量よりも大きくする構成を採用することは可能であ
る。

【００９３】また、半導体集積回路に内蔵される機能モ
ジュールの種類、ＩＰモジュールデータで提供される機
能モジュールの種類は上述の説明に限定されず、適宜変
更可能である。また、機能モジュールの設計データがＩ
Ｐモジュールデータとして提供される場合においては、
半導体集積回路の機能モジュールが全て同一の動作速度
で動作するものであっても良く、その場合、開発する半
導体集積回路の動作に最も適したノンオーバラップ量や
遅延時間を選択することが可能となる。

【００９４】そして、本発明は図１に示されるマイクロ
コンピュータに適用されるだけでなく、マイクロプロセ
ッサや、大規模なＤＲＡＭと共に所要のデータ処理機能
を搭載したシステムＬＳＩ若しくはアクセラレータ等と
称される半導体集積回路やその開発方法等にも広く適用
することができる。

【００９５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９６】すなわち、低速動作機能モジュールにおけ
る多相クロック信号のノンオーバラップ量を高速動作機
能モジュールにおける多相クロック信号のノンオーバラ
ップ量よりも大きくする構成を採用することにより、機
能モジュールに含まれる順序回路が多相クロック信号に
よってスルーラッチ形態で動作される場合、高速動作さ
れる機能モジュールでは、高速化への対応が容易にな
り、一方、比較的動作速度の遅い機能モジュールでは、
高速動作される機能モジュールと同様にノンオーバラッ
プ量を小さくする為の設計時間（クロックスキュー回避
のための設計時間）をかける必要もない。これにより、
動作速度の異なる機能モジュールを搭載する半導体集積
回路において、高速化への対応が容易であり，しかも、
低速動作機能モジュールに対してはクロックスキュー対
策の点で、設計期間の増大やコスト上昇を抑えることが
できる。

【００９７】エッジトリガ形態を含む場合ではクロック
信号サイクルの長い多相クロック信号ほど相対的に大き
なノンオーバラップ量を設定するから、クロックスキュ
ー回避のための設計時間を短縮できる。

【００９８】機能モジュール間でのクロックスキューの
低減と、機能モジュール内の多相クロック信号の各相の
クロック信号間の位相調整若しくはスキュー抑制とを、
夫々分けて別々の回路で行なうことを可能にすることに
より、クロック供給系の設計が容易化でき、また、それ
によって得られる半導体集積回路のクロック同期動作に
高い信頼性を得ることができるようになる。

【００９９】また、複数のクロックバッファを隣接配置
すれば、クロックバッファを半導体チップ上に分散させ
る場合に比べ、プロセス上トランジスタのゲート長等が
ばらつくことによる影響を小さくすることが可能にな
り、これによって、クロックバッファの駆動能力の設計
値に対する誤差が小さくなり、クロックスキューの低減
に寄与することができる。

【０１００】前記信号伝播遅延時間を決定する回路とし
て、複数の遅延素子と、少なくとも一つの遅延素子をバ
イパスさせて残りの遅延素子を直列形態に接続し或いは
前記複数の遅延素子を全部直列形態に接続する配線とを
有し、前記遅延素子の直列段数によって信号伝播遅延時
間を決定することにより、遅延時間の設定若しくは変更
を簡単にできる。複数の容量性負荷素子を有し、クロッ
ク信号の信号伝播経路に並列的に接続する前記容量性負
荷素子の数に基づいて信号伝播遅延時間を決定するよう
にしても、同様に、遅延時間の設定若しくは変更が簡単
である。更に、常時オン動作させるプッシュプルトラン
ジスタの位置と数とを配線で制御する構成によっても、
上記同様、遅延時間の設定若しくは変更が簡単になる。

【０１０１】多相クロック信号のノンオーバラップ量若
しくは位相差を調整可能とする設計部品データとしての
機能モジュールデータに、多相クロック信号を生成する
クロック生成回路を定めるデータを含め、このデータを
コンピュータ読取り可能に記憶媒体に格納して提供す
る。この多相クロック生成回路を定めるデータには、多
相クロック信号の各相のクロック信号の位相を規定する
信号伝播遅延時間を決定する遅延回路を各相のクロック
信号毎に定めることができ且つ前記位相を選択可能とし
て多相クロック信号のノンオーバラップ量を決定するデ
ータを含めることにより、動作速度の異なる複数の機能
モジュールを搭載する半導体集積回路の設計において、
設計ツールのようなコンピュータで記憶媒体から上記機
能モジュールデータを読み込んで用いれば、クロックス
キュー対策の点で、設計期間の増大やコスト上昇を抑え
ることができ、クロック同期動作の信頼性が高く高速動
作に対応した半導体集積回路の設計を容易化することが
できる。

【０１０２】半導体チップに複数の機能モジュールを搭
載し、前記機能モジュールを所定のノンオーバラップ量
が規定された多相クロック信号に同期動作させる半導体
集積回路を開発する方法の観点によれば、前記複数の機
能モジュールに供給される前記多相クロック信号の周波
数を相違させるとき、相対的に周波数の低い前記多相ク
ロック信号のノンオーバラップ量は相対的に周波数の高
い前記多相クロック信号のノンオーバラップ量よりも大
きくする。この開発方法によれば、クロックスキュー対
策の点で、設計期間の増大やコスト上昇を抑えることが
でき、クロック同期動作の信頼性が高く高速動作に対応
した半導体集積回路の開発を容易化することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路をクロック供給系
を主体に示したレイアウト図である。

【図２】図１の半導体集積回路におけるクロック供給系
を部分的に抜き出して示したブロック図である。

【図３】クロックバッファの一例を示すブロック図であ
る。

【図４】図３のクロックバッファの入出力信号波形の一
例を示し動作波形図である。

【図５】２相クロック生成回路の論理構成の一例を示す
論理回路図である。

【図６】図５の２相クロック生成回路の動作波形の一例
を示す動作波形図である。

【図７】クロックバッファ及び２相クロック生成回路に
含まれる遅延回路の遅延時間を遅延素子のバイパスの有
無で決定する回路形式の一例を示す論理回路図である。

【図８】クロックバッファ及び２相クロック生成回路に
含まれる遅延回路の遅延時間をクロック伝播経路の入力
用量素子の数で決定する回路形式の一例を示す論理回路
図である。

【図９】クロックバッファ及び２相クロック生成回路に
含まれる遅延回路の遅延時間を常時オン状態にされるプ
ッシュ・プルトランジスタの位置と数とによって決定す
る回路形式の一例を示す論理回路図である。

【図１０】図７に示される遅延回路に類似する遅延回路
のレイアウトパターンの一例と論理構成を示す説明図で
ある。

【図１１】図１０に対してメタルスイッチの接続態様だ
けが異なる遅延回路のレイアウトパターンの一例と論理
構成を示す説明図である。

【図１２】機能モジュールの動作速度、設計時間、スキ
ュー発生率、ノンオーバラップ時間の相関を例示する説
明図である。

【図１３】低速機能モジュールほど２相クロック信号の
ノンオーバラップ時間を大きくするという観点に立った
とき２相クロック信号のスキューに対するノンオーバラ
ップ時間の設定例を示す波形図である。

【図１４】クロックバッファから機能モジュールの内部
の順序回路回路に至るクロック供給系の負荷が相違する
場合を例示したブロック図である。

【図１５】複数の機能モジュール内部のクロック伝播経
路の負荷の相違を考慮して複数個のクロックバッファの
遅延回路に異なる遅延時間を設定する場合を例示した波
形図である。

【図１６】半導体集積回路の開発方法の一例を示すフロ
ーチャートである。

【図１７】ハードＩＰモジュールデータの一例を示すデ
ータフォーマット図である。

【図１８】ソフトＩＰモジュールデータの一例を示すデ
ータフォーマット図である。

【図１９】半導体集積回路の設計に用いられるエンジニ
アリングワークステーション等のコンピュータを例示す
る斜視図である。

【符号の説明】

１ 半導体集積回路 ２ 半導体チップ ３Ａ、３Ｂ，３Ｃ 高速機能モジュール ４Ａ，４Ｂ 中速機能モジュール ５Ａ，５Ｂ 低速機能モジュール ７ ＰＬＬ ＣＫ１，ＣＫ２，ＣＫ３ 単相クロック信号 ８ モジュール間バッファ回路 ８１〜８７ クロックバッファ ８２１ＤＬ，８２ＤＬ 遅延回路 ８３ＤＬ，８４ＤＬ，８５ＤＬ 遅延回路 ８６ＤＬ，８７ＤＬ 遅延回路 ＣＫ１１、ＣＫ１２，ＣＫ１３ 高速クロック信号 ＣＫ２１，ＣＫ２２ 中速クロック信号 ＣＫ３１，ＣＫ３２ 低速クロック信号 １１〜１７ ２相クロック生成回路 ＣＫ１１ｔ，ＣＫ１１ｂ ノンオーバラップ２相クロッ
ク信号 ＣＫ１２ｔ，ＣＫ１２ｂ ノンオーバラップ２相クロッ
ク信号 ＣＫ１３ｔ，ＣＫ１３ｂ ノンオーバラップ２相クロッ
ク信号 ＣＫ２１ｔ，ＣＫ２１ｂ ノンオーバラップ２相クロッ
ク信号 ＣＫ２２ｔ，ＣＫ２２ｂ ノンオーバラップ２相クロッ
ク信号 ＣＫ３１ｔ，ＣＫ３１ｂ ノンオーバラップ２相クロッ
ク信号 ＣＫ３２ｔ，ＣＫ３２ｂ ノンオーバラップ２相クロッ
ク信号 １１ＬＴＣａ，１１ＬＴＣｂ 順序回路 １１ＣＭＢａ 組合せ回路 １３ＤＬａ，１３ＤＬｂ 遅延回路 １３ＬＴＣａ，１３ＬＴＣｂ 順序回路 １３ＣＭＢａ 組合せ回路 ３１ＬＴＣａ，３１ＬＴＣｂ 順序回路 ３１ＣＭＢａ 組合せ回路 ＤＬ 遅延回路 １００ 遅延素子 １０１ 配線 １０１Ｂ バイパス配線 １０１Ｓ メタルスイッチ １１１ 配線 １１１Ｂ バイパス配線 １１０ 容量性負荷素子 １１１Ｓａ，１１１Ｓｂ メタルスイッチ Ｍｐ ｐチャンネル型ＭＯＳトランジスタ Ｍｎ ｎチャンネル型ＭＯＳトランジスタ １２０Ａ 第１配線 １２０Ｂ 第２配線 １２０Ｃ 第３配線 １２０Ｓａ、１２０Ｓｂ メタルスイッチ Ｍ３ 第３金属配線層 １３０ ハードＩＰモジュールデータ １４０ ソフトＩＰモジュールデータ １５０ コンピュータ １５５ 記憶媒体

───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 聡 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 石川 憲輔 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B046 AA08 BA06 JA01 5B079 CC02 CC03 CC14 DD06 DD08 DD13 DD17 5F038 AV13 CA02 CD06 CD08 CD09 CD13 DF01 DF04 DF05 DF11 EZ10 EZ20

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体チップに複数の機能モジュールを
   含み、前記機能モジュールは所定のノンオーバラップ量
   が規定された多相クロック信号に同期動作され、一の機
   能モジュールが用いる多相クロック信号のノンオーバラ
   ップ量は、他の機能モジュールが用いる多相クロック信
   号のノンオーバラップ量よりも大きくされて成るもので
   あることを特徴とする半導体集積回路。
2. 【請求項２】 半導体チップに複数の機能モジュールを
   含み、前記機能モジュールは所定のノンオーバラップ量
   が規定された多相クロック信号に同期動作されるもので
   あり、相互に多相クロック信号の周波数が異なる所定の
   機能モジュール間において、一の機能モジュールが用い
   る相対的に周波数の低い多相クロック信号のノンオーバ
   ラップ量は、他の機能モジュールが用いる相対的に周波
   数の高い多相クロック信号のノンオーバラップ量よりも
   大きくされて成るものであることを特徴とする半導体集
   積回路。
3. 【請求項３】 前記一の機能モジュールと他の機能モジ
   ュールは単相クロック信号に基づいて多相クロック信号
   を生成する多相クロック発生回路を有し、前記多相クロ
   ック発生回路が前記多相クロック信号のノンオーバラッ
   プ量を決定するものであることを特徴とする請求項１又
   は２記載の半導体集積回路。
4. 【請求項４】 前記多相クロック生成回路は、多相クロ
   ック信号の各相のクロック信号の位相を規定する信号伝
   播遅延時間を決定する回路を各相のクロック信号毎に有
   して多相クロック信号のノンオーバラップ量を決定する
   ものであることを特徴とする請求項３記載の半導体集積
   回路。
5. 【請求項５】 前記多相クロック生成回路毎に単相クロ
   ック信号を供給する複数のクロックバッファと、前記複
   数のクロックバッファにクロック信号を供給するクロッ
   ク発生回路とを更に有し、前記複数のクロックバッファ
   は半導体チップ上で隣接配置され、前記クロックバッフ
   ァは、入力されたクロック信号の信号伝播遅延時間を決
   定する回路を有して成るものであることを特徴とする請
   求項４記載の半導体集積回路。
6. 【請求項６】 前記信号伝播遅延時間を決定する回路
   は、複数の遅延素子と、少なくとも一つの遅延素子をバ
   イパスさせて残りの遅延素子を直列形態に接続し或いは
   前記複数の遅延素子を全部直列形態に接続する配線とを
   有し、前記遅延素子の直列段数によって信号伝播遅延時
   間が決定されて成るものであることを特徴とする請求項
   ４又は５記載の半導体集積回路。
7. 【請求項７】 前記信号伝播遅延時間を決定する回路
   は、複数の容量性負荷素子を有し、クロック信号の信号
   伝播経路に並列的に接続する前記容量性負荷素子の数に
   基づいて信号伝播遅延時間が決定されて成るものである
   ことを特徴とする請求項４又は５記載の半導体集積回
   路。
8. 【請求項８】 前記信号伝播遅延時間を決定する回路
   は、複数個直列結合された第１導電型トランジスタと複
   数個直列結合された第２導電型トランジスタとの直列回
   路と、前記第１導電型トランジスタ及び第２導電型トラ
   ンジスタをプッシュ・プル動作させる信号伝達用の第１
   配線と、前記第１導電型トランジスタを常時オン動作さ
   せる電源供給用に割当てられる第２配線と、前記第２導
   電型トランジスタを常時オン動作させる電源供給用に割
   当てられる第３配線とを有し、常時オン動作する第１導
   電型トランジスタ及び第２導電型トランジスタの数と位
   置とによって信号伝播遅延時間が決定されて成るもので
   あることを特徴とする請求項４又は５記載の半導体集積
   回路。
9. 【請求項９】 単相クロック信号を入力してノンオーバ
   ラップ量が規定された第１クロック信号及び第２クロッ
   ク信号を生成するクロック生成回路であって、 前記第１クロック信号の形成に利用される複数の第１遅
   延素子と、前記第２クロック信号の形成に利用される複
   数の第２遅延素子と、前記複数の第１遅延素子のうち少
   なくとも一つをバイパスさせて残りの遅延素子を直列形
   態に接続し或いは前記第１遅延素子を全部直列形態に接
   続する第１配線と、前記複数の第２遅延素子のうち少な
   くとも一つをバイパスさせて残りの遅延素子を直列形態
   に接続し或いは前記第２遅延素子を全部直列形態に接続
   する第２配線とを有し、前記第１配線に接続された遅延
   素子による信号伝播遅延時間と第２配線に接続された遅
   延素子による信号伝播遅延時間とに基づいて第１クロッ
   ク信号と第２クロック信号とのノンオーバラップ量が決
   定されて成るものであることを特徴とするクロック生成
   回路。
10. 【請求項１０】 単相クロック信号を入力してノンオー
    バラップ量が規定された第１クロック信号及び第２クロ
    ック信号を生成するクロック生成回路であって、 前記第１クロック信号の形成に利用される複数の第１容
    量性負荷素子と、前記第２クロック信号の形成に利用さ
    れる複数の第２容量性負荷素子と、前記第１クロック信
    号の形成に利用される信号伝達経路への前記第１容量性
    負荷素子の接続に割当てられる第１配線と、前記第２ク
    ロック信号の形成に利用される信号伝達経路への前記第
    ２容量性負荷素子の接続に割当てられる第２配線とを有
    し、容量性負荷素子による前記第１配線の信号伝播遅延
    時間と容量性負荷素子による第２配線の信号伝播遅延時
    間とに基づいて第１クロック信号と第２クロック信号と
    のノンオーバラップ量が決定されて成るものであること
    を特徴とするクロック生成回路。
11. 【請求項１１】 単相クロック信号を入力してノンオー
    バラップ量が規定された第１クロック信号及び第２クロ
    ック信号を生成するクロック生成回路であって、 前記第１クロック信号を形成するための信号伝播遅延時
    間を決定する第１遅延回路と、前記第２クロック信号を
    形成するための信号伝播遅延時間を決定する第２遅延回
    路とを有し、 前記第１遅延回路及び第２遅延回路は夫々、複数個直列
    結合された第１導電型トランジスタと複数個直列結合さ
    れた第２導電型トランジスタとの直列回路と、前記第１
    導電型トランジスタ及び第２導電型トランジスタをプッ
    シュ・プル動作させる信号伝達用の第１配線と、前記第
    １導電型トランジスタを常時オン動作させる電源供給用
    に割当てられる第２配線と、前記第２導電型トランジス
    タを常時オン動作させる電源供給用に割当てられる第３
    配線とを有し、常時オン動作する第１導電型トランジス
    タ及び第２導電型トランジスタの数と位置とによって信
    号伝播遅延時間が決定されて、 前記第１遅延回路による信号伝播遅延時間と第２遅延回
    路による信号伝播遅延時間とに基づいて第１クロック信
    号と第２クロック信号とのノンオーバラップ量が決定さ
    れて成るものであることを特徴とするクロック生成回
    路。
12. 【請求項１２】 半導体集積回路の設計に用いられる機
    能モジュールデータがコンピュータにより読取り可能に
    記憶された記憶媒体であって、 前記機能モジュールデータは、単相クロック信号に基づ
    いてノンオーバラップ量が規定された多相クロック信号
    を生成するクロック生成回路を定めるデータと、このク
    ロック生成回路で生成される多相クロック信号を受けて
    動作する順序回路を定めるデータとを含み、 前記多相クロック生成回路を定めるデータは、多相クロ
    ック信号の各相のクロック信号の位相を規定する信号伝
    播遅延時間を決定する遅延回路を各相のクロック信号毎
    に定めることができ且つ前記位相を選択可能として多相
    クロック信号のノンオーバラップ量を決定するデータを
    含んで成るものであることを特徴とする記憶媒体。
13. 【請求項１３】 前記遅延回路を定めるデータは、機能
    記述データ又は図形パターンデータであることを特徴と
    する請求項１２記載の記憶媒体。
14. 【請求項１４】 前記遅延回路を定めるデータは、複数
    の遅延素子とクロック配線とを定めるデータを有し、 前記クロック配線を定めるデータは、複数の遅延素子の
    うち少なくとも一つの遅延素子をバイパスさせて残りの
    遅延素子を直列形態に接続し或いは前記複数の遅延素子
    を全部直列形態に接続する態様が予め複数種類定義され
    たデータを含むものであることを特徴とする請求項１２
    記載の記憶媒体。
15. 【請求項１５】 前記遅延回路を定めるデータは、複数
    の容量性負荷素子と接続配線とを定めるデータを有し、 前記接続配線を定めるデータは、接続すべき容量性負荷
    素子の数を相違させた態様が予め複数種類定義されたデ
    ータを含むものであることを特徴とする請求項１２記載
    の記憶媒体。
16. 【請求項１６】 前記遅延回路を定めるデータは、複数
    個直列結合された第１導電型トランジスタと複数個直列
    結合された第２導電型トランジスタとの直列回路と、前
    記第１導電型トランジスタ及び第２導電型トランジスタ
    をプッシュ・プル動作させる信号伝達用の第１配線と、
    前記第１導電型トランジスタを常時オン動作させる電源
    供給用に割当てられる第２配線と、前記第２導電型トラ
    ンジスタを常時オン動作させる電源供給用に割当てられ
    る第３配線とを定めるデータを有し、 前記第１乃至第３配線を定めるデータは、常時オン動作
    すべき第１導電型トランジスタ及び第２導電型トランジ
    スタを相違させた態様が予め複数種類定義されたデータ
    を含むものであることを特徴とする請求項１２記載の記
    憶媒体。
17. 【請求項１７】 半導体チップに複数の機能モジュール
    を搭載し、前記機能モジュールを所定のノンオーバラッ
    プ量が規定された多相クロック信号に同期動作させる半
    導体集積回路を開発する方法であって、 前記複数の機能モジュールに供給される前記多相クロッ
    ク信号の周波数を相違させるとき、１の機能モジュール
    に供給される前記多相クロック信号のノンオーバラップ
    量は他の機能モジュールに供給される前記多相クロック
    信号のノンオーバラップ量よりも大きくすることを特徴
    とする半導体集積回路の開発方法。
18. 【請求項１８】 前記半導体チップに機能モジュールを
    搭載するに当たり、単相クロック信号に基づいてノンオ
    ーバラップ量の異なる多相クロック信号を生成するクロ
    ック生成回路を定めるデータと、このクロック生成回路
    で生成される多相クロック信号を受けて動作する順序回
    路を定めるデータとを含む機能モジュールデータを設計
    部品データとして読み込み、 読み込んだ前記機能モジュールデータの内のクロック生
    成回路を定めるデータから、前記多相クロック信号の各
    相毎に設けられていて各相のクロック信号の位相調整を
    可能とする遅延回路を定めるデータを選択して、前記多
    相クロック信号のノンオーバラップ量を設定することを
    特徴とする請求項１７記載の半導体集積回路の開発方
    法。