JP7454689B2 - クロック回路、メモリ及び半導体構造の製造方法 - Google Patents

Description

（関連出願の相互参照）
本願は、２０２１年７月２０日に提出された、出願番号が２０２１１０８２１４４７．５であり、出願名称が「クロック回路、メモリ及び半導体構造の製造方法」である中国特許出願に基づく優先権を主張し、その全内容が参照として本願に組み込まれる。

本願の実施例は、クロック回路、メモリ及び半導体構造の製造方法に関する。

半導体分野において、様々な機能モジュールを、所定の時系列でデータ信号を出力又は受信するように制御することは半導体部品の有効な動作を確保する基礎である。あるデータ信号に対応するクロック信号の正確性を確保するために、上記クロック信号を出力するクロックモジュール内にメイン通路、副次通路及びフィードバックユニットを設けてもよく、メイン通路は、予め設定された信号を受信し、クロック信号を出力するためのものであり、副次通路は、予め設定された信号を受信するためのものであり、その機能モジュールは、メイン通路の機能モジュールと同じであり、フィードバックユニットは、副次通路の出力信号と上記予め設定された信号との比較結果に基づき、メイン通路に対して制御を行い、メイン通路の時系列要件を実現する。

本願の実施例は、クロック回路を提供する。前記クロック回路は、少なくとも２つの第１駆動回路と、隣接する前記第１駆動回路の間に位置する分立する複数段の第１導線と、を含み、隣接する前記第１駆動回路は、少なくとも１段の前記第１導線と少なくとも２段の第２導線によって接続され、前記第１駆動回路は、前記第２導線に接続され、各段の前記第１導線は、２段の前記第２導線の間に直列接続され、前記第１導線は、第１金属層に位置し、前記第２導線は、第２金属層に位置し、前記第２金属層は、前記第１金属層の上方に位置する。

対応的に、本願の実施例は、メモリを更に提供する。前記メモリは、上記いずれか１項に記載のクロック回路を備える。

対応的に、本願の実施例は、半導体構造の製造方法を更に提供する。前記方法は、所定の遅延時間長に基づいて、第２駆動回路の数を計算し、前記第２駆動回路の数を決定した後、所定の導電通路の長さに基づいて、隣接する前記第２駆動回路の間の接続長さを計算することであって、隣接する前記第２駆動回路は、第３導線を介して接続されることと、少なくとも２つの第１駆動回路を設け、隣接する前記第１駆動回路の間に位置する分立する複数段の第１導線を設けることであって、前記第１駆動回路の数は、前記第２駆動回路の数と同じであり、前記第１導線は、第１金属層に位置し、前記第３導線の位置する金属層は、前記第１金属層の上方に位置することと、前記接続長さ、前記第３導線の単位長さ抵抗、第１導線の単位長さ抵抗及び各段の前記第１導線の長さに基づいて、隣接する前記第１駆動回路の間に直列接続される前記第１導線の段数を計算し、初期段数と記し、隣接する前記第１駆動回路の間の理想抵抗値を隣接する前記第２駆動回路の間の理想抵抗値に等しくすることと、第２導線を設け、前記初期段数の前記第１導線を隣接する前記第１駆動回路の間に直列接続し、前記第２導線を前記第１駆動回路に接続し、各段の前記第１導線を２段の前記第２導線の間に直列接続することであって、前記第２導線は、第２金属層に位置し、前記第２金属層は、前記第１金属層の上方に位置することと、を含む。

本願の実施例によるクロック回路の構造概略図である。 本願の実施例によるクロック回路の構造概略図である。 本願の実施例によるクロック回路の構造概略図である。 本願の実施例による半導体構造の製造方法の各ステップに対応するフローチャートである。

１つ又は複数の実施例は、それに対応する図面中のピクチャによって例示的に説明されるが、これらの例示的な説明は実施例の限定を構成するものではなく、特に明記がない限り、図面における図は、比例を制限するものではない。

本願の実施例の目的、技術案及び利点をより明確にするために、以下、図面を参照しながら、本願の各実施例について詳細に説明する。しかしながら、当業者であれば理解できるように、本願の各実施例において、読者が本願をよりよく理解するために多くの技術的詳細が提示されている。しかしながら、これらの技術的詳細や、以下の各実施例に基づく種々の変更や修正がなくても、本願において保護が要求される技術案を実現することができる。

図１を参照すると、クロック回路は、少なくとも２つの第１駆動回路１０と、隣接する第１駆動回路１０の間に位置する分立する複数段の第１導線１１と、を含み、隣接する第１駆動回路１０は、少なくとも１段の第１導線１１と少なくとも２段の第２導線１２によって接続され、第１駆動回路１０は、第２導線１２に接続され、各段の第１導線１１は、２段の第２導線１２の間に直列接続され、第１導線１１は、第１金属層に位置し、第２導線１２は、第２金属層に位置し、第２金属層は、第１金属層の上方に位置する。

いくつかの実施例において、第１導線１１は、第１方向Ｄ１に沿って延在し、第１方向Ｄ１における異なる第１導線１１の長さは等しく、複数段の第１導線１１は、第２方向Ｄ２に沿って並列して設けられ、第１方向Ｄ１は、第２方向Ｄ２に垂直である。第２導線１２は、隣接する第１導線１１を接続するためのものであるため、第２導線１２の延在方向は、第１導線１１の配列方向と同じであり、第１導線１１の配列方向を、延在方向に垂直であるように制御することで、第１導線１１と第２導線１２のレイアウト領域をいずれも矩形にすることに有利であり、それにより第１導線１１と第２導線１２が高いレイアウト規則性を有し、小さい回路面積を占有する。

理解できるように、平行四辺形のレイアウト領域に比べて、矩形領域は、空間をより良く利用することができ、斜辺があることによって一部の夾角領域に実際には他の回路を配置できなくなることを避け、つまり、第１導線１１と第２導線１２が実際には大きすぎる回路領域を占有することを避ける。それと同時に、矩形レイアウト領域は、良好な回路対称性を有し、回路設計規範を満たすことに有利である。

別のいくつかの実施例において、図２を参照すると、第１導線２１は、Ｕ字状となり、複数段の第１導線２１は、第２方向Ｄ２に沿って並列して設けられ、第２方向Ｄ２における異なる第２導線２２の正投影が重なり合う。第１導線２１をＵ字状に制御することで、第１導線２１の両端を同一の直線に位置させることができ、これによって、隣接する第１導線２１を接続する第２導線２２を同一の直線に位置させる。このように、第２導線２２の回路面積を減少させ、他の回路のために、より多くの空間を残すことに有利である。

いくつかの実施例において、第１駆動回路１０は、インバータを含み、いくつかの実施例において、第１導線１１と第２導線１２は、少なくとも１つの導電プラグ１３を介して電気的に接続される。説明すべきこととして、第１導線１１と第２導線１２との効果的な電気的接続を確保するために、導電プラグがドット状の導電プラグであれば、第１導線１１と第２導線１２を接続するために、少なくとも２つの導電プラグを設ける。これにより導電プラグ１３と、第１導線１１及び第２導線１２とは、大きい接触面積を有することを確保する。導電プラグが、細長い導電プラグであれば、少なくとも１つの導電プラグを設けてもよい。

いくつかの実施例において、クロック回路は、第２駆動回路を更に備え、隣接する第２駆動回路は、第３導線を介して接続され、隣接する第２駆動回路の間の抵抗は、隣接する第１駆動回路１０の間の抵抗に等しく、隣接する第２駆動回路の間の第３導線の総長は、隣接する第１駆動回路１０の間の第１導線１１の総長よりも大きく、第３導線の単位長さ抵抗は、第１導線の単位長さ抵抗よりも小さい。第３導線の総長が長い場合、隣接する第１駆動回路１０の間に単位長さ抵抗が大きい第１導線１１を直列接続するように制御することで、導線の総長が短い場合、隣接する第２駆動回路の間の導電通路をシミュレーションすることに有利であり、隣接する第１駆動回路１０の間の導線の金属遅延（ＲＣ遅延）を隣接する第２駆動回路の間の導線の金属遅延に等しくするか又は近くし、即ち、信号伝送遅延を等しくするか又は近くする。

なお、第２駆動回路と第１駆動回路１０は、同一のタイプの、パラメータが同じであるか又はパラメータが等価的に同じである駆動回路であってもよい。第１駆動回路１０と第２駆動回路を、同じであるか又はパラメータが等価的に同じであるように制御し、隣接する第１駆動回路１０の間の金属遅延を隣接する第２駆動回路の間の金属遅延に等しくするか又は近くするように制御することで、第１駆動回路１０の位置する導電通路を第２駆動回路の位置する導電通路の副次通路とすることに有利であり、副次通路の出力信号は、フィードバック信号として用いられてもよく、メイン通路の出力信号を調整し、メイン通路の出力信号の正確性を確保するためのものである。

ここで、パラメータが等価的に同じであることは、所在位置の物理的環境による影響で、異なる位置にある同一の駆動回路の電気学的特性が異なり、異なる位置にある同一の駆動回路の電気学的特性を同じくするために、異なる位置にある駆動回路に対して、異なる回路パラメータを設定することで、物理的環境による影響での両者の実際の特性を同じくすることである。

いくつかの実施例において、同一の金属層に用いられる導線材料は、同じであり、異なる金属層に用いられる導線材料は、異なる。一般的には、金属層の所在位置が高いほど、導線の単位長さ抵抗が小さくなる。第２金属層が第１金属層の上方に位置するため、第２導線１２の単位長さ抵抗は、第１導線１１の単位長さ抵抗よりも小さい。隣接する第１駆動回路１０の間の導線総抵抗を隣接する第２駆動回路の間の導線総抵抗に等しくするために、第１導線１１の単位長さ抵抗は、少なくとも、第３導線の単位長さ抵抗よりも大きい必要があり、つまり、第３導線の位置する金属層は、第１金属層の上方に位置する必要がある。

いくつかの実施例において、第３導線の単位長さ抵抗は、第２導線１２の単位長さ抵抗以下であってもよい。具体的には、金属層が高いほど、導線の単位長さ抵抗が小さくなり、且つ第２金属層と第１金属層との間に他の金属層がない場合、第３導線の位置する金属層は、第１金属層の上方に位置する。つまり、第３導線と第２導線１２は、いずれも第２金属層に位置し、第３導線の単位長さ抵抗は、第２導線の単位長さ抵抗以下であり、又は、第３導線の位置する金属層は、第２金属層の上方に位置し、第３導線の単位長さ抵抗は、第２導線の単位長さ抵抗よりも小さい。別のいくつかの実施例において、第３導線の単位長さ抵抗は、第２導線の単位長さ抵抗よりも大きく、且つ第１導線の単位長さ抵抗よりも小さい。

いくつかの実施例において、クロック回路は、第１機能モジュールと第２機能モジュールとを備える。第１機能モジュールは、少なくとも２つの第１駆動回路１０を含み、第１機能モジュールは、第１信号を受信し、第１信号に基づいて第２信号を生成して出力するためのものであり、第２信号は、クロック回路の内部フィードバック信号とする。第２機能モジュールは、少なくとも２つの第２駆動回路を含み、第２機能モジュールは、第３信号を受信し、第３信号に基づいて第４信号を生成して出力するためのものであり、第１信号と第３信号は、位相が同じであるクロック信号であり、第２機能モジュールの出力端は、クロック回路の出力端とする。ここで、第２機能モジュールは、メイン通路に位置し、第１機能モジュールは、副次通路に位置し、第２信号は、第４信号に対して修正を行い、第４信号の時系列に要件を満たすためのものである。

ここで、第１機能モジュールと第２機能モジュールは、順次接続される複数の機能ユニットを含んでもよく、第１機能モジュールと第２機能モジュールに含まれる機能ユニットの数は、同じであってもよく、異なってもよい。例示的に、第１機能モジュールは、順次接続される第１機能ユニットと第２機能ユニットを含み、第２機能モジュールは、順次接続される第３機能ユニットと第４機能ユニットを含み、第１機能ユニットは、第１信号を受信するためのものであり、第２機能ユニットの入力端は、第１機能ユニットの出力端に接続され、第２機能ユニットは、第２信号を出力するためのものであり、第３機能ユニットは、第３信号を受信するためのものであり、第４機能ユニットの入力端は、第３機能ユニットの出力端に接続され、第４機能ユニットは、第４信号を出力するためのものであり、第１機能ユニットに含まれる第１駆動回路１０の数は、第３機能ユニットに含まれる第２駆動回路の数に等しく、第２機能ユニットに含まれる第１駆動回路１０の数は、第４機能ユニットに含まれる第２駆動回路の数に等しい。異なる機能モジュールに含まれる機能ユニットの数を同じであるように制御し、対応する２つの機能ユニットに含まれる駆動回路の数を等しくするように制御することで、異なる機能モジュールの遅延が同じであるという目標を簡略化することに有利であり、即ち、第１駆動回路１０の遅延と第２駆動回路の遅延が同じであり、隣接する第１駆動回路１０の間の導電通路の金属遅延と隣接する第２駆動回路の間の導電通路の金属遅延が同じであるように簡略化し、クロック回路の複雑さの低減に有利である。

いくつかの実施例において、第１機能ユニットと第３機能ユニットは、クロックツリーであり、第２機能ユニットと第４機能ユニットは、信号ドライバであり、第１信号と第３信号は、データ伝送用クロック信号であり、第２信号と第４信号は、データ読み出し用クロック信号である。

例示的に、図３を参照すると、クロック回路は、メイン通路と、副次通路と、位相検出器と、遅延ライン制御モジュールとを備え、メイン通路は、順次接続される第１周波数分割器、第１遅延ライン、第１イネーブルユニット、第１クロックツリー３１１及び第１信号ドライバ３１２を含み、副次通路は、順次接続される第２周波数分割器、第２遅延ライン、第２イネーブルユニット、第２クロックツリー３２１及び第２信号ドライバ３２２を含み、上記第１機能モジュールは、第２クロックツリー３２１と第２信号ドライバ３２２とを含み、上記第２機能モジュールは、第１クロックツリー３１１と第１信号ドライバ３１２とを含む。第２機能モジュールの出力端は、クロック回路の出力端とし、遠くにある外部回路又はボンディングパッドに接続する必要があるため、第２機能モジュール内の導線総長が長い。第１機能モジュールと第２機能モジュールに対応する駆動回路の数が等しい場合、第１機能モジュール内の隣接する第１駆動回路の間の第１導線の単位長さ抵抗を、第２機能モジュール内の隣接する第２駆動回路の間の第３導線の単位長さ抵抗よりも小さくするように制御することで、隣接する第１駆動回路の間の導線総抵抗を隣接する第２駆動回路の間の導線総抵抗に等しくすることに有利であり、更に、第１機能モジュールに対応する第１遅延Ｔｂ２を第２機能モジュールの第２遅延Ｔｂ１に等しくするか又は近くする。

本実施例において、第１金属層に、分立する複数段の第１導線を設け、第１金属層よりも高い第２金属層に第２導線を設ける。第２導線は、第１金属層における若干の第１導線を隣接する第１駆動回路の間に直列接続するためのものであり、それにより、隣接する第１駆動回路の間の抵抗を制御する。隣接する第１駆動回路の間の抵抗を調整する必要があれば、隣接する第１駆動回路の間により多く又はより少ない第１導線を直列接続するために、第２導線のレイアウトのみを調整する必要がある。つまり、第１金属層を取り外して第１金属層に対して再配置を行う必要がなく、第２金属層及び第２金属層と第１金属層との間に位置する媒体層を取り外せばよく、調整コストの低減及び調整時間長の短縮に有利である。

本願の実施例は、メモリを更に提供する。前記メモリは、上記いずれか１項に記載のクロック回路を含む。クロック回路における隣接する第１駆動回路の間の導線抵抗を調整する必要がある場合、第１金属層を取り外して第１金属層に対して再配置を行う必要がなく、第２金属層及び第２金属層と第１金属層との間に位置する媒体層を取り外せばよく、調整コストの低減及び調整時間長の短縮に有利である。

本願の実施例は、半導体構造の製造方法を更に提供する。図４を参照すると、半導体構造の製造方法は、以下のステップを含む。

ステップ１０１において、所定の遅延時間長に基づいて、第２駆動回路の数を計算し、第２駆動回路の数を決定した後、所定の導電通路の長さに基づいて、隣接する第２駆動回路の間の接続長さを計算する。

所定の遅延時間長は、データ信号伝送時系列の要件に基づいて決定されてもよく、所定の導電通路の長さは、対応する機能モジュール（例えば、上記第２機能モジュール）における導線の総長と第２駆動回路の総長との和である。導線の総長が一般的には、第２駆動回路の総長よりもはるかに大きいため、いくつかの実施例において、第２駆動回路の総長を無視し、所定の導電通路の長さは、ほぼ、導線総長に等しい。ここで、隣接する第２駆動回路は、第３導線を介して接続されてもよい。

ステップ１０２において、少なくとも２つの第１駆動回路を設け、隣接する第１駆動回路の間に位置する分立する複数段の第１導線を設ける。

いくつかの実施例において、第１駆動回路の数は、第２駆動回路の数に等しく、第１導線は、第１金属層に位置し、第３導線の位置する金属層は、第１金属層の上方に位置し、第３導線の単位長さ抵抗は、第１導線の単位長さ抵抗よりも小さい。理解できるように、隣接する第１駆動回路の間に直列接続される導線の総抵抗が隣接する第２駆動回路の間に直列接続される第３導線の総抵抗に等しいことを確保するために、第１導線を設ける時、余裕を持たせる必要があり、即ち、隣接する第１駆動回路の間に設けられる複数段の第１導線の直列総抵抗は、隣接する第２駆動回路の間に位置する第３導線の総抵抗よりも大きい。

ステップ１０３において、接続長さ、第３導線の単位長さ抵抗、第１導線の単位長さ抵抗及び各段の第１導線の長さに基づいて、第１駆動回路の間に直列接続される第１導線の段数を計算し、初期段数とする。

初期段数の計算の目的は、隣接する第１駆動回路の間の理想抵抗値を隣接する第２駆動回路の間の理想抵抗値に等しくすることにある。理解できるように、該理想抵抗値は、導線の抵抗値であり、導電プラグは、導線の１種類である。

いくつかの実施例において、第１導線を接続するための第２導線の単位長さ抵抗は、第１導線の単位長さ抵抗よりもはるかに小さく、ひいては、第３導線の単位長さ抵抗よりも小さい。第１導線の段数を計算する時、第２導線の抵抗を無視する。つまり、第１導線の段数×各段の第１導線の長さ×第１導線の単位長さ抵抗＝接続長さ×第３導線の単位長さ抵抗である。別のいくつかの実施例において、第１導線の段数を計算する時、更に、第１導線を直列接続するための第２導線の単位長さ抵抗と長さを考慮する。第１導線の段数×各段の第１導線の長さ×第１導線の単位長さ抵抗＋第２導線の単位長さ抵抗×第２導線の総長＝接続長さ×第３導線の単位長さ抵抗である。さらにいくつかの実施例において、更に、第１導線と第２導線を接続する導電プラグの抵抗を考慮し、導電プラグと第１導線及び第２導線との接触抵抗を考慮する。

ステップ１０４において、第２導線を設け、初期段数の第１導線を隣接する第１駆動回路の間に直列接続し、第２導線を第１駆動回路に接続し、各段の第１導線を２段の第２導線の間に直列接続する。

初期段数を決定した後、対応する第１導線を選択する。第１金属層を覆う媒体層を製造し、媒体層の頂面は、第２金属層である。媒体層に対してパターニングしてエッチングを行い、導電貫通孔を形成し、導電貫通孔は、選択された第１導線の両端を露出する。導電貫通孔内に導電媒体を充填することで、導電プラグを形成する。第２金属層上に第２導線を形成し、第２導線は、導電プラグを接続し、初期段数の第１導線を直列接続するためのものである。理解できるように、第２導線は、第２金属層に位置し、第２金属層は、第１金属層の上方に位置する。

いくつかの実施例において、第２導線を設け、第１導線を直列接続し、隣接する第１駆動回路を接続した後、隣接する第１駆動回路の間の抵抗に対してシミュレーションテストを行う必要もある。具体的には、以下のとおりである。

ステップ１０５において、隣接する第１駆動回路の間の第１抵抗と隣接する第２駆動回路の間の第２抵抗に対してシミュレーションを行い、第１抵抗の実際の抵抗値と第２抵抗の実際の抵抗値を取得する。

応力による影響及びレイアウトの欠陥などの要因による影響で、シミュレーションによって得られた第１抵抗の実際の抵抗値は、第１抵抗の理想抵抗値から外れる可能性があり、第２抵抗の実際の抵抗値は、第２抵抗の理想抵抗値から外れる可能性がある。

ステップ１０６において、第１抵抗の実際の抵抗値が第２抵抗の実際の抵抗値に等しいかどうかを判断する。等しければ、所定の目的を達成しており、フローを終了してもよく、等しくなければ、更に、ステップ１０７を実行し、第１抵抗の理想値を調整する必要がある。

ステップ１０７において、第１抵抗の実際の抵抗値と第２抵抗の実際の抵抗値との差分値に基づいて、隣接する第１駆動回路の間に直列接続される第２導線のレイアウトを調整し、隣接する第１駆動回路の間に直列接続される第１導線の段数を調整し、調整後の第１抵抗の理想値は、第２抵抗の実際の抵抗値に等しい。

調整後の第１抵抗は、新規ラウンドのシミュレーションを行う前に、理想抵抗値のみを有する。その原因は、減少又は追加した第１導線と第２導線がいずれも理想抵抗値のみを有し、実際の抵抗値と理想抵抗値の加減演算結果が依然として理想抵抗値であることである。

いくつかの実施例において、第２導線のレイアウトを調整することは、第２導線を除去し、第１金属層と第２金属層との間に位置する媒体層を除去することと、新たな媒体層と新たな導電プラグを形成し、即ち、導電プラグの位置を調整することであって、導電プラグは、新たに決定された直列接続待ちの第１導線を接続するためのものである、ことと、新たな第２導線を形成し、即ち、第２導線の位置を調整し、第２導線を、導電プラグを介してもう１つの第１導線に接続し、即ち、新たに決定された第１導線を隣接する第１駆動回路の間に直列接続することと、を含む。

第２導線のレイアウトを調整した後、再びシミュレーションを行い、調整後の第１抵抗の実際の抵抗値が第２抵抗の実際の抵抗値に等しいかどうかを判断し、等しければ、フローを終了し、等しくなければ、第１抵抗の実際の抵抗値が第２抵抗の実際の抵抗値に等しくなるまで、第２導線のレイアウトを再調整し、シミュレーションを繰り返して行う。

説明すべきこととして、いくつかの実施例において、第１抵抗と第２抵抗の実際の抵抗値に対してシミュレーションを行い、取得した第１抵抗の実際の抵抗値と第２抵抗の実際の抵抗値によって、第１抵抗によって引き起こされる信号遅延と第２抵抗によって引き起こされる信号遅延が等しいかどうかを判断する。別のいくつかの実施例において、第１抵抗と第２抵抗によって引き起こされる遅延に対してシミュレーションを行い、第１抵抗によって引き起こされる実際の遅延と第２抵抗によって引き起こされる実際の遅延を直接的に比較し、第１抵抗によって引き起こされる実際の遅延が第２抵抗によって引き起こされる実際の遅延に等しくなければ、実際の遅延の差分値に基づいて、第２導線のレイアウトを調整し、隣接する第１駆動回路の間に直列接続される第１導線の数を調整し、調整後の第１抵抗の理想遅延を第２抵抗の理想遅延に等しく、又は、第２導線のレイアウトの調整とシミュレーションを繰り返して行い、第１抵抗の実際の遅延を第２抵抗の実際の遅延に等しくする。

なお、シミュレーション段階は、一般的には、チップ製造の完了前にある。シミュレーション段階において第２導線のレイアウトを調整できるのに加えて、チップ製造が完了した後のテスト段階において、チップ時系列が要件を満たさないことを発見すれば、第２導線のレイアウトを調整することで、時系列を調整し、調整後の時系列に要件を満たすこともできる。同様に、テスト段階において第２導線のレイアウトを調整する時、第１金属層を取り外す必要もなく、第２金属層と底部の媒体層のみを取り外せばよく、調整コストの低減と調整時間長の短縮に有利である。

本実施例において、第１金属層に、分立する複数段の第１導線を設け、第１金属層よりも高い第２金属層に第２導線を設ける。第２導線は、第１金属層における若干の第１導線を隣接する第１駆動回路の間に直列接続するためのものであり、それにより、隣接する第１駆動回路の間の抵抗を制御する。隣接する第１駆動回路の間の抵抗を調整する必要があれば、隣接する第１駆動回路の間により多く又はより少ない第１導線を直列接続するために、第２導線のレイアウトのみを調整する必要がある。つまり、第１金属層を取り外して第１金属層に対して再配置を行う必要がなく、第２金属層及び第２金属層と第１金属層との間に位置する媒体層を取り外せばよく、調整コストの低減及び調整時間長の短縮に有利である。

当業者であれば理解できるように、上記各実施形態は、本願を実現する具体的な実施例であり、実際の応用において、本願の精神及び範囲から逸脱することなく、形式及び詳細において種々の変更を加えることができる。当業者であれば、本発明の精神及び範囲から逸脱することなく、それぞれの変更及び修正を行うことができ、従って、本発明の保護範囲は、特許請求の範囲によって規定されるものに準ずるべきである。

Claims (15)

1. クロック回路であって、
   少なくとも２つの第１駆動回路と、隣接する前記第１駆動回路の間に位置する分立する複数段の第１導線と、を含み、隣接する前記第１駆動回路は、少なくとも１段の前記第１導線と少なくとも２段の第２導線によって接続され、前記第１駆動回路は、前記第２導線に接続され、各段の前記第１導線は、２段の前記第２導線の間に直列接続され、前記第１導線は、第１金属層に位置し、前記第２導線は、第２金属層に位置し、前記第２金属層は、前記第１金属層の上方に位置し、
   前記第１導線は、Ｕ字状となり、複数段の前記第１導線は、第２方向に沿って並列して設けられ、前記第２方向における異なる前記第２導線の正投影が重なり合うことを特徴とする、
   クロック回路。
2. 前記第１導線は、第１方向に沿って延在し、前記第１方向における異なる前記第１導線の長さは等しく、複数段の前記第１導線は、第２方向に沿って並列して設けられ、前記第１方向は、前記第２方向に垂直であることを特徴とする
   請求項１に記載のクロック回路。
3. 第２駆動回路を備え、隣接する前記第２駆動回路は、第３導線を介して接続され、隣接する前記第２駆動回路の間の抵抗は、隣接する前記第１駆動回路の間の抵抗に等しく、隣接する前記第２駆動回路の間の前記第３導線の総長は、隣接する前記第１駆動回路の間の前記第１導線の総長よりも大きく、前記第３導線の単位長さ抵抗は、前記第１導線の単位長さ抵抗よりも小さいことを特徴とする
   請求項１に記載のクロック回路。
4. 前記第２導線の単位長さ抵抗は、前記第１導線の単位長さ抵抗よりも小さく、前記第３導線の位置する金属層は、前記第１金属層の上方に位置することを特徴とする
   請求項３に記載のクロック回路。
5. 前記第３導線の単位長さ抵抗は、前記第２導線の単位長さ抵抗以下であることを特徴とする
   請求項３に記載のクロック回路。
6. 前記第３導線の位置する金属層は、前記第２金属層の上方に位置し、又は、前記第３導線は、前記第２金属層に位置することを特徴とする
   請求項５に記載のクロック回路。
7. 第１機能モジュールと第２機能モジュールと、を更に備え、
   前記第１機能モジュールは、少なくとも２つの前記第１駆動回路を含み、前記第１機能モジュールは、第１信号を受信し、前記第１信号に基づいて第２信号を生成して出力するためのものであり、前記第２信号は、前記クロック回路の内部フィードバック信号として、
   前記第２機能モジュールは、少なくとも２つの前記第２駆動回路を含み、前記第２機能モジュールは、第３信号を受信し、前記第３信号に基づいて第４信号を生成して出力するためのものであり、前記第１信号と前記第３信号は、位相が同じであるクロック信号であり、前記第２機能モジュールの出力端は、前記クロック回路の出力端とすることを特徴とする
   請求項３に記載のクロック回路。
8. 前記第１機能モジュールは、順次接続される第１機能ユニットと第２機能ユニットを含み、前記第２機能モジュールは、順次接続される第３機能ユニットと第４機能ユニットを含み、前記第１機能ユニットは、前記第１信号を受信するためのものであり、前記第２機能ユニットは、前記第２信号を出力するためのものであり、前記第３機能ユニットは、前記第３信号を受信するためのものであり、前記第４機能ユニットは、前記第４信号を出力するためのものであり、前記第１機能ユニットに含まれる前記第１駆動回路の数は、前記第３機能ユニットに含まれる前記第２駆動回路の数に等しく、前記第２機能ユニットに含まれる前記第１駆動回路の数は、前記第４機能ユニットに含まれる前記第２駆動回路の数に等しいことを特徴とする
   請求項７に記載のクロック回路。
9. 前記第１機能ユニットと前記第３機能ユニットは、クロックツリーであり、前記第２機能ユニットと前記第４機能ユニットは、信号ドライバであり、前記第１信号と前記第３信号は、データ伝送用クロック信号であり、前記第２信号と前記第４信号は、データ読み出し用クロック信号であることを特徴とする
   請求項８に記載のクロック回路。
10. 前記第１駆動回路は、インバータを含むことを特徴とする
    請求項１に記載のクロック回路。
11. 前記第１導線と前記第２導線は、少なくとも１つの導電プラグを介して電気的に接続されることを特徴とする
    請求項１に記載のクロック回路。
12. 請求項１～１１のいずれか１項に記載のクロック回路を備える、メモリ。
13. 半導体構造の製造方法であって、
    所定の遅延時間長に基づいて、第２駆動回路の数を計算し、前記第２駆動回路の数を決定した後、所定の導電通路の長さに基づいて、隣接する前記第２駆動回路の間の接続長さを計算することであって、隣接する前記第２駆動回路は、第３導線を介して接続されることと、
    少なくとも２つの第１駆動回路を設け、隣接する前記第１駆動回路の間に位置する分立する複数段の第１導線を設けることであって、前記第１駆動回路の数は、前記第２駆動回路の数と同じであり、前記第１導線は、第１金属層に位置し、前記第３導線の位置する金属層は、前記第１金属層の上方に位置することと、
    前記接続長さ、前記第３導線の単位長さ抵抗、第１導線の単位長さ抵抗及び各段の前記第１導線の長さに基づいて、隣接する前記第１駆動回路の間に直列接続される前記第１導線の段数を計算し、初期段数と記し、隣接する前記第１駆動回路の間の理想抵抗値を隣接する前記第２駆動回路の間の理想抵抗値に等しくすることと、
    第２導線を設け、前記初期段数の前記第１導線を隣接する前記第１駆動回路の間に直列接続し、前記第２導線を前記第１駆動回路に接続し、各段の前記第１導線を２段の前記第２導線の間に直列接続することであって、前記第２導線は、第２金属層に位置し、前記第２金属層は、前記第１金属層の上方に位置することと、を含む、半導体構造の製造方法。
14. 前記第２導線を設けた後、
    隣接する前記第１駆動回路の間の第１抵抗と隣接する前記第２駆動回路の間の第２抵抗に対してシミュレーションを行い、前記第１抵抗の実際の抵抗値と前記第２抵抗の実際の抵抗値を取得することと、
    前記第１抵抗の実際の抵抗値が前記第２抵抗の実際の抵抗値に等しくない場合、前記第１抵抗の実際の抵抗値と前記第２抵抗の実際の抵抗値の差分値に基づいて、隣接する前記第１駆動回路の間に直列接続される前記第２導線のレイアウトを調整し、隣接する前記第１駆動回路の間に直列接続される前記第１導線の段数を調整し、調整後の前記第１抵抗の理想抵抗値が前記第２抵抗の実際の抵抗値に等しいこととを更に含むことを特徴とする
    請求項１３に記載の半導体構造の製造方法。
15. 隣接する前記第１駆動回路の間に直列接続される前記第２導線のレイアウトを調整することは、前記第２導線の位置と導電プラグの位置を調整し、前記第２導線を、前記導電プラグを介してもう１つの前記第１導線に接続することを特徴とする
    請求項１４に記載の半導体構造の製造方法。

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