TWI827111B - 時鐘電路、記憶體及半導體結構的製作方法 - Google Patents

時鐘電路、記憶體及半導體結構的製作方法 Download PDF

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Abstract

本發明實施例涉及半導體領域，提供一種時鐘電路、記憶體及半導體結構的製作方法，時鐘電路包括：至少兩個第一驅動電路以及位於相鄰所述第一驅動電路之間的分立的多段第一導線，相鄰所述第一驅動電路通過至少一段所述第一導線和至少兩段第二導線連接，所述第一驅動電路與所述第二導線連接，每一段所述第一導線串接於兩段所述第二導線之間，所述第一導線位於第一金屬層，所述第二導線位於第二金屬層，所述第二金屬層位於所述第一金屬層上方。本發明實施例有利於降低電路調整成本和縮短調整耗時。

Description

時鐘電路、記憶體及半導體結構的製作方法
本發明實施例涉及半導體領域，特別涉及一種時鐘電路、記憶體及半導體結構的製作方法。
在半導體領域，保證半導體元件有效運行的基礎是控制不同的功能模組按照預設時序輸出或接收資料信號。為保證某一資料信號對應的時鐘信號的準確性，可在輸出上述時鐘信號的時鐘模組內設置主通路、副通路以及回饋單元，主通路用於接收預設信號和輸出時鐘信號，副通路用於接收預設信號且其功能模組與主通路的功能模組相同，回饋單元基於副通路的輸出信號和上述預設信號的對比結果對主通路進行調控，以實現主通路的時序要求。
本發明實施例提供一種時鐘電路、記憶體及半導體結構的製作方法，有利於降低電路調整成本和縮短調整耗時。
本發明實施例提供一種時鐘電路，包括：至少兩個第一驅動電路以及位於相鄰所述第一驅動電路之間的分立的多段第一導線，相鄰所述第一驅動電路通過至少一段所述第一導線和至少兩段第二導線連接，所述第一驅動電路與所述第二導線連接，每一段所述第一導線串接於兩段所述第二導線之間，所述第一導線位於第一金屬層，所述第二導線位於第二金屬層，所述第二金屬層位於所述第一金屬層上方。
相應地，本發明實施例還提供一種記憶體，包括上述任一項所述的時鐘電路。
相應地，本發明實施例還提供一種半導體結構的製作方法，包括：根據預設延遲時長計算第二驅動電路的數量，且在確定所述第二驅動電路的數量之後，根據預設導電通路的長度計算相鄰所述第二驅動電路之間的連接長度；其中，相鄰所述第二驅動電路通過第三導線連接；設置至少兩個第一驅動電路，以及設置位於相鄰所述第一驅動電路之間的分立的多段第一導線，所述第一驅動電路的數量與所述第二驅動電路的數量相同，所述第一導線位於第一金屬層，所述第三導線所在的金屬層位於所述第一金屬層上方；根據所述連接長度、所述第三導線的單位長度電阻、第一導線的單位長度電阻以及每一段所述第一導線的長度計算串接於相鄰所述第一驅動電路之間的所述第一導線的段數，記為初始段數，以使相鄰所述第一驅動電路之間的理想阻值等於相鄰所述第二驅動電路之間的理想阻值；設置第二導線，以使所述初始段數的所述第一導線串接於相鄰所述第一驅動電路之間，所述第二導線與所述第一驅動電路連接，每一段所述第一導線串接於兩段所述第二導線之間，所述第二導線位於第二金屬層，所述第二金屬層位於所述第一金屬層上方。
與現有技術相比，本發明實施例提供的技術方案具有以下優點：
上述技術方案中，在第一金屬層設置分立的多段第一導線，在高於第一金屬層的第二金屬層設置第二導線，第二導線用於將第一金屬層中的若干第一導線串接於相鄰第一驅動電路之間，以控制相鄰第一驅動電路之間的電阻，若需要調整相鄰第一驅動電路之間的電阻，僅需要調整第二導線的佈局以在相鄰第一驅動電路之間串聯更多或更少的第一導線，也就是說，僅需要拆除第二金屬層以及位於第二金屬層和第一金屬層之間的介質層即可，無需拆除第一金屬層以對第一金屬層進行重新佈局，有利於降低調整成本和縮短調整時長。
另外，控制第一導線呈U字形，以使不同第二導線在第一導線排列方向上的正投影重合，有利於簡化第二導線的佈局和縮減第二導線的版圖面積，為其他電路的佈局預留更多空間。
為使本發明實施例的目的、技術方案和優點更加清楚，下面將結合附圖對本發明的各實施例進行詳細的闡述。然而，本領域通常技藝者可以理解，在本發明各實施例中，為了使讀者更好地理解本案而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本案所要求保護的技術方案。
參考圖1，時鐘電路包括：至少兩個第一驅動電路10以及位於相鄰第一驅動電路10之間的分立的多段第一導線11，相鄰第一驅動電路10通過至少一段第一導線11和至少兩段第二導線12彼此連接，第一驅動電路10與第二導線12連接，每一段第一導線11串接於兩段第二導線12之間，第一導線11位於第一金屬層，第二導線12位於第二金屬層，第二金屬層位於第一金屬層上方。
在一些實施例中，第一導線11沿第一方向D1延伸，不同第一導線11在第一方向D1的長度相等，多段第一導線11沿第二方向D2並排設置，第一方向D1垂直於第二方向D2。由於第二導線12用於連接相鄰第一導線11，因此第二導線12的延伸方向與第一導線11的排列方向相同，控制第一導線11的排列方向垂直於延伸方向，有利於使得第一導線11和第二導線12的版圖區域均呈矩形，從而使得第一導線11和第二導線12具有較高的佈局規整度和佔據較小的電路面積。
可以理解的是，相較於平行四邊形的版圖區域，矩形區域能夠更好的利用空間，避免因斜邊的存在而導致部分夾角區域實際無法擺放其他電路，也就是說，避免第一導線11和第二導線12實際佔據過大的電路區域；同時，矩形版圖區域具有較好的電路對稱性，有利於滿足電路設計規範。
在另一些實施例中，參考圖2，第一導線21呈U字形，多段第一導線21沿第二方向D2並排設置，不同第二導線22在第二方向D2上的正投影重合。通過控制第一導線21呈U字形，可使得第一導線21的兩端處於同一直線上，從而使得連接相鄰第一導線21的第二導線22處於同一直線上，如此，有利於縮減第二導線22的電路面積，為其他電路預留更多空間。
在一些實施例中，第一驅動器10包括反相器；在一些實施例中，第一導線11和第二導線12通過至少一個導電插塞13電連接。需要說明的是，為保證第一導線11和第二導線12有效電連接，若導電插塞為點狀導電插塞，則設置至少兩個導電插塞以連接第一導線11和第二導線12，以保證導電插塞13與第一導線11和第二導線12具有較大的接觸面積；若導電插塞為細長型導電插塞，則可設置至少一個導電插塞。
在一些實施例中，時鐘電路還包括：第二驅動電路，相鄰第二驅動電路通過第三導線彼此連接，相鄰第二驅動電路之間的電阻等於相鄰第一驅動電路10之間的電阻，相鄰第二驅動電路之間的第三導線的總長度大於相鄰第一驅動電路10之間的第一導線11的總長度，第三導線的單位長度電阻小於第一導線的單位長度電阻。在第三導線的總長度較長的情況下，控制相鄰第一驅動電路10之間串接單位長度電阻較大的第一導線11，有利於在導線總長度較短的情況下，類比相鄰第二驅動電路之間的導電通路，使得相鄰第一驅動電路10之間的導線的金屬延遲（RC延遲）等於或接近於相鄰第二驅動電路10之間的導線的金屬延遲，即信號傳輸延遲相等或接近。
此外，第二驅動電路與第一驅動電路10可以為同一類型的參數相同或者參數等效相同的驅動電路，通過控制第一驅動電路10與第二驅動電路相同或等效相同，以及控制相鄰第一驅動電路10之間的金屬延遲等於或接近於相鄰第二驅動電路之間的金屬延遲，有利於使得第一驅動電路10所在導電通路作為第二驅動電路所在導電通路的副通路，副通路的輸出信號可作為回饋信號使用，用於調節主通路的輸出信號，以保證主通路的輸出信號的準確性。
其中，參數等效相同指的是受所在位置的物理環境的影響，處於不同位置的同一驅動電路的電學特性不同，為使得處於不同位置的同一驅動電路的電學特性相同，需要分別為處於不同位置的驅動電路設置不同的電路參數，以使得兩者在物理環境影響下的實際特性相同。
在一些實施例中，同一金屬層採用的導線材料相同，不同金屬層採用的導線材料不同，一般的，金屬層所在位置越高，導線的單位長度電阻越小。由於第二金屬層位於第一金屬層上方，因此第二導線12的單位長度電阻小於第一導線11的單位長度電阻，為使得相鄰第一驅動電路10之間的導線總電阻等於相鄰第二驅動電路之間的導線總電阻，第一導線11的單位長度電阻至少需要大於第三導線的單位長度電阻，也就是說，第三導線所在的金屬層需要位於第一金屬層上方。
在一些實施例中，第三導線的單位長度電阻可以小於或等於第二導線12的單位長度電阻。具體來說在金屬層越高導線的單位長度電阻越小，且第二金屬層和第一金屬層之間沒有其他金屬層的情況下，第三導線所在金屬層位於第一金屬層上方，也就是說，第三導線與第二導線12同處於第二金屬層，第三導線的單位長度電阻小於或等於第二導線的單位長度電阻，或者，第三導線所在的金屬層位於第二金屬層上方，第三導線的單位長度電阻小於第二導線的單位長度電阻。在另一些實施例中，第三導線的單位長度電阻大於第二導線的單位長度電阻且小於第一導線的單位長度電阻
在一些實施例中，時鐘電路包括：第一功能模組，包括至少兩個第一驅動電路10，第一功能電路用於接收第一信號，以及基於第一信號生成並輸出第二信號，第二信號作為時鐘電路的內部回饋信號；第二功能模組，包含至少兩個第二驅動電路，第二功能模組用於接收第三信號，以及基於第三信號生成並輸出第四信號，第一信號和第三信號為相位相同的時鐘信號，第二功能模組的輸出端作為時鐘電路的輸出端。其中，第二功能模組處於主通路，第一功能模組處於副通路，第二信號用於對第四信號進行修正，使得第四信號的時序滿足要求。
其中，第一功能模組和第二功能模組可包括多個依次連接的功能單元，第一功能模組和第二功能模組包含的功能單元的數量可以相同或不同。示例性地，第一功能模組包括依次連接的第一功能單元和第二功能單元，第二功能模組包括依次連接的第三功能單元和第四功能單元，第一功能單元用於接收第一信號，第二功能單元的輸入端與第一功能單元的輸出端連接，第二功能單元用於輸出第二信號，第三功能單元用於接收第三信號，第四功能單元的輸入端與第三功能單元的輸出端連接，第四功能單元用於輸出第四信號，第一功能單元包含的第一驅動電路10的數量等於第三功能單元包含的第二驅動電路的數量，第二功能單元包含的第一驅動電路10的數量等於第四功能單元包含的第二驅動電路的數量。通過控制不同功能模組包含的功能單元的數量相同，以及控制相對應的兩個功能單元包含的驅動電路的數量相等，有利於將不同功能模組的延遲相同這一目標進行簡化，即簡化為第一驅動電路10的延遲和第二驅動電路的延遲相同，以及相鄰第一驅動電路10之間的導電通路的金屬延遲與相鄰第二驅動電路之間的導電通路的金屬延遲相同，有利於降低時鐘電路的複雜度。
在一些實施例中，第一功能單元和第三功能單元為時鐘樹，第二功能單元和第四功能單元為信號驅動器，第一信號和第三信號為資料傳輸用時鐘信號，第二信號和第四信號為輸出讀出用時鐘信號。
具體地，參考圖3，時鐘電路包括主通路、副通路、相位檢測器以及延時線控制模組，主通路包括依次連接的第一分頻器、第一延時線、第一使能單元、第一時鐘樹311和第一信號驅動器312，副通路包括依次連接的第二分頻器、第二延時線、第二使能單元、第二時鐘樹321和第二信號驅動器322，上述第一功能模組包括第二時鐘樹321和第二信號驅動器322，上述第二功能模組包括第一時鐘樹311和第一信號驅動器312。由於第二功能模組的輸出端作為時鐘電路的輸出端，需要與較遠處的外部電路或輸出焊盤連接，因此第二功能模組內導線總長度較長，在第一功能模組和第二功能模組對應的驅動電路數量相等的情況下，通過控制第一功能模組內相鄰第一驅動電路之間的第一導線的單位長度電阻小於第二功能模組內相鄰第二驅動電路之間的第三導線的單位長度電阻，有利於使得相鄰第一驅動電路之間的導線總電阻等於相鄰第二驅動電路之間的導線總電阻，進而使得第一功能模組對應的第一延遲Tb2等於或接近於第二功能模組的第二延遲Tb1。
本實施例中，在第一金屬層設置分立的多段第一導線，在高於第一金屬層的第二金屬層設置第二導線，第二導線用於將第一金屬層中的若干第一導線串接於相鄰第一驅動電路之間，以控制相鄰第一驅動電路之間的電阻，若需要調整相鄰第一驅動電路之間的電阻，僅需要調整第二導線的佈局以在相鄰第一驅動電路之間串聯更多或更少的第一導線，也就是說，僅需要拆除第二金屬層以及位於第二金屬層和第一金屬層之間的介質層即可，無需拆除第一金屬層以對第一金屬層進行重新佈局，有利於降低調整成本和縮短調整時長。
本發明實施例還提供一種記憶體，包括上述任一項的時鐘電路。在需要調整時鐘電路中相鄰第一驅動電路之間的導線電阻時，僅需要拆除第二金屬層以及位於第二金屬層和第一金屬層之間的介質層即可，無需拆除第一金屬層以對第一金屬層進行重新佈局，有利於降低調整成本和縮短調整時長。
本發明實施例還提供一種半導體結構的製作方法，參考圖4，半導體結構的製作方法包含以下步驟：
步驟101：根據預設延遲時長計算第二驅動電路的數量，且在確定第二驅動電路的數量之後，根據預設導電通路的長度計算相鄰第二驅動電路之間的連接長度。
預設延遲時長可根據資料信號傳輸時序的要求進行確定，預設導電通路的長度為對應的功能模組（例如上述第二功能模組）中導線的總長度和第二驅動電路的總長度之和，由於導線的總長度一般遠大於第二驅動電路的總長度，因此，在一些實施例中，第二驅動電路的總長度忽略不計，預設導電通路的長度約等於導線總長度。其中，相鄰第二驅動電路可通過第三導線連接。
步驟102：設置至少兩個第一驅動電路，以及設置位於相鄰第一驅動電路之間的分立的多段第一導線。
在一些實施例中，第一驅動電路的數量等於第二驅動電路的數量，第一導線位於第一金屬層，第三導線所在的金屬層位於第一金屬層的上方，第三導線的單位長度電阻小於第一導線的單位長度電阻。可以理解的是，為保證串聯於相鄰第一驅動電路之間的導線的總電阻等於串聯於相鄰第二驅動電路之間的第三導線的總電阻，在設置第一導線時，需要保留餘量，即設置於相鄰第一驅動電路之間的多段第一導線的串聯總電阻大於相鄰第二驅動電路之間的第三導線的總電阻。
步驟103：根據連接長度、第三導線的單位長度電阻、第一導線的單位長度電阻以及每一段第一導線的長度計算串接於第一驅動電路之間的第一導線的段數，記為初始段數。
計算初始段數的目的在於使得相鄰第一驅動電路之間的理想阻值等於相鄰第二驅動電路之間的理想阻值，可以理解的是，該理想阻值為導線的阻值，導電插塞屬於導線的一種。
在一些實施例中，用於連接第一導線的第二導線的單位長度電阻遠小於第一導線的單位長度電阻，甚至小於第三導線的單位長度電阻，在計算第一導線的段數時忽略第二導線的電阻，也就是說，第一導線的段數乘上每一段第一導線的長度乘上第一導線的單位長度電阻等於連接長度乘上第三導線的單位長度電阻；在另一些實施例中，在計算第一導線的段數時，還考慮用於串接第一導線的第二導線的單位長度電阻和長度，第一導線的段數乘上每一段第一導線的長度乘上第一導線的單位長度電阻加上第二導線的單位長度電阻乘上第二導線的總長度等於連接長度乘上第三導線的單位長度電阻；在再一些實施例中，還考慮連接第一導線和第二導線的導電插塞的電阻，以及考慮導電插塞與第一導線和第二導線的接觸電阻。
步驟104：設置第二導線，以使初始段數的第一導線串接於相鄰第一驅動電路之間，第二導線與第一驅動電路連接，每一段第一導線串接於兩段第二導線之間。
在確定初始段數之後，選擇對應的第一導線；製備覆蓋第一金屬層的介質層，介質層的頂面為第二金屬層；對介質層進行圖案化刻蝕，形成導電通孔，導電通孔暴露被選擇的第一導線的兩端；向導電通孔內填充導電介質，形成導電插塞；在第二金屬層上形成第二導線，第二導線用於連接導線插塞，以串聯初始段數的第一導線。可以理解的是，第二導線位於第二金屬層，第二金屬層位於第一金屬層上方。
在一些實施例中，在設置第二導線以串接第一導線和連接相鄰第一驅動電路之後，還需要對相鄰第一驅動電路之間的電阻進行模擬測試。具體如下：
步驟105：對相鄰第一驅動電路之間的第一電阻和相鄰第二驅動電路之間的第二電阻進行模擬，以獲取第一電阻的實際阻值和第二電阻的實際阻值。
受應力影響和佈線缺陷等因素的影響，模擬得到的第一電阻的實際阻值可能偏離於第一電阻的理想阻值，第二電阻的實際阻值可能偏離於第二電阻的實際阻值。
步驟106：判斷第一電阻的實際阻值是否等於第二電阻的實際阻值。若是，則達到預設目的，可結束流程；若不等於，則還需要進一步執行步驟107，以調整第一電阻的理想值。
步驟107：根據第一電阻的實際阻值和第二電阻的實際阻值的差值調整串聯於相鄰第一驅動電路之間的第二導線的佈局，以調整串聯於相鄰第一驅動電路之間的第一導線的段數，調整後的第一電阻的理想阻值等於第二電阻的實際阻值。
調整後的第一電阻在進行新一輪模擬之前僅具有理想阻值，這是因為減少或增加的第一導線和第二導線均僅具有理想阻值，實際阻值與理想阻值的加減運算結果依舊為理想阻值。
在一些實施例中，調整第二導線的佈局包括：去除第二導線以及去除位於第一金屬層和第二金屬層之間的介質層；形成新的介質層和新的導電插塞，即調整導電插塞的位置，導電插塞用於連接新確定的待串接的第一導線；形成新的第二導線，即調整第二導線的位置，以使第二導線通過導線插塞與另一第一導線連接，即將新確定的第一導線串接於相鄰第一驅動電路之間。
在調整第二導線的佈局之後，還可以再次進行模擬，以判斷調整後的第一電阻的實際阻值是否等於第二電阻的實際阻值，若等於，則結束流程，若不等於，可再次調整第二導線的佈局並重複進行模擬，直至第一電阻的實際阻值等於第二電阻的實際阻值。
需要說明的是，在一些實施例中，對第一電阻和第二電阻的實際阻值進行模擬，通過獲取到的第一電阻的實際阻值和第二電阻的實際阻值，判斷第一電阻造成的信號延遲和第二電阻造成的信號延遲是否相等；在另一些實施例中，對第一電阻和第二電阻造成的延遲進行模擬，直接對比第一電阻造成的實際延遲和第二電阻造成的實際延遲，若第一電阻造成的實際延遲不等於第二電阻造成的實際延遲，則根據實際延遲的差值調整第二導線的佈局，以調整串聯於相鄰第一驅動電路之間的第一導線的數量，使得調整後的第一電阻的理想延遲等於第二電阻的實際延遲，或者重複調整第二導線的佈局和進行模擬，以使得第一電阻的實際延遲等於第二電阻的實際延遲。
此外，模擬階段一般處於晶片製作完成之前，而除了在模擬階段可以調整第二導線的佈局以外，若在晶片製作完成之後的測試階段發現晶片時序不滿足要求，也可以通過調整第二導線的佈局調整時序，以使調整後時序滿足要求。同樣地，在測試階段調整第二導線的佈局，也僅需要拆除第二金屬層和底部的介質層，無需拆除第一金屬層，有利於降低調整成本和縮短調整時長。
本實施例中，在第一金屬層設置分立的多段第一導線，在高於第一金屬層的第二金屬層設置第二導線，第二導線用於將第一金屬層中的若干第一導線串接於相鄰第一驅動電路之間，以控制相鄰第一驅動電路之間的電阻，若需要調整相鄰第一驅動電路之間的電阻，僅需要調整第二導線的佈局以在相鄰第一驅動電路之間串聯更多或更少的第一導線，也就是說，僅需要拆除第二金屬層以及位於第二金屬層和第一金屬層之間的介質層即可，無需拆除第一金屬層以對第一金屬層進行重新佈局，有利於降低調整成本和縮短調整時長。
本領域具有通常技藝者可以理解，上述各實施方式是實現本發明的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本發明的精神和範圍。任何本領域具有通常技藝者，在不脫離本發明的精神和範圍內，均可作各自更動與修改，因此本發明的保護範圍應當以請求項限定的範圍為準。
10:第一驅動電路 11:第一導線 12:第二導線 13:導電插塞 21:第一導線 22:第二導線 311:第一時鐘樹 312:第一信號驅動器 321:第二時鐘樹 322:第二信號驅動器 D1:第一方向 D2:第二方向 Tb1:第一延遲 Tb2:第二延遲 S101~S107:步驟
一個或多個實施例通過與之對應的附圖中的圖片進行示例性說明，這些示例性說明並不構成對實施例的限定，除非有特別申明，附圖中的圖不構成比例限制。
圖1至圖3為本發明實施例提供的時鐘電路的結構示意圖；
圖4為本發明實施例提供的半導體結構的製作方法各步驟對應的流程示意圖。
10:第一驅動電路
11:第一導線
12:第二導線
13:導電插塞
D1:第一方向
D2:第二方向

Claims (8)

  1. 一種時鐘電路，包括：至少兩個第一驅動電路以及位於相鄰所述第一驅動電路之間的分立的多段第一導線，相鄰所述第一驅動電路通過至少一段所述第一導線和至少兩段第二導線彼此連接，所述第一驅動電路與所述第二導線連接，每一段所述第一導線串接於兩段所述第二導線之間，所述第一導線位於第一金屬層，所述第二導線位於第二金屬層，所述第二金屬層位於所述第一金屬層上方；其中所述第一導線沿第一方向延伸，不同所述第一導線在所述第一方向上的長度相等，多段所述第一導線沿第二方向並排設置，所述第一方向垂直於所述第二方向；或者其中所述第一導線呈U字形，多段所述第一導線沿第二方向並排設置，不同所述第二導線在所述第二方向上的正投影重合。
  2. 如請求項1所述的時鐘電路，其中包括：至少兩個第二驅動電路，相鄰所述第二驅動電路通過第三導線彼此連接，相鄰所述第二驅動電路之間的電阻等於相鄰所述第一驅動電路之間的電阻，相鄰所述第二驅動電路之間的所述第三導線的總長度大於相鄰所述第一驅動電路之間的所述第一導線的總長度，所述第三導線的單位長度電阻小於所述第一導線的單位長度電阻。
  3. 如請求項2所述的時鐘電路，其中所述第二導線的單位長度電阻小於所述第一導線的單位長度電阻，所述第三導線所在的金屬層位於所述第一金屬層上方。
  4. 如請求項2所述的時鐘電路，其中所述第三導線的單位長度電阻小於或等於所述第二導線的單位長度電阻， 優選地，所述第三導線所在的金屬層位於所述第二金屬層上方，或者，所述第三導線處於所述第二金屬層。
  5. 如請求項2所述的時鐘電路，其中還包括：第一功能模組，包括至少兩個所述第一驅動電路，所述第一功能模組用於接收第一信號，以及基於所述第一信號生成並輸出第二信號，所述第二信號作為所述時鐘電路的內部回饋信號；第二功能模組，包括至少兩個所述第二驅動電路，所述第二功能模組用於接收第三信號，以及基於所述第三信號生成並輸出第四信號，所述第一信號和所述第三信號為相位相同的時鐘信號，所述第二功能模組的輸出端作為所述時鐘電路的輸出端，其中，所述第一功能模組包括依次連接的第一功能單元和第二功能單元，所述第二功能模組包括依次連接的第三功能單元和第四功能單元，所述第一功能單元用於接收所述第一信號，所述第二功能單元用於輸出所述第二信號，所述第三功能單元用於接收所述第三信號，所述第四功能單元用於輸出所述第四信號，所述第一功能單元包含的所述第一驅動電路的數量等於所述第三功能單元包含的所述第二驅動電路的數量，所述第二功能單元包含的所述第一驅動電路的數量等於所述第四功能單元包含的所述第二驅動電路的數量，其中，所述第一功能單元和所述第三功能單元為時鐘樹，所述第二功能單元和所述第四功能單元為信號驅動器，所述第一信號和所述第三信號為資料傳輸用時鐘信號，所述第二信號和所述第四信號為資料讀出用時鐘信號。
  6. 如請求項1所述的時鐘電路，其中所述第一驅動電路包括反相器；或者，所述第一導線與所述第二導線通過至少一個導電插塞電連接。
  7. 一種記憶體，包含請求項1至6中任一項所述的時鐘電路。
  8. 一種半導體結構的製作方法，包括：根據預設延遲時長計算至少兩個第二驅動電路的數量，且在確定所述第二驅動電路的數量之後，根據預設導電通路的長度計算相鄰所述第二驅動電路之間的連接長度；其中，相鄰所述第二驅動電路通過第三導線彼此連接；設置至少兩個第一驅動電路，以及設置位於相鄰所述第一驅動電路之間的分立的多段第一導線，所述第一驅動電路的數量與所述第二驅動電路的數量相同，所述第一導線位於第一金屬層，所述第三導線所在的金屬層位於所述第一金屬層上方；根據所述連接長度、所述第三導線的單位長度電阻、所述第一導線的單位長度電阻以及每一段所述第一導線的長度計算串接於相鄰所述第一驅動電路之間的所述第一導線的段數，記為初始段數，以使相鄰所述第一驅動電路之間的理想阻值等於相鄰所述第二驅動電路之間的理想阻值；設置第二導線，以使所述初始段數的所述第一導線串接於相鄰所述第一驅動電路之間，所述第二導線與所述第一驅動電路連接，每一段所述第一導線串接於兩段所述第二導線之間，所述第二導線位於第二金屬層，所述第二金屬層位於所述第一金屬層上方，其中，在設置所述第二導線之後，所述製作方法還包括：對相鄰所述第一驅動電路之間的第一電阻和相鄰所述第二驅動電路之間的第二電阻進行模擬，以獲取所述第一電阻的實際阻值和所述第二電阻的實際阻值；若所述第一電阻的實際阻值不等於所述第二電阻的實際阻值，則根據所述第一電阻的實際阻值和所述第二電阻的實際阻值的差值調整串聯於相鄰所述第一驅動電路之間的所述第二導線的佈局，以調整串聯於相鄰所述第一驅動電路之間的所述第一導線的段數，調整後的所述第一電阻的理想阻值等於所述第二電阻的實際阻值， 其中，調整串聯於相鄰所述第一驅動電路之間的所述第二導線的佈局，包括：調整所述第二導線的位置和導電插塞的位置，以使所述第二導線通過所述導電插塞與另一所述第一導線連接。
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