CN107683474A - 用于单向m1的多高度顺序单元中的交叉耦合的时钟信号分发布局 - Google Patents

用于单向m1的多高度顺序单元中的交叉耦合的时钟信号分发布局 Download PDF

Info

Publication number
CN107683474A
CN107683474A CN201680029651.0A CN201680029651A CN107683474A CN 107683474 A CN107683474 A CN 107683474A CN 201680029651 A CN201680029651 A CN 201680029651A CN 107683474 A CN107683474 A CN 107683474A
Authority
CN
China
Prior art keywords
interconnection
track
coupled
mos
extended
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680029651.0A
Other languages
English (en)
Other versions
CN107683474B (zh
Inventor
M·古普塔
陈向东
权武尚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Priority to CN202011284282.4A priority Critical patent/CN112331634A/zh
Publication of CN107683474A publication Critical patent/CN107683474A/zh
Application granted granted Critical
Publication of CN107683474B publication Critical patent/CN107683474B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11879—Data lines (buses)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses

Abstract

MOS器件包括第一、第二、第三和第四互连。第一互连(402)在第一方向上在第一轨道上延伸。第一互连被配置在金属层中。第二互连(404)在第一方向上在第一轨道上延伸。第二互连被配置在金属层中。第三互连(408)在第一方向上在第二轨道上延伸。第三互连被配置在金属层中。第二轨道平行于第一轨道。第三互连耦合到第二互连。第二和第三互连(404，408)被配置为提供第一信号(Clk)。第四互连(410)在第一方向上在第二轨道上延伸。第四互连被配置在金属层中。第四互连耦合到第一互连。第一和第四互连(402，410)被配置为提供不同于第一信号的第二信号(Clk)。

Description

用于单向M1的多高度顺序单元中的交叉耦合的时钟信号分发 布局
相关申请的交叉引用
本申请要求于2015年5月27日提交的题为“用于单向M1的多高度顺序单元中的交叉耦合(CROSS-COUPLE IN MULTI-HEIGHT SEQUENTIAL CELLS FOR UNI-DIRECTIONAL M1)”的美国专利申请No.14/723,357的权益，其全部内容明确地通过引用并入本文。
技术领域
本公开总体上涉及用于单向M1的多高度顺序单元中的交叉耦合结构。
背景技术
随着半导体器件以更小的尺寸被制造，半导体器件的制造商发现在单个芯片上集成更大量的器件变得更加困难。此外，现代处理技术关于半导体器件布局设计施加了更多的限制，这可能导致某些半导体布局设计在金属氧化物半导体(MOS)器件上消耗大量的面积。因此，需要改进半导体布局设计来克服这样的限制。
发明内容
在本公开的一方面，一种MOS器件包括第一、第二、第三和第四互连。第一互连在第一方向上在第一轨道上延伸。第一互连被配置在金属层中。第二互连在第一方向上在第一轨道上延伸。第二互连被配置在金属层中。第三互连在第一方向上在第二轨道上延伸。第三互连被配置在金属层中。第二轨道平行于第一轨道。第三互连耦合到第二互连。第二和第三互连被配置为提供第一信号。第四互连在第一方向上在第二轨道上延伸。第四互连被配置在金属层中。第四互连耦合到第一互连。第一和第四互连被配置为提供不同于第一信号的第二信号。
在本公开的一方面，在MOS器件中，第一信号被传播通过在第一方向上在第一轨道上延伸的第一互连。第一互连被配置在金属层中。此外，第二信号被传播通过在第一方向上在第一轨道上延伸的第二互连。第二互连被配置在金属层中。第二信号不同于第一信号。此外，第一信号被传播通过在第一方向上在第二轨道上延伸的第三互连。第三互连被配置在金属层中。第二轨道平行于第一轨道。第三互连耦合到第二互连。此外，第二信号被传播通过在第一方向上在第二轨道上延伸的第四互连。第四互连被配置在金属层中。第四互连耦合到第一互连。
附图说明
图1是示出多比特触发器盘的图。
图2是示出单比特触发器电路的图。
图3是MOS器件的示例性布局图的俯视图。
图4是根据本公开的各个方面的MOS器件的示例性布局图的俯视图。
图5是根据本公开的各个方面的MOS器件的示例性布局图的俯视图。
图6是示例性方法的流程图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而不意在表示其中可以实践本文中描述的概念的唯一配置。详细描述包括具体细节，目的是提供对各种概念的透彻理解。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，以框图形式示出了众所周知的结构和部件，以避免模糊这样的概念。装置和方法将在以下详细描述中描述，并且可以在附图中通过各种框、模块、部件、电路、步骤、过程、算法、元件等示出。
图1是示出多比特触发器盘100的图。如图1所示，多比特触发器盘100包括单比特触发器104、106、108、110、112、114、116和118。如图1进一步所示，多比特触发器盘100中的每个触发器(其可以被称为顺序逻辑单元)包括主锁存器和从锁存器。在一方面，每个主锁存器被配置为接收触发器的输入D(例如，触发器104的D1)，并且每个从锁存器被配置为提供触发器的输出Q(例如，触发器104的Q1)。多比特触发器盘100可以作为八个单行单元的布置被配置在MOS器件上。
图2是示出单比特触发器电路200的图。在一方面，图2的触发器电路200表示多比特触发器盘100中的触发器(例如，单比特触发器104)的晶体管级实现。如图2所示，触发器电路200包括主锁存器和从锁存器。如图2所示，主锁存器包括N型晶体管206、210、216和218以及P型晶体管204、208、212、214。如图2进一步所示，从锁存器包括N型晶体管222、226、232和234以及P型晶体管220、224、228和230。
现在将讨论单比特触发器电路200的示例性操作。输入值D可以被提供给主锁存器的输入202。当时钟信号(Clk)为逻辑“0”时，传输门203(例如，P型晶体管(“P1”)204和N型晶体管(“N1”)206)将导通，并且允许值D出现在节点PN1处。当时钟信号转变为逻辑“1”时，值D将被锁存在节点PN1处(并且值D的逆将被锁存在节点PN2处)。当时钟信号为逻辑“1”时，传输门205(例如，P型晶体管220和N型晶体管222)将导通，并且允许PN2处的值D的逆出现在节点PN3处，并且允许值D出现在节点PN4处。当时钟信号(Clk)从逻辑“1”转变为逻辑“0”时，传输门205将断开，并且值D将被锁存在节点PN4处。然后值D在输出Q 236处被提供。
图3是MOS器件300的示例性布局图的俯视图。参考图2，布局图是单比特触发器电路200的部分207的实现。应当理解，图3中的图是可以用于制造MOS器件300的特征的各种掩模的表示。例如，每个掩模可以对应于将被配置在MOS器件300的特定层(例如，互连、过孔等)中的各种特征。因此，为了便于说明和理解本公开，图3中的图以叠加的方式同时示出了MOS器件300的多个层。
如图3所示，MOS器件300包括P扩散区域362、364、366、368和N扩散区域346、348、370、372和374。MOS器件300还包括栅极互连312、314、332、334、336和338。栅极互连可以被配置在POLY层中，并且可以被称为POLY互连。在一些工艺技术中，栅极互连可以由金属形成。然而，在其他工艺技术中，栅极互连可以完全是多晶硅，或者可以是具有金属顶层的多晶硅。在图3的配置中，栅极互连312、334和336对应于相应的pMOS晶体管P1、P2和P3。栅极互连314、338和332对应于相应的nMOS晶体管N1、N2和N3。栅极互连312、334、336、314、338和332在图3的右上角所示的第二方向上延伸。在图3的示例性配置中，栅极互连312、334、336、314、338和332被配置为晶体管栅极。例如，栅极互连312被配置为用于pMOS晶体管P1的晶体管栅极，栅极互连314被配置为用于nMOS晶体管N1的晶体管栅极，栅极互连334被配置为用于pMOS晶体管P2的晶体管栅极，栅极互连336被配置为用于pMOS晶体管P3的晶体管栅极，栅极互连338被配置为用于nMOS晶体管N2的晶体管栅极，并且栅极互连332被配置为用于nMOS晶体管N3的晶体管栅极。
如图3所示，MOS器件300还包括在M1层中的M1层互连301、302、304、306、308、317和344。如图3所示，M1层互连301、302、304、306、308、317和344在第一方向上延伸。在一方面，M1层互连301、304和308使用第一掩模形成，并且被称为M1_A层互连。在这样的方面，M1层互连302、306、317和344使用第二掩模形成，并且被称为M1_V层互连。在图3的配置中，M1层互连302通过过孔(V0_MG)316耦合到栅极互连312。在本文中公开的方面，术语V0_MG是指使用金属形成的并且将金属层中的互连耦合到POLY层中的互连的过孔。M1层互连302还通过过孔(V0_MG)322耦合到栅极互连338。M1层互连304通过过孔(V0_MG)320耦合到栅极互连336。M1层互连308通过过孔(V0_MG)318耦合到栅极互连314。M1层互连308还通过过孔(V0_MG)340耦合到栅极互连334。因此，在图3中，应当理解，过孔(V0_MG)316、318、320、322和340位于POLY层上方和M1层下方。
如图3所示，MOS器件300还包括被配置在MD2层中的金属扩散二(MD2)层互连313、315和328。如图3所示，MD2层互连313、315和328在第二方向上延伸。在一方面，MD2层位于M1层下方和POLY层上方。如图3所示，MD2层互连313耦合到晶体管P1的源极(例如，扩散区域362)和晶体管N1的漏极(例如，扩散区域346)。MD2层互连313可以通过金属扩散一(MD1)层互连(例如，MD1层互连319)耦合到晶体管N1的漏极(例如，扩散区域346)。MD1层与POLY层的高度相同。如图3进一步所示，MD2层互连315耦合到晶体管P1的漏极(例如，扩散区域364)和晶体管N1的源极(例如，扩散区域348)。由于扩散区域364也是晶体管P2的漏极，所以MD2层互连315将晶体管P1和P2的漏极耦合到晶体管N1的源极。MD2层互连315还通过过孔(V0_MD)321耦合到M1层互连306。在本文中公开的方面，术语V0_MD是指使用金属形成的并且将MD层(例如，MD2层)中的互连耦合到金属层中的互连的过孔。MD2层互连325通过过孔(V0_MD)323耦合到M1层互连306，并且进一步耦合到晶体管N2的漏极(例如，扩散区域370)。MD2层互连328通过过孔(V0_MD)326耦合到M1层互连304，并且还经由位于栅极互连332上方的MP层中的金属POLY(MP)层互连330耦合到栅极互连332。MP层与MD2层的高度相同。因此，MD2层互连328和MP层互连330邻接在一起以形成连接。
在图3的方面，栅极互连312通过配置单个栅极互连并且通过施加切割掩模部分310而与栅极互连314电隔离。切割掩模部分310被配置为切割单个栅极互连以有效地形成两个电隔离的栅极互连。此外，M1层互连317通过配置单个M1层互连并且通过施加切割掩模部分342而与M1层互连344电隔离。切割掩模部分342被配置为切割单个M1层互连以有效地形成两个电隔离的M1层互连。
在图3的示例配置中，输入值D(例如，逻辑“1”或逻辑“0”)可以被提供给M1层互连317。如图3所示，M1层互连302被配置为承载时钟信号(Clk)，并且M1层互连308被配置为承载时钟信号的逆参考图2，M1层互连306对应于节点PN1，并且M1层互连304对应于节点PN2。
如图3所示，在MOS器件上消耗的面积可以以栅格单元来表示，诸如栅格单元350、352、354、356、358和360。在图3的示例配置中，栅格单元350、352、354、356、358和360中的每个指示两个相邻栅极互连之间所需要的间隔。在一方面，栅格单元350、352、354、356、358和360基本相等。因此，在图3的示例配置中，MOS器件消耗六个栅格单元(例如，栅格单元350、352、354、356、358和360)。在六个栅格单元的情况下，单元内有六个栅极互连。六个栅极互连包括栅极互连312/314、334、336、338、332以及在该单元的每一侧的两个“半栅极互连”(未示出)。
图4是根据本公开的各个方面的MOS器件400的示例性布局图的俯视图。类似于图3的布局图，图4的布局图是图2的单比特触发器电路200的部分207的实现。因此，图4的布局图与图3的布局图执行相同的功能。应当理解，图4中的图是可以用于制造MOS器件400的特征的各种掩模的表示。例如，每个掩模可以对应于将被配置在MOS器件400的特定层(例如，互连、过孔等)中的各种特征。因此，为了便于说明和理解本公开，图4中的图以叠加的方式同时示出了MOS器件400的多个层。
如图4所示，MOS器件400包括P扩散区域446、449、451和453以及N扩散区域438、440、455和457。MOS器件400还包括栅极互连414、416、418、420和424。在单元的边缘上，MOS器件400包括半宽栅极互连422和426。如图4进一步所示，栅极互连414和418在第二方向上沿着轨道492延伸，并且栅极互连416和420在第二方向上沿着轨道494延伸，其中轨道492平行于轨道494。
栅极互连可以被配置在POLY层中，并且可以被称为POLY互连。在图4的配置中，栅极互连414和416对应于相应的pMOS晶体管P1和P2。栅极互连418和420对应于相应的nMOS晶体管N1和N2。栅极互连424对应于pMOS晶体管P3和nMOS晶体管N3。栅极互连414、416、418、420、422、424和426沿着图4的右上角所示的第二方向延伸。在图4的示例性配置中，栅极互连414、416、418、420和424被配置为晶体管栅极。例如，栅极互连414被配置为用于pMOS晶体管P1的晶体管栅极，栅极互连418被配置为用于nMOS晶体管N1的晶体管栅极，栅极互连416被配置为用于pMOS晶体管P2的晶体管栅极，栅极互连420被配置为用于nMOS晶体管N2的晶体管栅极，栅极互连424被配置为用于pMOS晶体管P3和nMOS晶体管N3的晶体管栅极。
如图4所示，MOS器件400还包括被配置在M1层中的M1层互连401、404、406、408、410、412和473。如图4所示，M1层互连401、404、406、408、410、412和473在第一方向上延伸。如图4进一步所示，M1层互连404在第一方向上沿着轨道480延伸，并且M1层互连410在第一方向上沿着轨道490延伸，其中轨道480平行于轨道490。
在一方面，M1层互连401、406和412使用第一掩模形成，并且被称为M1_A层互连。在这样的方面，M1层互连402、404、408、410和473使用第二掩模形成，并且被称为M1_V层互连。在图4的配置中，M1层互连402通过过孔(V0_MG)428耦合到栅极互连414。M1层互连404通过过孔(V0_MG)430耦合到栅极互连416。M1层互连408通过过孔(V0_MG)432耦合到栅极互连418。M1层互连410通过过孔(V0_MG)434耦合到栅极互连420。M1层互连412通过过孔(V0_MG)436耦合到栅极互连424。因此，在图4中，应当理解，过孔(V0_MG)428、430、432、434和436位于POLY层上方和M1层下方。
如图4所示，MOS器件400还包括被配置在MD2层中的MD2层互连443和471。如图4所示，MD2层互连443和471在第二方向上延伸。在一方面，MD2层位于M1层下方和POLY层上方。如图4所示，MD2层互连443耦合到晶体管P1的源极(例如，扩散区域446)和晶体管N1的漏极(例如，扩散区域438)。MD2层互连443可以通过MD1层互连(例如，MD1层互连475)耦合到晶体管N1的漏极(例如，扩散区域438)。如图4进一步所示，MD2层互连471耦合到晶体管P1的漏极(例如，扩散区域449)和晶体管N1的源极(例如，扩散区域440)。由于扩散区域449也是晶体管P2的漏极，所以MD2层互连471也耦合到晶体管P2的漏极(例如，扩散区域449)。由于扩散区域440也是晶体管N2的漏极，所以MD2层互连471也耦合到晶体管N2的漏极(例如，扩散区域440)。MD2层互连471还通过过孔(V0_MD)476耦合到M1层互连406。MD2层互连443通过过孔(V0_MD)445耦合到M1层互连473。再次参考扩散区域453、451、457和455，扩散区域453是晶体管P3的源极，扩散区域451是晶体管P3的漏极和晶体管P2的源极，扩散区域457是晶体管N3的源极，并且扩散区域455是晶体管N3的漏极和晶体管N2的源极。
在图4的方面，栅极互连414通过配置单个栅极互连并且通过施加切割掩模部分442与栅极互连418电隔离。此外，栅极互连416通过配置单个栅极互连并且通过施加切割掩模部分442与栅极互连420电隔离。在第一方向上延伸的切割掩模部分442被配置为切割在第二方向上延伸的对应的栅极互连，以便有效地形成多个电隔离的栅极互连。此外，M1层互连402通过配置单个M1层互连并且通过施加切割掩模部分444与M1层互连404电隔离。M1层互连408通过配置单个M1层互连410并且通过施加切割掩模部分444与M1层互连410电隔离。在第二方向上延伸的切割掩模部分444被配置为切割在第一方向上延伸的对应的M1层互连，以便有效地形成多个电隔离的M1层互连。
在图4的示例配置中，输入值D(例如，逻辑“1”或逻辑“0”)可以被提供给M1层互连473。如图4所示，M1层互连402和410被配置为承载时钟信号(Clk)，并且M1层互连404和408被配置为承载时钟信号的逆参考图2，M1层互连406对应于节点PN1，并且M1层互连412对应于节点PN2。
如图4所示，在MOS器件上消耗的面积可以以栅格单元来表示，诸如栅格单元448、450、452和454。在图4的示例配置中，栅格单元448、450、452和454中的每个指示两个相邻栅极互连之间所需要的间隔。在一方面，栅格单元448、450、452和454基本相等。此外，图4中的四个栅格单元448、450、452和454中的每个可以基本上等于图3中的六个栅格单元350、352、354、356、358和360中的每个。在四个栅格单元的情况下，单元内有四个栅极互连。四个栅极互连包括栅极互连414/418、416/420和424以及在该单元的每一侧的两个“半宽栅极互连”422和426。当单元位于相邻单元旁边时，半宽栅极互连422和426与相邻的半宽栅极互连邻接，以形成正常宽度栅极互连(其可被对应的相邻单元利用或者可以是虚设/未使用的栅极互连)。因此，由于MOS器件400消耗四个栅格单元(例如，栅格单元448、450、452和454)的面积，所以图4中的MOS器件400执行与MOS器件300相同的功能，同时在MOS器件上节省了至少两个栅格单元的面积。
图5是根据本公开的各个方面的MOS器件500的示例性布局图的俯视图。MOS器件500包括M1层互连502、504和506、金属2(M2)层互连508、510、512和514、以及部分490。应当注意，图5中的部分490对应于图4所示的部分490。如图5所示，M1层互连502沿着轨道503在第一方向上延伸，并且M1层互连504沿着轨道505在第一方向上延伸。在一方面，M1层互连502可以被配置为承载时钟信号(Clk)，并且M1层互连504可以被配置为承载时钟信号的逆
如图5所示，被配置在位于M1层上方的M2层中的第一组互连508和512分别耦合到M1层互连402和410。第一组互连508和512分别使用过孔(V1)516、518、524和526耦合到M1层互连402和410。如图5进一步所示，被配置在M2层中的第二组互连510和514分别耦合到M1层互连408和404。第二组互连510和514分别使用过孔(V1)520、522、528和530耦合到M1层互连408和404。在一方面，参考图1，M1层互连502和504可以被扩展以向多比特触发器盘100中的多个单行单元提供时钟信号和时钟信号的逆
再次参考图1、4和5，多比特触发器盘100包括多个比特触发器104、106、108、110、112、114、116和118。如图5所示，时钟Clk和逆时钟可以分别通过M1层互连503和505以及通过对应的M2层互连516、524、520和528被提供给每个比特触发器。M2层互连516、524、520和528可以延伸跨越单元并且跨越同一列中的每个比特触发单元，以向该比特触发器单元提供时钟Clk和逆时钟例如，假定MOS器件400对应于比特触发器单元104，则M2层互连516和524可以延伸跨越与MOS器件400/比特触发器单元104相对应的单元并且跨越与比特触发器单元106、108和110相对应的每个单元，以便为比特触发器单元104、106、108和110中的每个提供时钟Clk。此外，M2层互连520和528可以延伸跨越与MOS器件400/比特触发器单元104相对应的单元并且跨越与比特触发器单元106、108和110相对应的每个单元，以便向比特触发器单元104、106、108和110中的每个提供逆时钟M1层互连502和504被示出为分别连接到时钟Clk和逆时钟然而，M1层互连502和504可以分别连接到逆时钟和时钟Clk。如图4和图5所示，时钟Clk和逆时钟是交叉耦合的，因为彼此对角地定位的M1层互连404和408跨越M1层互连402和410的耦合被耦合在一起，并且彼此对角地定位的M1层互连402和410跨越M1层互连404和408的耦合被耦合在一起。M1层互连503、505、402、410、404和408中的每个是单向的并且在相同的方向(例如，第一方向)上延伸。其他M1层互连401、406、412和473也是单向的并且在相同的方向(例如，第一方向)上延伸。
再次参考图4和5，MOS器件包括在第一方向上在第一轨道480上延伸的第一互连402。第一互连402被配置在M1层中。MOS器件还包括在第一方向上在第一轨道480上延伸的第二互连404。第二互连404被配置在M1层中。MOS器件还包括在第一方向上在第二轨道490上延伸的第三互连408。第三互连408被配置在M1层中。第二轨道490平行于第一轨道480。MOS器件还包括在第一方向上在第二轨道490上延伸的第四互连410。第四互连410被配置在M1层中。第一互连402耦合到第四互连410，并且第二互连404耦合到第三互连408。
在一种配置中，MOS器件还包括在与第一方向正交的第二方向上在第三轨道492上延伸的第一栅极互连414。第一栅极互连位于在M1层下方的POLY层中。MOS器件还包括在第二方向上在第三轨道492上延伸的第二栅极互连418。第二栅极互连418位于POLY层中。MOS器件还包括在第二方向上在第四轨道494上延伸的第三栅极互连416。第三栅极互连416位于POLY层中。第四轨道494平行于第三轨道492。MOS器件还包括在第二方向上在第四轨道494上延伸的第四栅极互连420。第四栅极互连420位于POLY层中。在一种配置中，第一互连402耦合到第一栅极互连414，第二互连404耦合到第三栅极互连416，第三互连408耦合到第二栅极互连418，并且第四互连410耦合到第四栅极互连420。
在一种配置中，MOS器件还包括在第三轨道503上延伸的第五互连502。第三轨道503平行于第一轨道480和第二轨道490。MOS器件还包括在第四轨道505上延伸的第六互连504。第四轨道505平行于第三轨道503。第五互连502耦合到第一互连402和第四互连410，并且第六互连504耦合到第二互连404和第三互连408。在一种配置中，第五互连502通过被配置在M2层中并且在与第一方向正交的第二方向上延伸的第一组互连508、512耦合到第一互连402和第四互连410。在这样的配置中，第六互连504通过被配置在M2层中并且在第二方向上延伸的第二组互连514、510耦合到第二互连404和第三互连408。
在一种配置中，MOS器件还包括：包括第一pMOS晶体管栅极、第一pMOS晶体管源极和第一pMOS晶体管漏极的第一pMOS晶体管P1；包括第二pMOS晶体管栅极、第二pMOS晶体管源极和第二pMOS晶体管漏极的第二pMOS晶体管P2；包括第一nMOS晶体管栅极、第一nMOS晶体管源极和第一nMOS晶体管漏极的第一nMOS晶体管N1；以及包括第二nMOS晶体管栅极、第二nMOS晶体管源极和第二nMOS晶体管漏极的第二nMOS晶体管N2。第一pMOS晶体管栅极414耦合到第一互连402，第二pMOS晶体管栅极416耦合到第二互连404，第一nMOS晶体管栅极418耦合到第三互连408，并且第二nMOS晶体管栅极420耦合到第四互连410。在一种配置中，第一pMOS晶体管源极446和第一nMOS晶体管漏极438与在与第一方向正交的第二方向上延伸的MD层(例如，MD2层)互连443耦合在一起。在一种配置中，MOS器件还包括在M1层上在第一方向上延伸的第五互连473。第五互连473耦合到MD层互连443。第五互连473被配置为接收去往MOS器件的输入。
在一种配置中，第一pMOS晶体管漏极449和第二pMOS晶体管漏极449相同，并且第一nMOS晶体管源极440和第二nMOS晶体管漏极440相同。在一种配置中，第一pMOS晶体管漏极和第二pMOS晶体管漏极449通过在与第一方向正交的第二方向上延伸的MD层(例如，MD2层)互连471耦合到第一nMOS晶体管源极和第二nMOS晶体管漏极440。在一种配置中，MOS器件还包括在M1层上在第一方向上延伸的第五互连412(PN2)。第五互连412耦合到MD层互连471。第五互连412是MOS器件的输出。
在一种配置中，MOS器件还包括：包括第三pMOS晶体管栅极、第三pMOS晶体管源极和第三pMOS晶体管漏极的第三pMOS晶体管P3；以及包括第三nMOS晶体管栅极、第三nMOS晶体管源极和第三nMOS晶体管漏极的第三nMOS晶体管N3。第三pMOS晶体管栅极424和第三nMOS晶体管栅极424由在第一方向上延伸的相同的栅极互连424形成。在一种配置中，第三pMOS晶体管漏极451和第二pMOS晶体管源极451相同，并且第三nMOS晶体管漏极455和第二nMOS晶体管源极455相同。在一种配置中，第三pMOS晶体管源极453被配置为耦合到第一电压源(例如，VDD)，并且第三nMOS晶体管源极457被配置为耦合到第二电压源(例如，VSS，其可以是接地)。
如图4所示，MOS器件具有四个栅格的宽度。第一、第二、第三和第四互连402、404、408、410是单向互连。第一、第二、第三和第四互连402、404、408、410是M1层互连。
图6是示例性方法的流程图600。该示例性方法是MOS器件的操作的方法。应当理解，图6中用虚线示出的操作表示可选操作。
在602，使第一信号传播通过在第一方向上在第一轨道上延伸的第一互连，第一互连被配置在金属层中。例如，参考图4，第一互连可以是M1层互连402，第一轨道可以是轨道480，并且第一信号可以是时钟信号Clk。
在604，使第二信号传播通过在第一方向上在第一轨道上延伸的第二互连。第二互连被配置在金属层中。第二信号不同于第一信号。例如，参考图4，第二互连可以是M1层互连404，并且第二信号可以是逆时钟信号。
在606，使第一信号传播通过在第一方向上在第二轨道上延伸的第三互连。第三互连被配置在金属层中。第二轨道平行于第一轨道。例如，参考图4，第三互连可以是M1层互连408，并且第二轨道可以是轨道490。
在608，使第二信号传播通过在第一方向上在第二轨道上延伸的第四互连。第四互连被配置在金属层中。例如，参考图4，第四互连可以是M1层互连410。在一方面，第一互连耦合到第四互连，并且第二互连耦合到第三互连。
在610，使第一信号传播通过在与第一方向正交的第二方向上在第三轨道上延伸的第一栅极互连。第一栅极互连位于在金属层下方的第一层中。例如，参考图4，第一栅极互连可以是POLY层互连414，并且第三轨道可以是轨道492。
在612，使第二信号传播通过在第二方向上在第三轨道上延伸的第二栅极互连。第二栅极互连位于第一层中。例如，参考图4，第二栅极互连可以是POLY层互连418。
在614，使第二信号传播通过在第二方向上在第四轨道上延伸的第三栅极互连。第三栅极互连位于第一层中。第四轨道平行于第三轨道。例如，参考图4，第三栅极互连可以是POLY层互连416，并且第四轨道可以是轨道494。
在616，使第一信号传播通过在第二方向上在第四轨道上延伸的第四栅极互连。第四栅极互连位于第一层中。例如，参考图4，第四栅极互连可以是POLY层互连420。在一方面，第一互连耦合到第一栅极互连，第二互连耦合到第三栅极互连，第三互连耦合到第二栅极互连，并且第四互连耦合到第四栅极互连。
在618，使第一信号传播通过在第三轨道上延伸的第五互连。第三轨道平行于第一和第二轨道。例如，第五互连可以是M1层互连502，并且第三轨道可以是轨道503。
在620，使第二信号传播通过在第四轨道上延伸的第六互连。第四轨道平行于第三轨道。例如，第六互连可以是M1层互连504，并且第三轨道可以是轨道505。在一方面，第五互连耦合到第一和第四互连，并且第六互连耦合到第二和第三互连。在一方面，第五互连通过被配置在第二金属层(例如，M2)中并且在第二方向上延伸的第一组互连耦合到第一和第四互连。例如，参考图5，第一组互连可以是M2层互连508和512。在这样的方面，第六互连通过被配置在第二金属层中并且在第二方向上延伸的第二组互连耦合到第二和第三互连。例如，参考图5，第二组互连可以是M2层互连510和514。在一方面，第一、第二、第三和第四栅极互连被配置在POLY层中。
在一方面，MOS器件包括用于传播第一信号的第一装置，第一装置(例如，M1层互连402)在第一方向上在第一轨道(例如，轨道480)上延伸。第一装置被配置在金属层(例如，M1)中。MOS器件还包括用于传播第二信号的第二装置(例如，M1层互连404)。第二装置在第一方向上在第一轨道上延伸。第二装置被配置在金属层中。MOS器件还包括用于传播第一信号的第三装置(例如，M1层互连408)。第三装置在第一方向上在第二轨道(例如，轨道490)上延伸。第三装置被配置在金属层中。第二轨道平行于第一轨道。MOS器件还包括用于传播第二信号的第四装置。第四装置(例如，M1层互连410)在第一方向上在第二轨道上延伸。第四装置被配置在金属层中。在一方面，第一装置耦合到第四装置，并且第二装置耦合到第三装置。
在一方面，MOS器件还包括用于传播第一信号的第五装置，第五装置(例如，栅极互连414)在与第一方向正交的第二方向上在第三轨道(例如，轨道492)上延伸。第五装置位于在金属层下方的第一层(例如，POLY层)中。MOS器件还包括用于传播第二信号的第六装置(例如，栅极互连418)。第六装置在第二方向上在第三轨道上延伸。第六装置位于第一层中。MOS器件还包括用于传播第二信号的第七装置(例如，栅极互连416)。第七装置在第二方向上在第四轨道(例如，轨道494)上延伸。第七装置位于第一层中。第四轨道平行于第三轨道。MOS器件还包括用于传播第一信号的第八装置(例如，栅极互连420)。第八装置在第二方向上在第四轨道上延伸。第八装置位于第一层中。在一方面，第一装置耦合到第五装置，第二装置耦合到第七装置，第三装置耦合到第六装置，并且第四装置耦合到第八装置。
在一方面，MOS器件还包括用于传播第一信号的第五装置。第五装置(例如，M1层互连502)在第三轨道(例如，轨道503)上延伸。第三轨道平行于第一和第二轨道。MOS器件还包括用于传播第二信号的第六装置(例如，M1层互连504)。第六装置在第四轨道(例如，轨道505)上延伸。第四轨道平行于第三轨道。在一方面，第五装置耦合到第一和第四装置(例如，M1层互连402和410)，并且第六装置耦合到第二和第三装置(例如，M1层互连404和408)。
在一方面，第五装置通过被配置在第二金属层(例如，M2)中并且在第二方向上延伸的第一组互连耦合到第一和第四装置，并且第六装置通过被配置在第二金属层(例如，M2)中并且在第二方向上延伸的第二组互连耦合到第二和第三装置。在一方面，第五、第六、第七和第八装置被配置在POLY层中。在一方面，第五、第六、第七和第八装置是栅极互连。在一方面，第一、第二、第三和第四装置是单向互连。具体地，在一方面，第一、第二、第三和第四装置是单向M1层互连。
应当理解，所公开的过程中的步骤的具体顺序或层次是示例性方法的说明。应当理解，基于设计偏好，可以重新排列过程中的步骤的具体顺序或层次。此外，可以组合或省略一些步骤。所附的方法权利要求以样本顺序呈现各种步骤的元素，并不意味着限于所呈现的特定顺序或层次。
提供前面的描述以使本领域任何技术人员能够实践本文中描述的各个方面。对这些方面的各种修改对于本领域技术人员将是显而易见的，并且本文中定义的一般原理可以应用于其它方面。因此，权利要求不旨在限于本文中所示的方面，而是符合与语言权利要求一致的全部范围，其中对单数形式的元素的引用并不旨在表示“一个且仅一个”，除非具体如此说明，而是表示“一个或多个”。本文中使用的“示例性”一词是指“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不一定被解释为与其他方面相比是优选的或有利的。除非另有特别说明，否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”和“A、B、C或其任何组合”等组合包括A、B、和/或C的任何组合，并且可以包括多个A、多个B或多个C。具体地，诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”和“A、B、C或其任何组合”等组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或A和B和C，其中任何这样的组合可以包含A、B或C中的一个或多个成员。本领域普通技术人员已知或稍后公知的贯穿本公开描述的各个方面的要素的所有结构和功能等同物明确地通过引用并入本文，并且旨在被权利要求所涵盖。此外，本文中公开的任何内容都不会被专用于公众，无论这样的公开是否在权利要求书中明确地列出。除非使用短语“用于…的装置”明确地叙述了元素，否则没有要求权利要素被解释为装置加上功能。

Claims (30)

1.一种金属氧化物半导体(MOS)器件，包括：
在第一方向上在第一轨道上延伸的第一互连，所述第一互连被配置在金属层中；
在所述第一方向上在所述第一轨道上延伸的第二互连，所述第二互连被配置在所述金属层中；
在所述第一方向上在第二轨道上延伸的第三互连，所述第三互连被配置在所述金属层中，所述第二轨道平行于所述第一轨道，所述第三互连耦合到所述第二互连，所述第二互连和所述第三互连被配置为提供第一信号；以及
在所述第一方向上在所述第二轨道上延伸的第四互连，所述第四互连被配置在所述金属层中，所述第四互连耦合到所述第一互连，所述第一互连和所述第四互连被配置为提供不同于所述第一信号的第二信号。
2.根据权利要求1所述的MOS器件，还包括：
在与所述第一方向正交的第二方向上在第三轨道上延伸的第一栅极互连，所述第一栅极互连位于在所述金属层下方的第一层中；
在所述第二方向上在所述第三轨道上延伸的第二栅极互连，所述第二栅极互连位于所述第一层中；
在所述第二方向上在第四轨道上延伸的第三栅极互连，所述第三栅极互连位于所述第一层中，其中所述第四轨道平行于所述第三轨道；以及
在所述第二方向上在所述第四轨道上延伸的第四栅极互连，所述第四栅极互连位于所述第一层中。
3.根据权利要求2所述的MOS器件，其中：
所述第一互连耦合到所述第一栅极互连；
所述第二互连耦合到所述第三栅极互连；
所述第三互连耦合到所述第二栅极互连；以及
所述第四互连耦合到所述第四栅极互连。
4.根据权利要求1所述的MOS器件，还包括：
在第三轨道上延伸的第五互连，所述第三轨道平行于所述第一轨道和所述第二轨道；以及
在第四轨道上延伸的第六互连，所述第四轨道平行于所述第三轨道，
其中所述第五互连耦合到所述第一互连和所述第四互连，并且其中所述第六互连耦合到所述第二互连和所述第三互连。
5.根据权利要求4所述的MOS器件，其中所述第五互连通过第一组互连耦合到所述第一互连和所述第四互连，所述第一组互连被配置在第二金属层中并且在与所述第一方向正交的第二方向上延伸，并且其中所述第六互连通过第二组互连耦合到所述第二互连和所述第三互连，所述第二组互连被配置在所述第二金属层中并且在所述第二方向上延伸。
6.根据权利要求1所述的MOS器件，还包括：
第一p型MOS(pMOS)晶体管，包括第一pMOS晶体管栅极、第一pMOS晶体管源极和第一pMOS晶体管漏极；
第二pMOS晶体管，包括第二pMOS晶体管栅极、第二pMOS晶体管源极和第二pMOS晶体管漏极；
第一n型MOS(nMOS)晶体管，包括第一nMOS晶体管栅极、第一nMOS晶体管源极和第一nMOS晶体管漏极；
第二nMOS晶体管，包括第二nMOS晶体管栅极、第二nMOS晶体管源极和第二nMOS晶体管漏极，
其中所述第一pMOS晶体管栅极耦合到所述第一互连，所述第二pMOS晶体管栅极耦合到所述第二互连，所述第一nMOS晶体管栅极耦合到所述第三互连，并且所述第二nMOS晶体管栅极耦合到所述第四互连。
7.根据权利要求6所述的MOS器件，其中所述第一pMOS晶体管源极和所述第一nMOS晶体管漏极与金属扩散(MD)层互连耦合在一起，所述金属扩散层互连在与所述第一方向正交的第二方向上延伸。
8.根据权利要求7所述的MOS器件，还包括在所述金属层上在所述第一方向上延伸的第五互连，所述第五互连耦合到所述MD层互连，所述第五互连被配置为接收去往所述MOS器件的输入。
9.根据权利要求6所述的MOS器件，其中所述第一pMOS晶体管漏极和所述第二pMOS晶体管漏极相同，并且所述第一nMOS晶体管源极和所述第二nMOS晶体管漏极相同。
10.根据权利要求9所述的MOS器件，其中所述第一pMOS晶体管漏极和所述第二pMOS晶体管漏极通过金属扩散(MD)层互连耦合到所述第一nMOS晶体管源极和所述第二nMOS晶体管漏极，所述金属扩散层互连在与所述第一方向正交的第二方向上延伸。
11.根据权利要求10所述的MOS器件，还包括在所述金属层上在所述第一方向上延伸的第五互连，所述第五互连耦合到所述MD层互连，所述第五互连是所述MOS器件的输出。
12.根据权利要求6所述的MOS器件，还包括：
第三pMOS晶体管，包括第三pMOS晶体管栅极、第三pMOS晶体管源极和第三pMOS晶体管漏极；以及
第三nMOS晶体管，包括第三nMOS晶体管栅极、第三nMOS晶体管源极和第三nMOS晶体管漏极，
其中所述第三pMOS晶体管栅极和所述第三nMOS晶体管栅极由在所述第一方向上延伸的相同的栅极互连形成。
13.根据权利要求12所述的MOS器件，其中所述第三pMOS晶体管漏极和所述第二pMOS晶体管源极相同，并且所述第三nMOS晶体管漏极和所述第二nMOS晶体管源极相同。
14.根据权利要求12所述的MOS器件，其中所述第三pMOS晶体管源极被配置为耦合到第一电压源，并且所述第三nMOS晶体管源极被配置为耦合到第二电压源。
15.根据权利要求1所述的MOS器件，其中所述MOS器件具有四个栅格的宽度。
16.根据权利要求1所述的MOS器件，其中所述第一互连、所述第二互连、所述第三互连和所述第四互连是单向互连。
17.根据权利要求16所述的MOS器件，其中所述第一互连、所述第二互连、所述第三互连和所述第四互连是金属一(M1)层互连。
18.根据权利要求1所述的MOS器件，其中所述第二信号是所述第一信号的逆。
19.根据权利要求18所述的MOS器件，其中所述第二信号是时钟信号，并且所述第一信号是逆时钟信号。
20.一种金属氧化物半导体(MOS)器件的操作的方法，包括：
使第一信号传播通过在第一方向上在第一轨道上延伸的第一互连，所述第一互连被配置在金属层中；
使第二信号传播通过在所述第一方向上在所述第一轨道上延伸的第二互连，所述第二互连被配置在所述金属层中，所述第二信号不同于所述第一信号；
使所述第一信号传播通过在所述第一方向上在第二轨道上延伸的第三互连，所述第三互连被配置在所述金属层中，所述第二轨道平行于所述第一轨道，所述第三互连耦合到所述第二互连；以及
使所述第二信号传播通过在所述第一方向上在所述第二轨道上延伸的第四互连，所述第四互连被配置在所述金属层中，所述第四互连耦合到所述第一互连。
21.根据权利要求20所述的方法，还包括：
使所述第一信号传播通过在与所述第一方向正交的第二方向上在第三轨道上延伸的第一栅极互连，所述第一栅极互连位于在所述金属层下方的第一层中；
使所述第二信号传播通过在所述第二方向上在所述第三轨道上延伸的第二栅极互连，所述第二栅极互连位于所述第一层中；
使所述第二信号传播通过在所述第二方向上在第四轨道上延伸的第三栅极互连，所述第三栅极互连位于所述第一层中，其中所述第四轨道平行于所述第三轨道；以及
使所述第一信号传播通过在所述第二方向上在所述第四轨道上延伸的第四栅极互连，所述第四栅极互连位于所述第一层中。
22.根据权利要求21所述的方法，其中：
所述第一互连耦合到所述第一栅极互连；
所述第二互连耦合到所述第三栅极互连；
所述第三互连耦合到所述第二栅极互连；以及
所述第四互连耦合到所述第四栅极互连。
23.根据权利要求20所述的方法，还包括：
使所述第一信号传播通过在第三轨道上延伸的第五互连，所述第三轨道平行于所述第一轨道和所述第二轨道；以及
使所述第二信号传播通过在第四轨道上延伸的第六互连，所述第四轨道平行于所述第三轨道，
其中所述第五互连耦合到所述第一互连和所述第四互连，并且其中所述第六互连耦合到所述第二互连和所述第三互连。
24.根据权利要求23所述的方法，其中所述第五互连通过第一组互连耦合到所述第一互连和所述第四互连，所述第一组互连被配置在第二金属层中并且在与所述第一方向正交的第二方向上延伸，并且其中所述第六互连通过第二组互连耦合到所述第二互连和所述第三互连，所述第二组互连被配置在所述第二金属层中并且在所述第二方向上延伸。
25.一种金属氧化物半导体(MOS)器件，包括：
用于传播第一信号的第一装置，所述第一装置在第一方向上在第一轨道上延伸，所述第一装置被配置在金属层中；
用于传播第二信号的第二装置，所述第二装置在所述第一方向上在所述第一轨道上延伸，所述第二装置被配置在所述金属层中，所述第二信号不同于所述第一信号；
用于传播所述第一信号的第三装置，所述第三装置在所述第一方向上在第二轨道上延伸，所述第三装置被配置在所述金属层中，其中所述第二轨道平行于所述第一轨道，所述第三装置耦合到所述第二装置；以及
用于传播所述第二信号的第四装置，所述第四装置在所述第一方向上在所述第二轨道上延伸，所述第四装置被配置在所述金属层中，所述第四装置耦合到所述第一装置。
26.根据权利要求25所述的MOS器件，还包括：
用于传播所述第一信号的第五装置，所述第五装置在与所述第一方向正交的第二方向上在第三轨道上延伸，所述第五装置位于在所述金属层下方的第一层中；
用于传播所述第二信号的第六装置，所述第六装置在所述第二方向上在所述第三轨道上延伸，所述第六装置位于所述第一层中；
用于传播所述第二信号的第七装置，所述第七装置在所述第二方向上在第四轨道上延伸，所述第七装置位于所述第一层中，其中所述第四轨道平行于所述第三轨道；以及
用于传播所述第一信号的第八装置，所述第八装置在所述第二方向上在所述第四轨道上延伸，所述第八装置位于所述第一层中。
27.根据权利要求26所述的MOS器件，其中：
所述第一装置耦合到所述第五装置；
所述第二装置耦合到所述第七装置；
所述第三装置耦合到所述第六装置；以及
所述第四装置耦合到所述第八装置。
28.根据权利要求25所述的MOS器件，还包括：
用于传播所述第一信号的第五装置，所述第五装置在第三轨道上延伸，所述第三轨道平行于所述第一轨道和所述第二轨道；以及
用于传播所述第二信号的第六装置，所述第六装置在第四轨道上延伸，所述第四轨道平行于所述第三轨道，
其中所述第五装置耦合到所述第一装置和所述第四装置，并且其中所述第六装置耦合到所述第二装置和所述第三装置。
29.根据权利要求28所述的MOS器件，其中所述第五装置通过第一组互连耦合到所述第一装置和所述第四装置，所述第一组互连被配置在第二金属层中并且在与所述第一方向正交的第二方向上延伸，并且其中所述第六装置通过第二组互连耦合到所述第二装置和所述第三装置，所述第二组互连被配置在所述第二金属层中并且在所述第二方向上延伸。
30.根据权利要求25所述的MOS器件，其中所述第一装置、所述第二装置、所述第三装置和所述第四装置是单向互连。
CN201680029651.0A 2015-05-27 2016-03-31 用于单向m1的多高度顺序单元中的交叉耦合的时钟信号分发布局 Active CN107683474B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011284282.4A CN112331634A (zh) 2015-05-27 2016-03-31 金属氧化物半导体mos器件

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/723,357 2015-05-27
US14/723,357 US9640480B2 (en) 2015-05-27 2015-05-27 Cross-couple in multi-height sequential cells for uni-directional M1
PCT/US2016/025388 WO2016190958A1 (en) 2015-05-27 2016-03-31 Cross-coupled clock signal distribution layout in multi-height sequential cells for uni-directional m1

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202011284282.4A Division CN112331634A (zh) 2015-05-27 2016-03-31 金属氧化物半导体mos器件

Publications (2)

Publication Number Publication Date
CN107683474A true CN107683474A (zh) 2018-02-09
CN107683474B CN107683474B (zh) 2020-11-24

Family

ID=55745847

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202011284282.4A Pending CN112331634A (zh) 2015-05-27 2016-03-31 金属氧化物半导体mos器件
CN201680029651.0A Active CN107683474B (zh) 2015-05-27 2016-03-31 用于单向m1的多高度顺序单元中的交叉耦合的时钟信号分发布局

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202011284282.4A Pending CN112331634A (zh) 2015-05-27 2016-03-31 金属氧化物半导体mos器件

Country Status (5)

Country Link
US (1) US9640480B2 (zh)
EP (1) EP3304595A1 (zh)
JP (1) JP2018515938A (zh)
CN (2) CN112331634A (zh)
WO (1) WO2016190958A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI827111B (zh) * 2021-07-20 2023-12-21 中國大陸商長鑫存儲技術有限公司 時鐘電路、記憶體及半導體結構的製作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10277227B2 (en) * 2016-05-31 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device layout
US9978682B1 (en) * 2017-04-13 2018-05-22 Qualcomm Incorporated Complementary metal oxide semiconductor (CMOS) standard cell circuits employing metal lines in a first metal layer used for routing, and related methods
US10497702B2 (en) 2017-04-14 2019-12-03 Qualcomm Incorporated Metal-oxide semiconductor (MOS) standard cells employing electrically coupled source regions and supply rails to relax source-drain tip-to-tip spacing between adjacent MOS standard cells
US20190252408A1 (en) * 2018-02-13 2019-08-15 Qualcomm Incorporated Staggered self aligned gate contact
US11152347B2 (en) * 2018-04-13 2021-10-19 Qualcomm Incorporated Cell circuits formed in circuit cells employing offset gate cut areas in a non-active area for routing transistor gate cross-connections
US10930675B2 (en) 2018-11-20 2021-02-23 Samsung Electronics Co., Ltd. Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101351886A (zh) * 2005-12-29 2009-01-21 莫塞德技术股份有限公司 利用时钟和电源网格标准单元设计asic
CN102891675A (zh) * 2011-07-21 2013-01-23 英飞凌科技股份有限公司 具有数据保留模式和数据处理模式的装置
CN104011857A (zh) * 2011-10-07 2014-08-27 贝圣德公司 具有多个可编程区的栅极阵列架构
US20140246733A1 (en) * 2007-03-07 2014-09-04 Tela Innovations, Inc. Semiconductor Chip Including Integrated Circuit Defined Within Dynamic Array Section
CN104303263A (zh) * 2012-01-13 2015-01-21 特拉创新公司 具有线形翅片场效应结构的电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7237217B2 (en) 2003-11-24 2007-06-26 International Business Machines Corporation Resonant tree driven clock distribution grid
KR101281440B1 (ko) * 2005-05-13 2013-07-02 모사이드 테크놀로지스 인코퍼레이티드 로직 셀들의 셀 접합부에 의해 형성된 신호 버스를 구비한집적 회로
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8742464B2 (en) 2011-03-03 2014-06-03 Synopsys, Inc. Power routing in standard cells
US8595661B2 (en) 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
US20150048425A1 (en) 2011-10-07 2015-02-19 Baysand Inc. Gate array architecture with multiple programmable regions
US9972624B2 (en) 2013-08-23 2018-05-15 Qualcomm Incorporated Layout construction for addressing electromigration
US9786645B2 (en) * 2013-11-06 2017-10-10 Mediatek Inc. Integrated circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101351886A (zh) * 2005-12-29 2009-01-21 莫塞德技术股份有限公司 利用时钟和电源网格标准单元设计asic
US20140246733A1 (en) * 2007-03-07 2014-09-04 Tela Innovations, Inc. Semiconductor Chip Including Integrated Circuit Defined Within Dynamic Array Section
CN102891675A (zh) * 2011-07-21 2013-01-23 英飞凌科技股份有限公司 具有数据保留模式和数据处理模式的装置
CN104011857A (zh) * 2011-10-07 2014-08-27 贝圣德公司 具有多个可编程区的栅极阵列架构
CN104303263A (zh) * 2012-01-13 2015-01-21 特拉创新公司 具有线形翅片场效应结构的电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI827111B (zh) * 2021-07-20 2023-12-21 中國大陸商長鑫存儲技術有限公司 時鐘電路、記憶體及半導體結構的製作方法

Also Published As

Publication number Publication date
EP3304595A1 (en) 2018-04-11
US9640480B2 (en) 2017-05-02
US20160351490A1 (en) 2016-12-01
CN107683474B (zh) 2020-11-24
JP2018515938A (ja) 2018-06-14
CN112331634A (zh) 2021-02-05
WO2016190958A1 (en) 2016-12-01

Similar Documents

Publication Publication Date Title
CN107683474A (zh) 用于单向m1的多高度顺序单元中的交叉耦合的时钟信号分发布局
CN109314110B (zh) 用于基于鳍片计数的扩散的标准单元架构
US9412742B2 (en) Layout design for manufacturing a memory cell
TWI538095B (zh) 在標準元件中之電源繞線
JP3144967B2 (ja) 半導体集積回路およびその製造方法
US20150302919A1 (en) THREE-DIMENSIONAL (3D) MEMORY CELL SEPARATION AMONG 3D INTEGRATED CIRCUIT (IC) TIERS, AND RELATED 3D INTEGRATED CIRCUITS (3DICs), 3DIC PROCESSOR CORES, AND METHODS
US20060190893A1 (en) Logic cell layout architecture with shared boundary
US11133255B2 (en) Metal patterning for internal cell routing
US20140252653A1 (en) Layout structure of standard cell, standard cell library, and layout structure of semiconductor integrated circuit
US20090083686A1 (en) Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential
JP2008546168A5 (zh)
JP6100981B1 (ja) 高性能標準セル
Kavehei et al. Design of robust and high-performance 1-bit CMOS Full Adder for nanometer design
TW200903731A (en) Semiconductor memory device
JP2965626B2 (ja) 半導体集積回路
US7482657B1 (en) Balanced cells with fabrication mismatches that produce a unique number generator
US7212031B2 (en) Semiconductor device and manufacturing method of the same
Bobba et al. Layout technique for double-gate silicon nanowire fets with an efficient sea-of-tiles architecture
Wang et al. NASICs: A nanoscale fabric for nanoscale microprocessors
US8929154B2 (en) Layout of memory cells
Balijepalli et al. Design of a novel quantum-dot cellular automata field programmable gate array
USRE43922E1 (en) Balanced cells with fabrication mismatches that produce a unique number generator
CN108028252A (zh) 源极分开的单元
Cadareanu et al. A predictive process design kit for three-independent-gate field-effect transistors
US20150109025A1 (en) Area saving in latch arrays

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant