CN108028252A - 源极分开的单元 - Google Patents

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Abstract

一种MOS器件包括第一MOS晶体管，该第一MOS晶体管具有第一MOS晶体管源极、第一MOS晶体管漏极和第一MOS晶体管栅极。该MOS器件还包括第二MOS晶体管，该第二MOS晶体管具有第二MOS晶体管源极、第二MOS晶体管漏极和第二MOS晶体管栅极。第二MOS晶体管源极和第一MOS晶体管源极耦合到第一电压源。该MOS器件包括第三MOS晶体管，该第三MOS晶体管具有第三MOS晶体管栅极，该第三MOS晶体管栅极在第一MOS晶体管源极与第三MOS晶体管源极之间，该第三MOS晶体管进一步具有第三MOS晶体管源极和第三MOS晶体管漏极，该第三MOS晶体管源极耦合到第一MOS晶体管源极，该第三MOS晶体管漏极耦合到第二MOS晶体管源极，该第三MOS晶体管栅极处于浮置。

Description

源极分开的单元
相关申请的交叉引用
本申请要求于2015年9月24日提交的题为“SOURCE SEPARATED CELL(源极分开的单元)”的美国专利申请No.14/864,486的权益，其通过援引全部明确纳入于此。
背景
领域
本公开一般涉及布局构造，尤其涉及可以是标准单元库的一部分的源极分开的单元。
背景技术
标准单元是可以用数字逻辑来实现的集成电路。专用集成电路(ASIC)(诸如片上系统(SoC)器件)可包含数千至数百万的标准单元。减小ASIC的大小/占用面积是有益的。减小工艺技术的大小可以允许减小ASIC的大小/占用面积。在一些实例中，当减小ASIC的大小/占用面积时，通过一个或多个标准单元的一条或多条电流路径的电阻可增大。当前存在解决标准单元中金属氧化物半导体(MOS)器件内的一条或多条电流路径中这种增大的电阻的需求。
概述
在本公开的一方面，一种MOS器件包括第一MOS晶体管，所述第一MOS晶体管具有第一MOS晶体管源极、第一MOS晶体管漏极和第一MOS晶体管栅极。所述MOS器件还包括第二MOS晶体管，所述第二MOS晶体管具有第二MOS晶体管源极、第二MOS晶体管漏极和第二MOS晶体管栅极。所述第二MOS晶体管源极和所述第一MOS晶体管源极耦合到第一电压源。所述MOS器件包括第三MOS晶体管，所述第三MOS晶体管具有第三MOS晶体管栅极，所述第三MOS晶体管栅极在所述第一MOS晶体管源极与第三MOS晶体管源极之间，所述第三MOS晶体管进一步具有第三MOS晶体管源极和第三MOS晶体管漏极，所述第三MOS晶体管源极耦合到所述第一MOS晶体管源极，所述第三MOS晶体管漏极耦合到所述第二MOS晶体管源极，所述第三MOS晶体管栅极处于浮置。
附图简述
图1是解说14nm制造工艺技术中的可能组件的示图。
图2是解说10nm制造工艺技术中的可能组件的示图。
图3是解说示例布局构造的第一示图。
图4是与图3的布局相对应的电路图。
图5是解说具有分开的源极的第一示例性布局构造的示图。
图6是与图5的布局相对应的示例性电路图。
图7是解说示例布局构造的第二示图。
图8是解说第二示例性布局构造的示图。
图9是解说示例布局构造的第三示图。
图10是解说第三示例性布局构造的示图。
图11是MOS器件的示例性方法的流程图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。装置和方法将在以下详细描述中进行描述并可以在附图中由各种框、模块、组件、电路、步骤、过程、算法、元件等来解说。
如上文所讨论的，标准单元是可以用数字逻辑来实现的集成电路。ASIC(诸如SoC器件)可包含数千至数百万个标准单元。减小ASIC的大小/占用面积是有益的。减小工艺技术的大小可以允许减小ASIC的大小/占用面积。在一些实例中，如下文关于图1和图2所讨论的，当减小ASIC的大小/占用面积时，通过一个或多个标准单元的一条或多条电流路径的电阻可增大。
图1是解说14nm制造工艺技术中的可能组件的示图100。示图100解说了金属2(M2)层互连104、106，通孔(V1)108，以及金属1(M1)层互连112、114、116。通孔108被解说成将M2层互连106连接到M1层互连112。示图100进一步解说了通孔(V0)118、122。通孔122将M1层互连112、114耦合到金属扩散(MD)互连120、126。MD互连126可被称为TS互连/触点。MD互连120、126耦合到鳍128，该鳍128可以是MOS源极或漏极。鳍128延伸穿过栅极互连102、110。栅极互连102、110可被称为多晶栅极互连。通孔118将M1层互连116耦合到金属多晶(MP)互连130。MP互连130接触栅极互连102。MP互连130可被称为CB互连/触点。示图100解说了示图100中的各组件(例如，互连、鳍、通孔)之内和之间的各种电阻和寄生电容。
图2是解说10nm制造工艺技术中的可能组件的示图200。示图200解说了M2层互连204、206，通孔(V1)208，以及M1层互连212、214、216。通孔208被解说成将M2层互连206连接到M1层互连212。示图200进一步解说了通孔(V0)218、222。通孔222将M1层互连212、214耦合到MD互连226。MD互连226可被称为CA互连/触点。MD互连226接触鳍228，该鳍228可以是MOS源极或漏极。鳍228延伸穿过栅极互连202、210。栅极互连202、210可被称为多晶栅极互连。通孔218将M1层互连216耦合到MP互连230。MP互连230接触栅极互连202。示图200解说了示图200中的各组件(例如，互连、鳍、通孔)之内和之间的各种电阻和寄生电容。
参照图1和图2两者，通孔222和MD互连226的串联电阻可大于通孔122和MD互连120、126的串联电阻。如此，在没有附加变化的情况下从14nm制造工艺技术减小到10nm制造工艺技术可导致一条或多条电流路径(诸如举例而言，通过鳍228处的源极或漏极连接)中的电阻增大。
图3是解说示例布局构造的第一示图300。示图300包括用于包含四个并联耦合的反相器的标准单元的布局。这些反相器是从n型MOS(nMOS)晶体管和p型(pMOS)晶体管构造的。各晶体管中的每一者包括源极、漏极和栅极。在一些情形中，漏极可在两个晶体管之间共享。在一些情形中，源极可在两个晶体管之间共享。
在图3所解说的示例中，pMOS晶体管在页面顶部，而nMOS晶体管在页面底部(其中“图3”指示页面底部)。现在参照示图300，将讨论晶体管的各种组件。参照pMOS电路系统，示图300解说了多个晶体管源极302、304、306。如图3的示例中所解说的，晶体管源极302、304、306各自连接到可以是正电压的电源轨308。晶体管源极302、304、306上的电压可被称为Vdd。示图300中的pMOS电路系统还包括晶体管漏极310、312。
现在参照nMOS电路系统，示图300解说了多个晶体管源极314、316、318。如图3的示例中所解说的，晶体管源极314、316、318各自连接到可以是负电压或接地电压的电源轨320。晶体管源极314、316、318上的电压可被称为Vss。示图300中的nMOS电路系统还包括晶体管漏极322、324。另外，示图300中解说了一系列鳍326。
图3还包括在nMOS电路系统和pMOS电路系统两者之间共享的一系列栅极互连346、348、350、352。鳍326延伸穿过共享的栅极互连346、348、350、352。
在pMOS电路系统中，第一pMOS晶体管由源极302、漏极310和栅极346形成。第二pMOS晶体管由源极304、漏极310和栅极348形成。第三pMOS晶体管由源极304、漏极312和栅极350形成。第四pMOS晶体管由源极306、漏极312和栅极352形成。如图3中所解说的，第二pMOS晶体管和第三pMOS晶体管共享相同的源极304。
在nMOS电路系统中，第一nMOS晶体管由源极314、漏极322和栅极346形成。第二nMOS晶体管由源极316、漏极322和栅极348形成。第三nMOS晶体管由源极316、漏极324和栅极350形成。第四nMOS晶体管由源极318、漏极324和栅极352形成。如图3中所解说的，第二nMOS晶体管和第三nMOS晶体管共享相同的源极316。
在图3所解说的示例中，漏极310、312、322、324通过互连354被连接在一起。栅极互连346、348、350、352通过互连362被连接在一起。
图4是与图3的布局相对应的电路图400。电路图400示意性地解说了用于图3的示图300中所解说的包括四个反相器的标准单元的示例布局的电路系统。
图3的第一pMOS晶体管(源极302、漏极310、栅极346)由pMOS晶体管402表示。图3的第二pMOS晶体管(源极304、漏极310、栅极348)由pMOS晶体管404表示。图3的第三pMOS晶体管(源极304、漏极312、栅极350)由pMOS晶体管406表示。图3的第四pMOS晶体管(源极306、漏极312、栅极352)由pMOS晶体管408表示。pMOS晶体管402、404、406、408的源极连接到Vdd420。
图3的第一nMOS晶体管(源极314、漏极322、栅极346)由nMOS晶体管412表示。图3的第二nMOS晶体管(源极316、漏极322、栅极348)由nMOS晶体管414表示。图3的第三nMOS晶体管(源极316、漏极324、栅极350)由nMOS晶体管416表示。图3的第四nMOS晶体管(源极318、漏极324、栅极352)由nMOS晶体管418表示。nMOS晶体管412、414、416、418的源极连接到Vss422。
如图4中所解说的，第一pMOS晶体管402、第二pMOS晶体管404、第三pMOS晶体管406、第四pMOS晶体管408、第一nMOS晶体管412、第二nMOS晶体管414、第三nMOS晶体管416和第四nMOS晶体管418的漏极被连接在一起。此外，pMOS晶体管404、406被解说为共享相同的源极连接，并且nMOS晶体管414、416被解说为共享相同的源极连接。
参照图3和图4，并且参照图2，电压Vdd被供应给由pMOS晶体管404、406共享的源极304，并且电压Vss被供应给由nMOS晶体管414、416共享的源极316。随着鳍228与M1层互连212之间的源极连接226的电阻增大，由于电流-电阻下降(IR下降)而造成更少的功率电流能够被供应给pMOS晶体管404、406和nMOS晶体管414、416中的每一者。
如上文所讨论的，减小ASIC的大小/占用面积是有益的。减小工艺技术的大小可以允许减小ASIC的大小/占用面积。在一些实例中，如下文关于图1和图2所讨论的，当减小ASIC的大小/占用面积时，通过一个或多个标准单元的一条或多条电流路径的电阻可增大。例如，当工艺技术的大小从14nm减小到10nm，并且由此减小ASIC的大小/占用面积时，通过一个或多个标准单元的一条或多条电流路径的电阻可增大。
在一些示例中，ASIC设计可包括图3或纳入包括共享源极连接的结构的其他电路系统(例如，图7或图9)的示例布局以及图5或纳入包括源极分开的连接的结构的其他电路系统(例如，图8或图10)的示例布局两者。电阻可影响一些电路系统中的定时。当电阻增大时，例如由于电路系统中一个或多个增加的RC时间常数，因此电路中电压变化所需要的时间可能增加。因此，在一些示例中，在定时更加关键的电路系统中，可使用诸如图5、8或10的示例之类的电路系统，因为电阻并且相应地RC时间常数可以较低。相反，在一些示例中，在定时不太关键的电路系统中，可使用诸如图3、7或9的示例之类的电路系统，因为较高的RC时间常数可能不会不利地影响ASIC中该特定电路系统的功能。与诸如图5、8或10的示例之类的电路系统相比，诸如图3、7或9的示例之类的电路系统可占据ASIC上较少的面积。
图5是解说具有分开的源极504、506的第一示例性布局构造的示图500。示图500包括用于包含四个并联耦合的反相器的标准单元的布局。这些反相器是从nMOS和pMOS晶体管构造的。各晶体管中的每一者包括源极、漏极和栅极。在一些情形中，漏极可在两个晶体管之间共享。
在图5所解说的示例中，pMOS晶体管在页面顶部，而nMOS晶体管在页面底部(其中“图5”指示页面底部)。现在参照示图500，将讨论晶体管的各种组件。参照pMOS电路系统，示图500解说了多个晶体管源极502、504、506、508。如图5的示例中所解说的，晶体管源极502、504、506、508各自连接到可以是正电压的电源轨510。晶体管源极502、504、506、508上的电压可被称为Vdd。示图500中的pMOS电路系统还包括晶体管漏极512、514。
现在参照nMOS电路系统，示图500解说了多个晶体管源极522、524、526、528。如图5的示例中所解说的，晶体管源极522、524、526、528各自连接到可以是负电压或接地电压的电源轨530。晶体管源极522、524、526、528上的电压可被称为Vss。示图500中的nMOS电路系统还包括晶体管漏极532、534。另外，示图500中解说了一系列鳍556。
图5还包括在nMOS电路系统和pMOS电路系统两者之间共享的一系列栅极互连546、548、550、552、554。鳍556延伸穿过共享的栅极互连546、548、550、552、554。
在pMOS电路系统中，第一pMOS晶体管由源极502、漏极512和栅极546形成。第二pMOS晶体管由源极504、漏极512和栅极548形成。第三pMOS晶体管由源极504、漏极506和栅极550形成。替换地，源极504可以被认为是第三pMOS晶体管的漏极，并且漏极506可以被认为是第三pMOS晶体管的源极。第四pMOS晶体管由源极506、漏极514和栅极552形成。第五pMOS晶体管由源极508、漏极514和栅极554形成。
在nMOS电路系统中，第一nMOS晶体管由源极522、漏极532和栅极546形成。第二nMOS晶体管由源极524、漏极532和栅极548形成。第三nMOS晶体管由源极524、漏极526和栅极550形成。替换地，源极524可以被认为是第三nMOS晶体管的漏极，并且漏极526可以被认为是第三nMOS晶体管的源极。第四nMOS晶体管由源极526、漏极534和栅极552形成。第五nMOS晶体管由源极528、漏极534和栅极554形成。
在图5所解说的示例中，漏极512、514、532、534通过互连558被连接在一起。栅极互连546、548、552、554通过互连562被连接在一起。
图6是与图5的布局相对应的示例性电路图600。电路图600示意性地解说了用于图5的示图500中所解说的包括四个反相器的标准单元的示例布局的电路系统。
图5的第一pMOS晶体管(源极502、漏极512、栅极546)由pMOS晶体管602表示。图5的第二pMOS晶体管(源极504、漏极512、栅极548)由pMOS晶体管604表示。图5的第三pMOS晶体管(源极504、漏极506、栅极550；或者源极506、漏极504、栅极550)由pMOS晶体管610表示。图5的第四pMOS晶体管(源极506、漏极514、栅极552)由pMOS晶体管606表示。图5的第五pMOS晶体管(源极508、漏极514、栅极554)由pMOS晶体管608表示。pMOS晶体管602、604、606、608、610的源极连接到Vdd620。
图5的第一nMOS晶体管(源极522、漏极532、栅极546)由nMOS晶体管612表示。图5的第二nMOS晶体管(源极524、漏极532、栅极548)由nMOS晶体管614表示。图5的第三nMOS晶体管(源极524、漏极526、栅极550；或者源极526、漏极524、栅极550)由nMOS晶体管624表示。图5的第四nMOS晶体管(源极526、漏极534、栅极552)由nMOS晶体管616表示。图5的第五nMOS晶体管(源极528、漏极534、栅极554)由nMOS晶体管618表示。nMOS晶体管612、614、616、618、624的源极连接到Vss 622。
如图6中所解说的，第一pMOS晶体管602、第二pMOS晶体管604、第四pMOS晶体管606、第五pMOS晶体管608、第一nMOS晶体管612、第二nMOS晶体管614、第四nMOS晶体管616和第五nMOS晶体管618的漏极被连接在一起。此外，不同于图4的pMOS晶体管404、406，pMOS晶体管604、606不共享相同的源极连接，并且不同于图4的nMOS晶体管414、416，nMOS晶体管614、616不共享相同的源极连接。
参照图5和图6，并且参照图2，电压Vdd被供应给pMOS晶体管604的源极504和pMOS晶体管606的源极506，并且电压Vss被供应给nMOS晶体管614的源极524和nMOS晶体管616的源极526。因此，使用图5和图6中所解说的配置，可以减小参照图2-4所讨论的用于源极共享晶体管404、406、414、416的源极连接的有效电阻。在图3和图4的示例中，具有例如R的电阻的穿过通孔222的单个连接226用于两个pMOS晶体管604、606，并且还用于两个nMOS晶体管614、616。参照图5和图6所解说的示例可通过具有多条电流路径(例如，两条)来解决由于穿过通孔222的单个电流连接226造成的较高电阻。在图5和图6的示例中，每个晶体管具有分开的电流路径。通过使用两条电流路径(每个晶体管一条电流路径)来供应两个pMOS晶体管604、606和两个nMOS晶体管614、616，可减小有效电阻。使用分开的电流路径，有效电阻可以减半(例如，R/2)，因为穿过通孔222的两条电流路径/连接226是并联的。因此，两个晶体管一起将具有较低的IR下降。
参照图3和图5，源极304连接被拆分成两个源极连接504、506。类似地，源极316连接被拆分成两个源极连接524、526。通过将源极304连接拆分成两个源极连接504、506或者将源极316连接拆分成两个源极连接524、526，可以减小至源极的连接的电阻。例如，如果至两个源极(例如，源极304或源极306)的单个连接的电阻是某个电阻R，则至两个源极的两个分开的各自具有电阻R的连接(例如源极504、506或源极连接524、526)的电阻一般可以是大约R/2，因为这两个连接实际上是并联的两个电阻R。附加晶体管(pMOS)位于两个源极504、506之间。附加晶体管(nMOS)位于两个源极524、526之间。该附加pMOS晶体管由源极504、漏极506和栅极550；或者源极506、漏极504和栅极550形成。该附加nMOS晶体管由源极524、漏极526和栅极550；或者源极516、漏极514和栅极550形成。另外，栅极互连550处于浮置。
图7是解说示例布局构造的第二示图700。图7的示例布局构造解说了ND2X3常规标准单元。示图700中所解说的MOS器件包括源极702、704、706、708、710、712。源极704是用于两个pMOS晶体管的源极。类似地，源极712是用于两个nMOS晶体管的源极。图7解说了形成ND2X3常规标准单元的一系列晶体管的一个示例。
图8是解说第二示例性布局构造的示图800。图8的示例布局构造解说了源极分开的ND2X3标准单元。ND2X3是从nMOS和pMOS晶体管构造的。各晶体管中的每一者包括源极、漏极和栅极。
在图8所解说的示例中，pMOS晶体管在页面顶部，而nMOS晶体管在页面底部(其中“图8”指示页面底部)。现在参照示图800，将讨论晶体管的各种组件。参照pMOS电路系统，示图800解说了多个晶体管源极804、806。如图8的示例中所解说的，晶体管源极804、806各自连接到可以是正电压的电源轨820。晶体管源极804、806上的电压可被称为Vdd。示图800中的pMOS电路系统还包括晶体管漏极812、814。
现在参照nMOS电路系统，示图800解说了多个晶体管源极824、826。如图8的示例中所解说的，晶体管源极824、826各自连接到可以是负电压或接地电压的电源轨830。晶体管源极824、826上的电压可被称为Vss。示图800中的nMOS电路系统还包括晶体管漏极832、834。
在pMOS电路系统中，第一pMOS晶体管由源极804、漏极812和栅极848形成。第二pMOS晶体管由源极806、漏极814和栅极852形成。第三pMOS晶体管由源极804、漏极806和栅极850；或者源极806、漏极804和栅极互连850形成。图8还包括在nMOS电路系统和pMOS电路系统两者之间共享的一系列栅极互连848、850、852。
在nMOS电路系统中，第一nMOS晶体管由源极824、漏极832和栅极848形成。第二nMOS晶体管由源极826、漏极834和栅极852形成。第三nMOS晶体管由源极824、漏极826和栅极850；或者源极826、漏极824和栅极850形成。
参照图7和图8，源极连接704被拆分成两个源极连接804、806。类似地，源极连接712被拆分成两个源极连接824、826。附加晶体管(pMOS)位于两个源极804、806之间。附加晶体管(nMOS)位于两个源极824、826之间。该附加pMOS晶体管由源极804、漏极806和栅极850；或者源极806、漏极804和栅极850形成。该附加nMOS晶体管由源极824、漏极826和栅极850；或者源极816、漏极814和栅极850形成。另外，栅极互连850处于浮置。
图9是解说示例布局构造的第三示图900。图9的示例布局构造解说了AND2X2常规标准单元。示图900中所解说的MOS器件包括栅极互连902、904。示图900中所解说的MOS器件还包括源极906、908。源极906是用于两个pMOS晶体管的源极。类似地，源极908是用于两个nMOS晶体管的源极。图9解说了形成AND2X2常规标准单元的一系列晶体管的一个示例。
图10是解说第二示例性布局构造的示图1000。图10的示例布局构造解说了源极分开的AND2X2标准单元。AND2X2是从nMOS和PMOS晶体管构造的。各晶体管中的每一者包括源极、漏极和栅极。
在图10所解说的示例中，pMOS晶体管在页面顶部，而nMOS晶体管在页面底部(其中“图10”指示页面底部)。现在参照示图1000，将讨论晶体管的各种组件。参照pMOS电路系统，示图1000解说了多个晶体管源极1004、1006。如图10的示例中所解说的，晶体管源极1004、1006各自连接到可以是正电压的电源轨1020。晶体管源极1004、1006上的电压可被称为Vdd。示图1000中的pMOS电路系统还包括晶体管漏极1012、1014。
现在参照nMOS电路系统，示图1000解说了多个晶体管源极1024、1026。如图10的示例中所解说的，晶体管源极1024、1026各自连接到可以是负电压或接地电压的电源轨1030。晶体管源极1024、1026上的电压可被称为Vss。示图1000中的nMOS电路系统还包括晶体管漏极1032、1034。
在pMOS电路系统中，第一pMOS晶体管由源极1004、漏极1012和栅极1048形成。第二pMOS晶体管由源极1006、漏极1014和栅极1082形成。第三pMOS晶体管由源极1004、漏极1006和栅极1050；或者源极1006、漏极1004和栅极1050形成。图10还包括在nMOS电路系统和pMOS电路系统两者之间共享的一系列栅极互连1048、1050、1052。
在nMOS电路系统中，第一nMOS晶体管由源极1024、漏极1032和栅极1048形成。第二nMOS晶体管由源极1026、漏极1034和栅极1052形成。第三nMOS晶体管由源极1024、漏极1026和栅极1050；或者源极1026、漏极1024和栅极1050形成。
参照图9和图10，源极连接906被拆分成两个源极连接1004、1006。类似地，源极连接908被拆分成两个源极连接1024、1026。附加晶体管(pMOS)位于两个源极1004、1006之间。附加晶体管(nMOS)位于两个源极1024、1026之间。该附加pMOS晶体管由源极1004、漏极1006和栅极1050；或者源极1006、漏极1004和栅极1050形成。该附加nMOS晶体管由源极1024、漏极1026和栅极1050；或者源极1026、漏极1024和栅极1050形成。栅极互连1050处于浮置。
在一种配置中，MOS器件可包括第一MOS晶体管(604；614)，该第一MOS晶体管(604；614)具有第一MOS晶体管源极(504；524；804；824；1004；1024)、第一MOS晶体管漏极(512；532；812；832；1012；1032)和第一MOS晶体管栅极(548；848；1048)。
在该配置中，MOS器件可进一步包括第二MOS晶体管(606；616)，该第二MOS晶体管(606；616)具有第二MOS晶体管源极(506；526；806；826；1006；1026)、第二MOS晶体管漏极(514；534；814；834；1014；1034)和第二MOS晶体管栅极(552；852；1052)。第二MOS晶体管源极(506；526；806；826；1006；1026)和第一MOS晶体管源极(504；524；804；824；1004；1024)可耦合到第一电压源(510；620；820；1020)。
在该配置中，MOS器件可进一步包括第三MOS晶体管(610；624)，该第三MOS晶体管(610；624)具有第三MOS晶体管源极(504/506；524/526；804/806；824/826；1004/1006；1024/1026)、第三MOS晶体管漏极(506/504；526/524；806/804；826/824；1006/1004；1026/1024)和第三MOS晶体管栅极(550；850；1050)。第三MOS晶体管源极(504/506；524/526；804/806；824/826；1004/1006；1024/1026)可耦合到第一MOS晶体管源极(504；524；804；824；1004；1024)。第三MOS晶体管漏极(506/504；526/524；806/804；826/824；1006/1004；1026/1024)可耦合到第二MOS晶体管源极(506；526；806；826；1006；1026)。第三MOS晶体管栅极(550；850；1050)可处于浮置。第三MOS晶体管栅极(550；850；1050)可位于第二MOS晶体管源极(504；524；804；824；1004；1004)与第三MOS晶体管源极(504/506；524/526；804/806；824/826；1004/1006；1024/1026)之间。
在一些示例中，第一MOS晶体管栅极(548；848；1048)连接到第二MOS晶体管栅极(552；852；1052)。另外，第一MOS晶体管漏极(512；532；812；832；1012；1032)可连接到第二MOS晶体管漏极(514；534；814；834；1014；1034)。第一MOS晶体管(604；614)、第二MOS晶体管(606；616)和第三MOS晶体管(610；624)可以是鳍式场效应晶体管(finFET)。在一些示例中，第一MOS晶体管(604；614)、第二MOS晶体管(606；616)和第三MOS晶体管(610；624)是pMOS晶体管(604；606；610)或nMOS晶体管(614；616；624)中的一者。
MOS器件的一些示例可包括第四MOS晶体管(604；614)，该第四MOS晶体管(604；614)具有第四MOS晶体管源极(504；524；804；824；1004；1024)、第四MOS晶体管漏极(512；532；812；832；1012；1032)和第四MOS晶体管栅极(548；848；1048)。
在一些示例中，MOS器件可进一步包括第五MOS晶体管(606；616)，该第五MOS晶体管(606；616)具有第五MOS晶体管源极(506；526；806；826；1006；1026)、第五MOS晶体管漏极(514；534；814；834；1014；1034)和第五MOS晶体管栅极(552；852；1052)。第五MOS晶体管源极(506；806；1006)和第四MOS晶体管源极(504；804；1004)可耦合到第四电压源(510；620；810；1020)。
在一些示例中，MOS器件可进一步包括第六MOS晶体管(610；624)，该第六MOS晶体管(610；624)具有第六MOS晶体管源极(504；524；804；824；1004；1024)、第六MOS晶体管漏极(506；526；806；826；1006；1026)和第六MOS晶体管栅极(550；850；1050)。第六MOS晶体管源极(504；524；804；824；1004；1024)可耦合到第四MOS晶体管源极(504；524；804；824；1004；1024)。第六MOS晶体管漏极(506；526；806；826；1006；1026)可耦合到第五MOS晶体管源极(506；526；806；826；1006；1026)。第六MOS晶体管栅极(550；850；1050)可处于浮置。第六MOS晶体管栅极(550；850；1050)可位于第五MOS晶体管漏极(506；526；806；826；1006；1026)与第六MOS晶体管源极(504；524；804；824；1004；1024)之间。
在一些示例中，第四MOS晶体管栅极(548；848；1048)连接到第五MOS晶体管栅极(552；852；1052)。另外，第四MOS晶体管漏极(512；532；812；832；1012；1032)可连接到第五MOS晶体管漏极(514；534；814；834；1014；1034)。第四MOS晶体管(604；614)、第五MOS晶体管(606；616)和第六MOS晶体管(610；624)可以是finFET。
在一些示例中，第一MOS晶体管栅极(548；848；1048)、第二MOS晶体管栅极(552；852；1052)、第四MOS晶体管栅极(548；848；1048)和第五MOS晶体管栅极(552；852；1052)被连接在一起。另外，在一些示例中，第一MOS晶体管漏极(512；532；812；832；1012；1032)、第二MOS晶体管漏极(514；534)、第四MOS晶体管漏极(512；532；812；832；1012；1032)和第五MOS晶体管漏极(514；534；814；834；1014；1034)被连接在一起。另外，在一些示例中，第三MOS晶体管栅极(550；850；1050)和第六MOS晶体管栅极(550；850；1050)由相同的栅极互连形成。
在一些示例中，第一MOS晶体管(604；614)、第二MOS晶体管(606；616)和第三MOS晶体管(610；624)是pMOS晶体管(604；606；610)或nMOS晶体管(614；616；624)中的一者。另外，在一些示例中，第一电压源(例如，Vdd)可具有大于第二电压源(例如，Vss)的电压。
图11是MOS器件的示例性方法的流程图1100。在框1102中，将第一信号传播通过第一MOS晶体管。该MOS晶体管可具有第一MOS晶体管源极(504；524；804；824；1004；1024)、第一MOS晶体管漏极(512；532；812；832；1012；1032)和第一MOS晶体管栅极(548；848；1048)。
在框1104中，将第二信号传播通过第二MOS晶体管。该第二MOS晶体管可具有第二MOS晶体管源极(506；526；806；826；1006；1026)、第二MOS晶体管漏极(514；534；814；834；1014；1034)和第二MOS晶体管栅极(552；852；1052)。第二MOS晶体管源极(506；526；806；826；1006；1026)和第一MOS晶体管源极(504；524；804；824；1004；1024)可耦合到第一电压源(510；620；820；1020)。
在框1106中，浮置第三MOS晶体管(610；624)，该第三MOS晶体管(610；624)具有第三MOS晶体管源极(504/506；524/526；804/806；824/826；1004/1006；1024/1026)、第三MOS晶体管漏极(506/504；526/524；806/804；826/824；1006/1004；1026/1024)和第三MOS晶体管栅极(550；850；1050)。第三MOS晶体管源极(504/506；524/526；804/806；824/826；1004/1006；1024/1026)可耦合到第一MOS晶体管源极(504；524；804；824；1004；1024)。第三MOS晶体管漏极(506/504；526/524；806/804；826/824；1006/1004；1026/1024)可耦合到第二MOS晶体管源极(506；526；806；826；1006；1026)。第三MOS晶体管栅极(550；850；1050)可处于浮置。第三MOS晶体管栅极(550；850；1050)可位于第二MOS晶体管源极(506；526；806；826；1006；1026)与第三MOS晶体管源极(504/506；524/526；804/806；824/826；1004/1006；1024/1026)之间。
在框1108中，将第三信号传播通过第四MOS晶体管。该MOS晶体管可具有第四MOS晶体管源极(504、524、804、824、1004、1024)、第四MOS晶体管漏极(512；532；812；832；1012；1032)和第四MOS晶体管栅极(548；848；1048)。
在框1110中，将第四信号传播通过第五MOS晶体管。该第五MOS晶体管可具有第五MOS晶体管源极(506；526；806；826；1006；1026)、第五MOS晶体管漏极(514；534；814；834；1014；1034)和第五MOS晶体管栅极(552；852；1052)。第五MOS晶体管源极(506；526；806；826；1006；1026)和第四MOS晶体管源极(504；524；804；824；1004；1024)可耦合到第四电压源(510；620；820；1020)。
在框1106中，浮置第六MOS晶体管(610；624)，该第六MOS晶体管(610；624)具有第六MOS晶体管源极(504；524；804；824；1004；1024)、第六MOS晶体管漏极(506；526；806；826；1006；1026)和第六MOS晶体管栅极(550；850；1050)。第六MOS晶体管源极(504；524；804；824；1004；1024)可耦合到第四MOS晶体管源极(504；524；804；824；1004；1024)。第六MOS晶体管漏极(506；526；806；826；1006；1026)可耦合到第五MOS晶体管源极(506；526；806；826；1006；1026)。第六MOS晶体管栅极(550；850；1050)可处于浮置。第六MOS晶体管栅极(550；850；1050)可位于第五MOS晶体管漏极(506；526；806；826；1006；1026)与第六MOS晶体管源极(504；524；804；824；1004；1024)之间。
一些示例可包括：用于将第一信号传播通过第一MOS晶体管的装置。该MOS晶体管可具有第一MOS晶体管源极(504；524；804；824；1004；1024)、第一MOS晶体管漏极(512；532；812；832；1012；1032)和第一MOS晶体管栅极(548；848；1048)。在一些示例中，用于将第一信号传播通过第一MOS晶体管的装置可以是该第一MOS晶体管自身。
另外，一些示例可包括：用于将第二信号传播通过第二MOS晶体管的装置。该第二MOS晶体管可具有第二MOS晶体管源极(506；526；806；826；1006；1026)、第二MOS晶体管漏极(514；534；814；834；1014；1034)和第二MOS晶体管栅极(552；852；1052)。第二MOS晶体管源极(506；526；806；826；1006；1026)和第一MOS晶体管源极(504；524；804；824；1004；1024)可耦合到第一电压源(510；620 820；1020)。在一些示例中，用于将第二信号传播通过第二MOS晶体管的装置可以是该第二MOS晶体管自身。
MOS器件可进一步包括第三MOS晶体管(610；624)，该第三MOS晶体管(610；624)具有第三MOS晶体管源极(504/506；524/526；804/806；824/826；1004/1006；1024/1026)、第三MOS晶体管漏极(506/504；526/524；806/804；826/824；1006/1004；1026/1024)和第三MOS晶体管栅极(550；850；1050)。第三MOS晶体管源极(504/506；524/526；804/806；824/826；1004/1006；1024/1026)可耦合到第一MOS晶体管源极(504；524；804；824；1004；1024)。第三MOS晶体管漏极(506/504；526/524；806/804；826/824；1006/1004；1026/1024)可耦合到第二MOS晶体管源极(506；526；806；826；1006；1026)。第三MOS晶体管栅极(550；850；1050)可处于浮置。第三MOS晶体管栅极(550；850；1050)可位于第二MOS晶体管源极(506；526；806；826；1006；1026)与第三MOS晶体管源极(504/506；524/526；804/806；824/826；1004/1006；1024/1026)之间。
另外，一些示例可包括：用于将第三信号传播通过第四MOS晶体管的装置。该MOS晶体管可具有第四MOS晶体管源极(504；524；804；824；1004；1024)、第四MOS晶体管漏极(512；532；812；832；1012；1032)和第四MOS晶体管栅极(548；848；1048)。在一些示例中，用于将第三信号传播通过第四MOS晶体管的装置可以是该第四MOS晶体管自身。
另外，一些示例可包括：用于将第四信号传播通过第五MOS晶体管的装置。该第五MOS晶体管可具有第五MOS晶体管源极(506；526；806；826；1006；1026)、第五MOS晶体管漏极(514；534；814；834；1014；1034)和第五MOS晶体管栅极(552；852；1052)。第五MOS晶体管源极(506；526；806；826；1006；1026)和第四MOS晶体管源极(504；524；804；824；1004；1024)可耦合到第四电压源(510；620；820；1020)。在一些示例中，用于将第四信号传播通过第五MOS晶体管的装置可以是该第五MOS晶体管自身。
MOS器件可进一步包括第六MOS晶体管(610；624)，该第六MOS晶体管(610；624)具有第六MOS晶体管源极(504；524；804；824；1004；1024)、第六MOS晶体管漏极(506；526；806；826；1006；1026)和第六MOS晶体管栅极(550；850；1050)。第六MOS晶体管源极(504；524；804；824；1004；1024)可耦合到第一MOS晶体管源极(504；524；804；824；1004；1024)。第六MOS晶体管漏极(506；526；806；826；1006；1026)可耦合到第二MOS晶体管源极(506；526；806；826；1006；1026)。第六MOS晶体管栅极(550；850；1050)可处于浮置。第六MOS晶体管栅极(550；850；1050)可位于第二MOS晶体管源极(506；526；806；826；1006；1026)与第六MOS晶体管源极(504；524；804；824；1004；1024)之间。
如上文所提供的，提供了示例性多个拆分电源轨标准单元库架构。在一些示例中，当共享的电源轨不可用时，可利用该多个拆分电源轨标准单元库架构。
在其他示例中，当共享的电源轨可用时，可利用该多个拆分电源轨标准单元库架构。在一些示例中，当共享的电源轨在不足以支持IR下降/EM要求的宽度中可用时，可利用该多个拆分电源轨标准单元库架构。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。措辞“示例性”在本文中用于表示“用作示例、实例、或解说”。本文中描述为“示例性”的任何方面不必然被解释为优于或胜过其他方面。除非特别另外声明，否则术语“一些/某个”指的是一个或多个。诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”以及“A、B、C或其任何组合”之类的组合包括A、B和/或C的任何组合，并可包括多个A、多个B或多个C。具体地，诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”以及“A、B、C或其任何组合”之类的组合可以是仅有A、仅有B、仅有C、A和B、A和C、B和C，或A和B和C，其中任何这种组合可包含A、B或C的一个或多个成员。术语“连接”意思是“直接连接”。术语“耦合”意思是“连接”或通过其他元件的“间接连接”。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (30)

1.一种金属氧化物半导体(MOS)器件，包括：
第一MOS晶体管，所述第一MOS晶体管具有第一MOS晶体管源极、第一MOS晶体管漏极和第一MOS晶体管栅极；
第二MOS晶体管，所述第二MOS晶体管具有第二MOS晶体管源极、第二MOS晶体管漏极和第二MOS晶体管栅极，所述第二MOS晶体管源极和所述第一MOS晶体管源极耦合到第一电压源；以及
第三MOS晶体管，所述第三MOS晶体管具有第三MOS晶体管栅极，所述第三MOS晶体管栅极在所述第一MOS晶体管源极与第三MOS晶体管源极之间，所述第三MOS晶体管进一步具有第三MOS晶体管源极和第三MOS晶体管漏极，所述第三MOS晶体管源极耦合到所述第一MOS晶体管源极，所述第三MOS晶体管漏极耦合到所述第二MOS晶体管源极，所述第三MOS晶体管栅极处于浮置。
2.如权利要求1所述的MOS器件，其特征在于，所述第一MOS晶体管栅极连接到所述第二MOS晶体管栅极，并且所述第一MOS晶体管漏极连接到所述第二MOS晶体管漏极。
3.如权利要求1所述的MOS器件，其特征在于，所述MOS晶体管是使用小于14nm制造工艺技术来制造的。
4.如权利要求1所述的MOS器件，其特征在于，所述第一MOS晶体管、所述第二MOS晶体管和所述第三MOS晶体管是鳍式场效应晶体管(finFET)。
5.如权利要求1所述的MOS器件，其特征在于，所述第一MOS晶体管、所述第二MOS晶体管和所述第三MOS晶体管是p型MOS(pMOS)晶体管或n型MOS(nMOS)晶体管。
6.如权利要求1所述的MOS器件，其特征在于，进一步包括：
第四MOS晶体管，所述第四MOS晶体管具有第四MOS晶体管源极、第四MOS晶体管漏极和第四MOS晶体管栅极；
第五MOS晶体管，所述第五MOS晶体管具有第五MOS晶体管源极、第五MOS晶体管漏极和第五MOS晶体管栅极，所述第五MOS晶体管源极和所述第四MOS晶体管源极耦合到第二电压源；以及
第六MOS晶体管，所述第六MOS晶体管具有第六MOS晶体管源极、第六MOS晶体管漏极和第六MOS晶体管栅极，所述第六MOS晶体管源极耦合到所述第四MOS晶体管源极，所述第六MOS晶体管漏极耦合到所述第五MOS晶体管源极，所述第六MOS晶体管栅极处于浮置，所述第六MOS晶体管栅极位于所述第四MOS晶体管源极与所述第六MOS晶体管源极之间。
7.如权利要求6所述的MOS器件，其特征在于，所述第四MOS晶体管栅极连接到所述第五MOS晶体管栅极。
8.如权利要求6所述的MOS器件，其特征在于，所述第一MOS晶体管栅极、所述第二MOS晶体管栅极、所述第四MOS晶体管栅极和所述第五MOS晶体管栅极被连接在一起。
9.如权利要求6所述的MOS器件，其特征在于，所述第四MOS晶体管漏极连接到所述第五MOS晶体管漏极。
10.如权利要求6所述的MOS器件，其特征在于，所述第一MOS晶体管漏极、所述第二MOS晶体管漏极、所述第四MOS晶体管漏极和所述第五MOS晶体管漏极被连接在一起。
11.如权利要求6所述的MOS器件，其特征在于，所述第三MOS晶体管栅极和所述第六MOS晶体管栅极是由相同的栅极互连形成的。
12.如权利要求6所述的MOS器件，其特征在于，所述第一MOS晶体管、所述第二MOS晶体管和所述第三MOS晶体管是p型MOS(pMOS)晶体管，并且所述第四MOS晶体管、所述第五MOS晶体管和所述第六MOS晶体管是n型MOS(nMOS)晶体管，并且其中所述第一电压源大于所述第二电压源。
13.一种金属氧化物半导体(MOS)器件的方法，包括：
将第一信号传播通过第一MOS晶体管，所述第一MOS晶体管具有第一MOS晶体管源极、第一MOS晶体管漏极和第一MOS晶体管栅极；以及
将第二信号传播通过第二MOS晶体管，所述第二MOS晶体管具有第二MOS晶体管源极、第二MOS晶体管漏极和第二MOS晶体管栅极，所述第二MOS晶体管源极和所述第一MOS晶体管源极耦合到第一电压源，
浮置第三MOS晶体管，所述第三MOS晶体管具有第三MOS晶体管栅极，所述第三MOS晶体管栅极在所述第二MOS晶体管源极与第三MOS晶体管源极之间，所述第三MOS晶体管进一步具有第三MOS晶体管源极和第三MOS晶体管漏极，所述第三MOS晶体管源极耦合到所述第一MOS晶体管源极，所述第三MOS晶体管漏极耦合到所述第二MOS晶体管源极。
14.如权利要求13所述的方法，其特征在于，所述第一MOS晶体管栅极连接到所述第二MOS晶体管栅极，并且所述第一MOS晶体管漏极连接到所述第二MOS晶体管漏极。
15.如权利要求13所述的方法，其特征在于，所述MOS晶体管是使用小于14nm制造工艺技术来制造的。
16.如权利要求13所述的方法，其特征在于，所述第一MOS晶体管、所述第二MOS晶体管和所述第三MOS晶体管是鳍式场效应晶体管(finFET)。
17.如权利要求13所述的方法，其特征在于，所述第一MOS晶体管、所述第二MOS晶体管和所述第三MOS晶体管是p型MOS(pMOS)晶体管或n型MOS(nMOS)晶体管。
18.如权利要求13所述的方法，其特征在于，进一步包括：
将第三信号传播通过第四MOS晶体管，所述第四MOS晶体管具有第四MOS晶体管源极、第四MOS晶体管漏极和第四MOS晶体管栅极；以及
将第四信号传播通过第五MOS晶体管，所述第五MOS晶体管具有第五MOS晶体管源极、第五MOS晶体管漏极和第五MOS晶体管栅极，所述第五MOS晶体管源极和所述第四MOS晶体管源极耦合到第二电压源，
浮置第六MOS晶体管，所述第六MOS晶体管具有第六MOS晶体管栅极，所述第六MOS晶体管栅极位于所述第四MOS晶体管源极与第六MOS晶体管源极之间，所述第六MOS晶体管进一步具有第六MOS晶体管源极、第六MOS晶体管漏极和第六MOS晶体管栅极，所述第六MOS晶体管源极耦合到所述第四MOS晶体管源极，所述第六MOS晶体管漏极耦合到所述第五MOS晶体管源极。
19.如权利要求18所述的方法，其特征在于，所述第四MOS晶体管栅极连接到所述第五MOS晶体管栅极。
20.如权利要求18所述的方法，其特征在于，所述第一MOS晶体管栅极、所述第二MOS晶体管栅极、所述第四MOS晶体管栅极和所述第五MOS晶体管栅极被连接在一起。
21.如权利要求18所述的方法，其特征在于，所述第四MOS晶体管漏极连接到所述第五MOS晶体管漏极。
22.如权利要求18所述的方法，其特征在于，所述第一MOS晶体管漏极、所述第二MOS晶体管漏极、所述第四MOS晶体管漏极和所述第五MOS晶体管漏极被连接在一起。
23.如权利要求18所述的方法，其特征在于，所述第三MOS晶体管栅极和所述第六MOS晶体管栅极是由相同的栅极互连形成的。
24.如权利要求18所述的方法，其特征在于，所述第一MOS晶体管、所述第二MOS晶体管和所述第三MOS晶体管是p型MOS(pMOS)晶体管，并且所述第四MOS晶体管、所述第五MOS晶体管和所述第六MOS晶体管是n型MOS(nMOS)晶体管，并且其中所述第一电压源大于所述第二电压源。
25.一种金属氧化物半导体(MOS)器件，包括：
用于将第一信号传播通过第一MOS晶体管的装置，所述第一MOS晶体管具有第一MOS晶体管源极、第一MOS晶体管漏极和第一MOS晶体管栅极；以及
用于将第二信号传播通过第二MOS晶体管的装置，所述第二MOS晶体管具有第二MOS晶体管源极、第二MOS晶体管漏极和第二MOS晶体管栅极，所述第二MOS晶体管源极和所述第一MOS晶体管源极耦合到第一电压源，
用于浮置第三MOS晶体管的装置，所述第三MOS晶体管具有第三MOS晶体管栅极，所述第三MOS晶体管栅极位于第四MOS晶体管源极与第三MOS晶体管源极之间，所述第三MOS晶体管进一步具有第三MOS晶体管源极、第三MOS晶体管漏极和第三MOS晶体管栅极，所述第三MOS晶体管源极耦合到所述第四MOS晶体管源极，所述第三MOS晶体管漏极耦合到第五MOS晶体管源极。
26.如权利要求25所述的MOS器件，其特征在于，所述第一MOS晶体管栅极连接到所述第二MOS晶体管栅极，并且所述第一MOS晶体管漏极连接到所述第二MOS晶体管漏极。
27.如权利要求25所述的MOS器件，其特征在于，所述MOS晶体管是使用小于14nm制造工艺技术来制造的。
28.如权利要求25所述的MOS器件，其特征在于，所述第一MOS晶体管、所述第二MOS晶体管和所述第三MOS晶体管是鳍式场效应晶体管(finFET)。
29.如权利要求25所述的MOS器件，其特征在于，所述第一MOS晶体管、所述第二MOS晶体管和所述第三MOS晶体管是p型MOS(pMOS)晶体管或n型MOS(nMOS)晶体管。
30.如权利要求25所述的MOS器件，其特征在于，进一步包括：
用于将第三信号传播通过第四MOS晶体管的装置，所述第四MOS晶体管具有第四MOS晶体管源极、第四MOS晶体管漏极和第四MOS晶体管栅极；以及
用于将第四信号传播通过第五MOS晶体管的装置，所述第五MOS晶体管具有第五MOS晶体管源极、第五MOS晶体管漏极和第五MOS晶体管栅极，所述第五MOS晶体管源极和所述第四MOS晶体管源极耦合到第二电压源，
用于浮置第六MOS晶体管的装置，所述第六MOS晶体管具有第六MOS晶体管栅极，所述第六MOS晶体管栅极位于所述第四MOS晶体管源极与第六MOS晶体管源极之间，所述第六MOS晶体管进一步具有第六MOS晶体管源极和第六MOS晶体管漏极，所述第六MOS晶体管源极耦合到所述第四MOS晶体管源极，所述第六MOS晶体管漏极耦合到所述第五MOS晶体管源极。
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