JP2002050183A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 ＳＲＡＭメモリセルにソフトエラー対策を施
した半導体記憶装置を得ること。 【解決手段】 ＮＭＯＳトランジスタＮＭ１とＰＭＯＳ
トランジスタＰＭ１により構成されるインバータＩＮＶ
１と、ＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジ
スタＰＭ２により構成されるインバータＩＮＶ２との相
補接続によって、ＳＲＡＭのメモリセルが構成され、記
憶ノードＮＡおよびＮＢにそれぞれＮＭＯＳトランジス
タＮ１のゲートとＮＭＯＳトランジスタＮ２のゲートを
接続する。これにより、それらゲート容量分の容量値を
記憶ノードＮＡおよびＮＢに付加する。
した半導体記憶装置を得ること。 【解決手段】 ＮＭＯＳトランジスタＮＭ１とＰＭＯＳ
トランジスタＰＭ１により構成されるインバータＩＮＶ
１と、ＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジ
スタＰＭ２により構成されるインバータＩＮＶ２との相
補接続によって、ＳＲＡＭのメモリセルが構成され、記
憶ノードＮＡおよびＮＢにそれぞれＮＭＯＳトランジス
タＮ１のゲートとＮＭＯＳトランジスタＮ２のゲートを
接続する。これにより、それらゲート容量分の容量値を
記憶ノードＮＡおよびＮＢに付加する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＲＡＭ（Ｓｔ
ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）型のメモリセルを備えた半導体記憶装置に関するも
のであり、特にソフトエラー耐性の向上を図った半導体
記憶装置に関するものである。
ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）型のメモリセルを備えた半導体記憶装置に関するも
のであり、特にソフトエラー耐性の向上を図った半導体
記憶装置に関するものである。
【０００２】
【従来の技術】近年、電子機器の軽薄短小化とともに、
それら機器の機能を高速に実現する要望が強まってい
る。このような電子機器において、今やマイクロコンピ
ュータを搭載することは不可欠であり、そのマイクロコ
ンピュータの構成においては、大容量かつ高速なメモリ
の実装は必須となっている。また、パーソナルコンピュ
ータの急速な普及と高性能化のもと、より高速な処理を
実現するために、キャッシュメモリの大容量化が求めら
れている。すなわち、ＣＰＵが、制御プログラム等の実
行時において使用するＲＡＭについて、高速化と大容量
化が求められている。
それら機器の機能を高速に実現する要望が強まってい
る。このような電子機器において、今やマイクロコンピ
ュータを搭載することは不可欠であり、そのマイクロコ
ンピュータの構成においては、大容量かつ高速なメモリ
の実装は必須となっている。また、パーソナルコンピュ
ータの急速な普及と高性能化のもと、より高速な処理を
実現するために、キャッシュメモリの大容量化が求めら
れている。すなわち、ＣＰＵが、制御プログラム等の実
行時において使用するＲＡＭについて、高速化と大容量
化が求められている。
【０００３】ＲＡＭとしては、一般にＤＲＡＭ（Ｄｙｎ
ａｍｉｃ ＲＡＭ）とＳＲＡＭとが使用されているが、
上記したキャッシュメモリのように高速な処理を要する
部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭ
は、そのメモリセルの構造として、４個のトランジスタ
と２個の高抵抗素子で構成される高抵抗負荷型と、６個
のトランジスタで構成されるＣＭＯＳ型が知られてい
る。特に、ＣＭＯＳ型ＳＲＡＭは、データ保持時のリー
ク電流が非常に小さいために信頼性が高く、現在の主流
となっている。
ａｍｉｃ ＲＡＭ）とＳＲＡＭとが使用されているが、
上記したキャッシュメモリのように高速な処理を要する
部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭ
は、そのメモリセルの構造として、４個のトランジスタ
と２個の高抵抗素子で構成される高抵抗負荷型と、６個
のトランジスタで構成されるＣＭＯＳ型が知られてい
る。特に、ＣＭＯＳ型ＳＲＡＭは、データ保持時のリー
ク電流が非常に小さいために信頼性が高く、現在の主流
となっている。
【０００４】図２０は、従来のＣＭＯＳ型ＳＲＡＭのメ
モリセルの回路図である。特に、図２０のメモリセル
は、記憶を保持するための回路部のみを示しており、記
憶状態の読み出しおよび書き込みをおこなうためのアク
セス用ＭＯＳトランジスタの記載を省略している。図２
０に示すように、メモリセルは、入力端子と出力端子を
相補的に接続した２つのインバータＩＮＶ１およびＩＮ
Ｖ２によって表すことができる。
モリセルの回路図である。特に、図２０のメモリセル
は、記憶を保持するための回路部のみを示しており、記
憶状態の読み出しおよび書き込みをおこなうためのアク
セス用ＭＯＳトランジスタの記載を省略している。図２
０に示すように、メモリセルは、入力端子と出力端子を
相補的に接続した２つのインバータＩＮＶ１およびＩＮ
Ｖ２によって表すことができる。
【０００５】また、図２１は、インバータＩＮＶ１およ
びＩＮＶ２の内部回路、すなわちＣＭＯＳインバータ回
路を示す回路図である。図２１に示すように、インバー
タＩＮＶ１およびＩＮＶ２はともに、一つのＰＭＯＳト
ランジスタＰＭ１と一つのＮＭＯＳトランジスタＮＭ１
により構成される。そして、ＰＭＯＳトランジスタＰＭ
１のソースは電源線ＶDDに接続され、ＮＭＯＳトランジ
スタＮＭ１のソースは接地線ＧＮＤに接続される。ま
た、双方のドレイン同士が接続されることでその接続点
において出力端子ＯＵＴを形成し、双方のゲート同士が
接続されることでその接続点において入力端子ＩＮを形
成している。すなわち、ＰＭＯＳトランジスタＰＭ１を
負荷トランジスタとし、ＮＭＯＳトランジスタＮＭ１を
駆動トランジスタとした、いわゆるＣＭＯＳ構成によっ
て、インバータ機能が実現されている。
びＩＮＶ２の内部回路、すなわちＣＭＯＳインバータ回
路を示す回路図である。図２１に示すように、インバー
タＩＮＶ１およびＩＮＶ２はともに、一つのＰＭＯＳト
ランジスタＰＭ１と一つのＮＭＯＳトランジスタＮＭ１
により構成される。そして、ＰＭＯＳトランジスタＰＭ
１のソースは電源線ＶDDに接続され、ＮＭＯＳトランジ
スタＮＭ１のソースは接地線ＧＮＤに接続される。ま
た、双方のドレイン同士が接続されることでその接続点
において出力端子ＯＵＴを形成し、双方のゲート同士が
接続されることでその接続点において入力端子ＩＮを形
成している。すなわち、ＰＭＯＳトランジスタＰＭ１を
負荷トランジスタとし、ＮＭＯＳトランジスタＮＭ１を
駆動トランジスタとした、いわゆるＣＭＯＳ構成によっ
て、インバータ機能が実現されている。
【０００６】ここで、図２１に示すＣＭＯＳインバータ
回路の動作について説明する。図２１において、入力端
子ＩＮに論理レベル“Ｈ”の電位、すなわちＶDD電位が
与えられると、ＰＭＯＳトランジスタＰＭ１はＯＦＦ状
態になり、ＮＭＯＳトランジスタＮＭ１はＯＮ状態にな
る。
回路の動作について説明する。図２１において、入力端
子ＩＮに論理レベル“Ｈ”の電位、すなわちＶDD電位が
与えられると、ＰＭＯＳトランジスタＰＭ１はＯＦＦ状
態になり、ＮＭＯＳトランジスタＮＭ１はＯＮ状態にな
る。
【０００７】したがって、出力端子ＯＵＴは、ＮＭＯＳ
トランジスタＮＭ１を介して接地線に電気的に接続さ
れ、その電位は論理レベル“Ｌ”の電位、すなわちＧＮ
Ｄ電位になる。逆に、入力端子ＩＮに論理レベル“Ｌ”
の電位、すなわちＧＮＤ電位が与えられると、ＰＭＯＳ
トランジスタＰＭ１はＯＮ状態になり、ＮＭＯＳトラン
ジスタＮＭ１はＯＦＦ状態になる。したがって、出力端
子ＯＵＴは、ＰＭＯＳトランジスタＰＭ１を介して電源
線に電気的に接続され、その電位は論理レベル“Ｈ”の
電位、すなわちＶDD電位になる。このように、ＣＭＯＳ
インバータ回路は、入力と出力の論理が相補な関係にな
る。
トランジスタＮＭ１を介して接地線に電気的に接続さ
れ、その電位は論理レベル“Ｌ”の電位、すなわちＧＮ
Ｄ電位になる。逆に、入力端子ＩＮに論理レベル“Ｌ”
の電位、すなわちＧＮＤ電位が与えられると、ＰＭＯＳ
トランジスタＰＭ１はＯＮ状態になり、ＮＭＯＳトラン
ジスタＮＭ１はＯＦＦ状態になる。したがって、出力端
子ＯＵＴは、ＰＭＯＳトランジスタＰＭ１を介して電源
線に電気的に接続され、その電位は論理レベル“Ｈ”の
電位、すなわちＶDD電位になる。このように、ＣＭＯＳ
インバータ回路は、入力と出力の論理が相補な関係にな
る。
【０００８】つぎに、図２０に示した従来のメモリセル
について説明する。インバータＩＮＶ１の入力端子とイ
ンバータＩＮＶ２の出力端子は互いに接続され、インバ
ータＩＮＶ１の出力端子とインバータＩＮＶ２の入力端
子は互いに接続されているため、図中の記憶ノードＮＡ
およびＮＢは互いに相補な関係となる。
について説明する。インバータＩＮＶ１の入力端子とイ
ンバータＩＮＶ２の出力端子は互いに接続され、インバ
ータＩＮＶ１の出力端子とインバータＩＮＶ２の入力端
子は互いに接続されているため、図中の記憶ノードＮＡ
およびＮＢは互いに相補な関係となる。
【０００９】例えば、記憶ノードＮＡが、論理レベル
“Ｈ”の電位状態であるとすると、記憶ノードＮＢは論
理レベル“Ｌ”の電位状態になって安定する。また、逆
に、記憶ノードＮＡが、論理レベル“Ｌ”の電位状態で
あるとすると、記憶ノードＮＢは論理レベル“Ｈ”の電
位状態になって安定する。このように、インバータによ
って構成されたメモリセルは、二つの記憶ノードＮＡお
よびＮＢの状態が“Ｈ”状態か“Ｌ”状態かによって、
異なる二つの安定した論理状態を有し、その論理状態を
１ビットの記憶データとして保持するものである。
“Ｈ”の電位状態であるとすると、記憶ノードＮＢは論
理レベル“Ｌ”の電位状態になって安定する。また、逆
に、記憶ノードＮＡが、論理レベル“Ｌ”の電位状態で
あるとすると、記憶ノードＮＢは論理レベル“Ｈ”の電
位状態になって安定する。このように、インバータによ
って構成されたメモリセルは、二つの記憶ノードＮＡお
よびＮＢの状態が“Ｈ”状態か“Ｌ”状態かによって、
異なる二つの安定した論理状態を有し、その論理状態を
１ビットの記憶データとして保持するものである。
【００１０】このように、ＣＭＯＳインバータ回路で構
成した半導体記憶装置は、非常に安定性がよく、耐ノイ
ズに対してはこれまで問題とはならなかった。ところ
が、上記したようなメモリセルを多数集積させた大容量
メモリになると、１ビットあたりのメモリセル面積が微
小になるため、電離性の放射線があたることによって発
生する電荷に影響を受けてしまう。すなわち、放射線が
照射されることにより、メモリセルの記憶状態が不安定
となり、記憶データの反転といった誤動作が生じる可能
性が高くなる。
成した半導体記憶装置は、非常に安定性がよく、耐ノイ
ズに対してはこれまで問題とはならなかった。ところ
が、上記したようなメモリセルを多数集積させた大容量
メモリになると、１ビットあたりのメモリセル面積が微
小になるため、電離性の放射線があたることによって発
生する電荷に影響を受けてしまう。すなわち、放射線が
照射されることにより、メモリセルの記憶状態が不安定
となり、記憶データの反転といった誤動作が生じる可能
性が高くなる。
【００１１】この現象はソフトエラーと呼ばれており、
電離性の放射線としてはパッケージ材料や配線材料から
出てくるα線が原因とされている。特に、ソフトエラー
は、電源電圧が下がるにつれて起こりやすくなるため、
近年の低電源駆動化を図った半導体記憶装置では、この
ソフトエラーに対する耐性を増すのが重要なテーマとな
っている。
電離性の放射線としてはパッケージ材料や配線材料から
出てくるα線が原因とされている。特に、ソフトエラー
は、電源電圧が下がるにつれて起こりやすくなるため、
近年の低電源駆動化を図った半導体記憶装置では、この
ソフトエラーに対する耐性を増すのが重要なテーマとな
っている。
【００１２】そこで、記憶ノードの容量値を増やすこと
により、上記α線照射を起因とする記憶データの反転を
防いだ種々の半導体記憶装置が提案されている。例え
ば、特開平９−２７０４６９号公報に開示の「半導体メ
モリ装置」によれば、記憶ノード（すなわち、ＣＭＯＳ
インバータ回路を構成する負荷トランジスタのゲートと
駆動トランジスタとゲートとの接続部）と半導体基板と
の間に薄い活性領域を介在させることでキャパシタを形
成し、これにより記憶ノード部の容量値を増加させてい
る。
により、上記α線照射を起因とする記憶データの反転を
防いだ種々の半導体記憶装置が提案されている。例え
ば、特開平９−２７０４６９号公報に開示の「半導体メ
モリ装置」によれば、記憶ノード（すなわち、ＣＭＯＳ
インバータ回路を構成する負荷トランジスタのゲートと
駆動トランジスタとゲートとの接続部）と半導体基板と
の間に薄い活性領域を介在させることでキャパシタを形
成し、これにより記憶ノード部の容量値を増加させてい
る。
【００１３】一方、ＳＲＡＭ用メモリセルと、アクセス
用トランジスタと、いくつかのキャパシタと、から構成
された不揮発性半導体記憶装置が知られており、上記し
た記憶ノード部の容量値は、この不揮発性半導体記憶装
置においても重要な問題となる。
用トランジスタと、いくつかのキャパシタと、から構成
された不揮発性半導体記憶装置が知られており、上記し
た記憶ノード部の容量値は、この不揮発性半導体記憶装
置においても重要な問題となる。
【００１４】この不揮発性半導体記憶装置によれば、多
数のキャパシタの容量分割により電位を決めて書き込み
をおこない、記憶ノードに接続されるキャパシタの容量
値の大小関係で電源ＯＮ時の読み出しをおこなうので、
キャパシタの適切な設計が困難であるという問題を有し
ていた。そこで、特開昭６２−３３３９２号公報に開示
の「半導体不揮発性メモリ装置」は、ＳＲＡＭメモリセ
ルの記憶ノードに、キャパシタに代えて、フローティン
グゲートを有するＭＯＳトランジスタのゲートを接続す
ることで不揮発性メモリ部を構成し、キャパシタの削減
を図っている。
数のキャパシタの容量分割により電位を決めて書き込み
をおこない、記憶ノードに接続されるキャパシタの容量
値の大小関係で電源ＯＮ時の読み出しをおこなうので、
キャパシタの適切な設計が困難であるという問題を有し
ていた。そこで、特開昭６２−３３３９２号公報に開示
の「半導体不揮発性メモリ装置」は、ＳＲＡＭメモリセ
ルの記憶ノードに、キャパシタに代えて、フローティン
グゲートを有するＭＯＳトランジスタのゲートを接続す
ることで不揮発性メモリ部を構成し、キャパシタの削減
を図っている。
【００１５】
【発明が解決しようとする課題】しかしながら、半導体
記憶装置のさらなる大容量化および高集積化の要望に応
じて、メモリセルの構成要素の微細化を進めることが必
要となっており、このため、記憶ノード部の容量値はま
すます小さくなって、ソフトエラーが起こりやすくなる
という問題が生じている。
記憶装置のさらなる大容量化および高集積化の要望に応
じて、メモリセルの構成要素の微細化を進めることが必
要となっており、このため、記憶ノード部の容量値はま
すます小さくなって、ソフトエラーが起こりやすくなる
という問題が生じている。
【００１６】その問題に対して、上記した特開平９−２
７０４６９号公報に開示の「半導体メモリ装置」等に示
される従来のメモリセルは、記憶ノード部の容量値を増
加させるために、特定の半導体レイアウトパターンを採
用しなければならず、今後のメモリセルの高集積化にと
もなって変更されるレイアウトパターンに対応するに
は、その設計行程が複雑となり、必ずしも柔軟な解決策
とは言えない。
７０４６９号公報に開示の「半導体メモリ装置」等に示
される従来のメモリセルは、記憶ノード部の容量値を増
加させるために、特定の半導体レイアウトパターンを採
用しなければならず、今後のメモリセルの高集積化にと
もなって変更されるレイアウトパターンに対応するに
は、その設計行程が複雑となり、必ずしも柔軟な解決策
とは言えない。
【００１７】また、上記した特開昭６２−３３３９２号
に開示の「半導体不揮発性メモリ装置」では、ＳＲＡＭ
メモリセルの記憶ノードに接続したＭＯＳトランジスタ
は、不揮発性メモリ部を構成するためのものであり、フ
ローティングゲートを備えるためのレイアウトにより形
成されることが必要であり、さらに、α線照射によって
そのフローティングゲートの記憶保持状態が変化する事
態を否定できない。すなわち、この「半導体不揮発性メ
モリ装置」は、不揮発性メモリ機能とソフトエラー対策
とをともに実現することはできず、またそれを意図した
ものではない。
に開示の「半導体不揮発性メモリ装置」では、ＳＲＡＭ
メモリセルの記憶ノードに接続したＭＯＳトランジスタ
は、不揮発性メモリ部を構成するためのものであり、フ
ローティングゲートを備えるためのレイアウトにより形
成されることが必要であり、さらに、α線照射によって
そのフローティングゲートの記憶保持状態が変化する事
態を否定できない。すなわち、この「半導体不揮発性メ
モリ装置」は、不揮発性メモリ機能とソフトエラー対策
とをともに実現することはできず、またそれを意図した
ものではない。
【００１８】さらに、この特開昭６２−３３３９２号に
開示の「半導体不揮発性メモリ装置」は、ＳＲＡＭへの
印加電圧を２段階に変化させる必要があること等、外部
からのＳＲＡＭの制御が複雑であり、併せてその制御の
ための設計も複雑になるという問題を有している。
開示の「半導体不揮発性メモリ装置」は、ＳＲＡＭへの
印加電圧を２段階に変化させる必要があること等、外部
からのＳＲＡＭの制御が複雑であり、併せてその制御の
ための設計も複雑になるという問題を有している。
【００１９】この発明は上記問題点を解決するためにな
されたもので、ＳＲＡＭメモリセルに、設計・製造行程
の確立されたＰＭＯＳトランジスタまたはＮＭＯＳトラ
ンジスタを設け、その追加したＭＯＳトランジスタのゲ
ートを記憶ノードに接続することで、記憶ノード部の容
量値の増加、すなわちソフトエラー対策を実現した半導
体記憶装置を得ることを目的とする。
されたもので、ＳＲＡＭメモリセルに、設計・製造行程
の確立されたＰＭＯＳトランジスタまたはＮＭＯＳトラ
ンジスタを設け、その追加したＭＯＳトランジスタのゲ
ートを記憶ノードに接続することで、記憶ノード部の容
量値の増加、すなわちソフトエラー対策を実現した半導
体記憶装置を得ることを目的とする。
【００２０】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、この発明にかかる半導体記憶装置
にあっては、ソースが接地線に接続された第１のＭＯＳ
トランジスタと、ソースが接地線に接続され、ドレイン
が前記第１のＭＯＳトランジスタのゲートに接続されて
その接続点を第１のノードとし、ゲートが前記第１のＭ
ＯＳトランジスタのドレインに接続されてその接続点を
第２のノードとした前記第１のＭＯＳトランジスタと同
じ導電型の第２のＭＯＳトランジスタと、前記第１のノ
ードにゲートを接続した第３のＭＯＳトランジスタと、
前記第２のノードにゲートを接続した第４のＭＯＳトラ
ンジスタと、を備えたことを特徴とする。
目的を達成するため、この発明にかかる半導体記憶装置
にあっては、ソースが接地線に接続された第１のＭＯＳ
トランジスタと、ソースが接地線に接続され、ドレイン
が前記第１のＭＯＳトランジスタのゲートに接続されて
その接続点を第１のノードとし、ゲートが前記第１のＭ
ＯＳトランジスタのドレインに接続されてその接続点を
第２のノードとした前記第１のＭＯＳトランジスタと同
じ導電型の第２のＭＯＳトランジスタと、前記第１のノ
ードにゲートを接続した第３のＭＯＳトランジスタと、
前記第２のノードにゲートを接続した第４のＭＯＳトラ
ンジスタと、を備えたことを特徴とする。
【００２１】この発明によれば、第１のＭＯＳトランジ
スタと第２のＭＯＳトランジスタのそれぞれのドレイン
に、例えばダイオード接続されたＭＯＳトランジスタ等
の負荷トランジスタを接続することでＳＲＡＭのメモリ
セルを構成した際に、記憶ノードとなる第１のノードお
よび第２のノードにそれぞれ第３のＭＯＳトランジスタ
のゲートと第４のＭＯＳトランジスタのゲートが接続さ
れているので、それらゲート容量分の容量値を記憶ノー
ドに付加させることができる。
スタと第２のＭＯＳトランジスタのそれぞれのドレイン
に、例えばダイオード接続されたＭＯＳトランジスタ等
の負荷トランジスタを接続することでＳＲＡＭのメモリ
セルを構成した際に、記憶ノードとなる第１のノードお
よび第２のノードにそれぞれ第３のＭＯＳトランジスタ
のゲートと第４のＭＯＳトランジスタのゲートが接続さ
れているので、それらゲート容量分の容量値を記憶ノー
ドに付加させることができる。
【００２２】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、ソースが電源線に接続され、
ドレインが前記第１のＭＯＳトランジスタのドレインに
接続され、ゲートが前記第１のＭＯＳトランジスタのド
レインに接続された前記第１のＭＯＳトランジスタとは
逆の導電型の第５のＭＯＳトランジスタと、ソースが電
源線に接続され、ドレインが前記第２のＭＯＳトランジ
スタのドレインに接続され、ゲートが前記第２のＭＯＳ
トランジスタのドレインに接続された前記第５のＭＯＳ
トランジスタと同じ導電型の第６のＭＯＳトランジスタ
と、を備えたことを特徴とする。
ては、上記発明において、ソースが電源線に接続され、
ドレインが前記第１のＭＯＳトランジスタのドレインに
接続され、ゲートが前記第１のＭＯＳトランジスタのド
レインに接続された前記第１のＭＯＳトランジスタとは
逆の導電型の第５のＭＯＳトランジスタと、ソースが電
源線に接続され、ドレインが前記第２のＭＯＳトランジ
スタのドレインに接続され、ゲートが前記第２のＭＯＳ
トランジスタのドレインに接続された前記第５のＭＯＳ
トランジスタと同じ導電型の第６のＭＯＳトランジスタ
と、を備えたことを特徴とする。
【００２３】この発明によれば、第１のＭＯＳトランジ
スタと第５のＭＯＳトランジスタにより構成されるイン
バータと、第２のＭＯＳトランジスタと第６のＭＯＳト
ランジスタにより構成されるインバータとの相補接続に
よって、ＳＲＡＭのメモリセルが構成され、記憶ノード
となる第１のノードおよび第２のノードにそれぞれ第３
のＮＭＯＳトランジスタのゲートと第４のＮＭＯＳトラ
ンジスタのゲートが接続されているので、それらゲート
容量分の容量値を記憶ノードに付加させることができ
る。
スタと第５のＭＯＳトランジスタにより構成されるイン
バータと、第２のＭＯＳトランジスタと第６のＭＯＳト
ランジスタにより構成されるインバータとの相補接続に
よって、ＳＲＡＭのメモリセルが構成され、記憶ノード
となる第１のノードおよび第２のノードにそれぞれ第３
のＮＭＯＳトランジスタのゲートと第４のＮＭＯＳトラ
ンジスタのゲートが接続されているので、それらゲート
容量分の容量値を記憶ノードに付加させることができ
る。
【００２４】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第３のＭＯＳトランジス
タのドレインおよびソースがともに接地線または電源線
に接続され、前記第４のＭＯＳトランジスタのドレイン
およびソースがともに接地線または電源線に接続された
ことを特徴とする。
ては、上記発明において、前記第３のＭＯＳトランジス
タのドレインおよびソースがともに接地線または電源線
に接続され、前記第４のＭＯＳトランジスタのドレイン
およびソースがともに接地線または電源線に接続された
ことを特徴とする。
【００２５】この発明によれば、ゲート容量分の容量値
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタのソースとドレインがともに
接地線または電源線に接続されているので、それらソー
スとドレインを開放状態にする場合に比べて、第３およ
び第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状態に応じ
てそれらＭＯＳトランジスタに電流が流れたりふらつい
たりするのを低減させることができる。
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタのソースとドレインがともに
接地線または電源線に接続されているので、それらソー
スとドレインを開放状態にする場合に比べて、第３およ
び第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状態に応じ
てそれらＭＯＳトランジスタに電流が流れたりふらつい
たりするのを低減させることができる。
【００２６】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第３のＭＯＳトランジス
タのソースおよびドレインの一方と前記第４のＭＯＳト
ランジスタのソースおよびドレインの一方とが接続され
たことを特徴とする。
ては、上記発明において、前記第３のＭＯＳトランジス
タのソースおよびドレインの一方と前記第４のＭＯＳト
ランジスタのソースおよびドレインの一方とが接続され
たことを特徴とする。
【００２７】この発明によれば、ゲート容量分の容量値
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタのソースおよびドレインの一
方が互いに接続されているので、それらソースおよびド
レインの一方とを開放状態にする場合に比べて、第３お
よび第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状態に応
じてそれらＭＯＳトランジスタに電流が流れたりふらつ
いたりするのを低減させることができる。
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタのソースおよびドレインの一
方が互いに接続されているので、それらソースおよびド
レインの一方とを開放状態にする場合に比べて、第３お
よび第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状態に応
じてそれらＭＯＳトランジスタに電流が流れたりふらつ
いたりするのを低減させることができる。
【００２８】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第３のＭＯＳトランジス
タのソースおよびドレインの一方が接地線または電源線
に接続され、前記第４のＭＯＳトランジスタのソースお
よびドレインの一方が接地線または電源線に接続された
ことを特徴とする。
ては、上記発明において、前記第３のＭＯＳトランジス
タのソースおよびドレインの一方が接地線または電源線
に接続され、前記第４のＭＯＳトランジスタのソースお
よびドレインの一方が接地線または電源線に接続された
ことを特徴とする。
【００２９】この発明によれば、ゲート容量分の容量値
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタのソースおよびドレインの一
方が互いに接続され、かつそれぞれのソースおよびドレ
インの一方がともに接地線または電源線に接続されてい
るので、それらソースやドレインを開放状態にする場合
に比べて、第３および第４のＭＯＳトランジスタのＯＮ
／ＯＦＦ状態に応じてそれらＭＯＳトランジスタに電流
が流れたりふらついたりするのを低減させることができ
る。
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタのソースおよびドレインの一
方が互いに接続され、かつそれぞれのソースおよびドレ
インの一方がともに接地線または電源線に接続されてい
るので、それらソースやドレインを開放状態にする場合
に比べて、第３および第４のＭＯＳトランジスタのＯＮ
／ＯＦＦ状態に応じてそれらＭＯＳトランジスタに電流
が流れたりふらついたりするのを低減させることができ
る。
【００３０】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第３のＭＯＳトランジス
タのゲートとソースまたはドレインとが互いに接続さ
れ、前記第４のＭＯＳトランジスタのゲートとソースま
たはドレインとが互いに接続されたことを特徴とする。
ては、上記発明において、前記第３のＭＯＳトランジス
タのゲートとソースまたはドレインとが互いに接続さ
れ、前記第４のＭＯＳトランジスタのゲートとソースま
たはドレインとが互いに接続されたことを特徴とする。
【００３１】この発明によれば、ゲート容量分の容量値
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタにおいて、それぞれゲートと
ソースまたはドレインとが互いに接続されているので、
それらソースまたはドレインを開放状態にする場合に比
べて、第３および第４のＭＯＳトランジスタのＯＮ／Ｏ
ＦＦ状態に応じてそれらＭＯＳトランジスタに電流が流
れたりふらついたりするのを低減させることができる。
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタにおいて、それぞれゲートと
ソースまたはドレインとが互いに接続されているので、
それらソースまたはドレインを開放状態にする場合に比
べて、第３および第４のＭＯＳトランジスタのＯＮ／Ｏ
ＦＦ状態に応じてそれらＭＯＳトランジスタに電流が流
れたりふらついたりするのを低減させることができる。
【００３２】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第３のＭＯＳトランジス
タのゲートとソースとドレインとが互いに接続され、前
記第４のＭＯＳトランジスタのゲートとソースとドレイ
ンとが互いに接続されたことを特徴とする。
ては、上記発明において、前記第３のＭＯＳトランジス
タのゲートとソースとドレインとが互いに接続され、前
記第４のＭＯＳトランジスタのゲートとソースとドレイ
ンとが互いに接続されたことを特徴とする。
【００３３】この発明によれば、ゲート容量分の容量値
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタにおいて、それぞれゲートと
ソースとドレインとが互いに接続されているので、それ
らソースとドレインを開放状態にする場合に比べて、第
３および第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状態
に応じてそれらＭＯＳトランジスタに電流が流れたりふ
らついたりするのを低減させることができる。
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタにおいて、それぞれゲートと
ソースとドレインとが互いに接続されているので、それ
らソースとドレインを開放状態にする場合に比べて、第
３および第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状態
に応じてそれらＭＯＳトランジスタに電流が流れたりふ
らついたりするのを低減させることができる。
【００３４】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第３および前記第４のＭ
ＯＳトランジスタは、Ｎチャネル型のＭＯＳトランジス
タであることを特徴とする。
ては、上記発明において、前記第３および前記第４のＭ
ＯＳトランジスタは、Ｎチャネル型のＭＯＳトランジス
タであることを特徴とする。
【００３５】この発明によれば、ゲート容量分の容量値
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタを、ともにＮチャネル型のＭ
ＯＳトランジスタとすることもできる。
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタを、ともにＮチャネル型のＭ
ＯＳトランジスタとすることもできる。
【００３６】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第３および前記第４のＭ
ＯＳトランジスタは、Ｐチャネル型のＭＯＳトランジス
タであることを特徴とする。
ては、上記発明において、前記第３および前記第４のＭ
ＯＳトランジスタは、Ｐチャネル型のＭＯＳトランジス
タであることを特徴とする。
【００３７】この発明によれば、ゲート容量分の容量値
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタを、ともにＰチャネル型のＭ
ＯＳトランジスタとすることもできる。
を記憶ノードに付加させるために追加された第３および
第４のＭＯＳトランジスタを、ともにＰチャネル型のＭ
ＯＳトランジスタとすることもできる。
【００３８】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１のノードおよび前記
第２のノードの少なくとも一方にドレインを接続すると
ともに、当該ノードに保持された記憶データの読み出し
または当該ノードへの記憶データの書き込みをおこなう
ためのＭＯＳトランジスタを少なくとも一つ備えたこと
を特徴とする。
ては、上記発明において、前記第１のノードおよび前記
第２のノードの少なくとも一方にドレインを接続すると
ともに、当該ノードに保持された記憶データの読み出し
または当該ノードへの記憶データの書き込みをおこなう
ためのＭＯＳトランジスタを少なくとも一つ備えたこと
を特徴とする。
【００３９】この発明によれば、記憶ノードとなる第１
のノードおよび第２のノードに、記憶データの読み出し
および書き込みをおこなうためのアクセス用のＭＯＳト
ランジスタを一つずつ接続した場合のＳＲＡＭメモリセ
ルや、また、そのアクセス用のＭＯＳトランジスタを二
つずつ接続することで２ポートＳＲＡＭを構成した場合
のＳＲＡＭメモリセルに対しても、上記した第３および
第４のＭＯＳトランジスタを追加することにより、ゲー
ト容量分の容量値を記憶ノードに付加させることができ
る。
のノードおよび第２のノードに、記憶データの読み出し
および書き込みをおこなうためのアクセス用のＭＯＳト
ランジスタを一つずつ接続した場合のＳＲＡＭメモリセ
ルや、また、そのアクセス用のＭＯＳトランジスタを二
つずつ接続することで２ポートＳＲＡＭを構成した場合
のＳＲＡＭメモリセルに対しても、上記した第３および
第４のＭＯＳトランジスタを追加することにより、ゲー
ト容量分の容量値を記憶ノードに付加させることができ
る。
【００４０】
【発明の実施の形態】以下に、この発明にかかる半導体
記憶装置の実施の形態を図面に基づいて詳細に説明す
る。なお、この実施の形態によりこの発明が限定される
ものではない。
記憶装置の実施の形態を図面に基づいて詳細に説明す
る。なお、この実施の形態によりこの発明が限定される
ものではない。
【００４１】実施の形態１．まず、実施の形態１にかか
る半導体記憶装置について説明する。実施の形態１にか
かる半導体記憶装置は、ＳＲＡＭを構成するメモリセル
の記憶保持状態に影響しない二つのＮＭＯＳトランジス
タを設け、それらＮＭＯＳトランジスタのゲートを二つ
の記憶ノードのそれぞれに接続したことを特徴としてい
る。
る半導体記憶装置について説明する。実施の形態１にか
かる半導体記憶装置は、ＳＲＡＭを構成するメモリセル
の記憶保持状態に影響しない二つのＮＭＯＳトランジス
タを設け、それらＮＭＯＳトランジスタのゲートを二つ
の記憶ノードのそれぞれに接続したことを特徴としてい
る。
【００４２】図１は、実施の形態１にかかる半導体記憶
装置を構成するＳＲＡＭメモリセルの回路図である。実
施の形態１にかかる半導体記憶装置を構成するＳＲＡＭ
メモリセルは、従来のメモリセルと同様に、相補的に接
続された二つのインバータＩＮＶ１およびＩＮＶ２によ
り構成されるが、図１においては、各インバータの内部
回路、すなわちＣＭＯＳインバータ回路が示されてい
る。
装置を構成するＳＲＡＭメモリセルの回路図である。実
施の形態１にかかる半導体記憶装置を構成するＳＲＡＭ
メモリセルは、従来のメモリセルと同様に、相補的に接
続された二つのインバータＩＮＶ１およびＩＮＶ２によ
り構成されるが、図１においては、各インバータの内部
回路、すなわちＣＭＯＳインバータ回路が示されてい
る。
【００４３】よって、図１において、ＳＲＡＭメモリセ
ルは、インバータＩＮＶ１に相当するＣＭＯＳインバー
タ回路をＰＭＯＳトランジスタＰＭ１およびＮＭＯＳト
ランジスタＮＭ１により構成し、インバータＩＮＶ２に
相当するＣＭＯＳインバータ回路をＰＭＯＳトランジス
タＰＭ２およびＮＭＯＳトランジスタＮＭ２により構成
している。
ルは、インバータＩＮＶ１に相当するＣＭＯＳインバー
タ回路をＰＭＯＳトランジスタＰＭ１およびＮＭＯＳト
ランジスタＮＭ１により構成し、インバータＩＮＶ２に
相当するＣＭＯＳインバータ回路をＰＭＯＳトランジス
タＰＭ２およびＮＭＯＳトランジスタＮＭ２により構成
している。
【００４４】すなわち、ＰＭＯＳトランジスタＰＭ１の
ソースとＰＭＯＳトランジスタＰＭ２のソースは電源線
ＶDDに接続され、ＮＭＯＳトランジスタＮＭ１のソース
とＮＭＯＳトランジスタＮＭ２のソースは接地線ＧＮＤ
に接続される。また、ＰＭＯＳトランジスタＰＭ１とＮ
ＭＯＳトランジスタＮＭ１のドレイン同士が接続され、
ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮ
Ｍ１のゲート同士が接続されている。
ソースとＰＭＯＳトランジスタＰＭ２のソースは電源線
ＶDDに接続され、ＮＭＯＳトランジスタＮＭ１のソース
とＮＭＯＳトランジスタＮＭ２のソースは接地線ＧＮＤ
に接続される。また、ＰＭＯＳトランジスタＰＭ１とＮ
ＭＯＳトランジスタＮＭ１のドレイン同士が接続され、
ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮ
Ｍ１のゲート同士が接続されている。
【００４５】そして、ＰＭＯＳトランジスタＰＭ２とＮ
ＭＯＳトランジスタＮＭ２のドレイン同士が接続され、
ＰＭＯＳトランジスタＰＭ２のドレインと上記したＰＭ
ＯＳトランジスタＰＭ１のゲートとが接続されること
で、その接続線において記憶ノードＮＢが形成されてい
る。さらに、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳト
ランジスタＮＭ２のゲート同士が接続され、ＰＭＯＳト
ランジスタＰＭ２のゲートと上記したＰＭＯＳトランジ
スタＰＭ１のドレインとが接続されることで、その接続
線において記憶ノードＮＡが形成されている。
ＭＯＳトランジスタＮＭ２のドレイン同士が接続され、
ＰＭＯＳトランジスタＰＭ２のドレインと上記したＰＭ
ＯＳトランジスタＰＭ１のゲートとが接続されること
で、その接続線において記憶ノードＮＢが形成されてい
る。さらに、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳト
ランジスタＮＭ２のゲート同士が接続され、ＰＭＯＳト
ランジスタＰＭ２のゲートと上記したＰＭＯＳトランジ
スタＰＭ１のドレインとが接続されることで、その接続
線において記憶ノードＮＡが形成されている。
【００４６】さらに、本実施の形態では、ＳＲＡＭメモ
リセルを、上記した二つのインバータに加え、ゲートを
記憶ノードＮＡに接続したＮＭＯＳトランジスタＮ１
と、ゲートを記憶ノードＮＢに接続したＮＭＯＳトラン
ジスタＮ２と、により構成している。なお、実施の形態
１では、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトラ
ンジスタＮ２のそれぞれのソースおよびドレインの接続
先は特に限定せず、ここでは開放状態とする。
リセルを、上記した二つのインバータに加え、ゲートを
記憶ノードＮＡに接続したＮＭＯＳトランジスタＮ１
と、ゲートを記憶ノードＮＢに接続したＮＭＯＳトラン
ジスタＮ２と、により構成している。なお、実施の形態
１では、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトラ
ンジスタＮ２のそれぞれのソースおよびドレインの接続
先は特に限定せず、ここでは開放状態とする。
【００４７】つぎに、実施の形態１にかかる半導体記憶
装置を構成するＳＲＡＭメモリセル、すなわち図１に示
したＳＲＡＭメモリセルの動作について説明する。ま
ず、記憶ノードＮＡが、論理レベル“Ｈ”の電位状態で
ある場合には、記憶ノードＮＢは論理レベル“Ｌ”の電
位状態になって安定する。また、逆に、記憶ノードＮＡ
が、論理レベル“Ｌ”の電位状態である場合には、記憶
ノードＮＢは論理レベル“Ｈ”の電位状態になって安定
する。このように、インバータによって構成されたメモ
リセルは、二つの記憶ノードＮＡおよびＮＢの論理状態
が“Ｈ”状態か“Ｌ”状態かによって、異なる二つの安
定した論理状態を有し、その論理状態を１ビットの記憶
データとして保持する。
装置を構成するＳＲＡＭメモリセル、すなわち図１に示
したＳＲＡＭメモリセルの動作について説明する。ま
ず、記憶ノードＮＡが、論理レベル“Ｈ”の電位状態で
ある場合には、記憶ノードＮＢは論理レベル“Ｌ”の電
位状態になって安定する。また、逆に、記憶ノードＮＡ
が、論理レベル“Ｌ”の電位状態である場合には、記憶
ノードＮＢは論理レベル“Ｈ”の電位状態になって安定
する。このように、インバータによって構成されたメモ
リセルは、二つの記憶ノードＮＡおよびＮＢの論理状態
が“Ｈ”状態か“Ｌ”状態かによって、異なる二つの安
定した論理状態を有し、その論理状態を１ビットの記憶
データとして保持する。
【００４８】ここで、記憶ノードＮＡには、ＮＭＯＳト
ランジスタＮ１のゲートが接続されているため、ＮＭＯ
ＳトランジスタＮ１は、記憶ノードＮＡの論理状態に応
じてＯＮまたはＯＦＦが決定される。また、記憶ノード
ＮＢには、ＮＭＯＳトランジスタＮ２のゲートが接続さ
れているため、ＮＭＯＳトランジスタＮ２は、記憶ノー
ドＮＢの論理状態に応じてＯＮまたはＯＦＦが決定され
る。しかしながら、これらＮＭＯＳトランジスタＮ１お
よびＮ２のＯＮ／ＯＦＦの状態変化は、記憶ノードＮＡ
およびＮＢの二つの安定した記憶状態に影響を与えるこ
とはない。
ランジスタＮ１のゲートが接続されているため、ＮＭＯ
ＳトランジスタＮ１は、記憶ノードＮＡの論理状態に応
じてＯＮまたはＯＦＦが決定される。また、記憶ノード
ＮＢには、ＮＭＯＳトランジスタＮ２のゲートが接続さ
れているため、ＮＭＯＳトランジスタＮ２は、記憶ノー
ドＮＢの論理状態に応じてＯＮまたはＯＦＦが決定され
る。しかしながら、これらＮＭＯＳトランジスタＮ１お
よびＮ２のＯＮ／ＯＦＦの状態変化は、記憶ノードＮＡ
およびＮＢの二つの安定した記憶状態に影響を与えるこ
とはない。
【００４９】一方で、記憶ノードＮＡにＮＭＯＳトラン
ジスタＮ１のゲートが接続されることで、そのゲート容
量が記憶ノードＮＡに付加されることになる。同様に、
記憶ノードＮＢにＮＭＯＳトランジスタＮ２のゲートが
接続されるために、そのゲート容量が記憶ノードＮＢに
付加される。すなわち、記憶ノードＮＡおよびＮＢ部分
の容量値は、従来のＳＲＡＭメモリセルと比較して大き
くなる。
ジスタＮ１のゲートが接続されることで、そのゲート容
量が記憶ノードＮＡに付加されることになる。同様に、
記憶ノードＮＢにＮＭＯＳトランジスタＮ２のゲートが
接続されるために、そのゲート容量が記憶ノードＮＢに
付加される。すなわち、記憶ノードＮＡおよびＮＢ部分
の容量値は、従来のＳＲＡＭメモリセルと比較して大き
くなる。
【００５０】以上に説明したとおり、実施の形態１にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルに、
二つのＮＭＯＳトランジスタＮ１およびＮ２を設け、Ｎ
ＭＯＳトランジスタＮ１およびＮ２のゲートをそれぞれ
記憶ノードＮＡおよびＮＢに接続しているので、記憶ノ
ードＮＡおよびＮＢに、それぞれＮＭＯＳトランジスタ
Ｎ１およびＮ２のゲート容量分の容量値を付加すること
ができる。これにより、α線等に起因した外的要因によ
る記憶データの反転といった誤動作が起こりにくくな
り、ソフトエラー耐性の向上を図ることができる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルに、
二つのＮＭＯＳトランジスタＮ１およびＮ２を設け、Ｎ
ＭＯＳトランジスタＮ１およびＮ２のゲートをそれぞれ
記憶ノードＮＡおよびＮＢに接続しているので、記憶ノ
ードＮＡおよびＮＢに、それぞれＮＭＯＳトランジスタ
Ｎ１およびＮ２のゲート容量分の容量値を付加すること
ができる。これにより、α線等に起因した外的要因によ
る記憶データの反転といった誤動作が起こりにくくな
り、ソフトエラー耐性の向上を図ることができる。
【００５１】また、新たに設けられるＮＭＯＳトランジ
スタＮ１およびＮ２は、その設計・製造工程が確立して
いるため、記憶容量の異なる半導体記憶装置に応じて種
々レイアウトパターンを採用することができる。また、
ＮＭＯＳトランジスタＮ１およびＮ２は、インバータＩ
ＮＶ１およびＩＮＶ２を構成する各ＭＯＳトランジスタ
ととともに、同一のマスクパターンを用いて同一の製造
工程で形成することができるので、複雑な設計・製造工
程を追加させることなく、記憶ノードＮＡおよびＮＢの
容量値を増加させることが可能となる。
スタＮ１およびＮ２は、その設計・製造工程が確立して
いるため、記憶容量の異なる半導体記憶装置に応じて種
々レイアウトパターンを採用することができる。また、
ＮＭＯＳトランジスタＮ１およびＮ２は、インバータＩ
ＮＶ１およびＩＮＶ２を構成する各ＭＯＳトランジスタ
ととともに、同一のマスクパターンを用いて同一の製造
工程で形成することができるので、複雑な設計・製造工
程を追加させることなく、記憶ノードＮＡおよびＮＢの
容量値を増加させることが可能となる。
【００５２】なお、上述した実施の形態では、新たに追
加するＭＯＳトランジスタをＮＭＯＳトランジスタとし
たが、それをＰＭＯＳトランジスタに代えても同様の効
果が得られることは言うまでもない。その場合の図示
は、後述する図５において点線部で示した接続をおこな
わない場合に相当する。
加するＭＯＳトランジスタをＮＭＯＳトランジスタとし
たが、それをＰＭＯＳトランジスタに代えても同様の効
果が得られることは言うまでもない。その場合の図示
は、後述する図５において点線部で示した接続をおこな
わない場合に相当する。
【００５３】実施の形態２．つぎに、実施の形態２にか
かる半導体記憶装置について説明する。実施の形態２に
かかる半導体記憶装置は、実施の形態１において示した
半導体記憶装置のＳＲＡＭメモリセルにおいて、新たに
追加したＮＭＯＳトランジスタＮ１およびＮ２のそれぞ
れのソースおよびドレインを接地線に接続したことを特
徴としている。
かる半導体記憶装置について説明する。実施の形態２に
かかる半導体記憶装置は、実施の形態１において示した
半導体記憶装置のＳＲＡＭメモリセルにおいて、新たに
追加したＮＭＯＳトランジスタＮ１およびＮ２のそれぞ
れのソースおよびドレインを接地線に接続したことを特
徴としている。
【００５４】図２は、実施の形態２にかかる半導体記憶
装置を構成するＳＲＡＭメモリセルの回路図である。な
お、図２において、図１と共通する部分については同一
符号を付してその説明を省略する。また、図２は、図２
０のように、インバータＩＮＶ１およびＩＮＶ２を論理
記号で示して簡略化してある。
装置を構成するＳＲＡＭメモリセルの回路図である。な
お、図２において、図１と共通する部分については同一
符号を付してその説明を省略する。また、図２は、図２
０のように、インバータＩＮＶ１およびＩＮＶ２を論理
記号で示して簡略化してある。
【００５５】実施の形態２にかかる半導体記憶装置は、
そのＳＲＡＭメモリセルにおいて、図２の点線で示すよ
うに、ＮＭＯＳトランジスタＮ１およびＮ２のそれぞれ
のドレインおよびソースが接地線に接続されている点
が、実施の形態１と異なる。
そのＳＲＡＭメモリセルにおいて、図２の点線で示すよ
うに、ＮＭＯＳトランジスタＮ１およびＮ２のそれぞれ
のドレインおよびソースが接地線に接続されている点
が、実施の形態１と異なる。
【００５６】ここで、記憶ノードＮＡには、ＮＭＯＳト
ランジスタＮ１のゲートが接続されているため、ＮＭＯ
ＳトランジスタＮ１は、記憶ノードＮＡの論理状態に応
じてＯＮまたはＯＦＦが決定される。また、記憶ノード
ＮＢには、ＮＭＯＳトランジスタＮ２のゲートが接続さ
れているため、ＮＭＯＳトランジスタＮ２は、記憶ノー
ドＮＢの論理状態に応じてＯＮまたはＯＦＦが決定され
る。しかしながら、これらＮＭＯＳトランジスタＮ１お
よびＮ２のＯＮ／ＯＦＦの状態変化は、記憶ノードＮＡ
およびＮＢの二つの安定した記憶状態に影響を与えるこ
とはない。
ランジスタＮ１のゲートが接続されているため、ＮＭＯ
ＳトランジスタＮ１は、記憶ノードＮＡの論理状態に応
じてＯＮまたはＯＦＦが決定される。また、記憶ノード
ＮＢには、ＮＭＯＳトランジスタＮ２のゲートが接続さ
れているため、ＮＭＯＳトランジスタＮ２は、記憶ノー
ドＮＢの論理状態に応じてＯＮまたはＯＦＦが決定され
る。しかしながら、これらＮＭＯＳトランジスタＮ１お
よびＮ２のＯＮ／ＯＦＦの状態変化は、記憶ノードＮＡ
およびＮＢの二つの安定した記憶状態に影響を与えるこ
とはない。
【００５７】一方で、記憶ノードＮＡにＮＭＯＳトラン
ジスタＮ１のゲートが接続されることで、そのゲート容
量が記憶ノードＮＡに付加されることになる。同様に、
記憶ノードＮＢにＮＭＯＳトランジスタＮ２のゲートが
接続されるために、そのゲート容量が記憶ノードＮＢに
付加される。すなわち、記憶ノードＮＡおよびＮＢ部分
の容量値は、従来のＳＲＡＭメモリセルと比較して大き
くなる。
ジスタＮ１のゲートが接続されることで、そのゲート容
量が記憶ノードＮＡに付加されることになる。同様に、
記憶ノードＮＢにＮＭＯＳトランジスタＮ２のゲートが
接続されるために、そのゲート容量が記憶ノードＮＢに
付加される。すなわち、記憶ノードＮＡおよびＮＢ部分
の容量値は、従来のＳＲＡＭメモリセルと比較して大き
くなる。
【００５８】以上に説明したとおり、実施の形態２にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡおよびＮＢのそれぞれに、新たに設けたＮ
ＭＯＳトランジスタＮ１およびＮ２のゲートを接続する
ため、実施の形態１による効果と同様の効果を享受する
ことができる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡおよびＮＢのそれぞれに、新たに設けたＮ
ＭＯＳトランジスタＮ１およびＮ２のゲートを接続する
ため、実施の形態１による効果と同様の効果を享受する
ことができる。
【００５９】さらに、本実施の形態２では、追加された
ＮＭＯＳトランジスタＮ１およびＮ２のそれぞれのソー
スおよびドレインが開放状態ではなく、接地線に接続さ
れているため、ゲートに印加される電位、すなわち記憶
ノードＮＡおよびＮＢの電位によって、ＮＭＯＳトラン
ジスタＮ１およびＮ２に電流が流れたりふらつくことが
なくなる。これにより、ＮＭＯＳトランジスタＮ１およ
びＮ２の動作状態が記憶ノードＮＡおよびＮＢに影響を
与える可能性を低減させることができる。
ＮＭＯＳトランジスタＮ１およびＮ２のそれぞれのソー
スおよびドレインが開放状態ではなく、接地線に接続さ
れているため、ゲートに印加される電位、すなわち記憶
ノードＮＡおよびＮＢの電位によって、ＮＭＯＳトラン
ジスタＮ１およびＮ２に電流が流れたりふらつくことが
なくなる。これにより、ＮＭＯＳトランジスタＮ１およ
びＮ２の動作状態が記憶ノードＮＡおよびＮＢに影響を
与える可能性を低減させることができる。
【００６０】なお、ＮＭＯＳトランジスタＮ１およびＮ
２のそれぞれのソースおよびドレインをともに電源線に
接続しても上記した同様の効果を得ることができる。
２のそれぞれのソースおよびドレインをともに電源線に
接続しても上記した同様の効果を得ることができる。
【００６１】実施の形態３．つぎに、実施の形態３にか
かる半導体記憶装置について説明する。実施の形態３に
かかる半導体記憶装置は、実施の形態１において示した
半導体記憶装置のＳＲＡＭメモリセルにおいて、新たに
追加したＮＭＯＳトランジスタＮ１およびＮ２のそれぞ
れのソースを接地線に接続し、かつドレイン同士を接続
したことを特徴としている。
かる半導体記憶装置について説明する。実施の形態３に
かかる半導体記憶装置は、実施の形態１において示した
半導体記憶装置のＳＲＡＭメモリセルにおいて、新たに
追加したＮＭＯＳトランジスタＮ１およびＮ２のそれぞ
れのソースを接地線に接続し、かつドレイン同士を接続
したことを特徴としている。
【００６２】図３は、実施の形態３にかかる半導体記憶
装置を構成するＳＲＡＭメモリセルの回路図である。な
お、図３において、図１と共通する部分については同一
符号を付してその説明を省略する。また、図３は、図２
０のように、インバータＩＮＶ１およびＩＮＶ２を論理
記号で示して簡略化してある。
装置を構成するＳＲＡＭメモリセルの回路図である。な
お、図３において、図１と共通する部分については同一
符号を付してその説明を省略する。また、図３は、図２
０のように、インバータＩＮＶ１およびＩＮＶ２を論理
記号で示して簡略化してある。
【００６３】実施の形態３にかかる半導体記憶装置は、
そのＳＲＡＭメモリセルにおいて、図３の点線で示すよ
うにＮＭＯＳトランジスタＮ１およびＮ２のそれぞれの
ドソースが接地線に接続され、さらにＮＭＯＳトランジ
スタＮ１およびＮ２のドレイン同士が接続されている点
が、実施の形態１と異なる。
そのＳＲＡＭメモリセルにおいて、図３の点線で示すよ
うにＮＭＯＳトランジスタＮ１およびＮ２のそれぞれの
ドソースが接地線に接続され、さらにＮＭＯＳトランジ
スタＮ１およびＮ２のドレイン同士が接続されている点
が、実施の形態１と異なる。
【００６４】つぎに、図３に示すＳＲＡＭメモリセルの
動作について実施の形態１と異なる部分を説明する。記
憶ノードＮＡには、ＮＭＯＳトランジスタＮ１のゲート
が接続されているため、ＮＭＯＳトランジスタＮ１は、
記憶ノードＮＡの論理状態に応じてＯＮまたはＯＦＦが
決定される。また、記憶ノードＮＢには、ＮＭＯＳトラ
ンジスタＮ２のゲートが接続されているため、ＮＭＯＳ
トランジスタＮ２は、記憶ノードＮＢの論理状態に応じ
てＯＮまたはＯＦＦが決定される。しかしながら、これ
らＮＭＯＳトランジスタＮ１およびＮ２のＯＮ／ＯＦＦ
の状態変化は、記憶ノードＮＡおよびＮＢの二つの安定
した記憶状態に影響を与えることはない。
動作について実施の形態１と異なる部分を説明する。記
憶ノードＮＡには、ＮＭＯＳトランジスタＮ１のゲート
が接続されているため、ＮＭＯＳトランジスタＮ１は、
記憶ノードＮＡの論理状態に応じてＯＮまたはＯＦＦが
決定される。また、記憶ノードＮＢには、ＮＭＯＳトラ
ンジスタＮ２のゲートが接続されているため、ＮＭＯＳ
トランジスタＮ２は、記憶ノードＮＢの論理状態に応じ
てＯＮまたはＯＦＦが決定される。しかしながら、これ
らＮＭＯＳトランジスタＮ１およびＮ２のＯＮ／ＯＦＦ
の状態変化は、記憶ノードＮＡおよびＮＢの二つの安定
した記憶状態に影響を与えることはない。
【００６５】また、記憶ノードＮＡが論理状態“Ｈ”と
して安定している場合には、ＮＭＯＳトランジスタＮ１
はＯＮ状態となり、ＮＭＯＳトランジスタＮ２はＯＦＦ
状態になる。ここで、ＮＭＯＳトランジスタＮ１および
Ｎ２のドレイン同士の接続ラインである内部ノードＮＣ
は、ＮＭＯＳトランジスタＮ１を介して接地線ＧＮＤと
電気的に接続され、その電位は論理レベル“Ｌ”の電
位、すなわち論理状態“Ｌ”になる。
して安定している場合には、ＮＭＯＳトランジスタＮ１
はＯＮ状態となり、ＮＭＯＳトランジスタＮ２はＯＦＦ
状態になる。ここで、ＮＭＯＳトランジスタＮ１および
Ｎ２のドレイン同士の接続ラインである内部ノードＮＣ
は、ＮＭＯＳトランジスタＮ１を介して接地線ＧＮＤと
電気的に接続され、その電位は論理レベル“Ｌ”の電
位、すなわち論理状態“Ｌ”になる。
【００６６】逆に、記憶ノードＮＡが論理状態“Ｌ”と
して安定している場合には、ＮＭＯＳトランジスタＮ１
はＯＦＦ状態となり、ＮＭＯＳトランジスタＮ２はＯＮ
状態になる。これにより、内部ノードＮＣは、ＮＭＯＳ
トランジスタＮ２を介して接地線ＧＮＤと電気的に接続
され、その電位は論理レベル“Ｌ”の電位、すなわち論
理状態“Ｌ”になる。
して安定している場合には、ＮＭＯＳトランジスタＮ１
はＯＦＦ状態となり、ＮＭＯＳトランジスタＮ２はＯＮ
状態になる。これにより、内部ノードＮＣは、ＮＭＯＳ
トランジスタＮ２を介して接地線ＧＮＤと電気的に接続
され、その電位は論理レベル“Ｌ”の電位、すなわち論
理状態“Ｌ”になる。
【００６７】しかしながら、この内部ノードＮＣの状態
変化は、記憶ノードＮＡおよびＮＢの二つの安定した記
憶状態に影響を与えることはない。一方で、記憶ノード
ＮＡにＮＭＯＳトランジスタＮ１のゲートが接続される
ことで、そのゲート容量が記憶ノードＮＡに付加される
ことになる。同様に、記憶ノードＮＢにＮＭＯＳトラン
ジスタＮ２のゲートが接続されるために、そのゲート容
量が記憶ノードＮＢに付加される。すなわち、記憶ノー
ドＮＡおよびＮＢ部分の容量値は、従来のＳＲＡＭメモ
リセルと比較して大きくなる。
変化は、記憶ノードＮＡおよびＮＢの二つの安定した記
憶状態に影響を与えることはない。一方で、記憶ノード
ＮＡにＮＭＯＳトランジスタＮ１のゲートが接続される
ことで、そのゲート容量が記憶ノードＮＡに付加される
ことになる。同様に、記憶ノードＮＢにＮＭＯＳトラン
ジスタＮ２のゲートが接続されるために、そのゲート容
量が記憶ノードＮＢに付加される。すなわち、記憶ノー
ドＮＡおよびＮＢ部分の容量値は、従来のＳＲＡＭメモ
リセルと比較して大きくなる。
【００６８】以上に説明したとおり、実施の形態３にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡおよびＮＢのそれぞれに、新たに設けたＮ
ＭＯＳトランジスタＮ１およびＮ２のゲートを接続する
ため、実施の形態１による効果と同様の効果を享受する
ことができる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡおよびＮＢのそれぞれに、新たに設けたＮ
ＭＯＳトランジスタＮ１およびＮ２のゲートを接続する
ため、実施の形態１による効果と同様の効果を享受する
ことができる。
【００６９】さらに、本実施の形態３では、追加された
ＮＭＯＳトランジスタＮ１およびＮ２のそれぞれのソー
スおよびドレインが開放状態ではなく、それぞれのソー
スが接地線に接続され、かつドレイン同士が接続されて
いるため、ゲートに印加される電位、すなわち記憶ノー
ドＮＡおよびＮＢの電位によって、ＮＭＯＳトランジス
タＮ１およびＮ２に電流が流れたりふらつくことがなく
なる。これにより、ＮＭＯＳトランジスタＮ１およびＮ
２の動作状態が記憶ノードＮＡおよびＮＢに影響を与え
る可能性を低減させることができる。
ＮＭＯＳトランジスタＮ１およびＮ２のそれぞれのソー
スおよびドレインが開放状態ではなく、それぞれのソー
スが接地線に接続され、かつドレイン同士が接続されて
いるため、ゲートに印加される電位、すなわち記憶ノー
ドＮＡおよびＮＢの電位によって、ＮＭＯＳトランジス
タＮ１およびＮ２に電流が流れたりふらつくことがなく
なる。これにより、ＮＭＯＳトランジスタＮ１およびＮ
２の動作状態が記憶ノードＮＡおよびＮＢに影響を与え
る可能性を低減させることができる。
【００７０】なお、ＮＭＯＳトランジスタＮ１およびＮ
２のそれぞれのソース同士を接続し、それぞれのドレイ
ンをともに電源線に接続しても上記した同様の効果を得
ることができる。
２のそれぞれのソース同士を接続し、それぞれのドレイ
ンをともに電源線に接続しても上記した同様の効果を得
ることができる。
【００７１】実施の形態４．つぎに、実施の形態４にか
かる半導体記憶装置について説明する。実施の形態４に
かかる半導体記憶装置は、実施の形態１において示した
半導体記憶装置のＳＲＡＭメモリセルにおいて、新たに
追加したＮＭＯＳトランジスタＮ１のソース、ドレイン
およびゲートを互いに接続し、かつＮＭＯＳトランジス
タＮ２のソース、ドレインおよびゲートを互いに接続し
たことを特徴としている。
かる半導体記憶装置について説明する。実施の形態４に
かかる半導体記憶装置は、実施の形態１において示した
半導体記憶装置のＳＲＡＭメモリセルにおいて、新たに
追加したＮＭＯＳトランジスタＮ１のソース、ドレイン
およびゲートを互いに接続し、かつＮＭＯＳトランジス
タＮ２のソース、ドレインおよびゲートを互いに接続し
たことを特徴としている。
【００７２】図４は、実施の形態４にかかる半導体記憶
装置を構成するＳＲＡＭメモリセルの回路図である。な
お、図４において、図１と共通する部分については同一
符号を付してその説明を省略する。また、図４は、図２
０のように、インバータＩＮＶ１およびＩＮＶ２を論理
記号で示して簡略化してある。
装置を構成するＳＲＡＭメモリセルの回路図である。な
お、図４において、図１と共通する部分については同一
符号を付してその説明を省略する。また、図４は、図２
０のように、インバータＩＮＶ１およびＩＮＶ２を論理
記号で示して簡略化してある。
【００７３】実施の形態４にかかる半導体記憶装置は、
そのＳＲＡＭメモリセルにおいて、図４の点線および実
線で示すようにＮＭＯＳトランジスタＮ１のソース、ド
レインおよびゲートが互いに接続され、さらにＮＭＯＳ
トランジスタＮ２のソース、ドレインおよびゲートが互
いに接続されている点が、実施の形態１と異なる。
そのＳＲＡＭメモリセルにおいて、図４の点線および実
線で示すようにＮＭＯＳトランジスタＮ１のソース、ド
レインおよびゲートが互いに接続され、さらにＮＭＯＳ
トランジスタＮ２のソース、ドレインおよびゲートが互
いに接続されている点が、実施の形態１と異なる。
【００７４】つぎに、図４に示すＳＲＡＭメモリセルの
動作について実施の形態１と異なる部分を説明する。記
憶ノードＮＡには、ＮＭＯＳトランジスタＮ１のゲート
が接続されているため、ＮＭＯＳトランジスタＮ１は、
記憶ノードＮＡの論理状態に応じてＯＮまたはＯＦＦが
決定される。また、記憶ノードＮＢには、ＮＭＯＳトラ
ンジスタＮ２のゲートが接続されているため、ＮＭＯＳ
トランジスタＮ２は、記憶ノードＮＢの論理状態に応じ
てＯＮまたはＯＦＦが決定される。しかしながら、これ
らＮＭＯＳトランジスタＮ１およびＮ２のＯＮ／ＯＦＦ
の状態変化は、記憶ノードＮＡおよびＮＢの二つの安定
した記憶状態に影響を与えることはない。
動作について実施の形態１と異なる部分を説明する。記
憶ノードＮＡには、ＮＭＯＳトランジスタＮ１のゲート
が接続されているため、ＮＭＯＳトランジスタＮ１は、
記憶ノードＮＡの論理状態に応じてＯＮまたはＯＦＦが
決定される。また、記憶ノードＮＢには、ＮＭＯＳトラ
ンジスタＮ２のゲートが接続されているため、ＮＭＯＳ
トランジスタＮ２は、記憶ノードＮＢの論理状態に応じ
てＯＮまたはＯＦＦが決定される。しかしながら、これ
らＮＭＯＳトランジスタＮ１およびＮ２のＯＮ／ＯＦＦ
の状態変化は、記憶ノードＮＡおよびＮＢの二つの安定
した記憶状態に影響を与えることはない。
【００７５】また、記憶ノードＮＡが論理状態“Ｈ”と
して安定している場合には、ＮＭＯＳトランジスタＮ１
はＯＮ状態となり、ＮＭＯＳトランジスタＮ２はＯＦＦ
状態になる。ここで、ＮＭＯＳトランジスタＮ１は、ソ
ース、ドレインおよびゲートを互いに接続していること
から、そのＯＮ状態に関係なく、ＮＭＯＳトランジスタ
Ｎ１のソース、ドレインおよびゲートは、記憶ノードＮ
Ａと同電位となり、論理状態“Ｈ”を示す。ＮＭＯＳト
ランジスタＮ２もまた、ソース、ドレインおよびゲート
を互いに接続していることから、そのＯＦＦ状態に関係
なく、ＮＭＯＳトランジスタＮ２のソース、ドレインお
よびゲートは、記憶ノードＮＢと同電位となり、論理状
態“Ｌ”を示す。
して安定している場合には、ＮＭＯＳトランジスタＮ１
はＯＮ状態となり、ＮＭＯＳトランジスタＮ２はＯＦＦ
状態になる。ここで、ＮＭＯＳトランジスタＮ１は、ソ
ース、ドレインおよびゲートを互いに接続していること
から、そのＯＮ状態に関係なく、ＮＭＯＳトランジスタ
Ｎ１のソース、ドレインおよびゲートは、記憶ノードＮ
Ａと同電位となり、論理状態“Ｈ”を示す。ＮＭＯＳト
ランジスタＮ２もまた、ソース、ドレインおよびゲート
を互いに接続していることから、そのＯＦＦ状態に関係
なく、ＮＭＯＳトランジスタＮ２のソース、ドレインお
よびゲートは、記憶ノードＮＢと同電位となり、論理状
態“Ｌ”を示す。
【００７６】逆に、記憶ノードＮＡが論理状態“Ｌ”と
して安定している場合には、ＮＭＯＳトランジスタＮ１
はＯＦＦ状態となり、ＮＭＯＳトランジスタＮ２はＯＮ
状態になる。ここで、ＮＭＯＳトランジスタＮ１は、ソ
ース、ドレインおよびゲートを互いに接続していること
から、そのＯＦＦ状態に関係なく、ＮＭＯＳトランジス
タＮ１のソース、ドレインおよびゲートは、記憶ノード
ＮＡと同電位となり、論理状態“Ｌ”を示す。ＮＭＯＳ
トランジスタＮ２もまた、ソース、ドレインおよびゲー
トを互いに接続していることから、そのＯＮ状態に関係
なく、ＮＭＯＳトランジスタＮ２のソース、ドレインお
よびゲートは、記憶ノードＮＢと同電位となり、論理状
態“Ｈ”を示す。
して安定している場合には、ＮＭＯＳトランジスタＮ１
はＯＦＦ状態となり、ＮＭＯＳトランジスタＮ２はＯＮ
状態になる。ここで、ＮＭＯＳトランジスタＮ１は、ソ
ース、ドレインおよびゲートを互いに接続していること
から、そのＯＦＦ状態に関係なく、ＮＭＯＳトランジス
タＮ１のソース、ドレインおよびゲートは、記憶ノード
ＮＡと同電位となり、論理状態“Ｌ”を示す。ＮＭＯＳ
トランジスタＮ２もまた、ソース、ドレインおよびゲー
トを互いに接続していることから、そのＯＮ状態に関係
なく、ＮＭＯＳトランジスタＮ２のソース、ドレインお
よびゲートは、記憶ノードＮＢと同電位となり、論理状
態“Ｈ”を示す。
【００７７】よって、ＮＭＯＳトランジスタＮ１および
Ｎ２のＯＮ／ＯＦＦ状態の変化は、記憶ノードＮＡおよ
びＮＢの二つの安定した記憶状態に影響を与えることは
ない。一方で、記憶ノードＮＡにＮＭＯＳトランジスタ
Ｎ１のゲートが接続されることで、そのゲート容量が記
憶ノードＮＡに付加されることになる。同様に、記憶ノ
ードＮＢにＮＭＯＳトランジスタＮ２のゲートが接続さ
れるために、そのゲート容量が記憶ノードＮＢに付加さ
れる。すなわち、記憶ノードＮＡおよびＮＢ部分の容量
値は、従来のＳＲＡＭメモリセルと比較して大きくな
る。
Ｎ２のＯＮ／ＯＦＦ状態の変化は、記憶ノードＮＡおよ
びＮＢの二つの安定した記憶状態に影響を与えることは
ない。一方で、記憶ノードＮＡにＮＭＯＳトランジスタ
Ｎ１のゲートが接続されることで、そのゲート容量が記
憶ノードＮＡに付加されることになる。同様に、記憶ノ
ードＮＢにＮＭＯＳトランジスタＮ２のゲートが接続さ
れるために、そのゲート容量が記憶ノードＮＢに付加さ
れる。すなわち、記憶ノードＮＡおよびＮＢ部分の容量
値は、従来のＳＲＡＭメモリセルと比較して大きくな
る。
【００７８】以上に説明したとおり、実施の形態４にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡおよびＮＢのそれぞれに、新たに設けたＮ
ＭＯＳトランジスタＮ１およびＮ２のゲートを接続する
ため、実施の形態１による効果と同様の効果を享受する
ことができる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡおよびＮＢのそれぞれに、新たに設けたＮ
ＭＯＳトランジスタＮ１およびＮ２のゲートを接続する
ため、実施の形態１による効果と同様の効果を享受する
ことができる。
【００７９】さらに、本実施の形態４では、追加された
ＮＭＯＳトランジスタＮ１およびＮ２のそれぞれのソー
スおよびドレインが開放状態ではなく、それぞれのソー
ス、ドレインおよびゲート同士が互いに接続されいるた
め、ゲートに印加される電位、すなわち記憶ノードＮＡ
およびＮＢの電位によって、ＮＭＯＳトランジスタＮ１
およびＮ２に電流が流れたりふらつくことがなくなる。
これにより、ＮＭＯＳトランジスタＮ１およびＮ２の動
作状態が記憶ノードＮＡおよびＮＢに影響を与える可能
性を低減させることができる。
ＮＭＯＳトランジスタＮ１およびＮ２のそれぞれのソー
スおよびドレインが開放状態ではなく、それぞれのソー
ス、ドレインおよびゲート同士が互いに接続されいるた
め、ゲートに印加される電位、すなわち記憶ノードＮＡ
およびＮＢの電位によって、ＮＭＯＳトランジスタＮ１
およびＮ２に電流が流れたりふらつくことがなくなる。
これにより、ＮＭＯＳトランジスタＮ１およびＮ２の動
作状態が記憶ノードＮＡおよびＮＢに影響を与える可能
性を低減させることができる。
【００８０】実施の形態５．つぎに、実施の形態５にか
かる半導体記憶装置について説明する。実施の形態５に
かかる半導体記憶装置は、実施の形態２〜４において示
した半導体記憶装置のＳＲＡＭメモリセルにおいて、新
たに追加したＮＭＯＳトランジスタＮ１およびＮ２に代
えて、ＰＭＯＳトランジスタを設けたことを特徴として
いる。
かる半導体記憶装置について説明する。実施の形態５に
かかる半導体記憶装置は、実施の形態２〜４において示
した半導体記憶装置のＳＲＡＭメモリセルにおいて、新
たに追加したＮＭＯＳトランジスタＮ１およびＮ２に代
えて、ＰＭＯＳトランジスタを設けたことを特徴として
いる。
【００８１】図５は、実施の形態５にかかる半導体記憶
装置を構成するＳＲＡＭメモリセルの回路図の一例であ
る。特に、図５に示すＳＲＭＡメモリセルは、図２に示
した回路図において、ＮＭＯＳトランジスタＮ１および
Ｎ２を、それぞれＰＭＯＳトランジスタＰ１およびＰ２
に代え、さらに、それらＰＭＯＳトランジスタＰ１およ
びＰ２のソースおよびドレインを電源線に接続してい
る。
装置を構成するＳＲＡＭメモリセルの回路図の一例であ
る。特に、図５に示すＳＲＭＡメモリセルは、図２に示
した回路図において、ＮＭＯＳトランジスタＮ１および
Ｎ２を、それぞれＰＭＯＳトランジスタＰ１およびＰ２
に代え、さらに、それらＰＭＯＳトランジスタＰ１およ
びＰ２のソースおよびドレインを電源線に接続してい
る。
【００８２】このように、図５に示すＳＲＭＡメモリセ
ルでは、追加されたＰＭＯＳトランジスタＰ１およびＰ
２のそれぞれのソースおよびドレインが開放状態ではな
く、電源線に接続されているため、ゲートに印加される
電位、すなわち記憶ノードＮＡおよびＮＢの電位によっ
て、ＰＭＯＳトランジスタＰ１およびＰ２に電流が流れ
たりふらつくことがなくなる。
ルでは、追加されたＰＭＯＳトランジスタＰ１およびＰ
２のそれぞれのソースおよびドレインが開放状態ではな
く、電源線に接続されているため、ゲートに印加される
電位、すなわち記憶ノードＮＡおよびＮＢの電位によっ
て、ＰＭＯＳトランジスタＰ１およびＰ２に電流が流れ
たりふらつくことがなくなる。
【００８３】なお、図５において、ＰＭＯＳトランジス
タＰ１およびＰ２のそれぞれのソースおよびドレインを
ともに接地線に接続しても実施の形態２に示した効果と
同様の効果を得ることができる。
タＰ１およびＰ２のそれぞれのソースおよびドレインを
ともに接地線に接続しても実施の形態２に示した効果と
同様の効果を得ることができる。
【００８４】また、図６は、実施の形態５にかかる半導
体記憶装置を構成するＳＲＡＭメモリセルの回路図の他
の例である。特に、図６に示すＳＲＭＡメモリセルは、
図３に示した回路図において、ＮＭＯＳトランジスタＮ
１およびＮ２を、それぞれＰＭＯＳトランジスタＰ１お
よびＰ２に代え、さらに、それらＰＭＯＳトランジスタ
Ｐ１およびＰ２のそれぞれのソースを電源線に接続し、
かつドレイン同士を接続している。
体記憶装置を構成するＳＲＡＭメモリセルの回路図の他
の例である。特に、図６に示すＳＲＭＡメモリセルは、
図３に示した回路図において、ＮＭＯＳトランジスタＮ
１およびＮ２を、それぞれＰＭＯＳトランジスタＰ１お
よびＰ２に代え、さらに、それらＰＭＯＳトランジスタ
Ｐ１およびＰ２のそれぞれのソースを電源線に接続し、
かつドレイン同士を接続している。
【００８５】図６に示すＳＲＭＡメモリセルでは、記憶
ノードＮＡが論理状態“Ｈ”として安定している場合に
は、ＰＭＯＳトランジスタＰ１はＯＦＦ状態となり、Ｐ
ＭＯＳトランジスタＰ２はＯＮ状態になる。ここで、Ｐ
ＭＯＳトランジスタＰ１およびＰ２のドレイン同士の接
続ラインである内部ノードＮＣは、ＰＭＯＳトランジス
タＰ２を介して電源線ＶDDと電気的に接続され、その電
位は論理レベル“Ｈ”の電位、すなわち論理状態“Ｈ”
になる。
ノードＮＡが論理状態“Ｈ”として安定している場合に
は、ＰＭＯＳトランジスタＰ１はＯＦＦ状態となり、Ｐ
ＭＯＳトランジスタＰ２はＯＮ状態になる。ここで、Ｐ
ＭＯＳトランジスタＰ１およびＰ２のドレイン同士の接
続ラインである内部ノードＮＣは、ＰＭＯＳトランジス
タＰ２を介して電源線ＶDDと電気的に接続され、その電
位は論理レベル“Ｈ”の電位、すなわち論理状態“Ｈ”
になる。
【００８６】逆に、記憶ノードＮＡが論理状態“Ｌ”と
して安定している場合には、ＰＭＯＳトランジスタＰ１
はＯＮ状態となり、ＰＭＯＳトランジスタＰ２はＯＦＦ
状態になる。これにより、内部ノードＮＣは、ＰＭＯＳ
トランジスタＰ２を介して電源線ＶDDと電気的に接続さ
れ、その電位は論理レベル“Ｈ”の電位、すなわち論理
状態“Ｈ”になる。
して安定している場合には、ＰＭＯＳトランジスタＰ１
はＯＮ状態となり、ＰＭＯＳトランジスタＰ２はＯＦＦ
状態になる。これにより、内部ノードＮＣは、ＰＭＯＳ
トランジスタＰ２を介して電源線ＶDDと電気的に接続さ
れ、その電位は論理レベル“Ｈ”の電位、すなわち論理
状態“Ｈ”になる。
【００８７】しかしながら、内部ノードＮＣの状態変化
は、記憶ノードＮＡおよびＮＢの二つの安定した記憶状
態に影響を与えることはない。さらに、追加されたＰＭ
ＯＳトランジスタＰ１およびＰ２のそれぞれのソースお
よびドレインが開放状態ではないため、ゲートに印加さ
れる電位、すなわち記憶ノードＮＡおよびＮＢの電位に
よって、ＰＭＯＳトランジスタＰ１およびＰ２に電流が
流れたりふらつくことがなくなる。
は、記憶ノードＮＡおよびＮＢの二つの安定した記憶状
態に影響を与えることはない。さらに、追加されたＰＭ
ＯＳトランジスタＰ１およびＰ２のそれぞれのソースお
よびドレインが開放状態ではないため、ゲートに印加さ
れる電位、すなわち記憶ノードＮＡおよびＮＢの電位に
よって、ＰＭＯＳトランジスタＰ１およびＰ２に電流が
流れたりふらつくことがなくなる。
【００８８】なお、図６において、ＰＭＯＳトランジス
タＰ１およびＰ２のそれぞれのソース同士を接続し、そ
れぞれのドレインをともに接地線に接続しても実施の形
態３に示した効果と同様の効果を得ることができる。
タＰ１およびＰ２のそれぞれのソース同士を接続し、そ
れぞれのドレインをともに接地線に接続しても実施の形
態３に示した効果と同様の効果を得ることができる。
【００８９】また、図７は、実施の形態５にかかる半導
体記憶装置を構成するＳＲＡＭメモリセルの回路図の他
の例である。特に、図７に示すＳＲＭＡメモリセルは、
図４に示した回路図において、ＮＭＯＳトランジスタＮ
１およびＮ２を、それぞれＰＭＯＳトランジスタＰ１お
よびＰ２に代え、さらに、ＰＭＯＳトランジスタＰ１の
ソース、ドレインおよびゲートを互いに接続し、かつＰ
ＭＯＳトランジスタＰ２のソース、ドレインおよびゲー
トを互いに接続している。
体記憶装置を構成するＳＲＡＭメモリセルの回路図の他
の例である。特に、図７に示すＳＲＭＡメモリセルは、
図４に示した回路図において、ＮＭＯＳトランジスタＮ
１およびＮ２を、それぞれＰＭＯＳトランジスタＰ１お
よびＰ２に代え、さらに、ＰＭＯＳトランジスタＰ１の
ソース、ドレインおよびゲートを互いに接続し、かつＰ
ＭＯＳトランジスタＰ２のソース、ドレインおよびゲー
トを互いに接続している。
【００９０】図７に示すＳＲＭＡメモリセルでは、記憶
ノードＮＡが論理状態“Ｈ”として安定している場合に
は、ＰＭＯＳトランジスタＰ１はＯＦＦ状態となり、Ｐ
ＭＯＳトランジスタＰ２はＯＮ状態になる。ここで、Ｐ
ＭＯＳトランジスタＰ１は、ソース、ドレインおよびゲ
ートを互いに接続していることから、そのＯＦＦ状態に
関係なく、ＰＭＯＳトランジスタＰ１のソース、ドレイ
ンおよびゲートは、記憶ノードＮＡと同電位となり、論
理状態“Ｈ”を示す。ＰＭＯＳトランジスタＰ２もま
た、ソース、ドレインおよびゲートを互いに接続してい
ることから、そのＯＮ状態に関係なく、ＰＭＯＳトラン
ジスタＰ２のソース、ドレインおよびゲートは、記憶ノ
ードＮＢと同電位となり、論理状態“Ｌ”を示す。
ノードＮＡが論理状態“Ｈ”として安定している場合に
は、ＰＭＯＳトランジスタＰ１はＯＦＦ状態となり、Ｐ
ＭＯＳトランジスタＰ２はＯＮ状態になる。ここで、Ｐ
ＭＯＳトランジスタＰ１は、ソース、ドレインおよびゲ
ートを互いに接続していることから、そのＯＦＦ状態に
関係なく、ＰＭＯＳトランジスタＰ１のソース、ドレイ
ンおよびゲートは、記憶ノードＮＡと同電位となり、論
理状態“Ｈ”を示す。ＰＭＯＳトランジスタＰ２もま
た、ソース、ドレインおよびゲートを互いに接続してい
ることから、そのＯＮ状態に関係なく、ＰＭＯＳトラン
ジスタＰ２のソース、ドレインおよびゲートは、記憶ノ
ードＮＢと同電位となり、論理状態“Ｌ”を示す。
【００９１】逆に、記憶ノードＮＡが論理状態“Ｌ”と
して安定している場合には、ＰＭＯＳトランジスタＰ１
はＯＮ状態となり、ＰＭＯＳトランジスタＰ２はＯＦＦ
状態になる。ここで、ＰＭＯＳトランジスタＰ１は、ソ
ース、ドレインおよびゲートを互いに接続していること
から、そのＯＮ状態に関係なく、ＰＭＯＳトランジスタ
Ｐ１のソース、ドレインおよびゲートは、記憶ノードＮ
Ａと同電位となり、論理状態“Ｌ”を示す。ＰＭＯＳト
ランジスタＰ２もまた、ソース、ドレインおよびゲート
を互いに接続していることから、そのＯＦＦ状態に関係
なく、ＰＭＯＳトランジスタＰ２のソース、ドレインお
よびゲートは、記憶ノードＮＢと同電位となり、論理状
態“Ｈ”を示す。
して安定している場合には、ＰＭＯＳトランジスタＰ１
はＯＮ状態となり、ＰＭＯＳトランジスタＰ２はＯＦＦ
状態になる。ここで、ＰＭＯＳトランジスタＰ１は、ソ
ース、ドレインおよびゲートを互いに接続していること
から、そのＯＮ状態に関係なく、ＰＭＯＳトランジスタ
Ｐ１のソース、ドレインおよびゲートは、記憶ノードＮ
Ａと同電位となり、論理状態“Ｌ”を示す。ＰＭＯＳト
ランジスタＰ２もまた、ソース、ドレインおよびゲート
を互いに接続していることから、そのＯＦＦ状態に関係
なく、ＰＭＯＳトランジスタＰ２のソース、ドレインお
よびゲートは、記憶ノードＮＢと同電位となり、論理状
態“Ｈ”を示す。
【００９２】よって、ＰＭＯＳトランジスタＰ１および
Ｐ２のＯＮ／ＯＦＦ状態の変化は、記憶ノードＮＡおよ
びＮＢの二つの安定した記憶状態に影響を与えることは
ない。さらに、追加されたＰＭＯＳトランジスタＰ１お
よびＰ２のそれぞれのソースおよびドレインが開放状態
ではないため、ゲートに印加される電位、すなわち記憶
ノードＮＡおよびＮＢの電位によって、ＰＭＯＳトラン
ジスタＰ１およびＰ２に電流が流れたりふらつくことが
なくなる。
Ｐ２のＯＮ／ＯＦＦ状態の変化は、記憶ノードＮＡおよ
びＮＢの二つの安定した記憶状態に影響を与えることは
ない。さらに、追加されたＰＭＯＳトランジスタＰ１お
よびＰ２のそれぞれのソースおよびドレインが開放状態
ではないため、ゲートに印加される電位、すなわち記憶
ノードＮＡおよびＮＢの電位によって、ＰＭＯＳトラン
ジスタＰ１およびＰ２に電流が流れたりふらつくことが
なくなる。
【００９３】以上に説明したとおり、実施の形態５にか
かる半導体記憶装置によれば、実施の形態２〜４におい
て、記憶ノードＮＡおよびＮＡに接続するために追加さ
れたＭＯＳトランジスタをＰＭＯＳトランジスタにする
こともできる。特に、メモリセルのレイアウト構成によ
っては、新たに追加するＭＯＳトランジスタをＰＭＯＳ
トランジスタとするとセル面積が有利になる場合があ
り、その点で利点がある。
かる半導体記憶装置によれば、実施の形態２〜４におい
て、記憶ノードＮＡおよびＮＡに接続するために追加さ
れたＭＯＳトランジスタをＰＭＯＳトランジスタにする
こともできる。特に、メモリセルのレイアウト構成によ
っては、新たに追加するＭＯＳトランジスタをＰＭＯＳ
トランジスタとするとセル面積が有利になる場合があ
り、その点で利点がある。
【００９４】実施の形態６．つぎに、実施の形態６にか
かる半導体記憶装置について説明する。実施の形態６に
かかる半導体記憶装置は、図３、図４、図６および図７
にそれぞれ示した半導体記憶装置のＳＲＡＭメモリセル
において、点線部に示した接続をおこなわずに、開放状
態にすることを特徴としている。
かる半導体記憶装置について説明する。実施の形態６に
かかる半導体記憶装置は、図３、図４、図６および図７
にそれぞれ示した半導体記憶装置のＳＲＡＭメモリセル
において、点線部に示した接続をおこなわずに、開放状
態にすることを特徴としている。
【００９５】すなわち、図３ではＮＭＯＳトランジスタ
Ｎ１およびＮ２のソースを開放状態にし、図６ではＰＭ
ＯＳトランジスタＰ１およびＰ２のソースを開放状態に
する。また、図４ではＮＭＯＳトランジスタＮ１および
Ｎ２のそれぞれのソースまたはドレインの一方のみを開
放状態にし、図７ではＰＭＯＳトランジスタＰ１および
Ｐ２のそれぞれのソースまたはドレインの一方のみを開
放状態にする。
Ｎ１およびＮ２のソースを開放状態にし、図６ではＰＭ
ＯＳトランジスタＰ１およびＰ２のソースを開放状態に
する。また、図４ではＮＭＯＳトランジスタＮ１および
Ｎ２のそれぞれのソースまたはドレインの一方のみを開
放状態にし、図７ではＰＭＯＳトランジスタＰ１および
Ｐ２のそれぞれのソースまたはドレインの一方のみを開
放状態にする。
【００９６】以上に説明したとおり、実施の形態６にか
かる半導体記憶装置によれば、新たに追加するＭＯＳト
ランジスタＮ１、Ｎ２、Ｐ１およびＰ２において、ソー
スやドレインを開放状態にするので、それらソースやド
レインを接続するための配線を排除することができる。
これにより、新たに追加するＭＯＳトランジスタＮ１、
Ｎ２、Ｐ１およびＰ２のゲートと記憶ノードＮＡおよび
ＮＢとを接続するための配線レイアウトの制限を軽減す
ることができ、これは、ゲート面積をより大きくするこ
とが可能になることを意味する。すなわち、メモリセル
の記憶ノードに追加するゲート容量を大きくすることが
でき、ソフトエラー耐性の向上をより大きく図ることが
できる。
かる半導体記憶装置によれば、新たに追加するＭＯＳト
ランジスタＮ１、Ｎ２、Ｐ１およびＰ２において、ソー
スやドレインを開放状態にするので、それらソースやド
レインを接続するための配線を排除することができる。
これにより、新たに追加するＭＯＳトランジスタＮ１、
Ｎ２、Ｐ１およびＰ２のゲートと記憶ノードＮＡおよび
ＮＢとを接続するための配線レイアウトの制限を軽減す
ることができ、これは、ゲート面積をより大きくするこ
とが可能になることを意味する。すなわち、メモリセル
の記憶ノードに追加するゲート容量を大きくすることが
でき、ソフトエラー耐性の向上をより大きく図ることが
できる。
【００９７】実施の形態７．つぎに、実施の形態７にか
かる半導体記憶装置について説明する。実施の形態７に
かかる半導体記憶装置は、実施の形態２〜６に示した半
導体記憶装置のＳＲＡＭメモリセルにおいて、記憶ノー
ドＮＡおよびＮＢに、アクセス用トランジスタを設け
て、記憶データの読み出し動作と書き込み動作ができる
ようにしたことを特徴としている。
かる半導体記憶装置について説明する。実施の形態７に
かかる半導体記憶装置は、実施の形態２〜６に示した半
導体記憶装置のＳＲＡＭメモリセルにおいて、記憶ノー
ドＮＡおよびＮＢに、アクセス用トランジスタを設け
て、記憶データの読み出し動作と書き込み動作ができる
ようにしたことを特徴としている。
【００９８】図８〜１３は、順に図２〜７にアクセス用
トランジスタを接続した場合を示す回路図である。よっ
て、図８〜１３において、図２〜７と共通する部分には
同一符号を付してその説明を省略する。また、図８〜１
３において、接続端子ＢＬ１１およびＢＬ１２は、ビッ
ド線との接続端子を示し、接続端子ＷＬ１１およびＷＬ
１２は、ワード線との接続端子を示している。
トランジスタを接続した場合を示す回路図である。よっ
て、図８〜１３において、図２〜７と共通する部分には
同一符号を付してその説明を省略する。また、図８〜１
３において、接続端子ＢＬ１１およびＢＬ１２は、ビッ
ド線との接続端子を示し、接続端子ＷＬ１１およびＷＬ
１２は、ワード線との接続端子を示している。
【００９９】よって、実施の形態７にかかる半導体記憶
装置では、図８〜１３に示すように、実施の形態２〜５
のＳＲＡＭメモリセルにおいて、記憶ノードＮＡにソー
スを接続し、ドレインに接続端子ＢＬ１１を接続し、ゲ
ートに接続端子ＷＬ１１を接続したアクセス用のＮＭＯ
ＳトランジスタＮ３が設けられる。
装置では、図８〜１３に示すように、実施の形態２〜５
のＳＲＡＭメモリセルにおいて、記憶ノードＮＡにソー
スを接続し、ドレインに接続端子ＢＬ１１を接続し、ゲ
ートに接続端子ＷＬ１１を接続したアクセス用のＮＭＯ
ＳトランジスタＮ３が設けられる。
【０１００】つぎに、図８〜１３に示したＳＲＡＭメモ
リセルにおける共通の動作について説明する。まず、ワ
ード線との接続端子ＷＬ１１が論理状態“Ｌ”である場
合には、ＮＭＯＳトランジスタＮ３はＯＦＦ状態であ
り、記憶ノードＮＡはデータの読み出し・書き込み端子
に対応するビット線との接続端子ＢＬ１１と電気的に遮
断されている。すなわち、記憶データを保持している状
態にある。
リセルにおける共通の動作について説明する。まず、ワ
ード線との接続端子ＷＬ１１が論理状態“Ｌ”である場
合には、ＮＭＯＳトランジスタＮ３はＯＦＦ状態であ
り、記憶ノードＮＡはデータの読み出し・書き込み端子
に対応するビット線との接続端子ＢＬ１１と電気的に遮
断されている。すなわち、記憶データを保持している状
態にある。
【０１０１】ここで、ワード線との接続端子ＷＬ１１が
外部からの信号によって、論理状態“Ｌ”から論理状態
“Ｈ”へと遷移されると、ＮＭＯＳトランジスタＮ３は
ＯＦＦ状態からＯＮ状態になり、記憶ノードＮＡは接続
端子ＢＬ１１と電気的に接続される。仮に、外部から接
続端子ＢＬ１１へと書き込み電圧が印加されていなけれ
ば、記憶ノードＮＡにおいて保持されたデータは、ＮＭ
ＯＳトランジスタＮ３を介して接続端子ＢＬ１１に伝搬
される。すなわち、データの読み出し動作が実行され
る。
外部からの信号によって、論理状態“Ｌ”から論理状態
“Ｈ”へと遷移されると、ＮＭＯＳトランジスタＮ３は
ＯＦＦ状態からＯＮ状態になり、記憶ノードＮＡは接続
端子ＢＬ１１と電気的に接続される。仮に、外部から接
続端子ＢＬ１１へと書き込み電圧が印加されていなけれ
ば、記憶ノードＮＡにおいて保持されたデータは、ＮＭ
ＯＳトランジスタＮ３を介して接続端子ＢＬ１１に伝搬
される。すなわち、データの読み出し動作が実行され
る。
【０１０２】一方、接続端子ＷＬ１１が論理状態“Ｈ”
であり、外部から接続端子ＢＬ１１へと書き込み電圧が
印加されていると（すなわち、図示しない外部回路によ
ってＬまたはＨに強くドライブされていると）、書き込
み電圧は、ＮＭＯＳトランジスタＮ３を介して記憶ノー
ドＮＡに伝搬され、記憶ノードＮＡは書き込み電圧に相
当する論理状態に書き換えられる。すなわち、データの
書き込み動作が実行される。そして、接続端子ＷＬ１１
が外部からの信号によって、論理状態“Ｈ”から論理状
態“Ｌ”へと遷移されると、再び記憶ノードＮＡは保持
状態に戻る。
であり、外部から接続端子ＢＬ１１へと書き込み電圧が
印加されていると（すなわち、図示しない外部回路によ
ってＬまたはＨに強くドライブされていると）、書き込
み電圧は、ＮＭＯＳトランジスタＮ３を介して記憶ノー
ドＮＡに伝搬され、記憶ノードＮＡは書き込み電圧に相
当する論理状態に書き換えられる。すなわち、データの
書き込み動作が実行される。そして、接続端子ＷＬ１１
が外部からの信号によって、論理状態“Ｈ”から論理状
態“Ｌ”へと遷移されると、再び記憶ノードＮＡは保持
状態に戻る。
【０１０３】以上に説明したとおり、実施の形態７にか
かる半導体記憶装置によれば、実施の形態２〜５におい
て、記憶ノードＮＡに、アクセス用のＮＭＯＳトランジ
スタＮ３を設けているので、実施の形態２〜５による効
果、すなわちソフトエラー耐性を向上させた半導体記憶
装置に対してデータの読み出し動作、および書き込み動
作をおこなうことができる。
かる半導体記憶装置によれば、実施の形態２〜５におい
て、記憶ノードＮＡに、アクセス用のＮＭＯＳトランジ
スタＮ３を設けているので、実施の形態２〜５による効
果、すなわちソフトエラー耐性を向上させた半導体記憶
装置に対してデータの読み出し動作、および書き込み動
作をおこなうことができる。
【０１０４】なお、図８〜１３において点線で示される
ように、記憶ノードＮＢにもアクセス用のＮＭＯＳトラ
ンジスタＮ４を設けてもよい。すなわち、記憶ノードＮ
ＢにＮＭＯＳトランジスタＮ４のソースを接続し、その
ドレインにビット線との接続端子ＢＬ１２を接続し、そ
のゲートにワード線との接続端子ＷＬ１２を接続する。
このアクセス用のＮＭＯＳトランジスタＮ４の動作は、
上記したＮＭＯＳトランジスタＮ３の動作と同じである
ので、ここではその説明を省略する。
ように、記憶ノードＮＢにもアクセス用のＮＭＯＳトラ
ンジスタＮ４を設けてもよい。すなわち、記憶ノードＮ
ＢにＮＭＯＳトランジスタＮ４のソースを接続し、その
ドレインにビット線との接続端子ＢＬ１２を接続し、そ
のゲートにワード線との接続端子ＷＬ１２を接続する。
このアクセス用のＮＭＯＳトランジスタＮ４の動作は、
上記したＮＭＯＳトランジスタＮ３の動作と同じである
ので、ここではその説明を省略する。
【０１０５】通常、ＳＲＡＭとしての動作は、接続端子
ＷＬ１１およびＷＬ１２は共通に接続され、接続端子Ｂ
Ｌ１１およびＢＬ１２は相補な関係となるビット線対と
して動作させることが多いが、アクセス用のＮＭＯＳト
ランジスタＮ３およびＮ４のそれぞれを独立に動作させ
ることもできる。
ＷＬ１１およびＷＬ１２は共通に接続され、接続端子Ｂ
Ｌ１１およびＢＬ１２は相補な関係となるビット線対と
して動作させることが多いが、アクセス用のＮＭＯＳト
ランジスタＮ３およびＮ４のそれぞれを独立に動作させ
ることもできる。
【０１０６】実施の形態８．つぎに、実施の形態８にか
かる半導体記憶装置について説明する。実施の形態８に
かかる半導体記憶装置は、実施の形態２〜６に示した半
導体記憶装置のＳＲＡＭメモリセルにおいて、記憶ノー
ドＮＡおよびＮＢに、それぞれアクセス用トランジスタ
を二つずつ設けて、記憶データの読み出し動作と書き込
み動作ができるようにしたこと、すなわち２ポートＳＲ
ＡＭを構成したことを特徴としている。
かる半導体記憶装置について説明する。実施の形態８に
かかる半導体記憶装置は、実施の形態２〜６に示した半
導体記憶装置のＳＲＡＭメモリセルにおいて、記憶ノー
ドＮＡおよびＮＢに、それぞれアクセス用トランジスタ
を二つずつ設けて、記憶データの読み出し動作と書き込
み動作ができるようにしたこと、すなわち２ポートＳＲ
ＡＭを構成したことを特徴としている。
【０１０７】図１４〜１９は、順に図２〜７の一つの記
憶ノードに二つのアクセス用トランジスタを接続した場
合を示す回路図である。よって、図１４〜１９におい
て、図８〜１３と共通する部分には同一符号を付してそ
の説明を省略する。また、図１４〜１９において、接続
端子ＢＬ１１、ＢＬ１２、ＢＬ２１およびＢＬ２２は、
ビッド線との接続端子を示し、接続端子ＷＬ１１、ＷＬ
１２、ＷＬ２１およびＷＬ２２は、ワード線との接続端
子を示している。
憶ノードに二つのアクセス用トランジスタを接続した場
合を示す回路図である。よって、図１４〜１９におい
て、図８〜１３と共通する部分には同一符号を付してそ
の説明を省略する。また、図１４〜１９において、接続
端子ＢＬ１１、ＢＬ１２、ＢＬ２１およびＢＬ２２は、
ビッド線との接続端子を示し、接続端子ＷＬ１１、ＷＬ
１２、ＷＬ２１およびＷＬ２２は、ワード線との接続端
子を示している。
【０１０８】よって、実施の形態８にかかる半導体記憶
装置では、図１４〜１９に示すように、実施の形態２〜
５のＳＲＡＭメモリセルにおいて、記憶ノードＮＡにソ
ースを接続し、ドレインに接続端子ＢＬ１１を接続し、
ゲートに接続端子ＷＬ１１を接続したアクセス用のＮＭ
ＯＳトランジスタＮ３と、記憶ノードＮＡにソースを接
続し、ドレインに接続端子ＢＬ２１を接続し、ゲートに
接続端子ＷＬ２１を接続したアクセス用のＮＭＯＳトラ
ンジスタＮ５と、が設けられる。
装置では、図１４〜１９に示すように、実施の形態２〜
５のＳＲＡＭメモリセルにおいて、記憶ノードＮＡにソ
ースを接続し、ドレインに接続端子ＢＬ１１を接続し、
ゲートに接続端子ＷＬ１１を接続したアクセス用のＮＭ
ＯＳトランジスタＮ３と、記憶ノードＮＡにソースを接
続し、ドレインに接続端子ＢＬ２１を接続し、ゲートに
接続端子ＷＬ２１を接続したアクセス用のＮＭＯＳトラ
ンジスタＮ５と、が設けられる。
【０１０９】つぎに、図１４〜１９に示したＳＲＡＭメ
モリセルにおける共通の動作について説明する。まず、
ワード線との接続端子ＷＬ１１とＷＬ２１が論理状態
“Ｌ”である場合には、ＮＭＯＳトランジスタＮ３およ
びＮ５はＯＦＦ状態であり、記憶ノードＮＡはデータの
読み出し・書き込み端子に対応するビット線との接続端
子ＢＬ１１およびＢＬ２１と電気的に遮断されている。
すなわち、記憶データを保持している状態にある。
モリセルにおける共通の動作について説明する。まず、
ワード線との接続端子ＷＬ１１とＷＬ２１が論理状態
“Ｌ”である場合には、ＮＭＯＳトランジスタＮ３およ
びＮ５はＯＦＦ状態であり、記憶ノードＮＡはデータの
読み出し・書き込み端子に対応するビット線との接続端
子ＢＬ１１およびＢＬ２１と電気的に遮断されている。
すなわち、記憶データを保持している状態にある。
【０１１０】ここで、ワード線との接続端子ＷＬ１１ま
たはＷＬ２１が外部からの信号によって、論理状態
“Ｌ”から論理状態“Ｈ”へと遷移されると、ＮＭＯＳ
トランジスタＮ３またはＮ５はＯＦＦ状態からＯＮ状態
になり、記憶ノードＮＡは接続端子ＢＬ１１またはＢＬ
２１と電気的に接続される。仮に、外部から接続端子Ｂ
Ｌ１１またはＢＬ２１へと書き込み電圧が印加されてい
なければ、記憶ノードＮＡにおいて保持されたデータ
は、ＮＭＯＳトランジスタＮ３またはＮ５を介して接続
端子ＢＬ１１またはＢＬ２１に伝搬される。すなわち、
データの読み出し動作が実行される。
たはＷＬ２１が外部からの信号によって、論理状態
“Ｌ”から論理状態“Ｈ”へと遷移されると、ＮＭＯＳ
トランジスタＮ３またはＮ５はＯＦＦ状態からＯＮ状態
になり、記憶ノードＮＡは接続端子ＢＬ１１またはＢＬ
２１と電気的に接続される。仮に、外部から接続端子Ｂ
Ｌ１１またはＢＬ２１へと書き込み電圧が印加されてい
なければ、記憶ノードＮＡにおいて保持されたデータ
は、ＮＭＯＳトランジスタＮ３またはＮ５を介して接続
端子ＢＬ１１またはＢＬ２１に伝搬される。すなわち、
データの読み出し動作が実行される。
【０１１１】一方、接続端子ＷＬ１１またはＷＬ２１が
論理状態“Ｈ”であり、外部から接続端子ＢＬ１１また
はＢＬ２１へと書き込み電圧が印加されていると（すな
わち、図示しない外部回路によってＬまたはＨに強くド
ライブされていると）、書き込み電圧は、ＮＭＯＳトラ
ンジスタＮ３またはＮ５を介して記憶ノードＮＡに伝搬
され、記憶ノードＮＡは書き込み電圧に相当する論理状
態に書き換えられる。すなわち、データの書き込み動作
が実行される。そして、接続端子ＷＬ１１またはＷＬ２
１が外部からの信号によって、論理状態“Ｈ”から論理
状態“Ｌ”へと遷移されると、再び記憶ノードＮＡは保
持状態に戻る。
論理状態“Ｈ”であり、外部から接続端子ＢＬ１１また
はＢＬ２１へと書き込み電圧が印加されていると（すな
わち、図示しない外部回路によってＬまたはＨに強くド
ライブされていると）、書き込み電圧は、ＮＭＯＳトラ
ンジスタＮ３またはＮ５を介して記憶ノードＮＡに伝搬
され、記憶ノードＮＡは書き込み電圧に相当する論理状
態に書き換えられる。すなわち、データの書き込み動作
が実行される。そして、接続端子ＷＬ１１またはＷＬ２
１が外部からの信号によって、論理状態“Ｈ”から論理
状態“Ｌ”へと遷移されると、再び記憶ノードＮＡは保
持状態に戻る。
【０１１２】以上に説明したとおり、実施の形態８にか
かる半導体記憶装置によれば、実施の形態２〜５におい
て、記憶ノードＮＡに、二つのアクセス用のＮＭＯＳト
ランジスタＮ３およびＮ４を設けているので、実施の形
態２〜５による効果、すなわちソフトエラー耐性を向上
させた２ポートＳＲＡＭ構成の半導体記憶装置に対し
て、データの読み出し動作、および書き込み動作をおこ
なうことができる。
かる半導体記憶装置によれば、実施の形態２〜５におい
て、記憶ノードＮＡに、二つのアクセス用のＮＭＯＳト
ランジスタＮ３およびＮ４を設けているので、実施の形
態２〜５による効果、すなわちソフトエラー耐性を向上
させた２ポートＳＲＡＭ構成の半導体記憶装置に対し
て、データの読み出し動作、および書き込み動作をおこ
なうことができる。
【０１１３】なお、図１４〜１９において点線で示され
るように、記憶ノードＮＢにもアクセス用のＮＭＯＳト
ランジスタＮ４およびＮ６を設けてもよい。すなわち、
記憶ノードＮＢにＮＭＯＳトランジスタＮ４のソースを
接続し、そのドレインにビット線との接続端子ＢＬ１２
を接続し、そのゲートにワード線との接続端子ＷＬ１２
を接続する。また、記憶ノードＮＢにＮＭＯＳトランジ
スタＮ６のソースを接続し、そのドレインにビット線と
の接続端子ＢＬ２２を接続し、そのゲートにワード線と
の接続端子ＷＬ２２を接続する。これらアクセス用のＮ
ＭＯＳトランジスタＮ４およびＮ６の動作は、上記した
ＮＭＯＳトランジスタＮ３およびＮ５の動作と同じであ
るので、ここではその説明を省略する。
るように、記憶ノードＮＢにもアクセス用のＮＭＯＳト
ランジスタＮ４およびＮ６を設けてもよい。すなわち、
記憶ノードＮＢにＮＭＯＳトランジスタＮ４のソースを
接続し、そのドレインにビット線との接続端子ＢＬ１２
を接続し、そのゲートにワード線との接続端子ＷＬ１２
を接続する。また、記憶ノードＮＢにＮＭＯＳトランジ
スタＮ６のソースを接続し、そのドレインにビット線と
の接続端子ＢＬ２２を接続し、そのゲートにワード線と
の接続端子ＷＬ２２を接続する。これらアクセス用のＮ
ＭＯＳトランジスタＮ４およびＮ６の動作は、上記した
ＮＭＯＳトランジスタＮ３およびＮ５の動作と同じであ
るので、ここではその説明を省略する。
【０１１４】
【発明の効果】以上、説明したとおり、この発明によれ
ば、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタのそれぞれのドレインに、例えばダイオード接続さ
れたＭＯＳトランジスタ等の負荷トランジスタを接続す
ることでＳＲＡＭのメモリセルを構成した際に、記憶ノ
ードとなる第１のノードおよび第２のノードにそれぞれ
第３のＭＯＳトランジスタのゲートと第４のＭＯＳトラ
ンジスタのゲートが接続されているので、それらゲート
容量分の容量値を記憶ノードに付加させることができ、
これによりα線等に起因した外的要因による記憶データ
の反転といった誤動作が起こりにくくなり、ソフトエラ
ー耐性の向上を図ることができるという効果を奏する。
ば、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタのそれぞれのドレインに、例えばダイオード接続さ
れたＭＯＳトランジスタ等の負荷トランジスタを接続す
ることでＳＲＡＭのメモリセルを構成した際に、記憶ノ
ードとなる第１のノードおよび第２のノードにそれぞれ
第３のＭＯＳトランジスタのゲートと第４のＭＯＳトラ
ンジスタのゲートが接続されているので、それらゲート
容量分の容量値を記憶ノードに付加させることができ、
これによりα線等に起因した外的要因による記憶データ
の反転といった誤動作が起こりにくくなり、ソフトエラ
ー耐性の向上を図ることができるという効果を奏する。
【０１１５】つぎの発明によれば、第１のＭＯＳトラン
ジスタと第５のＭＯＳトランジスタにより構成されるイ
ンバータと、第２のＭＯＳトランジスタと第６のＭＯＳ
トランジスタにより構成されるインバータとの相補接続
によって、ＳＲＡＭのメモリセルが構成され、記憶ノー
ドとなる第１のノードおよび第２のノードにそれぞれ第
３のＭＯＳトランジスタのゲートと第４のＭＯＳトラン
ジスタのゲートが接続されているので、それらゲート容
量分の容量値を記憶ノードに付加させることができ、こ
れによりα線等に起因した外的要因による記憶データの
反転といった誤動作が起こりにくくなり、ソフトエラー
耐性の向上を図ることができるという効果を奏する。
ジスタと第５のＭＯＳトランジスタにより構成されるイ
ンバータと、第２のＭＯＳトランジスタと第６のＭＯＳ
トランジスタにより構成されるインバータとの相補接続
によって、ＳＲＡＭのメモリセルが構成され、記憶ノー
ドとなる第１のノードおよび第２のノードにそれぞれ第
３のＭＯＳトランジスタのゲートと第４のＭＯＳトラン
ジスタのゲートが接続されているので、それらゲート容
量分の容量値を記憶ノードに付加させることができ、こ
れによりα線等に起因した外的要因による記憶データの
反転といった誤動作が起こりにくくなり、ソフトエラー
耐性の向上を図ることができるという効果を奏する。
【０１１６】つぎの発明によれば、ゲート容量分の容量
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタのソースとドレインがとも
に接地線または電源線に接続されているので、それらソ
ースとドレインを開放状態にする場合に比べて、第３お
よび第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状態に応
じてそれらＭＯＳトランジスタに電流が流れたりふらつ
いたりすることがなくなり、これにより、第３および第
４のＭＯＳトランジスタの動作状態が記憶ノードに影響
を与える可能性を低減させることができるという効果を
奏する。
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタのソースとドレインがとも
に接地線または電源線に接続されているので、それらソ
ースとドレインを開放状態にする場合に比べて、第３お
よび第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状態に応
じてそれらＭＯＳトランジスタに電流が流れたりふらつ
いたりすることがなくなり、これにより、第３および第
４のＭＯＳトランジスタの動作状態が記憶ノードに影響
を与える可能性を低減させることができるという効果を
奏する。
【０１１７】つぎの発明によれば、ゲート容量分の容量
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタのソースおよびドレインの
一方が互いに接続されているので、それらソースおよび
ドレインの一方とを開放状態にする場合に比べて、第３
および第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状態に
応じてそれらＭＯＳトランジスタに電流が流れたりふら
ついたりすることがなくなり、これにより、第３および
第４のＭＯＳトランジスタの動作状態が記憶ノードに影
響を与える可能性を低減させることができるという効果
を奏する。
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタのソースおよびドレインの
一方が互いに接続されているので、それらソースおよび
ドレインの一方とを開放状態にする場合に比べて、第３
および第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状態に
応じてそれらＭＯＳトランジスタに電流が流れたりふら
ついたりすることがなくなり、これにより、第３および
第４のＭＯＳトランジスタの動作状態が記憶ノードに影
響を与える可能性を低減させることができるという効果
を奏する。
【０１１８】つぎの発明によれば、ゲート容量分の容量
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタのソースおよびドレインの
一方が互いに接続され、かつそれぞれのソースおよびド
レインの一方がともに接地線または電源線に接続されて
いるので、それらソースやドレインを開放状態にする場
合に比べて、第３および第４のＭＯＳトランジスタのＯ
Ｎ／ＯＦＦ状態に応じてそれらＭＯＳトランジスタに電
流が流れたりふらついたりすることがなくなり、これに
より、第３および第４のＭＯＳトランジスタの動作状態
が記憶ノードに影響を与える可能性を低減させることが
できるという効果を奏する。
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタのソースおよびドレインの
一方が互いに接続され、かつそれぞれのソースおよびド
レインの一方がともに接地線または電源線に接続されて
いるので、それらソースやドレインを開放状態にする場
合に比べて、第３および第４のＭＯＳトランジスタのＯ
Ｎ／ＯＦＦ状態に応じてそれらＭＯＳトランジスタに電
流が流れたりふらついたりすることがなくなり、これに
より、第３および第４のＭＯＳトランジスタの動作状態
が記憶ノードに影響を与える可能性を低減させることが
できるという効果を奏する。
【０１１９】つぎの発明によれば、ゲート容量分の容量
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタにおいて、それぞれゲート
とソースまたはドレインとが互いに接続されているの
で、それらソースまたはドレインを開放状態にする場合
に比べて、第３および第４のＭＯＳトランジスタのＯＮ
／ＯＦＦ状態に応じてそれらＭＯＳトランジスタに電流
が流れたりふらついたりすることがなくなり、これによ
り、第３および第４のＭＯＳトランジスタの動作状態が
記憶ノードに影響を与える可能性を低減させることがで
きるという効果を奏する。
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタにおいて、それぞれゲート
とソースまたはドレインとが互いに接続されているの
で、それらソースまたはドレインを開放状態にする場合
に比べて、第３および第４のＭＯＳトランジスタのＯＮ
／ＯＦＦ状態に応じてそれらＭＯＳトランジスタに電流
が流れたりふらついたりすることがなくなり、これによ
り、第３および第４のＭＯＳトランジスタの動作状態が
記憶ノードに影響を与える可能性を低減させることがで
きるという効果を奏する。
【０１２０】つぎの発明によれば、ゲート容量分の容量
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタにおいて、それぞれゲート
とソースとドレインとが互いに接続されているので、そ
れらソースとドレインを開放状態にする場合に比べて、
第３および第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状
態に応じてそれらＭＯＳトランジスタに電流が流れたり
ふらついたりすることがなくなり、これにより、第３お
よび第４のＭＯＳトランジスタの動作状態が記憶ノード
に影響を与える可能性を低減させることができるという
効果を奏する。
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタにおいて、それぞれゲート
とソースとドレインとが互いに接続されているので、そ
れらソースとドレインを開放状態にする場合に比べて、
第３および第４のＭＯＳトランジスタのＯＮ／ＯＦＦ状
態に応じてそれらＭＯＳトランジスタに電流が流れたり
ふらついたりすることがなくなり、これにより、第３お
よび第４のＭＯＳトランジスタの動作状態が記憶ノード
に影響を与える可能性を低減させることができるという
効果を奏する。
【０１２１】つぎの発明によれば、ゲート容量分の容量
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタを、ともにＮチャネル型の
ＭＯＳトランジスタとすることもでき、特に、メモリセ
ルのレイアウト構成によっては、新たに追加するＭＯＳ
トランジスタをＮチャネル型のＭＯＳトランジスタとす
るとセル面積が有利になる場合があるという効果を奏す
る。
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタを、ともにＮチャネル型の
ＭＯＳトランジスタとすることもでき、特に、メモリセ
ルのレイアウト構成によっては、新たに追加するＭＯＳ
トランジスタをＮチャネル型のＭＯＳトランジスタとす
るとセル面積が有利になる場合があるという効果を奏す
る。
【０１２２】つぎの発明によれば、ゲート容量分の容量
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタを、ともにＰチャネル型の
ＭＯＳトランジスタとすることもでき、特に、メモリセ
ルのレイアウト構成によっては、新たに追加するＭＯＳ
トランジスタをＰチャネル型のＭＯＳトランジスタとす
るとセル面積が有利になる場合があるという効果を奏す
る。
値を記憶ノードに付加させるために追加された第３およ
び第４のＭＯＳトランジスタを、ともにＰチャネル型の
ＭＯＳトランジスタとすることもでき、特に、メモリセ
ルのレイアウト構成によっては、新たに追加するＭＯＳ
トランジスタをＰチャネル型のＭＯＳトランジスタとす
るとセル面積が有利になる場合があるという効果を奏す
る。
【０１２３】つぎの発明によれば、記憶ノードとなる第
１のノードおよび第２のノードに、記憶データの読み出
しおよび書き込みをおこなうためのアクセス用のＭＯＳ
トランジスタを一つずつ接続した場合のＳＲＡＭメモリ
セルや、また、そのアクセス用のＭＯＳトランジスタを
二つずつ接続することで２ポートＳＲＡＭを構成した場
合のＳＲＡＭメモリセルに対しても、上記した第３およ
び第４のＭＯＳトランジスタを追加することにより、ゲ
ート容量分の容量値を記憶ノードに付加させることがで
き、ソフトエラー耐性を向上させることができるという
効果を奏する。
１のノードおよび第２のノードに、記憶データの読み出
しおよび書き込みをおこなうためのアクセス用のＭＯＳ
トランジスタを一つずつ接続した場合のＳＲＡＭメモリ
セルや、また、そのアクセス用のＭＯＳトランジスタを
二つずつ接続することで２ポートＳＲＡＭを構成した場
合のＳＲＡＭメモリセルに対しても、上記した第３およ
び第４のＭＯＳトランジスタを追加することにより、ゲ
ート容量分の容量値を記憶ノードに付加させることがで
き、ソフトエラー耐性を向上させることができるという
効果を奏する。
【図１】 実施の形態１にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図である。
するＳＲＡＭメモリセルの回路図である。
【図２】 実施の形態２にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図である。
するＳＲＡＭメモリセルの回路図である。
【図３】 実施の形態３にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図である。
するＳＲＡＭメモリセルの回路図である。
【図４】 実施の形態４にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図である。
するＳＲＡＭメモリセルの回路図である。
【図５】 実施の形態５にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図の一例である。
するＳＲＡＭメモリセルの回路図の一例である。
【図６】 実施の形態５にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図の一例である。
するＳＲＡＭメモリセルの回路図の一例である。
【図７】 実施の形態５にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図の一例である。
するＳＲＡＭメモリセルの回路図の一例である。
【図８】 実施の形態７にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図の一例である。
するＳＲＡＭメモリセルの回路図の一例である。
【図９】 実施の形態７にかかる半導体記憶装置を構成
するＳＲＡＭメモリセルの回路図の一例である。
するＳＲＡＭメモリセルの回路図の一例である。
【図１０】 実施の形態７にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図の一例である。
成するＳＲＡＭメモリセルの回路図の一例である。
【図１１】 実施の形態７にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図の一例である。
成するＳＲＡＭメモリセルの回路図の一例である。
【図１２】 実施の形態７にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図の一例である。
成するＳＲＡＭメモリセルの回路図の一例である。
【図１３】 実施の形態７にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図の一例である。
成するＳＲＡＭメモリセルの回路図の一例である。
【図１４】 実施の形態８にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図の一例である。
成するＳＲＡＭメモリセルの回路図の一例である。
【図１５】 実施の形態８にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図の一例である。
成するＳＲＡＭメモリセルの回路図の一例である。
【図１６】 実施の形態８にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図の一例である。
成するＳＲＡＭメモリセルの回路図の一例である。
【図１７】 実施の形態８にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図の一例である。
成するＳＲＡＭメモリセルの回路図の一例である。
【図１８】 実施の形態８にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図の一例である。
成するＳＲＡＭメモリセルの回路図の一例である。
【図１９】 実施の形態８にかかる半導体記憶装置を構
成するＳＲＡＭメモリセルの回路図の一例である。
成するＳＲＡＭメモリセルの回路図の一例である。
【図２０】 従来のＣＭＯＳ型ＳＲＡＭのメモリセルの
回路図である。
回路図である。
【図２１】 従来のＣＭＯＳインバータ回路の回路図で
ある。
ある。
ＩＮＶ１，ＩＮＶ２ インバータ、ＮＡ，ＮＢ 記憶ノ
ード、ＮＣ 内部ノード、ＮＭ１，ＮＭ２，Ｎ１〜Ｎ６
ＮＭＯＳトランジスタ、ＰＭ１，ＰＭ２，Ｐ１，Ｐ２
ＰＭＯＳトランジスタ、ＷＬ１１，ＷＬ１２，ＷＬ２
１，ＷＬ２２ワード線接続端子、ＢＬ１１，ＢＬ１２，
ＢＬ２１，ＢＬ２２ ビット線接続端子。
ード、ＮＣ 内部ノード、ＮＭ１，ＮＭ２，Ｎ１〜Ｎ６
ＮＭＯＳトランジスタ、ＰＭ１，ＰＭ２，Ｐ１，Ｐ２
ＰＭＯＳトランジスタ、ＷＬ１１，ＷＬ１２，ＷＬ２
１，ＷＬ２２ワード線接続端子、ＢＬ１１，ＢＬ１２，
ＢＬ２１，ＢＬ２２ ビット線接続端子。
Claims (10)
- 【請求項１】 ソースが接地線に接続された第１のＭＯ
Ｓトランジスタと、 ソースが接地線に接続され、ドレインが前記第１のＭＯ
Ｓトランジスタのゲートに接続されてその接続点を第１
のノードとし、ゲートが前記第１のＭＯＳトランジスタ
のドレインに接続されてその接続点を第２のノードとし
た前記第１のＭＯＳトランジスタと同じ導電型の第２の
ＭＯＳトランジスタと、 前記第１のノードにゲートを接続した第３のＭＯＳトラ
ンジスタと、 前記第２のノードにゲートを接続した第４のＭＯＳトラ
ンジスタと、を備えたことを特徴とする半導体記憶装
置。 - 【請求項２】 ソースが電源線に接続され、ドレインが
前記第１のＭＯＳトランジスタのドレインに接続され、
ゲートが前記第１のＭＯＳトランジスタのドレインに接
続された前記第１のＭＯＳトランジスタとは逆の導電型
の第５のＭＯＳトランジスタと、 ソースが電源線に接続され、ドレインが前記第２のＭＯ
Ｓトランジスタのドレインに接続され、ゲートが前記第
２のＭＯＳトランジスタのドレインに接続された前記第
５のＭＯＳトランジスタと同じ導電型の第６のＭＯＳト
ランジスタと、 を備えたことを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記第３のＭＯＳトランジスタのドレイ
ンおよびソースがともに接地線または電源線に接続さ
れ、前記第４のＭＯＳトランジスタのドレインおよびソ
ースがともに接地線または電源線に接続されたことを特
徴とする請求項１または２に記載の半導体記憶装置。 - 【請求項４】 前記第３のＭＯＳトランジスタのソース
およびドレインの一方と前記第４のＭＯＳトランジスタ
のソースおよびドレインの一方とが接続されたことを特
徴とする請求項１または２に記載の半導体記憶装置。 - 【請求項５】 前記第３のＭＯＳトランジスタのソース
およびドレインの一方が接地線または電源線に接続さ
れ、前記第４のＭＯＳトランジスタのソースおよびドレ
インの一方が接地線または電源線に接続されたことを特
徴とする請求項４に記載の半導体記憶装置。 - 【請求項６】 前記第３のＭＯＳトランジスタのゲート
とソースまたはドレインとが互いに接続され、前記第４
のＭＯＳトランジスタのゲートとソースまたはドレイン
とが互いに接続されたことを特徴とする請求項１または
２に記載の半導体記憶装置。 - 【請求項７】 前記第３のＭＯＳトランジスタのゲート
とソースとドレインとが互いに接続され、前記第４のＭ
ＯＳトランジスタのゲートとソースとドレインとが互い
に接続されたことを特徴とする請求項１または２に記載
の半導体記憶装置。 - 【請求項８】 前記第３および前記第４のＭＯＳトラン
ジスタは、Ｎチャネル型のＭＯＳトランジスタであるこ
とを特徴とする請求項１〜７のいずれか一つに記載の半
導体記憶装置。 - 【請求項９】 前記第３および前記第４のＭＯＳトラン
ジスタは、Ｐチャネル型のＭＯＳトランジスタであるこ
とを特徴とする請求項１〜７のいずれか一つに記載の半
導体記憶装置。 - 【請求項１０】 前記第１のノードおよび前記第２のノ
ードの少なくとも一方にドレインを接続するとともに、
当該ノードに保持された記憶データの読み出しまたは当
該ノードへの記憶データの書き込みをおこなうためのＭ
ＯＳトランジスタを少なくとも一つ備えたことを特徴と
する請求項１〜９のいずれか一つに記載の半導体記憶装
置。
Priority Applications (5)
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|---|---|---|---|
| JP2000231167A JP2002050183A (ja) | 2000-07-31 | 2000-07-31 | 半導体記憶装置 |
| TW090109302A TWI222638B (en) | 2000-07-31 | 2001-04-18 | Semiconductor storage device |
| US09/837,233 US6535417B2 (en) | 2000-07-31 | 2001-04-19 | Semiconductor storage device |
| KR10-2001-0039954A KR100418233B1 (ko) | 2000-07-31 | 2001-07-05 | 반도체 기억 장치 |
| DE10132777A DE10132777A1 (de) | 2000-07-31 | 2001-07-06 | Halbleiterspeichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000231167A JP2002050183A (ja) | 2000-07-31 | 2000-07-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002050183A true JP2002050183A (ja) | 2002-02-15 |
Family
ID=18724036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000231167A Pending JP2002050183A (ja) | 2000-07-31 | 2000-07-31 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6535417B2 (ja) |
| JP (1) | JP2002050183A (ja) |
| KR (1) | KR100418233B1 (ja) |
| DE (1) | DE10132777A1 (ja) |
| TW (1) | TWI222638B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
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| JP4531615B2 (ja) * | 2005-02-03 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
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| US11614893B2 (en) | 2010-09-15 | 2023-03-28 | Pure Storage, Inc. | Optimizing storage device access based on latency |
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| US9218244B1 (en) | 2014-06-04 | 2015-12-22 | Pure Storage, Inc. | Rebuilding data across storage nodes |
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| US9213485B1 (en) | 2014-06-04 | 2015-12-15 | Pure Storage, Inc. | Storage system architecture |
| US9003144B1 (en) | 2014-06-04 | 2015-04-07 | Pure Storage, Inc. | Mechanism for persisting messages in a storage system |
| US9367243B1 (en) | 2014-06-04 | 2016-06-14 | Pure Storage, Inc. | Scalable non-uniform storage sizes |
| US11399063B2 (en) | 2014-06-04 | 2022-07-26 | Pure Storage, Inc. | Network authentication for a storage system |
| US9836234B2 (en) | 2014-06-04 | 2017-12-05 | Pure Storage, Inc. | Storage cluster |
| US10574754B1 (en) | 2014-06-04 | 2020-02-25 | Pure Storage, Inc. | Multi-chassis array with multi-level load balancing |
| US8850108B1 (en) | 2014-06-04 | 2014-09-30 | Pure Storage, Inc. | Storage cluster |
| KR102135168B1 (ko) | 2014-06-30 | 2020-07-17 | 에스케이하이닉스 주식회사 | 집적회로 |
| US9836245B2 (en) | 2014-07-02 | 2017-12-05 | Pure Storage, Inc. | Non-volatile RAM and flash memory in a non-volatile solid-state storage |
| US11604598B2 (en) | 2014-07-02 | 2023-03-14 | Pure Storage, Inc. | Storage cluster with zoned drives |
| US10114757B2 (en) | 2014-07-02 | 2018-10-30 | Pure Storage, Inc. | Nonrepeating identifiers in an address space of a non-volatile solid-state storage |
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