JP2003030988A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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Abstract
(57)【要約】
【課題】 製造工程数を増加することなく、ソフトエラ
ー耐性を向上させる。 【解決手段】 記憶ノードａに入力端子が接続され記憶
ノードｂに出力端子が接続されたインバータ回路ＩＮＶ
１と、記憶ノードｂに入力端子が接続され記憶ノードａ
に出力端子が接続されたインバータ回路ＩＮＶ２と、記
憶ノードａにゲート端子が接続されたｎＭＯＳトランジ
スタＮＭ１と、記憶ノードｂにゲート端子が接続された
ｐＭＯＳトランジスタＰＭ１と、ｎＭＯＳトランジスタ
ＮＭ１及びｐＭＯＳトランジスタＰＭ１の各ドレインを
読出ビット線ＲＢＬ１に接続させるｎＭＯＳトランジス
タＮＲ１とを有する。
ー耐性を向上させる。 【解決手段】 記憶ノードａに入力端子が接続され記憶
ノードｂに出力端子が接続されたインバータ回路ＩＮＶ
１と、記憶ノードｂに入力端子が接続され記憶ノードａ
に出力端子が接続されたインバータ回路ＩＮＶ２と、記
憶ノードａにゲート端子が接続されたｎＭＯＳトランジ
スタＮＭ１と、記憶ノードｂにゲート端子が接続された
ｐＭＯＳトランジスタＰＭ１と、ｎＭＯＳトランジスタ
ＮＭ１及びｐＭＯＳトランジスタＰＭ１の各ドレインを
読出ビット線ＲＢＬ１に接続させるｎＭＯＳトランジス
タＮＲ１とを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、ソフトエラー耐
性を向上させる半導体記憶回路に関するものである。
性を向上させる半導体記憶回路に関するものである。
【０００２】
【従来の技術】図５は従来の半導体記憶回路の一例であ
るＳＲＡＭのメモリコアの回路図であり、図において、
ＩＮＶ１１，ＩＮＶ１２はインバータ回路、ａ，ｂは記
憶ノードである。図６は図５のインバータ回路ＩＮＶ１
１，ＩＮＶ１２をＭＯＳトランジスタで構成した場合の
回路図であり、ＰＭ１１はｐＭＯＳトランジスタ、ＮＭ
１１はｎＭＯＳトランジスタ、ＩＮは入力端子、ＯＵＴ
は出力端子である。
るＳＲＡＭのメモリコアの回路図であり、図において、
ＩＮＶ１１，ＩＮＶ１２はインバータ回路、ａ，ｂは記
憶ノードである。図６は図５のインバータ回路ＩＮＶ１
１，ＩＮＶ１２をＭＯＳトランジスタで構成した場合の
回路図であり、ＰＭ１１はｐＭＯＳトランジスタ、ＮＭ
１１はｎＭＯＳトランジスタ、ＩＮは入力端子、ＯＵＴ
は出力端子である。
【０００３】次に動作について説明する。図６におい
て、入力端子ＩＮが論理的にハイレベル（すなわち、電
圧ＶＤＤ）である場合には、ｐＭＯＳトランジスタＰＭ
１１はオフ状態であり、ｎＭＯＳトランジスタＮＭ１１
はオン状態である。したがって、出力端子ＯＵＴはｎＭ
ＯＳトランジスタＮＭ１１によってＧＮＤ線に接続さ
れ、論理的にローレベルになる。逆に、入力端子ＩＮが
論理的にローレベル（すなわち、ＧＮＤ）である場合に
は、ｐＭＯＳトランジスタＰＭ１１はオン状態であり、
ｎＭＯＳトランジスタＮＭ１１はオフ状態である。した
がって、出力端子ＯＵＴはｐＭＯＳトランジスタＰＭ１
１によってＶＤＤ線に接続され、論理的にハイレベルに
なる。このように、インバータ回路は入力の論理と出力
の論理が相補関係になる。
て、入力端子ＩＮが論理的にハイレベル（すなわち、電
圧ＶＤＤ）である場合には、ｐＭＯＳトランジスタＰＭ
１１はオフ状態であり、ｎＭＯＳトランジスタＮＭ１１
はオン状態である。したがって、出力端子ＯＵＴはｎＭ
ＯＳトランジスタＮＭ１１によってＧＮＤ線に接続さ
れ、論理的にローレベルになる。逆に、入力端子ＩＮが
論理的にローレベル（すなわち、ＧＮＤ）である場合に
は、ｐＭＯＳトランジスタＰＭ１１はオン状態であり、
ｎＭＯＳトランジスタＮＭ１１はオフ状態である。した
がって、出力端子ＯＵＴはｐＭＯＳトランジスタＰＭ１
１によってＶＤＤ線に接続され、論理的にハイレベルに
なる。このように、インバータ回路は入力の論理と出力
の論理が相補関係になる。
【０００４】図５において、各記憶ノードａ，ｂは互い
に相補関係であるので、一方の記憶ノードａが論理的に
ハイレベルの状態である場合には、他方の記憶ノードｂ
は論理的にローレベルの状態になって安定する。また、
一方の記憶ノードａが論理的にローレベルの状態である
場合には、他方の記憶ノードｂは論理的にハイレベルの
状態になって安定する。このように、２つの記憶ノード
ａ，ｂが論理的にハイレベルの状態か又はローレベルの
状態を維持することによって、２つの安定した状態が存
在し、その記憶データを保持することができる。
に相補関係であるので、一方の記憶ノードａが論理的に
ハイレベルの状態である場合には、他方の記憶ノードｂ
は論理的にローレベルの状態になって安定する。また、
一方の記憶ノードａが論理的にローレベルの状態である
場合には、他方の記憶ノードｂは論理的にハイレベルの
状態になって安定する。このように、２つの記憶ノード
ａ，ｂが論理的にハイレベルの状態か又はローレベルの
状態を維持することによって、２つの安定した状態が存
在し、その記憶データを保持することができる。
【０００５】他方、近年ではコンピュータの高速化を実
現する手段の１つとして、マルチプロセッサ技術が導入
されてきており、複数のＣＰＵが１つのメモリ領域を共
有することが求められている。すなわち、１つのメモリ
に対して複数のポートからアクセスを可能にしたマルチ
ポートメモリの要求が高まっている。
現する手段の１つとして、マルチプロセッサ技術が導入
されてきており、複数のＣＰＵが１つのメモリ領域を共
有することが求められている。すなわち、１つのメモリ
に対して複数のポートからアクセスを可能にしたマルチ
ポートメモリの要求が高まっている。
【０００６】図７は、図５における各記憶ノードａ，ｂ
が互いに相補関係にある２つのインバータ回路ＩＮＶ１
１，ＩＮＶ１２を用いて、２つのＣＰＵからアクセス可
能な従来の２ポートＲＡＭの回路図であり、図におい
て、ＮＡ１１は記憶ノードａに接続されたｎＭＯＳトラ
ンジスタ、ＮＡ１２は記憶ノードｂに接続されたｎＭＯ
Ｓトランジスタ、ＩＮＶ１３は記憶ノードａに入力が接
続されたインバータ回路、ＮＲ１１はインバータ回路Ｉ
ＮＶ１３の出力に接続されたｎＭＯＳトランジスタ、Ｗ
Ｌ１１はｎＭＯＳトランジスタＮＡ１１，１２のゲート
端子に接続されたワード線、ＢＬ１１，１２はそれぞれ
ｎＭＯＳトランジスタＮＡ１１，１２に接続されたビッ
ト線、ＲＬ１１はｎＭＯＳトランジスタＮＲ１１のゲー
ト端子に接続された読出制御線、ＲＢＬ１１はｎＭＯＳ
トランジスタＮＲ１１に接続された読出ビット線であ
る。
が互いに相補関係にある２つのインバータ回路ＩＮＶ１
１，ＩＮＶ１２を用いて、２つのＣＰＵからアクセス可
能な従来の２ポートＲＡＭの回路図であり、図におい
て、ＮＡ１１は記憶ノードａに接続されたｎＭＯＳトラ
ンジスタ、ＮＡ１２は記憶ノードｂに接続されたｎＭＯ
Ｓトランジスタ、ＩＮＶ１３は記憶ノードａに入力が接
続されたインバータ回路、ＮＲ１１はインバータ回路Ｉ
ＮＶ１３の出力に接続されたｎＭＯＳトランジスタ、Ｗ
Ｌ１１はｎＭＯＳトランジスタＮＡ１１，１２のゲート
端子に接続されたワード線、ＢＬ１１，１２はそれぞれ
ｎＭＯＳトランジスタＮＡ１１，１２に接続されたビッ
ト線、ＲＬ１１はｎＭＯＳトランジスタＮＲ１１のゲー
ト端子に接続された読出制御線、ＲＢＬ１１はｎＭＯＳ
トランジスタＮＲ１１に接続された読出ビット線であ
る。
【０００７】次に動作について説明する。ワード線ＷＬ
１１がハイレベルの状態の場合には、ｎＭＯＳトランジ
スタＮＡ１１，１２は共にオン状態になり、記憶ノード
ａはビット線ＢＬ１１に接続され、記憶ノードｂはビッ
ト線ＢＬ１２に接続される。この場合において、読出制
御線ＲＬ１１がハイレベルになると、記憶ノードａの記
憶データがインバータ回路ＩＮＶ１３を介して読出ビッ
ト線ＲＢＬ１１に出力される。このように、ＣＭＯＳト
ランジスタのインバータ回路で構成したＳＲＡＭやマル
チポートＲＡＭ等の半導体記憶回路は非常に安定性がよ
く、ある程度の記憶容量やチップサイズの条件において
は、ノイズに対しても問題とはならなかった。
１１がハイレベルの状態の場合には、ｎＭＯＳトランジ
スタＮＡ１１，１２は共にオン状態になり、記憶ノード
ａはビット線ＢＬ１１に接続され、記憶ノードｂはビッ
ト線ＢＬ１２に接続される。この場合において、読出制
御線ＲＬ１１がハイレベルになると、記憶ノードａの記
憶データがインバータ回路ＩＮＶ１３を介して読出ビッ
ト線ＲＢＬ１１に出力される。このように、ＣＭＯＳト
ランジスタのインバータ回路で構成したＳＲＡＭやマル
チポートＲＡＭ等の半導体記憶回路は非常に安定性がよ
く、ある程度の記憶容量やチップサイズの条件において
は、ノイズに対しても問題とはならなかった。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶回路
は以上のように構成されているので、チップサイズを制
限した条件で記憶容量を増加させた場合には、ソフトエ
ラーが発生するという課題があった。半導体記憶回路に
おいては、外的要因の１つとして、パッケージに含まれ
る微量の放射性物質から放出されるα線に起因した、い
わゆるソフトエラーが挙げられる。このα線がメモリセ
ル内に入射したときに多数の電子正孔対を生成し、それ
が記憶データをデータ化け（データ反転）する。
は以上のように構成されているので、チップサイズを制
限した条件で記憶容量を増加させた場合には、ソフトエ
ラーが発生するという課題があった。半導体記憶回路に
おいては、外的要因の１つとして、パッケージに含まれ
る微量の放射性物質から放出されるα線に起因した、い
わゆるソフトエラーが挙げられる。このα線がメモリセ
ル内に入射したときに多数の電子正孔対を生成し、それ
が記憶データをデータ化け（データ反転）する。
【０００９】ソフトエラーは、微細化に伴って記憶ノー
ドのノード容量が小さくなるにつれて起こりやすくな
る。例えば、図７において、記憶ノードａにはインバー
タ回路ＩＮＶ１３が接続されているので、記憶ノードｂ
のノード容量は記憶ノードａのノード容量よりも小さ
い。２ポートＲＡＭのサイズを大きくすることなくその
記憶容量を増加するためには、ＭＯＳトランジスタのサ
イズを微細化する必要があり、その結果、記憶ノードｂ
のノード容量はますます小さくなり、ソフトエラーが発
生する確率も高くなる。
ドのノード容量が小さくなるにつれて起こりやすくな
る。例えば、図７において、記憶ノードａにはインバー
タ回路ＩＮＶ１３が接続されているので、記憶ノードｂ
のノード容量は記憶ノードａのノード容量よりも小さ
い。２ポートＲＡＭのサイズを大きくすることなくその
記憶容量を増加するためには、ＭＯＳトランジスタのサ
イズを微細化する必要があり、その結果、記憶ノードｂ
のノード容量はますます小さくなり、ソフトエラーが発
生する確率も高くなる。
【００１０】ソフトエラーを起こりにくくする対策とし
て、記憶ノードのノード容量を増加することで、α線に
よって発生した電子正孔対による記憶データのデータ反
転を防ぐ提案がなされている。例えば、特開平９−２７
０４６９号公報によれば、記憶ノードと半導体基板との
間に薄い活性領域を介在させることでキャパシタを形成
し、このことによって記憶ノードのノード容量を増加さ
せている。
て、記憶ノードのノード容量を増加することで、α線に
よって発生した電子正孔対による記憶データのデータ反
転を防ぐ提案がなされている。例えば、特開平９−２７
０４６９号公報によれば、記憶ノードと半導体基板との
間に薄い活性領域を介在させることでキャパシタを形成
し、このことによって記憶ノードのノード容量を増加さ
せている。
【００１１】しかしながら、この方法はキャパシタ形成
のための余分な製造工程を必要とするため、コストが増
加するという新たな課題が発生する。また製造工程数が
増えることから、歩留まりの低下を招く恐れもある。
のための余分な製造工程を必要とするため、コストが増
加するという新たな課題が発生する。また製造工程数が
増えることから、歩留まりの低下を招く恐れもある。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、製造工程数を増加することなく、
ソフトエラー耐性を向上させた半導体記憶回路を得るこ
とを目的とする。
めになされたもので、製造工程数を増加することなく、
ソフトエラー耐性を向上させた半導体記憶回路を得るこ
とを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る半導体記
憶回路は、第１のワード線がアクティブ状態のときに第
１のビット線に接続される第１の記憶ノードに入力端子
が接続され第２のワード線がアクティブのときに第２の
ビット線に接続される第２の記憶ノードに出力端子が接
続された第１のインバータ回路と、第２の記憶ノードに
入力端子が接続され第１の記憶ノードに出力端子が接続
された第２のインバータ回路と、第１の記憶ノードにゲ
ート端子が接続された第１のＭＯＳトランジスタと、第
２の記憶ノードにゲート端子が接続され第１のＭＯＳト
ランジスタのドレインにドレインが接続された第２のＭ
ＯＳトランジスタと、ゲート端子に接続された読出制御
線がアクティブ状態のときにソース・ドレイン間が導通
して第１のＭＯＳトランジスタ及び第２のＭＯＳトラン
ジスタの各ドレインを読出ビット線に接続させる第３の
ＭＯＳトランジスタとを備えたものである。
憶回路は、第１のワード線がアクティブ状態のときに第
１のビット線に接続される第１の記憶ノードに入力端子
が接続され第２のワード線がアクティブのときに第２の
ビット線に接続される第２の記憶ノードに出力端子が接
続された第１のインバータ回路と、第２の記憶ノードに
入力端子が接続され第１の記憶ノードに出力端子が接続
された第２のインバータ回路と、第１の記憶ノードにゲ
ート端子が接続された第１のＭＯＳトランジスタと、第
２の記憶ノードにゲート端子が接続され第１のＭＯＳト
ランジスタのドレインにドレインが接続された第２のＭ
ＯＳトランジスタと、ゲート端子に接続された読出制御
線がアクティブ状態のときにソース・ドレイン間が導通
して第１のＭＯＳトランジスタ及び第２のＭＯＳトラン
ジスタの各ドレインを読出ビット線に接続させる第３の
ＭＯＳトランジスタとを備えたものである。
【００１４】この発明に係る半導体記憶回路は、第１の
ＭＯＳトランジスタ、第２のＭＯＳトランジスタ、及び
第３のＭＯＳトランジスタからなる読出回路が第１の記
憶ノード及び第２の記憶ノードに並列に複数接続され各
読出回路ごとに独立して接続された読出制御線がアクテ
ィブ状態のときにそのアクティブ状態の読出回路におい
て第３のＭＯＳトランジスタのソース・ドレイン間が導
通して第１のＭＯＳトランジスタ及び第２のＭＯＳトラ
ンジスタの各ドレインを読出ビット線に接続させるもの
である。
ＭＯＳトランジスタ、第２のＭＯＳトランジスタ、及び
第３のＭＯＳトランジスタからなる読出回路が第１の記
憶ノード及び第２の記憶ノードに並列に複数接続され各
読出回路ごとに独立して接続された読出制御線がアクテ
ィブ状態のときにそのアクティブ状態の読出回路におい
て第３のＭＯＳトランジスタのソース・ドレイン間が導
通して第１のＭＯＳトランジスタ及び第２のＭＯＳトラ
ンジスタの各ドレインを読出ビット線に接続させるもの
である。
【００１５】この発明に係る半導体記憶回路において、
第１のＭＯＳトランジスタはｐＭＯＳトランジスタで構
成され、第２のＭＯＳトランジスタはｎＭＯＳトランジ
スタで構成されているものである。
第１のＭＯＳトランジスタはｐＭＯＳトランジスタで構
成され、第２のＭＯＳトランジスタはｎＭＯＳトランジ
スタで構成されているものである。
【００１６】この発明に係る半導体記憶回路において、
第３のＭＯＳトランジスタはｎＭＯＳトランジスタ又は
ｐＭＯＳトランジスタで構成されているものである。
第３のＭＯＳトランジスタはｎＭＯＳトランジスタ又は
ｐＭＯＳトランジスタで構成されているものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１.図１はこの発明の実施の形態１における
半導体記憶回路の回路図であり、図において、ＩＮＶ
１，ＩＮＶ２は互いに相補関係にあるインバータ回路
（第１のインバータ回路、第２のインバータ回路）、
ａ，ｂは記憶ノード（第１の記憶ノード、第２の記憶ノ
ード）、ＮＡ１は記憶ノードａに接続されたｎＭＯＳト
ランジスタ、ＮＡ２は記憶ノードｂに接続されたｎＭＯ
Ｓトランジスタ、ＮＭ１は記憶ノードａにゲート端子が
接続され、ＧＮＤにソースが接続されたｎＭＯＳトラン
ジスタ（第１のＭＯＳトランジスタ）、ＰＭ１は記憶ノ
ードｂにゲート端子が接続され、ＧＮＤにソースが接続
され、ｎＭＯＳトランジスタＮＭ１のドレインにドレイ
ンが接続されたｐＭＯＳトランジスタ（第２のＭＯＳト
ランジスタ）、ＮＲ１はｎＭＯＳトランジスタＮＭ１及
びｐＭＯＳトランジスタＰＭ１の各ドレインにソースが
接続されたｎＭＯＳトランジスタ（第３のＭＯＳトラン
ジスタ）、ＷＬ１，２はそれぞれｎＭＯＳトランジスタ
ＮＡ１，２のゲート端子に接続されたワード線（第１の
ワード線、第２のワード線）、ＢＬ１，２はそれぞれｎ
ＭＯＳトランジスタＮＡ１，２に接続されたビット線
（第１のビット線、第２のビット線）、ＲＬ１はｎＭＯ
ＳトランジスタＮＲ１のゲート端子に接続された読出制
御線、ＲＢＬ１はｎＭＯＳトランジスタＮＲ１に接続さ
れた読出ビット線である。
説明する。 実施の形態１.図１はこの発明の実施の形態１における
半導体記憶回路の回路図であり、図において、ＩＮＶ
１，ＩＮＶ２は互いに相補関係にあるインバータ回路
（第１のインバータ回路、第２のインバータ回路）、
ａ，ｂは記憶ノード（第１の記憶ノード、第２の記憶ノ
ード）、ＮＡ１は記憶ノードａに接続されたｎＭＯＳト
ランジスタ、ＮＡ２は記憶ノードｂに接続されたｎＭＯ
Ｓトランジスタ、ＮＭ１は記憶ノードａにゲート端子が
接続され、ＧＮＤにソースが接続されたｎＭＯＳトラン
ジスタ（第１のＭＯＳトランジスタ）、ＰＭ１は記憶ノ
ードｂにゲート端子が接続され、ＧＮＤにソースが接続
され、ｎＭＯＳトランジスタＮＭ１のドレインにドレイ
ンが接続されたｐＭＯＳトランジスタ（第２のＭＯＳト
ランジスタ）、ＮＲ１はｎＭＯＳトランジスタＮＭ１及
びｐＭＯＳトランジスタＰＭ１の各ドレインにソースが
接続されたｎＭＯＳトランジスタ（第３のＭＯＳトラン
ジスタ）、ＷＬ１，２はそれぞれｎＭＯＳトランジスタ
ＮＡ１，２のゲート端子に接続されたワード線（第１の
ワード線、第２のワード線）、ＢＬ１，２はそれぞれｎ
ＭＯＳトランジスタＮＡ１，２に接続されたビット線
（第１のビット線、第２のビット線）、ＲＬ１はｎＭＯ
ＳトランジスタＮＲ１のゲート端子に接続された読出制
御線、ＲＢＬ１はｎＭＯＳトランジスタＮＲ１に接続さ
れた読出ビット線である。
【００１８】次に動作について説明する。ワード線ＷＬ
１，２がハイレベルの状態（アクティブ状態）の場合に
は、ｎＭＯＳトランジスタＮＡ１，２は共にオン状態に
なり、記憶ノードａはビット線ＢＬ１に接続され、記憶
ノードｂはビット線ＢＬ２に接続される。いま、記憶ノ
ードａが論理的にハイレベル（したがって、記憶ノード
ｂは論理的にローレベル）である場合には、ｎＭＯＳト
ランジスタＮＭ１及びｐＭＯＳトランジスタＰＭ１は共
にオン状態になり、これらの各ドレインは共にＧＮＤに
接続される。したがって、読出ビット線ＲＢＬ１がハイ
レベルにプリチャージされた状態で、読出制御線ＲＬ１
がハイレベル（アクティブ状態）になるとｎＭＯＳトラ
ンジスタＮＲ１がオン状態になり、ハイレベルにプリチ
ャージされた読出ビット線ＲＢＬ１の電荷が放電して、
読出ビット線ＲＢＬ１は論理的にローレベルに変化す
る。
１，２がハイレベルの状態（アクティブ状態）の場合に
は、ｎＭＯＳトランジスタＮＡ１，２は共にオン状態に
なり、記憶ノードａはビット線ＢＬ１に接続され、記憶
ノードｂはビット線ＢＬ２に接続される。いま、記憶ノ
ードａが論理的にハイレベル（したがって、記憶ノード
ｂは論理的にローレベル）である場合には、ｎＭＯＳト
ランジスタＮＭ１及びｐＭＯＳトランジスタＰＭ１は共
にオン状態になり、これらの各ドレインは共にＧＮＤに
接続される。したがって、読出ビット線ＲＢＬ１がハイ
レベルにプリチャージされた状態で、読出制御線ＲＬ１
がハイレベル（アクティブ状態）になるとｎＭＯＳトラ
ンジスタＮＲ１がオン状態になり、ハイレベルにプリチ
ャージされた読出ビット線ＲＢＬ１の電荷が放電して、
読出ビット線ＲＢＬ１は論理的にローレベルに変化す
る。
【００１９】逆に、記憶ノードａが論理的にローレベル
（したがって、記憶ノードｂは論理的にハイレベル）で
ある場合には、ｎＭＯＳトランジスタＮＭ１及びｐＭＯ
ＳトランジスタＰＭ１は共にオフ状態になる。したがっ
て、読出ビット線ＲＢＬ１がハイレベルにプリチャージ
された状態で、読出制御線ＲＬ１がハイレベルになり、
ｎＭＯＳトランジスタＮＲ１がオン状態になっても、ハ
イレベルにプリチャージされた読出ビット線ＲＢＬ１の
電荷は放電せず、読出ビット線ＲＢＬ１は論理的にハイ
レベルを維持する。
（したがって、記憶ノードｂは論理的にハイレベル）で
ある場合には、ｎＭＯＳトランジスタＮＭ１及びｐＭＯ
ＳトランジスタＰＭ１は共にオフ状態になる。したがっ
て、読出ビット線ＲＢＬ１がハイレベルにプリチャージ
された状態で、読出制御線ＲＬ１がハイレベルになり、
ｎＭＯＳトランジスタＮＲ１がオン状態になっても、ハ
イレベルにプリチャージされた読出ビット線ＲＢＬ１の
電荷は放電せず、読出ビット線ＲＢＬ１は論理的にハイ
レベルを維持する。
【００２０】このように、ｎＭＯＳトランジスタＮＭ
１、ｐＭＯＳトランジスタＰＭ１、及びｎＭＯＳトラン
ジスタＮＲ１からなる読出回路によって記憶ノードａ，
ｂの記憶データを読み出した場合でも、記憶ノードａ，
ｂの記憶データの保持状態には何の影響も与えない。ま
た、ｎＭＯＳトランジスタＮＭ１のゲート端子は記憶ノ
ードａに容量として付加され、ｐＭＯＳトランジスタＰ
Ｍ１のゲート端子は記憶ノードｂに容量として付加され
るので、記憶ノードａ，ｂのノード容量が従来の半導体
記憶回路に比べて大きくなる。これにより、α線に起因
した外的要因によるデータ化け（データ反転）が起こり
にくくなり、ソフトエラー耐性の向上を図ることができ
る。また、この場合に製造工程が増加することもない。
さらに、ｐＭＯＳトランジスタＰＭ１は、ハイレベルに
プリチャージされた読出ビット線ＲＢＬ１の電荷の放電
を促進するので、読出ビット線ＲＢＬ１が論理的にハイ
レベルからローレベルに変化する際のスピードアップに
もなる。
１、ｐＭＯＳトランジスタＰＭ１、及びｎＭＯＳトラン
ジスタＮＲ１からなる読出回路によって記憶ノードａ，
ｂの記憶データを読み出した場合でも、記憶ノードａ，
ｂの記憶データの保持状態には何の影響も与えない。ま
た、ｎＭＯＳトランジスタＮＭ１のゲート端子は記憶ノ
ードａに容量として付加され、ｐＭＯＳトランジスタＰ
Ｍ１のゲート端子は記憶ノードｂに容量として付加され
るので、記憶ノードａ，ｂのノード容量が従来の半導体
記憶回路に比べて大きくなる。これにより、α線に起因
した外的要因によるデータ化け（データ反転）が起こり
にくくなり、ソフトエラー耐性の向上を図ることができ
る。また、この場合に製造工程が増加することもない。
さらに、ｐＭＯＳトランジスタＰＭ１は、ハイレベルに
プリチャージされた読出ビット線ＲＢＬ１の電荷の放電
を促進するので、読出ビット線ＲＢＬ１が論理的にハイ
レベルからローレベルに変化する際のスピードアップに
もなる。
【００２１】以上のように、この実施の形態１によれ
ば、製造工程数を増加することなくソフトエラー耐性を
向上させると共に、回路動作の高速化を従来のものと比
べてさらに向上できるという効果が得られる。
ば、製造工程数を増加することなくソフトエラー耐性を
向上させると共に、回路動作の高速化を従来のものと比
べてさらに向上できるという効果が得られる。
【００２２】実施の形態２.図２はこの発明の実施の形
態２における半導体記憶回路の回路図であり、図におい
て、図１における実施の形態１と同じ構成要素は同一の
符号で表すと共に、その説明は省略し、実施の形態１と
異なる構成要素について説明する。ｎＭＯＳトランジス
タＮＭ１のソース及びｐＭＯＳトランジスタＰＭ１のソ
ースは共に電圧ＶＤＤ、すなわち論理的にハイレベルの
固定電位に接続されている。また、ＰＲ１は、ｎＭＯＳ
トランジスタＮＭ１及びｐＭＯＳトランジスタＰＭ１の
各ドレインと読出ビット線ＲＢＬ１に接続されたｐＭＯ
Ｓトランジスタ（第３のＭＯＳトランジスタ）である。
態２における半導体記憶回路の回路図であり、図におい
て、図１における実施の形態１と同じ構成要素は同一の
符号で表すと共に、その説明は省略し、実施の形態１と
異なる構成要素について説明する。ｎＭＯＳトランジス
タＮＭ１のソース及びｐＭＯＳトランジスタＰＭ１のソ
ースは共に電圧ＶＤＤ、すなわち論理的にハイレベルの
固定電位に接続されている。また、ＰＲ１は、ｎＭＯＳ
トランジスタＮＭ１及びｐＭＯＳトランジスタＰＭ１の
各ドレインと読出ビット線ＲＢＬ１に接続されたｐＭＯ
Ｓトランジスタ（第３のＭＯＳトランジスタ）である。
【００２３】次に動作について説明する。ワード線ＷＬ
１，２がハイレベルの状態（アクティブ状態）の場合に
は、ｎＭＯＳトランジスタＮＡ１，２は共にオン状態に
なり、記憶ノードａはビット線ＢＬ１に接続され、記憶
ノードｂはビット線ＢＬ２に接続される。いま、記憶ノ
ードａが論理的にハイレベル（したがって、記憶ノード
ｂは論理的にローレベル）である場合には、ｎＭＯＳト
ランジスタＮＭ１及びｐＭＯＳトランジスタＰＭ１は共
にオン状態になり、これらのドレインは共にＶＤＤに接
続される。したがって、読出ビット線ＲＢＬ１がローレ
ベルにプリチャージされた状態で、読出制御線ＲＬ１が
ローレベル（アクティブ状態）になるとｐＭＯＳトラン
ジスタＰＲ１がオン状態になり、ローレベルにプリチャ
ージされた読出ビット線ＲＢＬ１にＶＤＤの電荷が充電
して、読出ビット線ＲＢＬ１は論理的にハイレベルにな
る。
１，２がハイレベルの状態（アクティブ状態）の場合に
は、ｎＭＯＳトランジスタＮＡ１，２は共にオン状態に
なり、記憶ノードａはビット線ＢＬ１に接続され、記憶
ノードｂはビット線ＢＬ２に接続される。いま、記憶ノ
ードａが論理的にハイレベル（したがって、記憶ノード
ｂは論理的にローレベル）である場合には、ｎＭＯＳト
ランジスタＮＭ１及びｐＭＯＳトランジスタＰＭ１は共
にオン状態になり、これらのドレインは共にＶＤＤに接
続される。したがって、読出ビット線ＲＢＬ１がローレ
ベルにプリチャージされた状態で、読出制御線ＲＬ１が
ローレベル（アクティブ状態）になるとｐＭＯＳトラン
ジスタＰＲ１がオン状態になり、ローレベルにプリチャ
ージされた読出ビット線ＲＢＬ１にＶＤＤの電荷が充電
して、読出ビット線ＲＢＬ１は論理的にハイレベルにな
る。
【００２４】逆に、記憶ノードａが論理的にローレベル
（したがって、記憶ノードｂは論理的にハイレベル）で
ある場合には、ｎＭＯＳトランジスタＮＭ１及びｐＭＯ
ＳトランジスタＰＭ１は共にオフ状態になる。したがっ
て、読出ビット線ＲＢＬ１がローレベルにプリチャージ
された状態で、読出制御線ＲＬ１がローレベルになり、
ｐＭＯＳトランジスタＰＲ１がオン状態になっても、ロ
ーレベルにプリチャージされた読出ビット線ＲＢＬ１は
ローレベルを維持する。
（したがって、記憶ノードｂは論理的にハイレベル）で
ある場合には、ｎＭＯＳトランジスタＮＭ１及びｐＭＯ
ＳトランジスタＰＭ１は共にオフ状態になる。したがっ
て、読出ビット線ＲＢＬ１がローレベルにプリチャージ
された状態で、読出制御線ＲＬ１がローレベルになり、
ｐＭＯＳトランジスタＰＲ１がオン状態になっても、ロ
ーレベルにプリチャージされた読出ビット線ＲＢＬ１は
ローレベルを維持する。
【００２５】このように、ｎＭＯＳトランジスタＮＭ
１、ｐＭＯＳトランジスタＰＭ１、及びｐＭＯＳトラン
ジスタＰＲ１からなる読出回路によって記憶ノードａ，
ｂの記憶データを読み出した場合でも、記憶ノードａ，
ｂの記憶データの保持状態には何の影響も与えない。ま
た、ｎＭＯＳトランジスタＮＭ１のゲート端子は記憶ノ
ードａに容量として付加され、ｐＭＯＳトランジスタＰ
Ｍ１のゲート端子は記憶ノードｂに容量として付加され
るので、記憶ノードａ，ｂのノード容量が従来の半導体
記憶回路に比べて大きくなる。これにより、α線に起因
した外的要因によるデータ化け（データ反転）が起こり
にくくなり、ソフトエラー耐性の向上を図ることができ
る。また、この場合に製造工程が増加することもない。
さらに、ｐＭＯＳトランジスタＰＭ１は、ローレベルに
プリチャージされた読出ビット線ＲＢＬ１にＶＤＤから
電荷を充電するのを促進するので、読出ビット線ＲＢＬ
１が論理的にローレベルからハイレベルに変化する際の
スピードアップにもなる。
１、ｐＭＯＳトランジスタＰＭ１、及びｐＭＯＳトラン
ジスタＰＲ１からなる読出回路によって記憶ノードａ，
ｂの記憶データを読み出した場合でも、記憶ノードａ，
ｂの記憶データの保持状態には何の影響も与えない。ま
た、ｎＭＯＳトランジスタＮＭ１のゲート端子は記憶ノ
ードａに容量として付加され、ｐＭＯＳトランジスタＰ
Ｍ１のゲート端子は記憶ノードｂに容量として付加され
るので、記憶ノードａ，ｂのノード容量が従来の半導体
記憶回路に比べて大きくなる。これにより、α線に起因
した外的要因によるデータ化け（データ反転）が起こり
にくくなり、ソフトエラー耐性の向上を図ることができ
る。また、この場合に製造工程が増加することもない。
さらに、ｐＭＯＳトランジスタＰＭ１は、ローレベルに
プリチャージされた読出ビット線ＲＢＬ１にＶＤＤから
電荷を充電するのを促進するので、読出ビット線ＲＢＬ
１が論理的にローレベルからハイレベルに変化する際の
スピードアップにもなる。
【００２６】以上のように、この実施の形態２によれ
ば、実施の形態１と同様に、製造工程数を増加すること
なくソフトエラー耐性を向上させると共に、回路動作の
高速化を従来のものと比べてさらに向上できるという効
果が得られる。
ば、実施の形態１と同様に、製造工程数を増加すること
なくソフトエラー耐性を向上させると共に、回路動作の
高速化を従来のものと比べてさらに向上できるという効
果が得られる。
【００２７】実施の形態３．図３はこの発明の実施の形
態３における半導体記憶回路の回路図であり、図におい
て、図１における実施の形態１と同じ構成要素は同一の
符号で表すと共に、その説明は省略し、実施の形態１と
異なる構成要素について説明する。ＮＭ２は記憶ノード
ａにゲート端子が接続され、ＧＮＤにソースが接続され
たｎＭＯＳトランジスタ（第１のＭＯＳトランジス
タ）、ＰＭ２は記憶ノードｂにゲート端子が接続され、
ＧＮＤにソースが接続され、ｎＭＯＳトランジスタＮＭ
２のドレインにドレインが接続されたｐＭＯＳトランジ
スタ（第２のＭＯＳトランジスタ）、ＮＲ２はｎＭＯＳ
トランジスタＮＭ２及びｐＭＯＳトランジスタＰＭ２の
各ドレインにソースが接続されたｎＭＯＳトランジスタ
（第３のＭＯＳトランジスタ）、ＲＬ２はｎＭＯＳトラ
ンジスタＮＲ２のゲート端子に接続された読出制御線、
ＲＢＬ２はｎＭＯＳトランジスタＮＲ２に接続された読
出ビット線である。
態３における半導体記憶回路の回路図であり、図におい
て、図１における実施の形態１と同じ構成要素は同一の
符号で表すと共に、その説明は省略し、実施の形態１と
異なる構成要素について説明する。ＮＭ２は記憶ノード
ａにゲート端子が接続され、ＧＮＤにソースが接続され
たｎＭＯＳトランジスタ（第１のＭＯＳトランジス
タ）、ＰＭ２は記憶ノードｂにゲート端子が接続され、
ＧＮＤにソースが接続され、ｎＭＯＳトランジスタＮＭ
２のドレインにドレインが接続されたｐＭＯＳトランジ
スタ（第２のＭＯＳトランジスタ）、ＮＲ２はｎＭＯＳ
トランジスタＮＭ２及びｐＭＯＳトランジスタＰＭ２の
各ドレインにソースが接続されたｎＭＯＳトランジスタ
（第３のＭＯＳトランジスタ）、ＲＬ２はｎＭＯＳトラ
ンジスタＮＲ２のゲート端子に接続された読出制御線、
ＲＢＬ２はｎＭＯＳトランジスタＮＲ２に接続された読
出ビット線である。
【００２８】すなわち、この実施の形態３においては、
実施の形態１におけるｐＭＯＳトランジスタＰＭ１、ｎ
ＭＯＳトランジスタＮＭ１、及びｎＭＯＳトランジスタ
ＮＲ１からなる読出回路（これを第１の読出回路とす
る）と並列に、ｐＭＯＳトランジスタＰＭ２、ｎＭＯＳ
トランジスタＮＭ２、及びｎＭＯＳトランジスタＮＲ２
からなる第２の読出回路が追加されている。したがっ
て、この実施の形態３における半導体記憶回路には２つ
の読出ポートが設けられている。第２の読出回路の動作
は、実施の形態１における第１の読出回路の動作と全く
同じであるので、その説明は省略する。
実施の形態１におけるｐＭＯＳトランジスタＰＭ１、ｎ
ＭＯＳトランジスタＮＭ１、及びｎＭＯＳトランジスタ
ＮＲ１からなる読出回路（これを第１の読出回路とす
る）と並列に、ｐＭＯＳトランジスタＰＭ２、ｎＭＯＳ
トランジスタＮＭ２、及びｎＭＯＳトランジスタＮＲ２
からなる第２の読出回路が追加されている。したがっ
て、この実施の形態３における半導体記憶回路には２つ
の読出ポートが設けられている。第２の読出回路の動作
は、実施の形態１における第１の読出回路の動作と全く
同じであるので、その説明は省略する。
【００２９】第１の読出回路及び第２の読出回路によっ
て記憶ノードａ，ｂの記憶データを読み出した場合で
も、記憶ノードａ，ｂの記憶データの保持状態には何の
影響も与えない。また、ｎＭＯＳトランジスタＮＭ１，
ＮＭ２の２つのゲート端子は記憶ノードａに容量として
付加され、ｐＭＯＳトランジスタＰＭ１，ＰＭ２の２つ
のゲート端子は記憶ノードｂに容量として付加されるの
で、記憶ノードａ，ｂのノード容量は実施の形態１の半
導体記憶回路に比べてさらに大きくなる。これにより、
α線に起因した外的要因によるデータ化け（データ反
転）がさらに起こりにくくなり、ソフトエラー耐性の向
上をよりいっそう図ることができる。また、この場合に
製造工程が増加することもない。さらに、ｐＭＯＳトラ
ンジスタＰＭ１，ＰＭ２は、ハイレベルにプリチャージ
された読出ビット線ＲＢＬ１，２の電荷の放電を促進す
るので、読出ビット線ＲＢＬ１，２が論理的にハイレベ
ルからローレベルに変化する際のスピードアップにもな
る。
て記憶ノードａ，ｂの記憶データを読み出した場合で
も、記憶ノードａ，ｂの記憶データの保持状態には何の
影響も与えない。また、ｎＭＯＳトランジスタＮＭ１，
ＮＭ２の２つのゲート端子は記憶ノードａに容量として
付加され、ｐＭＯＳトランジスタＰＭ１，ＰＭ２の２つ
のゲート端子は記憶ノードｂに容量として付加されるの
で、記憶ノードａ，ｂのノード容量は実施の形態１の半
導体記憶回路に比べてさらに大きくなる。これにより、
α線に起因した外的要因によるデータ化け（データ反
転）がさらに起こりにくくなり、ソフトエラー耐性の向
上をよりいっそう図ることができる。また、この場合に
製造工程が増加することもない。さらに、ｐＭＯＳトラ
ンジスタＰＭ１，ＰＭ２は、ハイレベルにプリチャージ
された読出ビット線ＲＢＬ１，２の電荷の放電を促進す
るので、読出ビット線ＲＢＬ１，２が論理的にハイレベ
ルからローレベルに変化する際のスピードアップにもな
る。
【００３０】なお、上記実施の形態３においては、２つ
の読出ポートを設けた半導体記憶回路について説明した
が、３つ以上の複数の読出ポートを有する場合でも同様
に、記憶ノードａ，ｂの記憶データの保持状態には何の
影響も与えない。また、記憶ノードａ，ｂのノード容量
はさらに大きくなり、α線に起因した外的要因によるデ
ータ化け（データ反転）が極めて起こりにくくなり、非
常に高いソフトエラー耐性を実現することができる。さ
らに、複数の読出回路の製造工程も単一の読出回路の場
合と同じ製造工程で成形できる。
の読出ポートを設けた半導体記憶回路について説明した
が、３つ以上の複数の読出ポートを有する場合でも同様
に、記憶ノードａ，ｂの記憶データの保持状態には何の
影響も与えない。また、記憶ノードａ，ｂのノード容量
はさらに大きくなり、α線に起因した外的要因によるデ
ータ化け（データ反転）が極めて起こりにくくなり、非
常に高いソフトエラー耐性を実現することができる。さ
らに、複数の読出回路の製造工程も単一の読出回路の場
合と同じ製造工程で成形できる。
【００３１】以上のように、この実施の形態３によれ
ば、複数の読出ポートを有する場合でも、製造工程数を
増加することなくソフトエラー耐性をよりいっそう向上
させると共に、回路動作の高速化を従来のものと比べて
さらに向上できるという効果が得られる。
ば、複数の読出ポートを有する場合でも、製造工程数を
増加することなくソフトエラー耐性をよりいっそう向上
させると共に、回路動作の高速化を従来のものと比べて
さらに向上できるという効果が得られる。
【００３２】実施の形態４．図４はこの発明の実施の形
態４における半導体記憶回路の回路図であり、図におい
て、図２における実施の形態２と同じ構成要素は同一の
符号で表すと共に、その説明は省略し、実施の形態２と
異なる構成要素について説明する。ＮＭ２は記憶ノード
ａにゲート端子が接続され、電圧ＶＤＤにソースが接続
されたｎＭＯＳトランジスタ、ＰＭ２は記憶ノードｂに
ゲート端子が接続され、電圧ＶＤＤにソースが接続さ
れ、ｎＭＯＳトランジスタＮＭ２のドレインにドレイン
が接続されたｐＭＯＳトランジスタ、ＰＲ２はｎＭＯＳ
トランジスタＮＭ２及びｐＭＯＳトランジスタＰＭ２の
各ドレインにソースが接続されたｐＭＯＳトランジス
タ、ＲＬ２はｐＭＯＳトランジスタＰＲ２のゲート端子
に接続された読出制御線、ＲＢＬ２はｐＭＯＳトランジ
スタＰＲ２に接続された読出ビット線である。
態４における半導体記憶回路の回路図であり、図におい
て、図２における実施の形態２と同じ構成要素は同一の
符号で表すと共に、その説明は省略し、実施の形態２と
異なる構成要素について説明する。ＮＭ２は記憶ノード
ａにゲート端子が接続され、電圧ＶＤＤにソースが接続
されたｎＭＯＳトランジスタ、ＰＭ２は記憶ノードｂに
ゲート端子が接続され、電圧ＶＤＤにソースが接続さ
れ、ｎＭＯＳトランジスタＮＭ２のドレインにドレイン
が接続されたｐＭＯＳトランジスタ、ＰＲ２はｎＭＯＳ
トランジスタＮＭ２及びｐＭＯＳトランジスタＰＭ２の
各ドレインにソースが接続されたｐＭＯＳトランジス
タ、ＲＬ２はｐＭＯＳトランジスタＰＲ２のゲート端子
に接続された読出制御線、ＲＢＬ２はｐＭＯＳトランジ
スタＰＲ２に接続された読出ビット線である。
【００３３】すなわち、この実施の形態４においては、
実施の形態２におけるｐＭＯＳトランジスタＰＭ１、ｎ
ＭＯＳトランジスタＮＭ１、及びｐＭＯＳトランジスタ
ＰＲ１からなる読出回路（これを第１の読出回路とす
る）と並列に、ｐＭＯＳトランジスタＰＭ２、ｎＭＯＳ
トランジスタＮＭ２、及びｐＭＯＳトランジスタＰＲ２
からなる第２の読出回路が追加されている。したがっ
て、この実施の形態４における半導体記憶回路には２つ
の読出ポートが設けられている。第２の読出回路の動作
は、実施の形態２における第１の読出回路の動作と全く
同じであるので、その説明は省略する。
実施の形態２におけるｐＭＯＳトランジスタＰＭ１、ｎ
ＭＯＳトランジスタＮＭ１、及びｐＭＯＳトランジスタ
ＰＲ１からなる読出回路（これを第１の読出回路とす
る）と並列に、ｐＭＯＳトランジスタＰＭ２、ｎＭＯＳ
トランジスタＮＭ２、及びｐＭＯＳトランジスタＰＲ２
からなる第２の読出回路が追加されている。したがっ
て、この実施の形態４における半導体記憶回路には２つ
の読出ポートが設けられている。第２の読出回路の動作
は、実施の形態２における第１の読出回路の動作と全く
同じであるので、その説明は省略する。
【００３４】第１の読出回路及び第２の読出回路によっ
て記憶ノードａ，ｂの記憶データを読み出した場合で
も、記憶ノードａ，ｂの記憶データの保持状態には何の
影響も与えない。また、ｎＭＯＳトランジスタＮＭ１，
ＮＭ２の２つのゲート端子は記憶ノードａに容量として
付加され、ｐＭＯＳトランジスタＰＭ１，ＰＭ２の２つ
のゲート端子は記憶ノードｂに容量として付加されるの
で、記憶ノードａ，ｂのノード容量は実施の形態２の半
導体記憶回路に比べてさらに大きくなる。これにより、
α線に起因した外的要因によるデータ化け（データ反
転）がさらに起こりにくくなり、ソフトエラー耐性の向
上をよりいっそう図ることができる。また、この場合に
製造工程が増加することもない。さらに、ｐＭＯＳトラ
ンジスタＰＭ１，ＰＭ２は、ローレベルにプリチャージ
された読出ビット線ＲＢＬ１，２にＶＤＤから電荷を充
電するのを促進するので、読出ビット線ＲＢＬ１，２が
論理的にローレベルからハイレベルに変化する際のスピ
ードアップにもなる。
て記憶ノードａ，ｂの記憶データを読み出した場合で
も、記憶ノードａ，ｂの記憶データの保持状態には何の
影響も与えない。また、ｎＭＯＳトランジスタＮＭ１，
ＮＭ２の２つのゲート端子は記憶ノードａに容量として
付加され、ｐＭＯＳトランジスタＰＭ１，ＰＭ２の２つ
のゲート端子は記憶ノードｂに容量として付加されるの
で、記憶ノードａ，ｂのノード容量は実施の形態２の半
導体記憶回路に比べてさらに大きくなる。これにより、
α線に起因した外的要因によるデータ化け（データ反
転）がさらに起こりにくくなり、ソフトエラー耐性の向
上をよりいっそう図ることができる。また、この場合に
製造工程が増加することもない。さらに、ｐＭＯＳトラ
ンジスタＰＭ１，ＰＭ２は、ローレベルにプリチャージ
された読出ビット線ＲＢＬ１，２にＶＤＤから電荷を充
電するのを促進するので、読出ビット線ＲＢＬ１，２が
論理的にローレベルからハイレベルに変化する際のスピ
ードアップにもなる。
【００３５】なお、上記実施の形態４においては、２つ
の読出ポートを設けた半導体記憶回路について説明した
が、３つ以上の複数の読出ポートを有する場合でも同様
に、記憶ノードａ，ｂの記憶データの保持状態には何の
影響も与えない。また、記憶ノードａ，ｂのノード容量
はさらに大きくなり、α線に起因した外的要因によるデ
ータ化け（データ反転）が極めて起こりにくくなり、非
常に高いソフトエラー耐性を実現することができる。さ
らに、複数の読出回路の製造工程も単一の読出回路の場
合と同じ製造工程で成形できる。
の読出ポートを設けた半導体記憶回路について説明した
が、３つ以上の複数の読出ポートを有する場合でも同様
に、記憶ノードａ，ｂの記憶データの保持状態には何の
影響も与えない。また、記憶ノードａ，ｂのノード容量
はさらに大きくなり、α線に起因した外的要因によるデ
ータ化け（データ反転）が極めて起こりにくくなり、非
常に高いソフトエラー耐性を実現することができる。さ
らに、複数の読出回路の製造工程も単一の読出回路の場
合と同じ製造工程で成形できる。
【００３６】以上のように、この実施の形態４によれ
ば、複数の読出ポートを有する場合でも、製造工程数を
増加することなくソフトエラー耐性をよりいっそう向上
させると共に、回路動作の高速化を従来のものと比べて
さらに向上できるという効果が得られる。
ば、複数の読出ポートを有する場合でも、製造工程数を
増加することなくソフトエラー耐性をよりいっそう向上
させると共に、回路動作の高速化を従来のものと比べて
さらに向上できるという効果が得られる。
【００３７】
【発明の効果】以上のように、この発明によれば、半導
体記憶回路を、第１のワード線がアクティブ状態のとき
に第１のビット線に接続される第１の記憶ノードに入力
端子が接続され第２のワード線がアクティブのときに第
２のビット線に接続される第２の記憶ノードに出力端子
が接続された第１のインバータ回路と、第２の記憶ノー
ドに入力端子が接続され第１の記憶ノードに出力端子が
接続された第２のインバータ回路と、第１の記憶ノード
にゲート端子が接続された第１のＭＯＳトランジスタ
と、第２の記憶ノードにゲート端子が接続され第１のＭ
ＯＳトランジスタのドレインにドレインが接続された第
２のＭＯＳトランジスタと、ゲート端子に接続された読
出制御線がアクティブ状態のときにソース・ドレイン間
が導通して第１のＭＯＳトランジスタ及び第２のＭＯＳ
トランジスタの各ドレインを読出ビット線に接続させる
第３のＭＯＳトランジスタとを備えるように構成したの
で、製造工程数を増加することなくソフトエラー耐性を
よりいっそう向上させると共に、回路動作の高速化を従
来のものと比べてさらに向上できるという効果がある。
体記憶回路を、第１のワード線がアクティブ状態のとき
に第１のビット線に接続される第１の記憶ノードに入力
端子が接続され第２のワード線がアクティブのときに第
２のビット線に接続される第２の記憶ノードに出力端子
が接続された第１のインバータ回路と、第２の記憶ノー
ドに入力端子が接続され第１の記憶ノードに出力端子が
接続された第２のインバータ回路と、第１の記憶ノード
にゲート端子が接続された第１のＭＯＳトランジスタ
と、第２の記憶ノードにゲート端子が接続され第１のＭ
ＯＳトランジスタのドレインにドレインが接続された第
２のＭＯＳトランジスタと、ゲート端子に接続された読
出制御線がアクティブ状態のときにソース・ドレイン間
が導通して第１のＭＯＳトランジスタ及び第２のＭＯＳ
トランジスタの各ドレインを読出ビット線に接続させる
第３のＭＯＳトランジスタとを備えるように構成したの
で、製造工程数を増加することなくソフトエラー耐性を
よりいっそう向上させると共に、回路動作の高速化を従
来のものと比べてさらに向上できるという効果がある。
【００３８】この発明によれば、半導体記憶回路を、第
１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、
及び第３のＭＯＳトランジスタからなる読出回路が第１
の記憶ノード及び第２の記憶ノードに並列に複数接続さ
れ各読出回路ごとに独立して接続された読出制御線がア
クティブ状態のときにそのアクティブ状態の読出回路に
おいて第３のＭＯＳトランジスタのソース・ドレイン間
が導通して第１のＭＯＳトランジスタ及び第２のＭＯＳ
トランジスタの各ドレインを読出ビット線に接続させる
ように構成したので、複数の読出ポートを有する場合で
も、製造工程数を増加することなくソフトエラー耐性を
よりいっそう向上させると共に、回路動作の高速化を従
来のものと比べてさらに向上できるという効果がある。
１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、
及び第３のＭＯＳトランジスタからなる読出回路が第１
の記憶ノード及び第２の記憶ノードに並列に複数接続さ
れ各読出回路ごとに独立して接続された読出制御線がア
クティブ状態のときにそのアクティブ状態の読出回路に
おいて第３のＭＯＳトランジスタのソース・ドレイン間
が導通して第１のＭＯＳトランジスタ及び第２のＭＯＳ
トランジスタの各ドレインを読出ビット線に接続させる
ように構成したので、複数の読出ポートを有する場合で
も、製造工程数を増加することなくソフトエラー耐性を
よりいっそう向上させると共に、回路動作の高速化を従
来のものと比べてさらに向上できるという効果がある。
【００３９】この発明によれば、半導体記憶回路におい
て、第１のＭＯＳトランジスタをｐＭＯＳトランジスタ
で構成し、第２のＭＯＳトランジスタをｎＭＯＳトラン
ジスタで構成したので、記憶ノードの安定性が向上する
と共に読出しアクセスも速くなるという効果がある。
て、第１のＭＯＳトランジスタをｐＭＯＳトランジスタ
で構成し、第２のＭＯＳトランジスタをｎＭＯＳトラン
ジスタで構成したので、記憶ノードの安定性が向上する
と共に読出しアクセスも速くなるという効果がある。
【００４０】この発明によれば、半導体記憶回路におい
て、第３のＭＯＳトランジスタをｎＭＯＳトランジスタ
又はｐＭＯＳトランジスタで構成したので、パターン形
成のレイアウトが容易になると共に製造工程の増加を招
くことがないという効果がある。
て、第３のＭＯＳトランジスタをｎＭＯＳトランジスタ
又はｐＭＯＳトランジスタで構成したので、パターン形
成のレイアウトが容易になると共に製造工程の増加を招
くことがないという効果がある。
【図１】 この発明の実施の形態１における半導体記憶
回路の回路図である。
回路の回路図である。
【図２】 この発明の実施の形態２における半導体記憶
回路の回路図である。
回路の回路図である。
【図３】 この発明の実施の形態３における半導体記憶
回路の回路図である。
回路の回路図である。
【図４】 この発明の実施の形態４における半導体記憶
回路の回路図である。
回路の回路図である。
【図５】 従来の半導体記憶回路における２つのインバ
ータ回路の回路図である。
ータ回路の回路図である。
【図６】 図５における各インバータ回路の内部トラン
ジスタの回路図である。
ジスタの回路図である。
【図７】 従来の半導体記憶回路の回路図である。
ａ 記憶ノード（第１の記憶ノード）、ｂ 記憶ノード
（第２の記憶ノード）、ＢＬ１ ビット線（第１のビッ
ト線）、ＢＬ２ ビット線（第２のビット線）、ＢＬ１
１，ＢＬ１２ ビット線、ＩＮＶ１ インバータ回路
（第１のインバータ回路）、ＩＮＶ２ インバータ回路
（第２のインバータ回路）、ＩＮＶ１１，ＩＮＶ１２，
ＩＮＶ１３ インバータ回路、ＮＡ１，ＮＡ２ ｎＭＯ
Ｓトランジスタ、ＮＡ１１，ＮＡ１２ ｎＭＯＳトラン
ジスタ、ＮＭ１，ＮＭ２ ｎＭＯＳトランジスタ（第１
のＭＯＳトランジスタ）、ＮＲ１，ＮＲ２ ｎＭＯＳト
ランジスタ（第３のＭＯＳトランジスタ）、ＮＲ１１
ｎＭＯＳトランジスタ、ＰＭ１，ＰＭ２ ｐＭＯＳトラ
ンジスタ（第２のＭＯＳトランジスタ）、ＰＲ１，ＰＲ
２ ｐＭＯＳトランジスタ（第３のＭＯＳトランジス
タ）、ＲＢＬ１，ＲＢＬ２ 読出ビット線、ＲＢＬ１１
読出ビット線、ＲＬ１，ＲＬ２ 読出制御線、ＲＬ１
１ 読出制御線、ＷＬ１ ワード線（第１のワード
線）、ＷＬ２ ワード線（第２のワード線）、ＷＬ１１
ワード線。
（第２の記憶ノード）、ＢＬ１ ビット線（第１のビッ
ト線）、ＢＬ２ ビット線（第２のビット線）、ＢＬ１
１，ＢＬ１２ ビット線、ＩＮＶ１ インバータ回路
（第１のインバータ回路）、ＩＮＶ２ インバータ回路
（第２のインバータ回路）、ＩＮＶ１１，ＩＮＶ１２，
ＩＮＶ１３ インバータ回路、ＮＡ１，ＮＡ２ ｎＭＯ
Ｓトランジスタ、ＮＡ１１，ＮＡ１２ ｎＭＯＳトラン
ジスタ、ＮＭ１，ＮＭ２ ｎＭＯＳトランジスタ（第１
のＭＯＳトランジスタ）、ＮＲ１，ＮＲ２ ｎＭＯＳト
ランジスタ（第３のＭＯＳトランジスタ）、ＮＲ１１
ｎＭＯＳトランジスタ、ＰＭ１，ＰＭ２ ｐＭＯＳトラ
ンジスタ（第２のＭＯＳトランジスタ）、ＰＲ１，ＰＲ
２ ｐＭＯＳトランジスタ（第３のＭＯＳトランジス
タ）、ＲＢＬ１，ＲＢＬ２ 読出ビット線、ＲＢＬ１１
読出ビット線、ＲＬ１，ＲＬ２ 読出制御線、ＲＬ１
１ 読出制御線、ＷＬ１ ワード線（第１のワード
線）、ＷＬ２ ワード線（第２のワード線）、ＷＬ１１
ワード線。
Claims (4)
- 【請求項１】 第１のワード線がアクティブ状態のとき
に第１のビット線に接続される第１の記憶ノードに入力
端子が接続され第２のワード線がアクティブのときに第
２のビット線に接続される第２の記憶ノードに出力端子
が接続された第１のインバータ回路と、 前記第２の記憶ノードに入力端子が接続され前記第１の
記憶ノードに出力端子が接続された第２のインバータ回
路と、 前記第１の記憶ノードにゲート端子が接続された第１の
ＭＯＳトランジスタと、 前記第２の記憶ノードにゲート端子が接続され前記第１
のＭＯＳトランジスタのドレインにドレインが接続され
た第２のＭＯＳトランジスタと、 ゲート端子に接続された読出制御線がアクティブ状態の
ときにソース・ドレイン間が導通して前記第１のＭＯＳ
トランジスタ及び前記第２のＭＯＳトランジスタの各ド
レインを読出ビット線に接続させる第３のＭＯＳトラン
ジスタと、 を備えた半導体記憶回路。 - 【請求項２】 第１のＭＯＳトランジスタ、第２のＭＯ
Ｓトランジスタ、及び第３のＭＯＳトランジスタからな
る読出回路が第１の記憶ノード及び第２の記憶ノードに
並列に複数接続され各読出回路ごとに独立して接続され
た読出制御線がアクティブ状態のときにそのアクティブ
状態の読出回路において前記第３のＭＯＳトランジスタ
のソース・ドレイン間が導通して前記第１のＭＯＳトラ
ンジスタ及び前記第２のＭＯＳトランジスタの各ドレイ
ンを読出ビット線に接続させることを特徴とする請求項
１記載の半導体記憶回路。 - 【請求項３】 第１のＭＯＳトランジスタはｐＭＯＳト
ランジスタで構成され、第２のＭＯＳトランジスタはｎ
ＭＯＳトランジスタで構成されていることを特徴とする
請求項１又は請求項２記載の半導体記憶回路。 - 【請求項４】 第３のＭＯＳトランジスタはｎＭＯＳト
ランジスタ又はｐＭＯＳトランジスタで構成されている
ことを特徴とする請求項１から請求項３のうちのいずれ
か１項記載の半導体記憶回路。
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