TW550568B - Semiconductor memory with improved soft error resistance - Google Patents

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Koji Nii
Shoji Okuda
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Description

550568 五、發明說明（1) 發明所屬的技術領域： 此發明是有關於增進軟性錯誤耐受性之半導體記憶體 電路。 習知技術： 圖5為先前的半導體記憶電路的一例之sj^AM的記憶體 核心的電路圖，圖中’ I NVl 1與I NV1 2為反向器電路，a與b 為記憶節點。圖6為將圖5中的反向器電路丨nv 11與I NV1 2以 M0S電晶體來構成時的電路圖，PMn為㈣㈧電晶體，M11 為nMOS電晶體，IN為輸入端子，out為輸出端子。 接著說明其動作。 圖6中，當輸入端子lN在邏輯上為高電位（亦即，電壓 VDD)時，pMOS電晶體PM1 1為關狀態，nM〇s電晶體nmu為開 狀態。因此，輸出端子0UT經由NM0S電晶體關11盥(^1)線2 連接、，在邏輯上成為低電位。相反地，當輸入端子⑺在 輯上為低電位（亦即、GND(接地時，pM〇s電晶體Μη 開狀態，nMOS電晶體NM1丨為關狀態。因此，輸出端子〇以 經由pMOS電晶體PM11與VDD線相連接，在邏輯上成為高 ί二：ί向器電路中的輸入的邏輯與輸出的邏輯成：位 互補的關係。 一在圖5中，因為各記憶節點a，b為相位互補的 田一邊的冗憶節點a在邏輯上為高電位時，另一 郎點b在邏輯上成為低電位而穩定。或者說，卷一邊^思 憶節點a在邏輯上為低電位日寺，另1的記^
2103-4814-PF(N);ahddub.ptd 第5頁 50568 五、發明說明（2) 上為高電位而穩定。如此，2個記憶節點a，b 持相反的電位，存在2個安定狀態，而得以保持其記憶資 料。 . 、 另一方面，近年來達到電腦高速化的方法之一為導入 多處理器的技術、，要求複數個CPU要能共用一個記憶體區 域亦即可以伙複數個輸出入埠來對1個記憶體進行存取 之多埠（Multi-port)記憶體的要求越來越強。 圖7為使用圖5中之各記憶節點a與1)成相位互補關係之 2個反向器電路INV11及INV12，可以從來進行存取 之先前的2埠（2-P〇rt)RAM的電路圖，圖中，NAUg與記憶 節點a相連接之nM0S電晶體，NA1 2為與記憶節點b相連接之 nMOS電晶體，INV13為將輸入與記億節點3相連接之反向器 電路，NR11為與反向器電路INV13的輸出相連接inM〇s電 晶體，WL11為與nM0S電晶體NA11與BL12的閘極端子相連接 之字元線、BL1 1與BL12為分別與nM〇S電晶體ΝΑΙ 1與NA12相 連接之位元線，RL11為與nMOS電晶體NR11的閘極端子相連 接之讀出控制線，RBL11為與nM〇S電晶體NR11相連接之讀 出位元線。 # 接著說明其動作。 當字元線WL 11在高電位的狀態時，nM〇S電晶體ναι 1與 ΝΑ 1 2 —起成為開狀態，記憶節點&與字元線BL丨丨相連接， δ己憶卽點b與字元線B L1 2相連接。此時，當讀出控制線 RL1 1成為高電位時，記憶節點&的記憶資料經由反向器電 路INV1 3輸出到讀出位元線rblu上。 时一
第6頁 2103-4814-PF(N);ahddub.ptd 50568 五、發明說明（3) 如此’以C Μ 〇 $ Φ a μ 埠RAM等的半導_ 1 的反向器電路所構成的SRAM或多 程度的記憶容有非常好的安定性，在一定 題。 Βθ 小的條件下，雜訊都不會成為問 發明所欲解決之^課題· 因為失^前的丰莫# 大小被限制的條= =上的構成，在晶片 的課題。在半導體記憶電° 了 =里吩，會產生軟性錯誤 在封裝中之微量的放：性物晳所二f的原因之-是從包含 如14供3。μ*的放射陡物質所放出的α線，造成所謂的 权性錯=此α線射入記憶體單元内時產生許多的 洞對，其會使記憶資料變得無法辨識（資料反轉）。 電 軟性錯誤隨著元件的縮小化’記憶節點的節點 小而變得容易發生。例如，圖7中，因為記憶節點&與反向 1§電路INV13相連接，所以記憶節點1)的節點容量較記 點a的節點容量小。要不增加2埠RAM的大小來增加記\隐\即 量’便需要縮小M0S電晶體的大小，其結果是^記憶== 的節點容量變得更小，造成發生軟性錯誤發生的機率變 高。 要使軟性錯誤不易發生的對策，被提出了增加記情^ 點的郎點谷里’來預防因α線所引起的電子電洞對而生 記憶資料的反轉。例如，依據特開平9 —27〇469號公報仏在 記憶節點與半導體基板之間插入薄的活性區城爽b 丄在 容，藉此來增加記憶節點的節點容量。找术&成電 m 2103-4814-PF(N);ahddub.ptd 第7頁 550568 五、發明說明⑷ 但是，此方法因為需要增加形成電容所需的 + 驟，會造成成本的增加。且因為製造步驟數增加，以二1 成良率的降低。 曰w 此發明是為了解決上述的課題’目的在提供一 體記憶電路，可以不增加製造步驟數， 進 2 誤的耐受性。 《适对孕人性錯 課題之解決手段： 本發明之半導體記憶電路，包括·楚^ c σ 當第1字元線在活性（Active)狀態時，盥繁向一裔電路’ 的第1記憶節點與其輸入端子相連接，:兀各相連接 狀態時，與第2位元線相連接的第2記田：：2 f ’舌性
相連接·，第2反向器電路，上述第2記==輸出端子 , 隱郎點與其輪入J2L 相連接，上述第1記憶節點與其輸出端子相連接、；及 出電路，其輸入端子與上述第！記憶節點及上 = =相連接’輸出端子與讀出位元線相連接 ^印 電路包括：第聽電晶體，問極端子與上述w記第以 ίί接，及Ϊ2:!?晶體’閘極端子與上述第2記憶節點相 連接，放極與上述第！ M0S電晶體的及極相連接；及 3_電晶，’與間極端子相連接的讀出控制線在活性狀能 時，源極與汲極間會導通，將上述第i M〇s 述·^ 第2M0S，晶體的各個汲極與讀出位元線相連接。 之 、此時，第1 M〇s電晶體由源極接地之nM〇s電晶體來構 成，第2M0S電晶體由源極接地之M〇s電晶體來構成亦可。 第8頁 2103-4814-PF(N);ahddub.ptd 50568 五、發明說明（5) 第3M0S電晶體可以用nM〇s電晶體來構成。 第1 M0S電晶體可以由源極盥電 體所構成，第軸電晶體可以由連接之_電晶 电日日m j以由源極與電源電壓相連接之 pMOS電晶體來構成。 第3M0S電晶體可以由pM〇s電晶體來構成。 上述半，體記憶電路中至少具有一個第2讀出電路， 與上述第1讀出電路為相同構成，其輸入端子盥上述第工 憶節點及上述第2記憶節點相連接，輸出端子與第2讀出位 7G線相連接，該第2讀出電路的第3M〇s電晶體，當盥盆閘 極相連接之讀出控制線在活性狀態時，其源極與汲極間 導通，將上述第1M0S電晶體及上述第2M〇s電晶體的各個汲 極與上述第2讀出位元線相連接。 各第1Μ 0 S電θθ _可以由源極接地之η μ 〇 $電晶體來構 成，各第2M0S電晶體可以由源極接地之pM〇s電晶體來構 成。 各第3M0S電晶體可以由nMOS電晶體來構成。 各第1M0S電晶體可以由源極與電源電壓相連接之nM〇s 電 體來構成’各第2 Μ 0 S電晶體可以由源極與電源電壓相 連接之pMOS電晶體來構成。 各第3M0S電晶體可以由pMOS電晶體來構成。 發明的實施形態： 以下說明此發明實施形態 ι,ηΊΙΚ 2103-4814-PF(N)；ahddub.ptd 第9頁 550568 五、發明言兒明（6) 貫施形態1 : 圖1為此發明的實施形態1中之半導體記憶電路的電路 圖’圖中’ I NV1與INV2為相位互補之反向器電路（第1反向 器電路與第2反向器電路），a與b為記憶節點（第i記憶節點 與第2 §己憶卽點），ΝΑ 1為與記憶節點a相連接之nM〇§電晶 體’ NA2為與記憶節點b相連接之nM〇s電晶體，NM1為閘極 端子與記憶節點a相連接，源極與⑽^相連接之“⑽電晶體 (第1MOS電晶體），PM1為閘極端子與記憶節點b相連接，源 極與GND相連接，nMOS電晶體NM1的沒極與pM〇S電晶體（第 2M0S電晶體）的汲極相連接，NR1為源極與⑽⑽電晶體nmi 及pMOS電晶體PM1的各汲極相連接之nM〇s電晶體（第3M〇s電 晶體）、WL1與WL2分別為與“⑽電晶體NM與NA2的閘極端 子相連接之字元線（第1字元線與第2字元線），BL1與BL2分 別為與nMOS電晶體NA1與NA2相連接之位元線（第}位元線與 第2位元線），RL1為與nM〇S電晶體NR1的閘極端子相連接^ 讀出控制線，RBL1為與nM0S電晶體NR1相連接之讀出位元 線。1為由nMOS電晶體NM1，PM0S電晶體PM1 &nM〇s電晶體 NR1所構成之讀出電路。 以下說明其動作。 當字元線WL1，2為高電位（活性狀態）時，_ ^丨與^2都成為開狀態，記憶節點8與位元線bu相連接’ ^憶節點b與位元，BL2相連接。當記憶節點a為邏輯上高 ”位（因此，§己憶節點b為邏輯上低電位） NM1及PM0S電晶體PM1都成為開狀能，/ 電日日體 丨取乃開狀恶，廷些的各個汲極都盥
550568 五、發明言兒明（7) GND相達接。因此，當讀出位元線rBli被預先充電成高電 位叶’當讀出控制線RL1為高電位（活性狀態），nMOS電晶 體NR 1成為開狀態，被預先充電為高電位之讀出位元線 RBL1的電荷開始放電’變成邏輯上低電位。 才目反地，當記憶節點a為邏輯上低電位（因此記憶節點 b為邏輯上高電位）時’nMOS電晶體NM1及pMOS電晶體PM1都 成為關狀恶。因此’當項出位元線r B L1被預先充電成高電 位的狀時’若是讀出控制線r L 1為高電位，η μ 〇 s電晶體 NR1成為開狀態時，被預先充電成高電位之讀出位元線 RBL1的電荷不會放電’而能維持邏輯上高電位。 因此，由nMOS電晶體ΝΜ1、PM0S電晶體PM1、及nM〇s雷 晶體㈣所構成的讀出電路!來讀出記憶節點上=| 料時，對記憶節點a ’ b的記憶資料的保持狀態不會有任何 的影響。因為η Μ 0 S電晶體Ν Μ 1的閘極端子作為記憶節點&的 容量’ PM0S電晶體PM1的閘極端子作為記憶節點b'的容量來 追加’所以記憶節點a ’ b的節點容量較先前的半導體記憶 電路大。藉此’因α線等外部原因所引起的資料變化(°資〜 料反轉）變得不易發生’可以改進對軟性錯誤的财受性。' 而且此時不用增加製造步驟。此外，因為pM〇s電晶體ρΜ1 可以促進被預先充電到高電位之讀出位元線⑽以的電荷的 放電’可以加快讀出位元線RBL1從邏輯上高電位變化到低 電位時的速度。 ^ 如以上所述’依據此實施的形態i，可以不用增加繫 造步騸數而能改進對軟性錯誤的耐受性，同時與先前的電
550568 五、發明說明（8) 路相比，可以進一步達到電路動作的高速化 實施形態2 : 圖2為此發明的實施形態2中之半導體記憶電路的電路 圖，圖中與圖1中的實施形態i相同的構成要素則標示相同 的符號，並省略其說明，且僅針對與實施形態j相異的構 成要素來做說明。圖2中，la為由nM〇s電晶體NM1，pM〇s電 晶體PM1，及pMOS電晶體PR1所構成的讀出電路。在此電路 中，nMOS電晶體NM1的源極及pM〇s電晶體pM1的源極一起連 接到電壓VDD、亦即邏輯上高電位的固定電位。PR!為將 nMOS電晶體NM1及pMOS電晶體PM1的各汲極與讀出位元線 RBL1相連接之pMOS電晶體（第3M〇s電晶體）。 、 以下說明其動作。 當字元線WL1與WL2為高電位（活性狀態）時，nM〇s電晶 體NA1與NA2都成為開狀態，記憶節點a與位元線相連 接丄記憶節點b與位元線BL2相連接。當記憶節點a為邏輯 上高電位（因此、記憶節點b為邏輯上低電位）時，nM〇s電 晶體NM1及pMOS電晶體PM1都成為開狀態，這些的各個汲極 都與VDD相連接。因此，當讀出位元線〇11在被預先充電 成低電位的狀態時，當讀出控制線RL1成為低電位（活性狀 態夺，pMOS電晶體PR1成為開狀態，被預先充電為低電位 之讀出位元線RBL1被VDD的電荷充電，使讀出位元線⑽以 變成邏輯上高電位。 冲目反地，當記憶節點a為邏輯上低電位（因此，記憶節
550568 五、發明說明（9) 點b為邏輯上高電位）時，nMOS電晶體NM1及pMOS電晶體PM1 都成為關狀態，因此，當讀出位元線尺^1被預先充電成低 電位的狀態時，當讀出控制線RL 1成為低電位，PM0S電晶 體PR 1成為開狀態時，被預先充電成低電位之讀出位元線 RBL1的電荷會維持在低電位。 因此’由nMOS電晶體簡1、p_電晶體pM1、及pM〇s電 曰曰體P R 1所構成的讀出電路j a來讀出記憶節點a，b的記憶 2 Ϊ塑對2節點a，b的記憶資料的保持狀態不會有任 -電晶體NM1的閘極端子作為記憶'節點a的容 加，所以記憶節點a，b的t Λ Λ憶節點b的容f來追 路大。藉此，目α線等點谷置較先前的半導體記憶電 反轉）變得不易發生’可°原因所引起的資料變化（資料 且此時不用增加製造步驟改進對軟性錯誤的耐受性。而 以促進被預先充電到^電。此外，因為PM〇S電晶體PM1可 荷充電，可以加快讀出位立之讀出位元線RBL1被VDD的電 高電位時的速度。 几線RBL1從邏輯上低電位變化到 如以上所述，依據此徐a 地，可以不用增加製造步二施的形態2，與實施形態1相同 性，同時與先前的電路=比數而能改進對軟性錯誤的耐受 高速化。 了以進一步達到電路動作的 實施的形態3 : 憶電路的電路 圖3為此發明的實施 化態3中之半導體記 第13頁 2103-48l4-PF(N);ahddub.ptd 550568 圖’圖中與圖1中的實施形態i相同的構成要素則標示相同 的符號，並省略其說明’且僅針對與實施形態i相異的構 成要素來做說明。 圖3中，2為由pMOS電晶體PM2，nMOS電晶體NM2，及 nMOS電晶體NR2所構成的第2讀出電路。在此讀出電路2 中，nMOS電晶體NM2的閘極端子與記憶節點3相連接，源極 與GND相連接。PM〇S電晶體PM2的閘極與記憶節點b相連 接，源極與GND相連接，其汲極與nM〇s電晶體關2的汲極相 連接。nMOS電晶體NR2的源極與⑽⑽電晶體題2及⑽⑽電晶
的各&極相連接’其閘極端子與讀出控制線⑽相連 接’汲極與讀出位元線RBL2相連接。 在此只施形您3中，與實施形態1中由pMOS電晶體 Ml、^MOS電晶體關1、及1^〇3電晶體〇1所構成的讀出電 ι^1 ( #冉之為第1言買出電路）並聯’追加了由pM0S電晶體 2 nM〇S電晶體NM2、&nM〇S電晶體NR2所構成之第2讀出 電路2 。因此，此實施形態3中之半導體記憶電路中設有2 第2讀出電路2的動作因為與實施形態1中之第1讀出電 路1的動作完全相同，在此省略其說明。 以第1碩出電路！及第2讀出電路2來讀出記憶節點a，b 合：隱貝料時’ f“己憶節點a，b的記憶資料的保持狀態不 ^ >任，的衫響。nM〇s電晶體.1，NM2的2個閘極端子作 :a己檍即點a的容量來追加，pM〇s電晶體pMi，的^個閘 虽端子作為5己憶節點b的容量來追加，所以記憶節點a，b
550568 五、發明說明（11) 的節點容量更進一步較先前的半導體記憶電路大。藉此， 因α線等外部原因所引起的資料變化（資料反轉）變得不易 發生’可以進一步改進對軟性錯誤的耐受性。而且此時不 用增加製造步驟。此外，因為pM0S電晶體PM1，ΡΜ2可以促 進被預先充電到 電，可以加快讀 到低電位時的速 在上述實施 記憶電路，對具 憶節黑fe a，b的記 於記憶節點a，b 部原因所引起的 可以得到很高的 電路與單一讀出 如以上所述 項出時’也不 錯誤的耐受性， 電路動作的高速 高電位之讀出位元線RBL1與RBL2的電荷放 出位元線R B L1與R B L 2從邏輯上高電位變化 度。 形態3中，說明了設有2個讀出埠之半導體 有3個以上的複數個讀出埠時亦同，對記 憶資料的保持狀態不會有任何的影響。由 的即點容量進一步變得更大，因α線等外 資料變化（資料反轉）變得非常不易發生， 性錯誤的耐受性。此外，複數個讀出 電路時可以用相同製造步驟來形成。 用：ftI施的形態3，即使是在複數個 Γ]二/製造步驟數而能進一步改進對軟性 :時與先前的電路相比，可以進-步ί; 實施的形態4 : 圖4為此發明的實施形熊4 圖，圖中與圖2中的實施形=Τ之半導體記憶電路的電路 的符號，並省略其說明，且僅$目同的構成要素則標示相同 成要素來做說明。 +對與實施形態2相異的構
550568 五、發明說明（12) 圖4中，2a為由pMOS電晶體PM2，nMOS電晶體NM2，及 pMOS電晶體PR2所構成的第2讀出電路。在此讀出電路2a 中’ nMOS電晶體NM2的閘極端子與記憶節點&相連接，源極 與電壓VDD相連接。PM0S電晶體PM2的閘極與記憶節點b相 連接’源極與電壓VDD相連接，其汲極與nM0S電晶體NM2的 /及極相連接。pMOS電晶體PR2的源極與nMOS電晶體NM2及 PM0S電晶體PM2的各汲極相連接，其閘極端子與讀出控制 線RL2相連接，汲極與讀出位元線RBL2相連接。 亦即’此實施形態4中，與實施形態2中之pM〇s電晶體 PM1、n^lOS電晶體NM1、及pM〇s電晶體pR1所構成的讀出電 (稱之為第1 "貝出電路）並聯，來追力口由PM0S電晶體 、nMOS電晶體NM2、及-⑽電晶體pR2所構成之第2讀出 Ϊ^二因此，此實施形態4中之半導體記憶電路中設有2 雷路1第2的1出士電路2a的動作因為與實施形態2中之第1讀出 電路，完全相同，在此省略其說明。 a，b的記憶資料時，二第以，來讀出記憶節點 態不會有任何的影塑對點a，b的記憶資料的保持狀 子作為記憶I點a的曰容=έ電晶體NM1與腿的2個閘極端 個閘極端子作為記憶i加ipM〇s電晶體pMi與⑽2的2 a，b的節點容量更的各1來追加，所以記憶節點 此，因4等外心:步較先前的半導體記憶電路大。藉 不易發生，可以、隹二因所引起的資料變化（資料反轉）變得 一步改進對軟性錯誤的耐受性。而且此
550568 五、發明說明（13) 時不用增加製造步驟。此外，因為pM〇S電晶體ρΜι與？{^2可 以促進被預先充電到低電位之讀出位元線RBL1與⑽^被來 自VDD的電荷充電，可以加快讀出位元線RBL1，2從邏輯上 低電位變化到高電位時的速度。 在上述實施形態4中，說明了設有2個讀出埠之半導體 記，電路，對昊有3個以上的複數個讀出埠時亦同，對記 憶節點a，b的記憶資料的保持狀態不會有任何的影塑。 於記憶節點a，b的節點容量進一步變得更大，目“
部原因所引起的資料變化（資料反轉）變得非常不易發生， 可以传到很高的對軟性錯誤的耐受性。此外 L 電路與單-讀出電路時可以用相同製造步驟㈣J個嗔出 如以上所述，依據此實施的形態4，即使是 出埠時，也不用增加製造步驟數而能進一步改碩 财受性，同時與先前的電路相軟性錯誤 作的高速化。 j以進步達到電路動 發明的效果： 如以上所述，本發明中之半導體記憔 相連接的第1記憶節點與其輸入端子相連接，〃彳广線 在活性狀態時，與第2位元線相連接的第2 '〃第2子元線 出端子相連接；第2反向器電路， 思即點與其輸 子相連接，第1記憶節點與其輸出端子°:連即接點舆,輸入端 2103-4814-PF(N);ahddub.ptd 第17頁 550568 五、發明1兒明（14) 閘極子與第2 6己fe卽點相連接’ >及極與第1 M Q g電g體的 汲極相連接；及第3M0S電晶體，與閘極端子相連接Βθ的讀出 控制線在活性狀態時，源極與汲極間會導通，將第丨μ^電 晶體及第2M0S電晶體的各個汲極與讀出位元線相連接。所 以可以不用增加製造步驟數而能改進對軟性錯誤的耐受 性，與先前的電路相比，可以進一步達到電路動作的^速 ° ° 依據此一發明，將複數個由第^⑽電晶體、第2肋3電 晶體、及第3M0S電晶體所構成的讀出電路並聯地與第j記 憶節點及第2記憶節點相連接，當各讀出電路中互相獨1 地連接之讀出控制線在活性狀態時，該活性狀態的 路中之第3M0S電晶體的源極與汲極間會導通’將 晶體及第2M0S電晶體的各汲極與讀出位元線相連接 半導體記憶電路’即使是複數個讀出蟑，也可 製造步驟數而能進一步改進對軟性錯誤的耐受性，盘^ 的電路相比，可以進一步達到電路動作的高速化。… 依據此發明的半導體記憶電路中， pMOS電晶體來構成，第2M0S電晶體日、，Mne +電日日體疋 成，可以提升記憶節點的穩^體二，^曰曰體來構 ㈤時讀出存取也會變 依據此發明的半導體記恃雷枚 nM〇S電晶體或p_電晶體來晶體是以 得容易，也可以不用增加製=驟可以使得圖案的佈局變
550568 圖式簡單說明 [圖1 ]此發明實施形態1中 圖。 ' 導體記憶電路的 [圖2 ]此發明實施形態2中> , <半導 電路 圖 體記憶電路的電路 [圖3 ]此發明實施形態3中之 圖。 “導體記憶電51 ^ + &略的電路 [圖4 ]此發明實施形態4中之 圖 “‘體記憶電& &略的電路 電路圖 圖5]先前的半導體記憶電 丨。 < 兩個反向器電路的 圖6]圖5中之各反向器電路 圖7 ]先前的半導體記憶電 '内部電晶體的電路圖t 电路的電路圖。 符號說明： a〜記憶節點（第1記憶節點）； b〜記憶節點（第2記憶節點）； BL1〜位元線（第1位元線）； RL2〜位元線（第2位元線）； BL11、BL12〜位元線； INV1〜反向器電路（第1反向器電路）； INV2〜反向器電路（第2反向器電路）； INV11、INV12、INV13〜反向器電路； ^11八2、—111八12〜1^08電晶體； NM1、NM2〜nMOS電晶體（第1 M0S電晶體）；
2103-4814-PF(N);ahddub.ptd 第19頁 550568 圖式簡單說明 NR 1、NR2〜nMOS電晶體（第3M0S電晶體）； NR U〜nMOS電晶體； PM 1、PM2〜pMOS電晶體（第2M0S電晶體）； PR 1、PR2〜nMOS電晶體（第3M0S電晶體）； RBL1、RBL2、RBLn〜讀出位元線； RL1、RL2、RL1卜讀出控制線； WL1〜字元線（第1字元線）； WL2〜字元線（第2字元線）； WL U〜字元線。
2103-4814-PF(N);ahddub.ptd 第20頁

Claims (1)

  1. 550568 六、，請專利範圍 1 · 一種半導體記憶電路，包括·· 第1反向器電路，當第J字元線在活性 #第1記憶節點連接到其輪入端；丨：二 疋線在活性狀態時，與第2位元 子田第2子 接到其輸出端子； ^按的第2圯憶節點連 第2反向器電路，其輸入端子與上述 接’其輸出端子與上述第1記憶節點相連接；及即點相連 第1讀出電路，其輸入端子與上述己 第2記=::路=端子與讀出位‘^^^^ 接；第1 M0S電晶體，其閘極端子與上述第〗記憶節點相連 第2M0S電晶體，其閉極端子與上述第2記憶節點相連 接，汲極與上述第1 M〇s電晶體的汲極相連接；及 第3M0S電晶體，與其閘極端子相連接 活性狀態時，源極與沒極間會導通，將上述第】M〇sfj電線曰在 體及上述第2M0S電晶體的各個汲極與讀出位元線相連接。 2.如申請專利範圍第i項所述的半導體記憶電路，其 中第1 M0S電晶體由源極接地之nM〇s電晶體來構成，第㈧ 電晶體由源極接地之M0S電晶體來構成。 3 ·如申明專利範圍第2項所述的半導體記憶電路，其 中第3M0S電晶體是用nM〇s電晶體來構成。 4·如申請專利範圍第i項所述的半導體記憶電路，其 中第1 M0S電晶體由源極與電源電壓連接之nM〇s電晶體所
    I 2103-4814-PF(N)；ahddub.ptd 第21頁 550568 六、申請專利範圍 一 ^構rM°s電晶體由源極與電源電麼相連接之_電晶 中第35Μ〇ϋ請專利範圍第4項所述的半導體記憶電路，里 中第3MOS電晶體由pMOS電晶體來構成。 ，、 少Λ如=專利範圍第1項所述的半導體記憶電路，至 個第2讀出電路，與上述第！讀出電路為相同構 ^ /、輸入端子與上述第1記憶節點及上述第2記恃狄fj； i曰 連接，輸出端手盥笛9 #山々r 一 μ 弟名It、即點相 電路的ΐυϊί1相連接，以該第2讀出 的第3M0S電日日體，當與其閘極連接之讀 m時，其源極與汲極間為導通，將上述第曰體 及上述第2M0S電晶體的夂侗、、芬4乐iMUb電日日體 連接。 體的各個/及極與上述第2讀立元線相 7.如申請專利範圍第6項所述的半導體 中各第1 M0S電晶體由泝榀垃a々u 导骽屺=電路，其 2M0S雷曰# A % f i 之nM〇S電晶體來構成，各第 2M0S電曰曰，由源極接地之pM〇Sf晶體來構成。 合弟 8 .如申凊專利範圍第7項所述 中各第3刪電晶體—體5己匕電路，其 9·如申請專利範圍第6項所述 中各第1 M0S電晶體由诉搞你兩、=们牛¥體δ己6電路，其 來構成，各第2M0S電晶體壓相連接之nM〇S電晶體 電晶體來構成。 體由源極與電源電壓相連接之PM0S t 3M0S^Y\n "9 ^ ^ ^ ^ t „ ^ 〒各第JMUS電曰日體由pM〇s電晶體來構成。 2103-4814-PF(N);ahddub.ptd 第22頁
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