JP2004103128A - 半導体メモリおよび半導体メモリ書き込み制御装置 - Google Patents
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Abstract
【課題】ＬＳＩ内部にプリセットするデータやプログラムコードの確定前後でＬＳＩの特性を変化させることなく、かつＬＳＩのダイサイズの増大を防ぐことができる半導体メモリを得る。
【解決手段】ビット線およびワード線と接続し、上記ワード線に印加される電位によって開閉するトランジスタＴ１，Ｔ２と、それぞれの出力端がトランジスタＴ１，Ｔ２と接続し、クロス結合された一対のインバータとからなるメモリセルを備えた半導体メモリに対して、上記インバータのクロス結合を解いてその少なくとも一方の入力端を接地または電源電位に固定して記憶値固定メモリセルとする。
【選択図】 図１
【解決手段】ビット線およびワード線と接続し、上記ワード線に印加される電位によって開閉するトランジスタＴ１，Ｔ２と、それぞれの出力端がトランジスタＴ１，Ｔ２と接続し、クロス結合された一対のインバータとからなるメモリセルを備えた半導体メモリに対して、上記インバータのクロス結合を解いてその少なくとも一方の入力端を接地または電源電位に固定して記憶値固定メモリセルとする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は記憶値を固定したメモリセルを備える半導体メモリおよび半導体メモリ書き込み制御装置に関するものである。
【０００２】
【従来の技術】
図６は従来のメモリセルの構成を示す図である。図において、ＢＬはビット線、ＷＬはワード線、Ｔ１，Ｔ２はビット線およびワード線と接続し、ワード線が活性化されたときに閉状態となるトランジスタを示す。このメモリセルは、トランジスタＴ１，Ｔ２と、それぞれの出力端がトランジスタＴ１，Ｔ２と接続しクロス結合された一対のインバータとからなる。また、図７は従来のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構成を示す図である。図において、１１はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）（図示せず）から送信される書き込みまたは読み出し要求信号、１２はＣＰＵから送信される書き込みまたは読み出しを行うアドレス、ＤＢ［７］〜ＤＢ［０］はデータバス、ＳＡは読み出し制御回路、ＷＣは書き込み制御回路、ＭＣはメモリセル、ＤＥＣはアドレスデコーダを示す。図７に示すＲＡＭは図６に示すメモリセルを基本メモリセルとして構成されている。
【０００３】
次に動作について説明する。
メモリセルへの書き込み時は、ＣＰＵから送信される書き込みアドレス１２をアドレスデコーダＤＥＣが受信し、書き込みを行うメモリセルに接続するワード線を活性化する。これによりトランジスタＴ１，Ｔ２が閉状態となるのでメモリセルがビット線に接続する。書き込み要求信号１１に応答した書き込み制御回路ＷＣが、活性化されたワード線上のメモリセルに対してビット線を介してデータバス（ＤＢ［７：０］）の内容を書き込む。
【０００４】
また、メモリセルからの読み出し時は、ＣＰＵから送信される読み出しアドレス１２をアドレスデコーダＤＥＣが受信し、読み出しを行うメモリセルに対応するワード線を活性化する。これによりトランジスタＴ１，Ｔ２が閉状態となるのでメモリセルがビット線に接続する。読み出し要求信号１１に応答したリード制御回路ＳＡが、活性化されたワード線上のメモリセルの内容をビット線を介してデータバス（ＤＢ［７：０］）に出力する。
【０００５】
図８は従来のＬＳＩ構成を示す図であり、（ａ）はプリセットするデータやプログラムコードの確定前、（ｂ）は確定後の構成を示す。図において、１３は大規模集積回路（以下、ＬＳＩと称する）、１４はＣＰＵ、１５はＲＡＭ、１６は外部メモリ、１７はマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を示す。ＲＡＭ１５およびマスクＲＯＭ１７はそれぞれＣＰＵ１４により制御され、外部メモリ１６はＲＡＭ１５に接続されている。また、ＲＡＭ１５は図６に示すメモリセルを基本メモリセルとして図７に示すように構成されている。
【０００６】
ＲＡＭやロジック回路などを内蔵するＬＳＩでは、内蔵するＲＡＭをデータやＣＰＵのプログラムコードを格納するメモリとして使用してきた。しかし、ＲＡＭは揮発性メモリであるためＬＳＩの電源が切られると格納されたデータ等が消えてしまう。そこで、必要なデータやプログラムコード、例えばブートプログラムや自己診断用プログラム等を予めＲＡＭにセット（プリセット）する必要がある。
【０００７】
一般に、ＬＳＩ内部にプリセットするデータやプログラムコードは、装置の試作から量産立ち上げまでに行われる仕様の見直しやテストなどにより修正が要求されることが多い。したがって、これらのデータやコードを最初からマスクＲＯＭに記憶させてＬＳＩ内部で使用すると、修正要求が発生するたびにマスクＲＯＭを製造し直さなければならず、多くの時間とコストがかかる。そこで、プリセットするデータやプログラムコードが確定する前、すなわち量産立ち上げのためのテスト時等においては、図８（ａ）に示すようにＬＳＩ１３内部にＲＡＭ１５を配置し、さらにＲＡＭ１５に外部メモリ１６（一般にはフラッシュメモリ）を接続させる。ＬＳＩ１３の電源投入時に外部メモリ１６からＲＡＭ１５にデータやプログラムコードを転送し、転送されたデータやコードを用いてテストを行うようにする。ＲＡＭ１５は書き換え可能であるため、データやコードを修正する必要が生じた場合には外部メモリ１６のデータやコードを修正して転送すればよい。この方法を繰り返し、プリセットするデータやコードが確定した後は、図８（ｂ）に示すように、確定したデータやコードをマスクＲＯＭ１７に記憶させてＲＡＭ１５と置き換え、外部メモリ１６を外す。
【０００８】
この方法は、ＲＡＭの全領域のデータを固定する場合に用いられる。ＲＡＭは１ビット情報を格納するのに６個のトランジスタ構成を要するのに対してＲＯＭは１個のトランジスタ構成でよいため、ＲＯＭはＲＡＭよりも小面積であり、ＲＯＭを使用することでＬＳＩのダイサイズ（ｄｉｅ ｓｉｚｅ）を削減できる。よって、ＬＳＩのコスト削減が図れる。また、確定したデータやプログラムコードをＲＯＭに記憶させることで、外部メモリが不要となる。
【０００９】
また、図９は従来のＬＳＩ構成の別の例を示す図であり、図において、図８と共通する要素には同一符号を付し、その説明を省略する。ＲＡＭ１５は、図６に示すメモリセルを基本メモリセルとして図７に示すように構成されている。図９では、ＬＳＩ１３内部にＲＡＭ１５へデータやコードをプリセットするために使用するマスクＲＯＭ１７を予め組み込んでおり、スイッチで切り替えることより外部メモリ１６またはマスクＲＯＭ１７がＲＡＭ１５と接続する。
【００１０】
プリセットするデータやプログラムコードが確定する前、すなわち量産立ち上げのためのテスト時等は、図８（ａ）に示す場合と同様に、ＬＳＩ１３の電源投入時に外部メモリ１６からＬＳＩ１３内部のＲＡＭ１５にデータやプログラムコードを転送する。プリセットするデータやコードの確定後は、ＬＳＩ製造工程で、ＬＳＩ１３内部のマスクＲＯＭ１７にデータやコードを記憶させ、外部メモリ１６を外しスイッチを切り替えてマスクＲＯＭ１７からデータやコードを転送する。
【００１１】
この方法は、ＲＡＭの全領域をマスクＲＯＭで置き換えないようにした場合、例えば、１ＭＢのＲＡＭのうち、データやコードは５１２ＫＢに記憶させ、残りの５１２ＫＢはＬＳＩが動作中にリードまたはライトするようにＲＡＭ機能を残す必要がある場合などに用いられる。
【００１２】
【特許文献１】
特開平５−３１４７７６号公報（第３−４頁、第１図）
【００１３】
【発明が解決しようとする課題】
従来の半導体メモリは以上のように構成されているので、図８のように、ＲＡＭ１５を使用してテストしたデータやプログラムコードをマスクＲＯＭ１７に記憶させ、ＲＡＭ１５と置き換えて製造するため、読み出し速度や消費電流量等のメモリ性能の相違、ＬＳＩ１３内部のレイアウトの変更による特性の相違等が生じ、データやコードの確定後にＬＳＩ１３を実装する製品の再評価が必要になるという課題があった。
【００１４】
また、図９の場合のように、ＲＡＭ１５へプリセットするためのみに使用されるマスクＲＯＭ１７をＬＳＩ１３内部に内蔵することにより、ＬＳＩのダイサイズが増大し、コストが上昇するという課題があった。
【００１５】
また、データやプログラムコードのプリセットのために必要なマスクＲＯＭは初期投資や製造期間を要するため、費用回収のために多くの生産量を必要とする課題があった。
【００１６】
この発明は上記のような課題を解決するためになされたもので、ＬＳＩ内部にプリセットするデータやプログラムコードの確定前後でＬＳＩの特性を変化させることなく、かつＬＳＩのダイサイズの増大を防ぐことができる半導体メモリを得ることを目的とする。
【００１７】
また、この発明は、上記半導体メモリに対してデータ書き込みを実行するにあたり、消費電流の増大を防ぐことができる半導体メモリ書き込み制御装置を得ることを目的とする。
【００１８】
【発明を解決するための手段】
この発明に係る半導体メモリは、ビット線およびワード線と接続し、ワード線に印加される電位によって開閉するトランジスタと、入力端が接地または電源電位に固定され、出力端がトランジスタに接続し、トランジスタが閉状態となったとき入力端の反対電位をビット線の電位とするインバータとを含んでなる記憶値固定メモリセルを備えたものである。
【００１９】
この発明に係る半導体メモリは、記憶値固定メモリセルに接続するワード線にトランジスタを開状態とする電位を印加する書き込み制御部を備えたものである。
【００２０】
この発明に係る半導体メモリ書き込み制御装置は、ビット線およびワード線と接続し、ワード線に印加される電位によって開閉するトランジスタと、入力端が接地または電源電位に固定され、出力端がトランジスタに接続し、トランジスタが閉状態となったとき入力端の反対電位をビット線の電位とするインバータとを含んでなる記憶値固定メモリセルを有する半導体メモリを備え、半導体メモリにデータ書き込みを実行するにあたり、上記記憶値固定メモリセルに接続するビット線に印加する電位を、インバータの入力端の反対電位と等しくするものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるメモリセルの構成を示す図であり、図において、図６と共通要素には同一符号を付し、その説明を省略する。この実施の形態１では、６個のトランジスタ構成のメモリセルを有するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について説明する。ＳＲＡＭの構成は図７に示すものと同様であり、アドレスデコーダＤＥＣ、書き込み制御回路ＷＣ等の動作も同様である。
【００２２】
データやプログラムコードの確定後、ＬＳＩ製造時のメタル配線工程などにおいて、記憶値を固定すべきメモリセルを選択し、図１（ａ）に示すように出力端がそれぞれトランジスタＴ１，Ｔ２と接続する一対のインバータのクロス結合を解いて、一方の入力端を接地し、他方の入力端を電源電位に固定する。このメモリセルでは、トランジスタＴ１，Ｔ２が閉状態となったとき各インバータの入力端の反対電位がビット線の電位となるため、メモリセルの記憶値を固定できることになる。記憶値に応じて図１（ｂ）のように固定してもよい。活性化されたワード線に接続するメモリセルはインバータを介してビット線に接続するため、ビット線を駆動するメモリセルの能力はインバータの入力端を固定する前のものと同一である。ここで、ビット線を駆動するメモリセルの能力とはメモリセルの電流駆動能力のことであり、メモリ読み出し時にメモリセルの状態がセンスアンプ（図示せず）に到達するまでの時間、すなわちデータ読み出し時間を決定するファクタである。
【００２３】
以上のように、この実施の形態１によれば、ＬＳＩ製造工程において、記憶値を固定すべきメモリセルを選択し、選択したメモリセルを構成する一対のインバータのクロス結合を解いて、一方の入力端を接地し他方の入力端を電源電位に固定したので、ＳＲＡＭに記憶値を固定することができ、ＳＲＡＭを擬似ＲＯＭとして使用することができるため、開発費用のかかるマスクＲＯＭを不要とすることができる効果が得られる。
【００２４】
また、上記構成により、ＳＲＡＭに記憶値を固定する前後でメモリ特性は変化せず、ＬＳＩ内部のレイアウトを変更する必要もないので、記憶値固定後に製品の再評価をする必要がなく、そのための時間と費用を削減できるという効果が得られる。
【００２５】
実施の形態２．
図２は実施の形態１によるメモリセルに対して書き込み制御回路ＷＣにより書き込みを行うときの図であり、図において、図１と共通する要素には同一符号を付しその説明を省略する。メモリセルへの書き込み時、アドレスデコーダＤＥＣにより活性化されたワード線上のメモリセルのトランジスタＴ１，Ｔ２が閉状態となるため、記憶値を固定したメモリセルのトランジスタＴ１，Ｔ２も同様に閉状態となる。したがって、メモリセルに固定した極性と反対の極性の値を書き込み制御回路ＷＣが書き込む場合、例えば図２においてライトデータ＝０の場合、書き込み制御回路ＷＣからはＬレベルの出力、メモリセルからはＨレベルの出力となるため、書き込み制御回路ＷＣの信号とメモリセルの信号とが衝突し、消費電流が大きくなる。
【００２６】
そこで、この実施の形態２では、図３に示す構成のメモリセルを用いる。図において、図１と共通する要素には同一符号を付しその説明を省略する。図３（ａ）のメモリセルでは、一対のインバータのうち一方のみの入力端のクロス結合を解いて接地し、図３（ｂ）のメモリセルでは、一方のみの入力端を電源電圧に接続している。この構成により、実施の形態１で生じた信号衝突による消費電流を半減させることができる。
【００２７】
以上のように、この実施の形態２によれば、ＬＳＩ製造工程において、記憶値を固定すべきメモリセルを選択し、選択したメモリセルを構成する一対のインバータのうち一方のみの入力端のクロス結合を解いて、接地または電源電位に固定したので、実施の形態１と同様の効果が得られ、さらに、実施の形態１のように一対のインバータの両入力端を固定した場合と比較してメモリライト時の消費電流を半減させることができる効果が得られる。
【００２８】
実施の形態３．
図４はこの発明の実施の形態３によるＳＲＡＭの構成を示す図である。図において、１は書き込み要求信号を示し、図７と共通する要素には同一符号を付しその説明を省略する。このＳＲＡＭでは、固定する値に応じて図１（ａ）、図１（ｂ）、図３（ａ）または図３（ｂ）のメモリセルが用いられる。ＳＲＡＭへの書き込み時は、通常、ＣＰＵからＳＲＡＭに対して書き込み要求信号が出力され、この信号に応答して書き込み制御回路ＷＣが書き込みを行う。
【００２９】
この実施の形態３では、ＣＰＵが書き込み制御用プログラム等を実行することで書き込み要求信号が出力されないように制御する。これにより、書き込み制御回路ＷＣが動作しなくなるため、記憶値固定メモリセルに接続するビット線に印加される電位が、インバータの入力端の反対電位と等しくなる。よって、書き込み制御回路ＷＣの信号とメモリセルの信号との衝突を防ぐことができる。
【００３０】
以上のように、この実施の形態４によれば、ＬＳＩ製造工程において、記憶値を固定すべきメモリセルを選択し、選択したメモリセルを構成する一対のインバータのうち少なくとも一方の入力端を接地または電源電位に固定し、また、ＳＲＡＭへのデータ書き込みを実行するにあたりＣＰＵから書き込み要求信号が出力されるように制御したので、実施の形態１と同様の効果が得られ、さらに、実施の形態１で生じた書き込み制御回路ＷＣとメモリセルの信号衝突による消費電流の増大を防ぐことができる効果が得られる。
【００３１】
実施の形態４．
図５はこの実施の形態４によるＳＲＡＭのアドレスデコーダ（書き込み制御部）を示す図である。図において、２はデコード信号を示し、図４と共通する要素には同一符号を付し、その説明を省略する。この実施の形態４によるＳＲＡＭの構成は図７に示すものであり、書き込み可能なメモリセルからなるメモリセルアレイと、記憶値を固定するメモリセルからなるメモリセルアレイが存在する。記憶値を固定するメモリセルの構成は図１（ａ）、図１（ｂ）、図３（ａ）または図３（ｂ）である。
【００３２】
このアドレスデコーダでは、書き込み有効なワード線、すなわち書き込み可能なメモリセルと、書き込み無効なワード線、すなわち記憶値固定メモリセルとをＬＳＩ製造工程で適宜選択できる。アドレスデコーダが記憶値固定メモリセルに接続するワード線にトランジスタを開状態とする電位を印加するようにする。
【００３３】
以上のように、この実施の形態４によれば、アドレスデコーダが記憶値固定メモリセルに接続するワード線にトランジスタを開状態とする電位を印加するようにしたので、ＳＲＡＭの記憶値を部分的に固定する場合にも、実施の形態１で生じた信号衝突を防ぐことができ、従来例図９に示すようにマスクＲＯＭを予めＬＳＩ内に組み込む必要がないので、ＬＳＩのダイサイズを縮小できコストを削減できる効果が得られる。
【００３４】
この発明に係る半導体メモリの製造方法としては、ビット線およびワード線と接続し、上記ワード線に印加される電位によって開閉するトランジスタと、それぞれの出力端が上記トランジスタと接続し、クロス結合された一対のインバータとからなる複数のメモリセルを備えた半導体メモリから、記憶値を固定すべきメモリセルを選択するステップと、選択したメモリセルにおける上記インバータのクロス結合を解いてその少なくとも一方の入力端を接地または電源電位に固定するステップとを備えたものが考えられる。
【００３５】
【発明の効果】
以上のように、この発明によれば、半導体メモリが、ビット線およびワード線と接続し、上記ワード線に印加される電位によって開閉するトランジスタと、入力端が接地または電源電位に固定され、出力端が上記トランジスタに接続し、上記トランジスタが閉状態となったとき当該入力端の反対電位を上記ビット線の電位とするインバータとを含んでなる記憶値固定メモリセルを備えるようにしたので、データ固定前後でＬＳＩの内部特性を変化させることなく半導体メモリの全領域の記憶値を固定できる効果がある。
【００３６】
この発明によれば、半導体メモリ書き込み制御装置が、ビット線およびワード線と接続し、ワード線に印加される電位によって開閉するトランジスタと、入力端が接地または電源電位に固定され、出力端がトランジスタに接続し、トランジスタが閉状態となったとき入力端の反対電位をビット線の電位とするインバータとを含んでなる記憶値固定メモリセルを有する半導体メモリを備え、上記半導体メモリにデータ書き込みを実行するにあたり、上記記憶値固定メモリセルに接続するビット線に印加する電位を、インバータの入力端の反対電位と等しくするようにしたので、メモリライト時の消費電流の増加を抑えることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるメモリセルの構成を示す図である。
【図２】この発明の実施の形態１によるメモリセルに対して書き込み制御回路により書き込みを行う場合の図である。
【図３】この発明の実施の形態２によるメモリセルの構成を示す図である。
【図４】この発明の実施の形態３によるＳＲＡＭの構成を示す図である。
【図５】この発明の実施の形態４によるＳＲＡＭのアドレスデコード回路を示す図である。
【図６】従来のメモリセルの構成を示す図である。
【図７】従来のＲＡＭの構成を示す図である。
【図８】従来のＬＳＩの構成を示す図である。
【図９】従来のＬＳＩの構成を示す図である。
【符号の説明】
１ 書き込み要求信号、２ デコード信号、１２ アドレス、Ｔ１，Ｔ２ トランジスタ、ＢＬ ビット線、ＭＣ メモリセル、ＳＡ 読み出し制御回路、ＷＣ 書き込み制御回路、ＷＬ ワード線、ＤＢ［７］〜ＤＢ［０］ データバス、ＤＥＣ アドレスデコーダ。
【発明の属する技術分野】
この発明は記憶値を固定したメモリセルを備える半導体メモリおよび半導体メモリ書き込み制御装置に関するものである。
【０００２】
【従来の技術】
図６は従来のメモリセルの構成を示す図である。図において、ＢＬはビット線、ＷＬはワード線、Ｔ１，Ｔ２はビット線およびワード線と接続し、ワード線が活性化されたときに閉状態となるトランジスタを示す。このメモリセルは、トランジスタＴ１，Ｔ２と、それぞれの出力端がトランジスタＴ１，Ｔ２と接続しクロス結合された一対のインバータとからなる。また、図７は従来のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構成を示す図である。図において、１１はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）（図示せず）から送信される書き込みまたは読み出し要求信号、１２はＣＰＵから送信される書き込みまたは読み出しを行うアドレス、ＤＢ［７］〜ＤＢ［０］はデータバス、ＳＡは読み出し制御回路、ＷＣは書き込み制御回路、ＭＣはメモリセル、ＤＥＣはアドレスデコーダを示す。図７に示すＲＡＭは図６に示すメモリセルを基本メモリセルとして構成されている。
【０００３】
次に動作について説明する。
メモリセルへの書き込み時は、ＣＰＵから送信される書き込みアドレス１２をアドレスデコーダＤＥＣが受信し、書き込みを行うメモリセルに接続するワード線を活性化する。これによりトランジスタＴ１，Ｔ２が閉状態となるのでメモリセルがビット線に接続する。書き込み要求信号１１に応答した書き込み制御回路ＷＣが、活性化されたワード線上のメモリセルに対してビット線を介してデータバス（ＤＢ［７：０］）の内容を書き込む。
【０００４】
また、メモリセルからの読み出し時は、ＣＰＵから送信される読み出しアドレス１２をアドレスデコーダＤＥＣが受信し、読み出しを行うメモリセルに対応するワード線を活性化する。これによりトランジスタＴ１，Ｔ２が閉状態となるのでメモリセルがビット線に接続する。読み出し要求信号１１に応答したリード制御回路ＳＡが、活性化されたワード線上のメモリセルの内容をビット線を介してデータバス（ＤＢ［７：０］）に出力する。
【０００５】
図８は従来のＬＳＩ構成を示す図であり、（ａ）はプリセットするデータやプログラムコードの確定前、（ｂ）は確定後の構成を示す。図において、１３は大規模集積回路（以下、ＬＳＩと称する）、１４はＣＰＵ、１５はＲＡＭ、１６は外部メモリ、１７はマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を示す。ＲＡＭ１５およびマスクＲＯＭ１７はそれぞれＣＰＵ１４により制御され、外部メモリ１６はＲＡＭ１５に接続されている。また、ＲＡＭ１５は図６に示すメモリセルを基本メモリセルとして図７に示すように構成されている。
【０００６】
ＲＡＭやロジック回路などを内蔵するＬＳＩでは、内蔵するＲＡＭをデータやＣＰＵのプログラムコードを格納するメモリとして使用してきた。しかし、ＲＡＭは揮発性メモリであるためＬＳＩの電源が切られると格納されたデータ等が消えてしまう。そこで、必要なデータやプログラムコード、例えばブートプログラムや自己診断用プログラム等を予めＲＡＭにセット（プリセット）する必要がある。
【０００７】
一般に、ＬＳＩ内部にプリセットするデータやプログラムコードは、装置の試作から量産立ち上げまでに行われる仕様の見直しやテストなどにより修正が要求されることが多い。したがって、これらのデータやコードを最初からマスクＲＯＭに記憶させてＬＳＩ内部で使用すると、修正要求が発生するたびにマスクＲＯＭを製造し直さなければならず、多くの時間とコストがかかる。そこで、プリセットするデータやプログラムコードが確定する前、すなわち量産立ち上げのためのテスト時等においては、図８（ａ）に示すようにＬＳＩ１３内部にＲＡＭ１５を配置し、さらにＲＡＭ１５に外部メモリ１６（一般にはフラッシュメモリ）を接続させる。ＬＳＩ１３の電源投入時に外部メモリ１６からＲＡＭ１５にデータやプログラムコードを転送し、転送されたデータやコードを用いてテストを行うようにする。ＲＡＭ１５は書き換え可能であるため、データやコードを修正する必要が生じた場合には外部メモリ１６のデータやコードを修正して転送すればよい。この方法を繰り返し、プリセットするデータやコードが確定した後は、図８（ｂ）に示すように、確定したデータやコードをマスクＲＯＭ１７に記憶させてＲＡＭ１５と置き換え、外部メモリ１６を外す。
【０００８】
この方法は、ＲＡＭの全領域のデータを固定する場合に用いられる。ＲＡＭは１ビット情報を格納するのに６個のトランジスタ構成を要するのに対してＲＯＭは１個のトランジスタ構成でよいため、ＲＯＭはＲＡＭよりも小面積であり、ＲＯＭを使用することでＬＳＩのダイサイズ（ｄｉｅ ｓｉｚｅ）を削減できる。よって、ＬＳＩのコスト削減が図れる。また、確定したデータやプログラムコードをＲＯＭに記憶させることで、外部メモリが不要となる。
【０００９】
また、図９は従来のＬＳＩ構成の別の例を示す図であり、図において、図８と共通する要素には同一符号を付し、その説明を省略する。ＲＡＭ１５は、図６に示すメモリセルを基本メモリセルとして図７に示すように構成されている。図９では、ＬＳＩ１３内部にＲＡＭ１５へデータやコードをプリセットするために使用するマスクＲＯＭ１７を予め組み込んでおり、スイッチで切り替えることより外部メモリ１６またはマスクＲＯＭ１７がＲＡＭ１５と接続する。
【００１０】
プリセットするデータやプログラムコードが確定する前、すなわち量産立ち上げのためのテスト時等は、図８（ａ）に示す場合と同様に、ＬＳＩ１３の電源投入時に外部メモリ１６からＬＳＩ１３内部のＲＡＭ１５にデータやプログラムコードを転送する。プリセットするデータやコードの確定後は、ＬＳＩ製造工程で、ＬＳＩ１３内部のマスクＲＯＭ１７にデータやコードを記憶させ、外部メモリ１６を外しスイッチを切り替えてマスクＲＯＭ１７からデータやコードを転送する。
【００１１】
この方法は、ＲＡＭの全領域をマスクＲＯＭで置き換えないようにした場合、例えば、１ＭＢのＲＡＭのうち、データやコードは５１２ＫＢに記憶させ、残りの５１２ＫＢはＬＳＩが動作中にリードまたはライトするようにＲＡＭ機能を残す必要がある場合などに用いられる。
【００１２】
【特許文献１】
特開平５−３１４７７６号公報（第３−４頁、第１図）
【００１３】
【発明が解決しようとする課題】
従来の半導体メモリは以上のように構成されているので、図８のように、ＲＡＭ１５を使用してテストしたデータやプログラムコードをマスクＲＯＭ１７に記憶させ、ＲＡＭ１５と置き換えて製造するため、読み出し速度や消費電流量等のメモリ性能の相違、ＬＳＩ１３内部のレイアウトの変更による特性の相違等が生じ、データやコードの確定後にＬＳＩ１３を実装する製品の再評価が必要になるという課題があった。
【００１４】
また、図９の場合のように、ＲＡＭ１５へプリセットするためのみに使用されるマスクＲＯＭ１７をＬＳＩ１３内部に内蔵することにより、ＬＳＩのダイサイズが増大し、コストが上昇するという課題があった。
【００１５】
また、データやプログラムコードのプリセットのために必要なマスクＲＯＭは初期投資や製造期間を要するため、費用回収のために多くの生産量を必要とする課題があった。
【００１６】
この発明は上記のような課題を解決するためになされたもので、ＬＳＩ内部にプリセットするデータやプログラムコードの確定前後でＬＳＩの特性を変化させることなく、かつＬＳＩのダイサイズの増大を防ぐことができる半導体メモリを得ることを目的とする。
【００１７】
また、この発明は、上記半導体メモリに対してデータ書き込みを実行するにあたり、消費電流の増大を防ぐことができる半導体メモリ書き込み制御装置を得ることを目的とする。
【００１８】
【発明を解決するための手段】
この発明に係る半導体メモリは、ビット線およびワード線と接続し、ワード線に印加される電位によって開閉するトランジスタと、入力端が接地または電源電位に固定され、出力端がトランジスタに接続し、トランジスタが閉状態となったとき入力端の反対電位をビット線の電位とするインバータとを含んでなる記憶値固定メモリセルを備えたものである。
【００１９】
この発明に係る半導体メモリは、記憶値固定メモリセルに接続するワード線にトランジスタを開状態とする電位を印加する書き込み制御部を備えたものである。
【００２０】
この発明に係る半導体メモリ書き込み制御装置は、ビット線およびワード線と接続し、ワード線に印加される電位によって開閉するトランジスタと、入力端が接地または電源電位に固定され、出力端がトランジスタに接続し、トランジスタが閉状態となったとき入力端の反対電位をビット線の電位とするインバータとを含んでなる記憶値固定メモリセルを有する半導体メモリを備え、半導体メモリにデータ書き込みを実行するにあたり、上記記憶値固定メモリセルに接続するビット線に印加する電位を、インバータの入力端の反対電位と等しくするものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるメモリセルの構成を示す図であり、図において、図６と共通要素には同一符号を付し、その説明を省略する。この実施の形態１では、６個のトランジスタ構成のメモリセルを有するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について説明する。ＳＲＡＭの構成は図７に示すものと同様であり、アドレスデコーダＤＥＣ、書き込み制御回路ＷＣ等の動作も同様である。
【００２２】
データやプログラムコードの確定後、ＬＳＩ製造時のメタル配線工程などにおいて、記憶値を固定すべきメモリセルを選択し、図１（ａ）に示すように出力端がそれぞれトランジスタＴ１，Ｔ２と接続する一対のインバータのクロス結合を解いて、一方の入力端を接地し、他方の入力端を電源電位に固定する。このメモリセルでは、トランジスタＴ１，Ｔ２が閉状態となったとき各インバータの入力端の反対電位がビット線の電位となるため、メモリセルの記憶値を固定できることになる。記憶値に応じて図１（ｂ）のように固定してもよい。活性化されたワード線に接続するメモリセルはインバータを介してビット線に接続するため、ビット線を駆動するメモリセルの能力はインバータの入力端を固定する前のものと同一である。ここで、ビット線を駆動するメモリセルの能力とはメモリセルの電流駆動能力のことであり、メモリ読み出し時にメモリセルの状態がセンスアンプ（図示せず）に到達するまでの時間、すなわちデータ読み出し時間を決定するファクタである。
【００２３】
以上のように、この実施の形態１によれば、ＬＳＩ製造工程において、記憶値を固定すべきメモリセルを選択し、選択したメモリセルを構成する一対のインバータのクロス結合を解いて、一方の入力端を接地し他方の入力端を電源電位に固定したので、ＳＲＡＭに記憶値を固定することができ、ＳＲＡＭを擬似ＲＯＭとして使用することができるため、開発費用のかかるマスクＲＯＭを不要とすることができる効果が得られる。
【００２４】
また、上記構成により、ＳＲＡＭに記憶値を固定する前後でメモリ特性は変化せず、ＬＳＩ内部のレイアウトを変更する必要もないので、記憶値固定後に製品の再評価をする必要がなく、そのための時間と費用を削減できるという効果が得られる。
【００２５】
実施の形態２．
図２は実施の形態１によるメモリセルに対して書き込み制御回路ＷＣにより書き込みを行うときの図であり、図において、図１と共通する要素には同一符号を付しその説明を省略する。メモリセルへの書き込み時、アドレスデコーダＤＥＣにより活性化されたワード線上のメモリセルのトランジスタＴ１，Ｔ２が閉状態となるため、記憶値を固定したメモリセルのトランジスタＴ１，Ｔ２も同様に閉状態となる。したがって、メモリセルに固定した極性と反対の極性の値を書き込み制御回路ＷＣが書き込む場合、例えば図２においてライトデータ＝０の場合、書き込み制御回路ＷＣからはＬレベルの出力、メモリセルからはＨレベルの出力となるため、書き込み制御回路ＷＣの信号とメモリセルの信号とが衝突し、消費電流が大きくなる。
【００２６】
そこで、この実施の形態２では、図３に示す構成のメモリセルを用いる。図において、図１と共通する要素には同一符号を付しその説明を省略する。図３（ａ）のメモリセルでは、一対のインバータのうち一方のみの入力端のクロス結合を解いて接地し、図３（ｂ）のメモリセルでは、一方のみの入力端を電源電圧に接続している。この構成により、実施の形態１で生じた信号衝突による消費電流を半減させることができる。
【００２７】
以上のように、この実施の形態２によれば、ＬＳＩ製造工程において、記憶値を固定すべきメモリセルを選択し、選択したメモリセルを構成する一対のインバータのうち一方のみの入力端のクロス結合を解いて、接地または電源電位に固定したので、実施の形態１と同様の効果が得られ、さらに、実施の形態１のように一対のインバータの両入力端を固定した場合と比較してメモリライト時の消費電流を半減させることができる効果が得られる。
【００２８】
実施の形態３．
図４はこの発明の実施の形態３によるＳＲＡＭの構成を示す図である。図において、１は書き込み要求信号を示し、図７と共通する要素には同一符号を付しその説明を省略する。このＳＲＡＭでは、固定する値に応じて図１（ａ）、図１（ｂ）、図３（ａ）または図３（ｂ）のメモリセルが用いられる。ＳＲＡＭへの書き込み時は、通常、ＣＰＵからＳＲＡＭに対して書き込み要求信号が出力され、この信号に応答して書き込み制御回路ＷＣが書き込みを行う。
【００２９】
この実施の形態３では、ＣＰＵが書き込み制御用プログラム等を実行することで書き込み要求信号が出力されないように制御する。これにより、書き込み制御回路ＷＣが動作しなくなるため、記憶値固定メモリセルに接続するビット線に印加される電位が、インバータの入力端の反対電位と等しくなる。よって、書き込み制御回路ＷＣの信号とメモリセルの信号との衝突を防ぐことができる。
【００３０】
以上のように、この実施の形態４によれば、ＬＳＩ製造工程において、記憶値を固定すべきメモリセルを選択し、選択したメモリセルを構成する一対のインバータのうち少なくとも一方の入力端を接地または電源電位に固定し、また、ＳＲＡＭへのデータ書き込みを実行するにあたりＣＰＵから書き込み要求信号が出力されるように制御したので、実施の形態１と同様の効果が得られ、さらに、実施の形態１で生じた書き込み制御回路ＷＣとメモリセルの信号衝突による消費電流の増大を防ぐことができる効果が得られる。
【００３１】
実施の形態４．
図５はこの実施の形態４によるＳＲＡＭのアドレスデコーダ（書き込み制御部）を示す図である。図において、２はデコード信号を示し、図４と共通する要素には同一符号を付し、その説明を省略する。この実施の形態４によるＳＲＡＭの構成は図７に示すものであり、書き込み可能なメモリセルからなるメモリセルアレイと、記憶値を固定するメモリセルからなるメモリセルアレイが存在する。記憶値を固定するメモリセルの構成は図１（ａ）、図１（ｂ）、図３（ａ）または図３（ｂ）である。
【００３２】
このアドレスデコーダでは、書き込み有効なワード線、すなわち書き込み可能なメモリセルと、書き込み無効なワード線、すなわち記憶値固定メモリセルとをＬＳＩ製造工程で適宜選択できる。アドレスデコーダが記憶値固定メモリセルに接続するワード線にトランジスタを開状態とする電位を印加するようにする。
【００３３】
以上のように、この実施の形態４によれば、アドレスデコーダが記憶値固定メモリセルに接続するワード線にトランジスタを開状態とする電位を印加するようにしたので、ＳＲＡＭの記憶値を部分的に固定する場合にも、実施の形態１で生じた信号衝突を防ぐことができ、従来例図９に示すようにマスクＲＯＭを予めＬＳＩ内に組み込む必要がないので、ＬＳＩのダイサイズを縮小できコストを削減できる効果が得られる。
【００３４】
この発明に係る半導体メモリの製造方法としては、ビット線およびワード線と接続し、上記ワード線に印加される電位によって開閉するトランジスタと、それぞれの出力端が上記トランジスタと接続し、クロス結合された一対のインバータとからなる複数のメモリセルを備えた半導体メモリから、記憶値を固定すべきメモリセルを選択するステップと、選択したメモリセルにおける上記インバータのクロス結合を解いてその少なくとも一方の入力端を接地または電源電位に固定するステップとを備えたものが考えられる。
【００３５】
【発明の効果】
以上のように、この発明によれば、半導体メモリが、ビット線およびワード線と接続し、上記ワード線に印加される電位によって開閉するトランジスタと、入力端が接地または電源電位に固定され、出力端が上記トランジスタに接続し、上記トランジスタが閉状態となったとき当該入力端の反対電位を上記ビット線の電位とするインバータとを含んでなる記憶値固定メモリセルを備えるようにしたので、データ固定前後でＬＳＩの内部特性を変化させることなく半導体メモリの全領域の記憶値を固定できる効果がある。
【００３６】
この発明によれば、半導体メモリ書き込み制御装置が、ビット線およびワード線と接続し、ワード線に印加される電位によって開閉するトランジスタと、入力端が接地または電源電位に固定され、出力端がトランジスタに接続し、トランジスタが閉状態となったとき入力端の反対電位をビット線の電位とするインバータとを含んでなる記憶値固定メモリセルを有する半導体メモリを備え、上記半導体メモリにデータ書き込みを実行するにあたり、上記記憶値固定メモリセルに接続するビット線に印加する電位を、インバータの入力端の反対電位と等しくするようにしたので、メモリライト時の消費電流の増加を抑えることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるメモリセルの構成を示す図である。
【図２】この発明の実施の形態１によるメモリセルに対して書き込み制御回路により書き込みを行う場合の図である。
【図３】この発明の実施の形態２によるメモリセルの構成を示す図である。
【図４】この発明の実施の形態３によるＳＲＡＭの構成を示す図である。
【図５】この発明の実施の形態４によるＳＲＡＭのアドレスデコード回路を示す図である。
【図６】従来のメモリセルの構成を示す図である。
【図７】従来のＲＡＭの構成を示す図である。
【図８】従来のＬＳＩの構成を示す図である。
【図９】従来のＬＳＩの構成を示す図である。
【符号の説明】
１ 書き込み要求信号、２ デコード信号、１２ アドレス、Ｔ１，Ｔ２ トランジスタ、ＢＬ ビット線、ＭＣ メモリセル、ＳＡ 読み出し制御回路、ＷＣ 書き込み制御回路、ＷＬ ワード線、ＤＢ［７］〜ＤＢ［０］ データバス、ＤＥＣ アドレスデコーダ。
Claims (3)
- ビット線およびワード線と接続し、上記ワード線に印加される電位によって開閉するトランジスタと、入力端が接地または電源電位に固定され、出力端が上記トランジスタに接続し、上記トランジスタが閉状態となったとき当該入力端の反対電位を上記ビット線の電位とするインバータとを含んでなる記憶値固定メモリセルを備えた半導体メモリ。
- 記憶値固定メモリセルに接続するワード線にトランジスタを開状態とする電位を印加する書き込み制御部を備えたことを特徴とする請求項１記載の半導体メモリ。
- ビット線およびワード線と接続し、上記ワード線に印加される電位によって開閉するトランジスタと、入力端が接地または電源電位に固定され、出力端が上記トランジスタに接続し、上記トランジスタが閉状態となったとき当該入力端の反対電位を上記ビット線の電位とするインバータとを含んでなる記憶値固定メモリセルを有する半導体メモリを備え、
上記半導体メモリにデータ書き込みを実行するにあたり、上記記憶値固定メモリセルに接続するビット線に印加する電位を、上記インバータの入力端の反対電位と等しくする半導体メモリ書き込み制御装置。
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