JP2002288992A - 半導体記憶装置及びそのヒューズプログラム回路 - Google Patents

Abstract

(57)【要約】 【課題】半導体記憶装置の冗長救済回路用のヒューズプ
ログラム回路において、ノイズ等に起因する誤出力を発
生しにくくする。 【解決手段】ヒューズプログラム回路５８において１／
０論理値を出力する各回路ユニット６０は、ＰＭＯＳト
ランジスタ６２と、ＮＭＯＳトランジスタ６４と、プロ
グラムヒューズ６６とを含む。ＰＭＯＳトランジスタ６
２のソースは電源電位部ＶＣＣに接続され、ドレインは
冗長救済回路５４への出力ライン６８に接続され、ゲー
トはクロック信号を受ける。ＮＭＯＳトランジスタ６４
のソースは接地電位部ＧＮＤに接続され、ゲートは上記
クロック信号を受ける。プログラムヒューズ６６は、Ｎ
ＭＯＳトランジスタ６４のドレインと出力ライン６８と
を接続する。出力ライン６８上には、出力ライン６８上
の論理値を反転させて維持するため、キーパー回路７２
が配設される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びそのヒューズプログラム回路に関し、より具体的に
は、不良メモリセルの救済を行う冗長救済回路と不良メ
モリセルのアドレスを記憶するヒューズプログラム回路
とを具備するＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置の
改良に関する。

【０００２】

【従来の技術】ＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置
においては、メモリセルアレイ内のメモリセルに不良
（欠陥）が検出された場合に、この欠陥を冗長メモリセ
ルアレイ内のメモリセルにより置換し、製品の歩留りを
向上させる冗長回路方式（リダンダンシ）が採用されて
いる。現在一般的に用いられている冗長回路方式では、
メモリセルのサブブロック内において、複数または単数
のワード線、或いは複数または単数のビット線が救済の
ための単位（つまり救済単位）とされる。そして、サブ
ブロックの内で欠陥のあったメモリセルを含む救済単位
が、冗長メモリセルアレイ内のそれと同じ大きさの冗長
単位と置換される。

【０００３】欠陥をもつ救済単位のアドレス情報の記憶
には、不揮発性の記憶素子を用いる必要があり、現在で
は一般にヒューズプログラム回路が用いられている。ア
ドレス情報は通常複数ビットで構成されるので、それに
対応した複数本のヒューズを含むヒューズセットがリダ
ンダンシの単位となる。各ヒューズを含む回路ユニット
からは、ヒューズの切断／非切断状態に応じて１ビット
即ち１／０論理値が出力される。

【０００４】通常、救済単位とヒューズセットとは一対
一に対応させ、チップ内には救済単位と同数のヒューズ
セットが設けられる。そして、不良メモリセルの冗長救
済を行う場合には、これに対応するヒューズセット内の
ヒューズを指定アドレス情報に応じて切断する。冗長救
済回路は、ヒューズプログラム回路に記憶された不良メ
モリセルのアドレスと、入力アドレスとを比較して、こ
れ等が一致した場合、冗長メモリセルアレイ内の置換メ
モリセルを選択する。この方式は構成が単純であり、現
在広く採用されている。

【０００５】

【発明が解決しようとする課題】従来のヒューズプログ
ラム回路においては、しかし、各回路ユニットから出力
される１／０論理値がノイズ等に起因して誤出力される
場合がある。ヒューズプログラム回路の誤出力は、不良
メモリセルのアドレスを誤って記憶することを意味し、
即ち、半導体記憶装置の誤動作につながる。

【０００６】本発明は、かかる従来技術の問題点に鑑み
てなされたものであり、半導体記憶装置の冗長救済回路
用のヒューズプログラム回路において、ノイズ等に起因
する誤出力を発生しにくくすることを目的とする。

【０００７】

【課題を解決するための手段】本発明の第１の視点は、
半導体記憶装置であって、マトリックス配列された複数
のメモリセルを有するメモリセルアレイと、前記メモリ
セルアレイのメモリセルと置換可能な複数のメモリセル
を有する冗長メモリセルアレイと、前記メモリセルアレ
イ内の不良メモリセルのアドレスと、入力アドレスとを
比較し、これ等が一致した場合、前記冗長メモリセルア
レイ内の置換メモリセルを選択する冗長救済回路と、前
記不良メモリセルのアドレスを記憶するため、夫々が１
／０論理値を出力する複数の回路ユニットを有するヒュ
ーズプログラム回路と、を具備し、前記ヒューズプログ
ラム回路の各回路ユニットは、電源電位部と前記冗長救
済回路への出力ラインとを接続すると共に、第１パルス
信号が入力される第１ＰＭＯＳトランジスタと、接地電
位部に接続されると共に、第２パルス信号が入力される
第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトラン
ジスタと前記出力ラインとを接続するプログラムヒュー
ズと、を具備することを特徴とする。

【０００８】本発明の第２の視点は、マトリックス配列
された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイのメモリセルと置換可能な複数の
メモリセルを有する冗長メモリセルアレイと、前記メモ
リセルアレイ内の不良メモリセルのアドレスと、入力ア
ドレスとを比較し、これ等が一致した場合、前記冗長メ
モリセルアレイ内の置換メモリセルを選択する冗長救済
回路と、を具備する半導体記憶装置で使用されるヒュー
ズプログラム回路であって、前記ヒューズプログラム回
路は、前記不良メモリセルのアドレスを記憶するため、
夫々が１／０論理値を出力する複数の回路ユニットを有
し、前記ヒューズプログラム回路の各回路ユニットは、
電源電位部と前記冗長救済回路への出力ラインとを接続
すると共に、第１パルス信号が入力される第１ＰＭＯＳ
トランジスタと、接地電位部に接続されると共に、第２
パルス信号が入力される第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタと前記出力ラインとを接
続するプログラムヒューズと、を具備することを特徴と
する。

【０００９】前記第１及び第２の視点において、前記第
１及び第２パルス信号は、前記メモリセルアレイを制御
及び駆動する制御及び駆動手段で生成される同じ信号、
例えば、クロック信号、リセット信号、或いはパワーオ
ン信号とすることができる。また、望ましくは、前記ヒ
ューズプログラム回路は、前記出力ライン上の論理値を
ラッチするラッチ回路を介して前記冗長救済回路に接続
される。

【００１０】更に、本発明の実施の形態には種々の段階
の発明が含まれており、開示される複数の構成要件にお
ける適宜な組み合わせにより種々の発明が抽出され得
る。例えば、実施の形態に示される全構成要件から幾つ
かの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。

【００１１】

【発明の実施の形態】本発明者等は、本発明の開発の過
程において、半導体記憶装置の冗長救済回路用のヒュー
ズプログラム回路において、誤出力が発生する原因につ
いて研究した。その結果、本発明者等は、以下に述べる
ような知見を得た。

【００１２】図５は従来のヒューズプログラム回路にお
いて１ビット即ち１／０論理値を出力する１つの回路ユ
ニットを示す回路図である。

【００１３】図５図示の如く、この回路ユニットは、Ｐ
ＭＯＳトランジスタ１２と、ＮＭＯＳトランジスタ１４
と、プログラムヒューズ１６とを含む。ＰＭＯＳトラン
ジスタ１２のソースは電源電位部ＶＣＣに接続され、ド
レインは冗長救済回路への出力ライン１８に接続され、
ゲートはパルス信号の供給源（図示せず）に接続され
る。ＮＭＯＳトランジスタ１４のドレインは出力ライン
１８に接続され、ゲートは上記パルス信号の供給源（図
示せず）に接続される。プログラムヒューズ１６は、Ｎ
ＭＯＳトランジスタ１４のソースと接地電位部ＧＮＤと
を接続する。更に、出力ライン１８上には、出力ライン
１８上の論理値を反転させて維持するため、キーパー回
路２２が配設される。

【００１４】図６及び図７は、図５図示の回路ユニット
において、夫々プログラムヒューズ１６が切断されてい
ない状態及び切断されている状態において各部に現れる
論理値等の変化を示すタイムチャートである。なお、後
述する本発明との対比を容易にするため、ここでは、Ｐ
ＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１４
のゲートへの入力パルス信号として、アドレスを取込む
ためのクロック信号が使用される。このクロック信号に
より、プリチャージ時には、ＰＭＯＳトランジスタ１２
がオン状態でＮＭＯＳトランジスタ１４がオフ状態とな
り、評価時にはその逆となる。

【００１５】図６図示の如く、プログラムヒューズ１６
が切断されていない状態において、プリチャージ時に、
ノードＮｄ１は電源電位にチャージされ、キーパー回路
２２の出力端子（図６では「ＯＵＴＰＵＴ」で表示）に
は論理値「０」が出力される。一方、評価時には、ノー
ドＮｄ１は接地電位に引き戻され、ＯＵＴＰＵＴには論
理値「１」が出力される。なお、プリチャージ時から評
価時に亘ってノードＮｄ０は接地電位に維持される。

【００１６】図７図示の如く、プログラムヒューズ１６
が切断されている状態において、プリチャージ時に、ノ
ードＮｄ１は電源電位にチャージされ、ＯＵＴＰＵＴに
は論理値「０」が出力される。一方、評価時には、ＮＭ
ＯＳトランジスタ１４がオン状態となっても、プログラ
ムヒューズ１６が切断されていることから、ノードＮｄ
１は接地電位に引き戻されず（理想的には電源電位を維
持し）、ＯＵＴＰＵＴには論理値「０」が出力される。

【００１７】プログラムヒューズ１６が切断されている
状態においても、ノードＮｄ０には寄生容量Ｃ１やリー
ク電流Ｉ１が付随する。寄生容量Ｃ１の一例はＮＭＯＳ
トランジスタ１４周りの多層配線構造による寄生容量で
あり、リーク電流Ｉ１の一例はＮＭＯＳトランジスタ１
４のソース／ドレインから基板へのリーク電流である。
寄生容量は今後のＬＳＩの多層配線化が進むにつれて益
々大きくなると予想される。また、ＮＭＯＳトランジス
タ１４のソース／ドレインから基板へのリーク電流は、
構造上回避することが難しい。

【００１８】ノードＮｄ０の電位は寄生容量Ｃ１やリー
ク電流Ｉ１により低下し、極端な場合、接地電位と殆ど
等しくなるまで低下する。このような場合、ノードＮｄ
１の電位に対して、図７中に示すようなタイミングでチ
ャージシェアノイズ（部分２４参照）が現れる。図８
は、図５図示の回路ユニットにおいて、プログラムヒュ
ーズ１６が切断されている状態において、寄生容量Ｃ１
やリーク電流Ｉ１が更に大きくなった場合に各部に現れ
る論理値等の変化を示すタイムチャートである。図８図
示の如く、寄生容量Ｃ１やリーク電流Ｉ１に起因してチ
ャージシェアノイズ（部分２５参照）が大きくなると、
ＯＵＴＰＵＴには論理値「１」が誤って出力されること
となる。

【００１９】以下に、このような知見に基づいて構成さ
れた本発明の実施の形態について図面を参照して説明す
る。

【００２０】図１は本発明の実施の形態に係る半導体記
憶装置（ＤＲＡＭ）を示すブロック図である。なお、図
１においては、発明の理解を容易にするため、ワード線
を単位とした冗長回路方式を単純化して示す。

【００２１】図１図示の如く、この半導体記憶装置は、
マトリックス配列された複数のメモリセルを有するメモ
リセルアレイ３２を有する。メモリセルアレイ３２のワ
ード線を選択駆動するためロウデコーダ３４が配設さ
れ、ビット線を選択駆動するためカラムデコーダ３６及
びセンスアンプ３８が夫々配設される。ロウデコーダ３
４及びカラムデコーダ３６は制御部４２の制御下で駆動
される。制御部４２から、ロウアドレスバッファ４４及
びカラムアドレスバッファ４６に、ロウアドレス及びカ
ラムアドレスが順次取込まれる。ロウデコーダ３４及び
カラムデコーダ３６は、ロウアドレスバッファ４４及び
カラムアドレスバッファ４６からのロウアドレス及びカ
ラムアドレスに基づいて、夫々ワード線及びビット線を
選択し、これによりアクセスすべきメモリセルが選択さ
れる。

【００２２】メモリセルアレイ３２に隣接して、メモリ
セルアレイ３２のメモリセルと置換可能な複数のメモリ
セルを有する冗長メモリセルアレイ５２が配設される。
冗長メモリセルアレイ５２のワード線を選択駆動するた
め冗長救済回路５４が配設される。なお、冗長メモリセ
ルアレイ５２のビット線はカラムデコーダ３６及びセン
スアンプ３８により選択駆動されるものとする。冗長救
済回路５４は、メモリセルアレイ３２内の不良メモリセ
ルのアドレスと、ロウアドレスバッファ４４からの入力
アドレスとを比較し、これ等が一致した場合、冗長メモ
リセルアレイ５２のワード線を選択駆動する。これによ
り、アクセスすべき冗長メモリセルアレイ５２内の置換
メモリセルが選択される。

【００２３】冗長救済回路５４には、プリップフロップ
等から構成されるラッチ回路５６を介して不良メモリセ
ルのアドレスを記憶するためのヒューズプログラム回路
５８が接続される。ヒューズプログラム回路５８は、夫
々が１／０論理値を出力する複数の等価な回路ユニット
６０（図２参照）を有する。ラッチ回路５６は、ヒュー
ズプログラム回路５８の各回路ユニット６０からの論理
値をラッチすることにより、不良メモリセルのアドレス
をラッチし、これを冗長救済回路５４に提供する。

【００２４】図２は本発明の実施の形態に係るヒューズ
プログラム回路５８において１ビット即ち１／０論理値
を出力する１つの回路ユニット６０を示す回路図であ
る。

【００２５】図２図示の如く、この回路ユニット６０
は、ＰＭＯＳトランジスタ６２と、ＮＭＯＳトランジス
タ６４と、プログラムヒューズ６６とを含む。ＰＭＯＳ
トランジスタ６２のソースは電源電位部ＶＣＣに接続さ
れ、ドレインは冗長救済回路５４への出力ライン６８に
接続され、ゲートはロウアドレスを取込むためのクロッ
ク信号を入力パルス信号として受けるように制御部４２
に接続される。ＮＭＯＳトランジスタ６４のソースは接
地電位部ＧＮＤに接続され、ゲートは上記クロック信号
を入力パルス信号として受けるように制御部４２に接続
される。プログラムヒューズ６６は、ＮＭＯＳトランジ
スタ６４のドレインと出力ライン６８とを接続する。

【００２６】更に、出力ライン６８上には、出力ライン
６８上の論理値を反転させて維持するため、キーパー回
路７２が配設される。キーパー回路７２は出力ライン６
８上に配設されたインバータ７４に加えて、ＰＭＯＳト
ランジスタ７６と、２つのＮＭＯＳトランジスタ７８、
８２とを含む。ＰＭＯＳトランジスタ７６のソースは電
源電位部ＶＣＣに接続され、ドレインはインバータ７４
の入力端子に接続され、ゲートはインバータの出力端子
に接続される。ＮＭＯＳトランジスタ７８のドレインは
インバータ７４の入力端子に接続され、ゲートは上記ク
ロック信号を入力パルス信号として受けるように制御部
４２に接続される。ＮＭＯＳトランジスタ８２のソース
は接地電位部ＧＮＤに接続され、ドレインはＮＭＯＳト
ランジスタ７８のソースに接続され、ゲートはインバー
タ７４の出力端子に接続される。

【００２７】図３及び図４は、図２図示の回路ユニット
６０において、夫々プログラムヒューズ６６が切断され
ていない状態及び切断されている状態において各部に現
れる論理値等の変化を示すタイムチャートである。ＰＭ
ＯＳトランジスタ６２及びＮＭＯＳトランジスタ６４の
ゲートには、ロウアドレスを取込むためのクロック信号
が入力パルス信号として供給される。このクロック信号
により、プリチャージ時には、ＰＭＯＳトランジスタ６
２がオン状態でＮＭＯＳトランジスタ６４がオフ状態と
なり、評価時にはその逆となる。

【００２８】図３図示の如く、プログラムヒューズ６６
が切断されていない状態において、この回路ユニット６
０のノードＮｄ１及びキーパー回路７２の出力端子（図
３では「ＯＵＴＰＵＴ」で表示）の論理値等は、図５図
示の回路ユニットの場合（図６参照）と同じとなる。即
ち、この状態において、プリチャージ時に、ノードＮｄ
１は電源電位にチャージされ、ＯＵＴＰＵＴには論理値
「０」が出力される。一方、評価時には、ノードＮｄ１
は接地電位に引き戻され、ＯＵＴＰＵＴ６８には論理値
「１」が出力される。なお、プリチャージ時から評価時
に亘ってノードＮｄ０はノードＮｄ１と実質的に同じ電
位となる。

【００２９】図４図示の如く、プログラムヒューズ６６
が切断されている状態において、プリチャージ時に、ノ
ードＮｄ１は電源電位にチャージされ、ＯＵＴＰＵＴに
は論理値「０」が出力される。一方、評価時には、ＮＭ
ＯＳトランジスタ６４がオン状態となっても、プログラ
ムヒューズ６６が切断されていることから、ノードＮｄ
１は接地電位に引き戻されないで電源電位を維持し、Ｏ
ＵＴＰＵＴには論理値「０」が出力される。

【００３０】この際、ＮＭＯＳトランジスタ１４等に起
因してノードＮｄ０に付随する寄生容量Ｃ１やリーク電
流Ｉ１は、プログラムヒューズ１６の切断により、ノー
ドＮｄ１に対して影響を及ぼさなくなる。このため、図
５図示の回路ユニットおいて、ノードＮｄ１の電位に対
して評価時に現れた図７図示のチャージシェアノイズ
（部分２４参照）が、図２図示の回路ユニット６０にお
いては、図４図示の如く現れなくなる（部分２６参
照）。その結果、仮令、寄生容量Ｃ１やリーク電流Ｉ１
が更に大きくなった場合でも、ＯＵＴＰＵＴに論理値
「１」が誤って出力されることはない。

【００３１】なお、図２図示の回路ユニット６０におい
ては、ＰＭＯＳトランジスタ６２及びＮＭＯＳトランジ
スタ６４のゲートに入力されるパルス信号として、同じ
タイミングのクロック信号が使用される。しかし、入力
パルス信号は、ＰＭＯＳトランジスタ６２及びＮＭＯＳ
トランジスタ６４を同時にオンさせることが実質的にな
いようなものであれば、ＰＭＯＳトランジスタ６２及び
ＮＭＯＳトランジスタ６４間で異なるものとすることが
できる。

【００３２】また、この入力パルス信号は、半導体記憶
装置の最初の立上がり時に１度だけ必要なものであるか
ら、クロック信号以外のパルス信号を使用することもで
きる。付加的なパルス信号発生回路の配設を回避する観
点から、入力パルス信号は、半導体記憶装置、望ましく
はメモリセルアレイを制御及び駆動するための既存の手
段で生成される信号であることが望ましい。例えば、入
力パルス信号はクロック信号、リセット信号、或いはパ
ワーオン信号とすることができる。

【００３３】また、図１図示の半導体記憶装置において
は、ワード線を単位とした冗長回路方式を例示するが、
ビット線を単位とした冗長回路方式等、他の冗長回路方
式に対しても本発明は同様に適用することができる。

【００３４】その他、本発明の思想の範疇において、当
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
半導体記憶装置の冗長救済回路用のヒューズプログラム
回路において、ノイズ等に起因する誤出力を発生しにく
くすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体記憶装置（Ｄ
ＲＡＭ）を示すブロック図。

【図２】本発明の実施の形態に係るヒューズプログラム
回路において１／０論理値を出力する１つの回路ユニッ
トを示す回路図。

【図３】図２図示の回路ユニットにおいて、プログラム
ヒューズが切断されていない状態において各部に現れる
論理値等の変化を示すタイムチャート。

【図４】図２図示の回路ユニットにおいて、プログラム
ヒューズが切断されている状態において各部に現れる論
理値等の変化を示すタイムチャート。

【図５】従来のヒューズプログラム回路において１／０
論理値を出力する１つの回路ユニットを示す回路図。

【図６】図５図示の回路ユニットにおいて、プログラム
ヒューズが切断されていない状態において各部に現れる
論理値等の変化を示すタイムチャート。

【図７】図５図示の回路ユニットにおいて、プログラム
ヒューズが切断されている状態において各部に現れる論
理値等の変化を示すタイムチャート。

【図８】図５図示の回路ユニットにおいて、プログラム
ヒューズが切断されている状態において、寄生容量やリ
ーク電流が更に大きくなった場合に各部に現れる論理値
等の変化を示すタイムチャート。

【符号の説明】

６０…回路ユニット ６２…ＰＭＯＳトランジスタ ６４…ＮＭＯＳトランジスタ ６６…プログラムヒューズ ６８…出力ライン ７２…キーパー回路 ７４…インバータ ７６…ＰＭＯＳトランジスタ ７８、８２…ＮＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 早川 誠幸 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 岩見 俊一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 和田 眞智 神奈川県川崎市川崎区日進町７番地１ 東 芝情報システム株式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ12 KB44 KB52 NN09 QQ01 QQ15 5F064 BB13 BB14 CC12 FF02 FF27 5L106 AA01 AA02 CC04 CC13 5M024 AA22 BB07 BB30 BB35 BB36 DD80 GG20 HH01 HH10 MM15 MM20 PP01 PP03 PP07

Claims (12)

【特許請求の範囲】
1. 【請求項１】マトリックス配列された複数のメモリセル
   を有するメモリセルアレイと、 前記メモリセルアレイのメモリセルと置換可能な複数の
   メモリセルを有する冗長メモリセルアレイと、 前記メモリセルアレイ内の不良メモリセルのアドレス
   と、入力アドレスとを比較し、これ等が一致した場合、
   前記冗長メモリセルアレイ内の置換メモリセルを選択す
   る冗長救済回路と、 前記不良メモリセルのアドレスを記憶するため、夫々が
   １／０論理値を出力する複数の回路ユニットを有するヒ
   ューズプログラム回路と、を具備し、前記ヒューズプロ
   グラム回路の各回路ユニットは、 電源電位部と前記冗長救済回路への出力ラインとを接続
   すると共に、第１パルス信号が入力される第１ＰＭＯＳ
   トランジスタと、 接地電位部に接続されると共に、第２パルス信号が入力
   される第１ＮＭＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタと前記出力ラインとを接
   続するプログラムヒューズと、を具備することを特徴と
   する半導体記憶装置。
2. 【請求項２】前記第１及び第２パルス信号は、前記メモ
   リセルアレイを制御及び駆動する制御及び駆動手段で生
   成される信号であることを特徴とする請求項１に記載の
   半導体記憶装置。
3. 【請求項３】前記第１及び第２パルス信号は同じ信号で
   あり、且つクロック信号、リセット信号、及びパワーオ
   ン信号からなる群から選択された信号からなることを特
   徴とする請求項１に記載の半導体記憶装置。
4. 【請求項４】前記ヒューズプログラム回路は、前記出力
   ライン上の論理値をラッチするラッチ回路を介して前記
   冗長救済回路に接続されることを特徴とする請求項１乃
   至３のいずれかに記載の半導体記憶装置。
5. 【請求項５】前記回路ユニットは、前記出力ライン上の
   論理値を反転或いは非反転状態で維持するため、前記出
   力ライン上に配設されたキーパー回路を更に具備するこ
   とを特徴とする請求項１乃至４のいずれかに記載の半導
   体記憶装置。
6. 【請求項６】前記キーパー回路は、 前記出力ライン上に配設されたインバータと、 電源電位部に接続されたソースと、前記インバータの入
   力端子に接続されたドレインと、前記インバータの出力
   端子に接続されたゲートとを有する第２ＰＭＯＳトラン
   ジスタと、 前記インバータの前記入力端子に接続されたドレイン
   と、前記第１パルス信号が入力されるゲートとを有する
   第２ＮＭＯＳトランジスタと、 接地電位部に接続されたソースと、前記第２ＮＭＯＳト
   ランジスタのソースに接続されたドレインと、前記イン
   バータの前記出力端子に接続されたゲートとを有する第
   ３ＮＭＯＳトランジスタと、を具備することを特徴とす
   る請求項５に記載の半導体記憶装置。
7. 【請求項７】マトリックス配列された複数のメモリセル
   を有するメモリセルアレイと、 前記メモリセルアレイのメモリセルと置換可能な複数の
   メモリセルを有する冗長メモリセルアレイと、 前記メモリセルアレイ内の不良メモリセルのアドレス
   と、入力アドレスとを比較し、これ等が一致した場合、
   前記冗長メモリセルアレイ内の置換メモリセルを選択す
   る冗長救済回路と、を具備する半導体記憶装置で使用さ
   れるヒューズプログラム回路であって、 前記ヒューズプログラム回路は、前記不良メモリセルの
   アドレスを記憶するため、夫々が１／０論理値を出力す
   る複数の回路ユニットを有し、前記ヒューズプログラム
   回路の各回路ユニットは、 電源電位部と前記冗長救済回路への出力ラインとを接続
   すると共に、第１パルス信号が入力される第１ＰＭＯＳ
   トランジスタと、 接地電位部に接続されると共に、第２パルス信号が入力
   される第１ＮＭＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタと前記出力ラインとを接
   続するプログラムヒューズと、を具備することを特徴と
   するヒューズプログラム回路。
8. 【請求項８】前記第１及び第２パルス信号は、前記メモ
   リセルアレイを制御及び駆動する制御及び駆動手段で生
   成される信号であることを特徴とする請求項７に記載の
   ヒューズプログラム回路。
9. 【請求項９】前記第１及び第２パルス信号は同じ信号で
   あり、且つクロック信号、リセット信号、及びパワーオ
   ン信号からなる群から選択された信号からなることを特
   徴とする請求項７に記載のヒューズプログラム回路。
10. 【請求項１０】前記ヒューズプログラム回路は、前記出
    力ライン上の論理値をラッチするラッチ回路を介して前
    記冗長救済回路に接続されることを特徴とする請求項７
    乃至９のいずれかに記載のヒューズプログラム回路。
11. 【請求項１１】前記回路ユニットは、前記出力ライン上
    の論理値を反転或いは非反転状態で維持するため、前記
    出力ライン上に配設されたキーパー回路を更に具備する
    ことを特徴とする請求項７乃至１０のいずれかに記載の
    ヒューズプログラム回路。
12. 【請求項１２】前記キーパー回路は、 前記出力ライン上に配設されたインバータと、 電源電位部に接続されたソースと、前記インバータの入
    力端子に接続されたドレインと、前記インバータの出力
    端子に接続されたゲートとを有する第２ＰＭＯＳトラン
    ジスタと、 前記インバータの前記入力端子に接続されたドレイン
    と、前記第１パルス信号が入力されるゲートとを有する
    第２ＮＭＯＳトランジスタと、 接地電位部に接続されたソースと、前記第２ＮＭＯＳト
    ランジスタのソースに接続されたドレインと、前記イン
    バータの前記出力端子に接続されたゲートとを有する第
    ３ＮＭＯＳトランジスタと、を具備することを特徴とす
    る請求項１１に記載のヒューズプログラム回路。