JP2006338720A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2006338720A JP2006338720A JP2005159321A JP2005159321A JP2006338720A JP 2006338720 A JP2006338720 A JP 2006338720A JP 2005159321 A JP2005159321 A JP 2005159321A JP 2005159321 A JP2005159321 A JP 2005159321A JP 2006338720 A JP2006338720 A JP 2006338720A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- latch
- memory block
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【解決手段】 複数のメモリブロックは、冗長メモリブロックを含む。複数のスイッチ回路は、複数のメモリブロックのうち2つのメモリブロックにそれぞれ接続される。各スイッチ回路は、接続される2つのメモリブロックのいずれか一方のデータ線を外部データ線に接続する。冗長制御回路は、予め不良のメモリブロックを不揮発的に記憶する機能および外部信号に基づいて不良のメモリブロックを記憶する機能を備えた複数のラッチ回路を有する。冗長制御回路は、複数のラッチ回路の出力信号に基づいて複数のスイッチ回路への切換信号を生成する。
【選択図】 図1
Description
本発明の目的は、半導体記憶装置のチップサイズを増大させることなく、記憶回路に基づく冗長機能および外部信号に基づく冗長機能の双方を実現することにある。
(ステップS11)組み立て作業の前に、テスタ装置によるRAM10の一次テスト(プローブテスト)が実施される。この後、テストフローはステップS12に移行する。
(ステップS12)一次テストによりメモリブロックBLK1〜BLK15のいずれかで不良が検出されたか否かが判定される。一次テストにより不良が検出された場合、テストフローはステップS13に移行する。一次テストにより不良が検出されなかった場合、テストフローはステップS14に移行する。
(ステップS13)一次テストにより不良が検出されたメモリブロックに応じて、ヒューズ回路FC0〜FC3のヒューズFが溶断される(ヒューズ冗長)。例えば、一次テストによりメモリブロックBLK2で不良が検出された場合、ヒューズ回路FC1のヒューズFが溶断される。これにより、製造工程で発生したメモリブロックBLK2の不良が救済される。この後、テストフローはステップS14に移行する。
(ステップS14)組み立て作業の後に、テスタ装置によるRAM10の二次テストが実施され、システムLSI100に対する製造工程でのテストフローは完了する。二次テストによりメモリブロックBLK1〜BLK15のいずれかで不良が検出された場合、そのサンプルは不良品として扱われ、不良が検出されなかった場合、そのサンプルは良品として出荷される。
(ステップS21)テスト制御回路16は、RAM10をテストするためにBIST回路14へのテストイネーブル信号TEを活性化させる。これにより、BIST回路14によるセルフテストが実施される。この後、テストフローはステップS22に移行する。
(ステップS22)テスト制御回路16は、セルフテストで検出された不一致のビットを記憶しているか否かを判定する。すなわち、セルフテストによりメモリブロックBLK1〜BLK15のいずれかで不良が検出されたか否かが判定される。テスト制御回路16が不一致のビットを記憶している場合、テストフローはステップS23に移行する。テスト制御回路16が不一致のビットを記憶していない場合、システムLSI100に対するユーザシステム上でのテストフローは完了する。
(ステップS23)テスト制御回路16は、RAM10への外部ラッチ設定信号LS[3:0]を、記憶している不一致のビットに対応するメモリブロックを示す論理レベルに設定した後、RAM10への外部冗長許可信号EREを活性化させる。これにより、ユーザシステム上で発生したメモリブロックの不良が救済され、システムLSI100に対するユーザシステム上でのテストフローは完了する。このような、ステップS21〜S23で構成されるテストフローは、ユーザシステム上で定期的に実施される。
図10は、外部冗長機能のみを有するRAMの一例を示している。図1および図2で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。RAM10bは、冗長制御回路RCに代えて冗長制御回路RCbを有することを除いて、図1のRAM10と同一である。冗長制御回路RCbは、NAND回路NA1およびヒューズラッチ部FLPに代えてインバータIV0およびラッチ部LPを有することを除いて、図1の冗長制御回路RCと同一である。インバータIV0は、外部冗長許可信号EREを反転させて入力制御信号/ICとしてスリーステート回路TS0〜TS3に出力する。ラッチ部LPは、NAND回路NA0からのリセット信号/RSTとスリーステート回路TS0〜TS3からの外部ラッチ設定信号LS0〜LS3とに基づいて設定されるラッチ出力信号LO0〜LO3を出力する。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
BLK1〜BLK16 メモリブロック
DLY 遅延回路
F ヒューズ
FC0〜FC3 ヒューズ回路
FLP ヒューズラッチ部
I0〜I4 インバータ
LC0〜LC3 ラッチ回路
MBC メモリブロック制御回路
MC、MC2 メイン制御回路
NA0、NA1 NAND回路
NR NOR回路
OR2〜OR15 OR回路
PD プリデコーダ
Q0 pMOSトランジスタ
Q1、Q2 nMOSトランジスタ
RC 冗長制御回路
SW1〜SW15 スイッチ回路
TS0〜TS3 スリーステート回路
10、20 RAM
12 ユーザ回路
14 BIST回路
14a 制御部
14b セレクタ
14c 比較器
16 テスト制御回路
100 システムLSI
Claims (5)
- 冗長メモリブロックを含む複数のメモリブロックと、
前記メモリブロックのうち2つのメモリブロックにそれぞれ接続され、接続される2つのメモリブロックのいずれか一方のデータ線を外部データ線に接続する複数のスイッチ回路と、
予め不良のメモリブロックを不揮発的に記憶する機能および外部信号に基づいて不良のメモリブロックを記憶する機能を備えた複数のラッチ回路を有し、前記ラッチ回路の出力信号に基づいて前記スイッチ回路への切換信号を生成する冗長制御回路とを備えていることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記冗長制御回路は、前記ラッチ回路の出力信号をデコードして前記切換信号を生成するデコーダを備えていることを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記各スイッチ回路は、互いに隣接する2つのメモリブロック毎に設けられることを特徴とする半導体記憶装置。 - 複数の通常メモリブロックと、
冗長メモリブロックと、
前記通常メモリブロックのいずれかに不良が存在するとき、アクセスするメモリブロックを選択するための複数ビットの冗長制御信号を、不良の通常メモリブロックを示す論理レベルに設定する冗長制御回路と、
前記冗長制御信号が不良の通常メモリブロックを示すとき、その通常メモリブロックを無効にするとともに前記冗長メモリブロックを有効にする切換回路とを備え、
前記冗長制御回路は、
前記冗長制御信号のビット毎にそれぞれ設けられ、入力ノードで受ける信号の論理レベルを保持し、前記冗長制御信号の対応するビットを、保持している論理レベルに設定する複数のラッチ回路と、
前記ラッチ回路にそれぞれ対応して設けられ、不良の通常メモリブロックを示す論理レベルを予め記憶し、記憶している論理レベルの第1ラッチ設定信号を、対応するラッチ回路の入力ノードに出力する複数の不揮発性記憶回路と、
前記ラッチ回路にそれぞれ対応して設けられ、対応するラッチ回路が保持する論理レベルを変更するための第2ラッチ設定信号を受けて、対応するラッチ回路の入力ノードに出力する複数の入力回路とを備えていることを特徴とする半導体記憶装置。 - 請求項4記載の半導体記憶装置において、
前記冗長制御回路は、
前記冗長制御信号が不良の通常メモリブロックを示すときに不良信号を活性化させる不良信号生成回路と、
前記不良信号の活性化中、前記入力回路による前記第2ラッチ設定信号の出力動作を禁止する禁止回路を備えていることを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005159321A JP4584773B2 (ja) | 2005-05-31 | 2005-05-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005159321A JP4584773B2 (ja) | 2005-05-31 | 2005-05-31 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006338720A true JP2006338720A (ja) | 2006-12-14 |
JP4584773B2 JP4584773B2 (ja) | 2010-11-24 |
Family
ID=37559154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005159321A Expired - Fee Related JP4584773B2 (ja) | 2005-05-31 | 2005-05-31 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4584773B2 (ja) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03157897A (ja) * | 1989-11-16 | 1991-07-05 | Toshiba Corp | 半導体記憶装置の冗長回路 |
JPH06203594A (ja) * | 1992-10-01 | 1994-07-22 | Fujitsu Ltd | 半導体記憶装置 |
JPH09251796A (ja) * | 1996-03-15 | 1997-09-22 | Fujitsu Ltd | 半導体記憶装置及び半導体集積回路装置 |
JP2000048591A (ja) * | 1998-07-29 | 2000-02-18 | Hitachi Ltd | 半導体集積回路装置 |
JP2001266589A (ja) * | 2000-03-21 | 2001-09-28 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
JP2002288992A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 半導体記憶装置及びそのヒューズプログラム回路 |
JP2004039680A (ja) * | 2002-06-28 | 2004-02-05 | Fujitsu Ltd | 半導体装置 |
JP2006073108A (ja) * | 2004-09-02 | 2006-03-16 | Toshiba Corp | 半導体集積回路 |
-
2005
- 2005-05-31 JP JP2005159321A patent/JP4584773B2/ja not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03157897A (ja) * | 1989-11-16 | 1991-07-05 | Toshiba Corp | 半導体記憶装置の冗長回路 |
JPH06203594A (ja) * | 1992-10-01 | 1994-07-22 | Fujitsu Ltd | 半導体記憶装置 |
JPH09251796A (ja) * | 1996-03-15 | 1997-09-22 | Fujitsu Ltd | 半導体記憶装置及び半導体集積回路装置 |
JP2000048591A (ja) * | 1998-07-29 | 2000-02-18 | Hitachi Ltd | 半導体集積回路装置 |
JP2001266589A (ja) * | 2000-03-21 | 2001-09-28 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
JP2002288992A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 半導体記憶装置及びそのヒューズプログラム回路 |
JP2004039680A (ja) * | 2002-06-28 | 2004-02-05 | Fujitsu Ltd | 半導体装置 |
JP2006073108A (ja) * | 2004-09-02 | 2006-03-16 | Toshiba Corp | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
JP4584773B2 (ja) | 2010-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7257037B2 (en) | Redundancy circuit in semiconductor memory device | |
US6940765B2 (en) | Repair apparatus and method for semiconductor memory device to be selectively programmed for wafer-level test or post package test | |
US7433251B2 (en) | Semiconductor memory device storing redundant replacement information with small occupation area | |
US6301164B1 (en) | Antifuse method to repair columns in a prefetched output memory architecture | |
US8315116B2 (en) | Repair circuit and repair method of semiconductor memory apparatus | |
US7894281B2 (en) | Redundancy circuit using column addresses | |
US20060092725A1 (en) | Redundancy circuit and repair method for a semiconductor memory device | |
CN111833957B (zh) | 用于存储器装置的可配置相关联修复地址以及电路 | |
US5995422A (en) | Redundancy circuit and method of a semiconductor memory device | |
US11328787B2 (en) | One-time programmable memory circuit and semiconductor apparatus including the same | |
EP2003652B1 (en) | Semiconductor memory and test system | |
US7859933B2 (en) | Semiconductor memory device and operating method thereof | |
US20060077733A1 (en) | Memory structure with repairing function and repairing method thereof | |
KR102253011B1 (ko) | 리페어 회로 및 이를 포함하는 반도체 메모리 장치 | |
US10825544B2 (en) | Configurable post-package repair | |
JP2010146649A (ja) | 半導体記憶装置 | |
JP3863410B2 (ja) | 半導体メモリ | |
US7821854B2 (en) | Semiconductor memory | |
JP4584773B2 (ja) | 半導体記憶装置 | |
JP2001256793A (ja) | 半導体集積回路装置 | |
JP4786682B2 (ja) | 半導体集積回路装置 | |
US7782706B2 (en) | Semiconductor memory device having a word line activation circuit and/or a bit line activation circuit and a redundant word line activation circuit and/or a redundant bit line acitvation circuit | |
US6115302A (en) | Disabling a decoder for a defective element in an integrated circuit device having redundant elements | |
US8427893B2 (en) | Redundancy memory cell access circuit and semiconductor memory device including the same | |
JP4497801B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080514 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090804 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090918 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100831 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100902 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |