JP2000048591A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ヒューズを含む冗長回路又はトリミング回路
を備えるダイナミック型ＲＡＭ等の製造工程を簡素化
し、その製品歩留りを高める。 【解決手段】 ヒューズを含む欠陥救済用の冗長回路又
は電位調整用のトリミング回路を備えるダイナミック型
ＲＡＭ等において、例えば冗長イネーブル回路ＸＲＥＮ
のヒューズＦ１１と直列形態に、通常動作時オン状態と
され、所定の試験動作時はオフ状態とされるＰチャンネ
ル型のスイッチＭＯＳＦＥＴＰ１２を設けるとともに、
ヒューズＦ１１を実際には切断状態としないまま疑似的
に切断された状態とするための疑似切断情報を保持する
ラッチ回路ＬＴＥを設け、このラッチ回路ＬＴＥの反転
入出力ノードと所定の信号経路つまり例えば最下位ビッ
トの非反転内部Ｘアドレス信号線Ｘ０Ｔとの間に、Ｎチ
ャンネルＭＯＳＦＥＴＮ１１及びＰチャンネルＭＯＳＦ
ＥＴＰ１１が並列結合されてなり、ヒューズ疑似切断モ
ード時選択的にオン状態とされるトランスファゲートを
設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関するもので、例えば、ヒューズを含む欠陥救済用
の冗長回路又は電位調整用のトリミング回路を備えるダ
イナミック型ＲＡＭ（ランダムアクセスメモリ）等なら
びにその製造工程の簡素化及び製品歩留まりの向上に利
用して特に有効な技術に関する。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線を含むメモリアレイをその基本構成要素とするダ
イナミック型ＲＡＭ等のメモリ集積回路装置がある。ま
た、ダイナミック型ＲＡＭ等のメモリアレイに冗長ワー
ド線及び冗長ビット線等の冗長素子を設け、これらの冗
長素子を障害が検出された欠陥ワード線又は欠陥ビット
線と置き換えることでダイナミック型ＲＡＭ等の製品歩
留まりを高めるいわゆる欠陥救済方式が知られている。
欠陥救済方式をとるダイナミック型ＲＡＭ等は、冗長ワ
ード線又は冗長ビット線に対応して設けられるＸ系冗長
回路及びＹ系冗長回路を備え、各冗長回路は、冗長ワー
ド線又は冗長ビット線が欠陥ワード線又は欠陥ビットと
置き換えられたとき選択的に切断状態とされるヒューズ
を含む冗長イネーブル回路と、救済アドレスつまり救済
すべき欠陥ワード線又は欠陥ビットのアドレスの対応す
るビットが論理“０”又は“１”とされるとき選択的に
切断状態とされるヒューズを含む冗長アドレス比較回路
とを備える。

【０００３】一方、外部から供給される電源電圧をもと
に基板電圧や各種の内部電圧を生成する内部電圧発生回
路を備えるダイナミック型ＲＡＭ等のメモリ集積回路装
置がある。内部電圧発生回路を備えるダイナミック型Ｒ
ＡＭ等は、さらに、対応する内部電圧の電位を調整すべ
く所定の組み合わせで選択的に切断状態とされる複数の
ヒューズを含むトリミング回路を備えることが多い。

【０００４】

【発明が解決しようとする課題】上記ダイナミック型Ｒ
ＡＭ等において、冗長回路又はトリミング回路に設けら
れたヒューズは、いわゆるプローバテスト（Ｐ検）によ
る機能試験の結果をもとに、レーザビーム等を用いて選
択的に切断状態とされる。このため、冗長素子による欠
陥救済が行われ、又はトリミング回路による電位調整が
行われたダイナミック型ＲＡＭ等では、ヒューズが確実
に切断状態とされ、冗長回路による欠陥救済又はトリミ
ング回路による電位調整が予定通り行われていることを
確認するための２回目のプローバテストが必要となる。
また、冗長素子を含む冗長回路又はトリミング回路自体
に障害があってこれらの回路が正常に機能できない場
合、欠陥ワード線又は欠陥ビットを救済し、あるいは内
部電圧の電位を所望の値に設定することができない。こ
の結果、ダイナミック型ＲＡＭ等の製造工程が煩雑化し
てその低コスト化が阻害されるとともに、ダイナミック
型ＲＡＭ等の製品歩留りを思うように高めることができ
ないという問題が生じる。

【０００５】この発明の目的は、ヒューズを含む欠陥救
済用の冗長回路又は電位調整用のトリミング回路を備え
るダイナミック型ＲＡＭ等の半導体集積回路装置の製造
工程を簡素化し、その製品歩留りを高めることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ヒューズを含む欠陥救済用の
冗長回路又は電位調整用のトリミング回路を備えるダイ
ナミック型ＲＡＭ等において、冗長回路又はトリミング
回路の各ヒューズと直列形態に、通常動作時オン状態と
され、所定の試験動作時はオフ状態とされる第１のスイ
ッチ手段をそれぞれ設けるとともに、各ヒューズに対応
して、各ヒューズを実際には切断状態としないまま疑似
的に切断された状態とするための疑似切断情報を保持す
るラッチ回路を設け、各ラッチ回路の非反転又は反転入
出力ノードと所定の信号経路との間に、Ｐチャンネル及
びＮチャンネルＭＯＳＦＥＴが並列結合されてなり、ヒ
ューズ疑似切断モード時選択的にオン状態とされる第２
のスイッチ手段をそれぞれ設ける。

【０００８】上記手段によれば、ラッチ回路に疑似切断
情報を書き込み、所望のヒューズを疑似的に切断状態と
した状態で、ダイナミック型ＲＡＭ等の欠陥救済後又は
電位調整後の機能試験をヒューズ切断前に仮想的に実施
し、冗長回路や冗長素子ならびにトリミング回路自体の
正常性を確認できるため、プローバテストを単一化する
ことができる。また、特にウエハ上に形成された複数の
チップを同時に試験対象とするいわゆる多数取りプロー
バテストの場合、試験対象となるチップごとに異なる疑
似切断情報を与え、個別の確認試験を実施できるととも
に、冗長素子自体に障害が検出された場合、冗長素子を
正常なものと取り替えて確実に欠陥救済を実現すること
ができる。この結果、ダイナミック型ＲＡＭ等の製造工
程を簡素化し、その機能試験を効率化して、ダイナミッ
ク型ＲＡＭ等の低コスト化を図ることができるととも
に、その製品歩留りを高めることができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体集積回路装置）の一実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のダイナミック型ＲＡＭの構成及び動作の概要
について説明する。なお、図１の各ブロックを構成する
回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）集積回路の製造技術により、単
結晶シリコンのような１個の半導体基板面上に形成され
る。

【００１０】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図の垂直方向に平行して配置される
ｍ＋１本のワード線Ｗ０〜Ｗｍならびに１本の冗長ワー
ド線Ｗｒ（冗長素子）と、図の水平方向に平行して配置
されるｎ＋１組の相補ビット線相補ビット線Ｂ０＊〜Ｂ
ｎ＊（ここで、例えば非反転ビット線Ｂ０Ｔ及び反転ビ
ット線Ｂ０Ｂを、合わせて相補ビット線Ｂ０＊のように
＊を付して表す。また、それが有効とされるとき選択的
にハイレベルとされるいわゆる非反転信号等について
は、その名称の末尾にＴを付して表し、それが有効とさ
れるとき選択的にロウレベルとされるいわゆる反転信号
等については、その名称の末尾にＢを付して表す。以下
同様）ならびに１組の冗長ビット線Ｂｒ＊（冗長素子）
とを含む。これらのワード線及びビット線の交点には、
情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴから
なる合計（ｍ＋２）×（ｎ＋２）個のダイナミック型メ
モリセルが格子状に配置される。

【００１１】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍならびに冗長ワード線Ｗｒは、Ｘアドレスデ
コーダＸＤに結合され、択一的に選択レベルとされる。
このＸアドレスデコーダＸＤには、Ｘアドレスバッファ
ＸＢからそれぞれ非反転及び反転信号からなるｉ＋１ビ
ットの内部Ｘアドレス信号Ｘ０＊〜Ｘｉ＊が供給される
とともに、Ｘ系冗長回路ＸＲから冗長ワード線選択信号
Ｘｒが供給され、さらにタイミング発生回路ＴＧから内
部制御信号ＸＧが供給される。また、Ｘ系冗長回路ＸＲ
には、ＸアドレスバッファＸＢから上記内部Ｘアドレス
信号Ｘ０＊〜Ｘｉ＊が供給されるとともに、タイミング
発生回路ＴＧから内部制御信号ＰＣＢ，ＴＲ，ＰＧＥ，
ＰＧＣならびにヒューズセット信号ＦＳＥＴが供給され
る。さらに、ＸアドレスバッファＸＢには、外部のアク
セス装置からアドレス入力端子Ａ０〜Ａｉを介してＸア
ドレス信号ＡＸ０〜ＡＸｉが時分割的に供給されるとと
もに、タイミング発生回路ＴＧから内部制御信号ＸＬが
供給される。

【００１２】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部Ｘ
アドレス信号Ｘ０＊〜Ｘｉ＊を形成し、Ｘアドレスデコ
ーダＸＤ及びＸ系冗長回路ＸＲに供給する。また、Ｘ系
冗長回路ＸＲは、メモリアレイＭＡＲＹの冗長ワード線
Ｗｒと置き換えられた欠陥素子つまり欠陥ワード線の救
済アドレスを保持するとともに、この救済アドレスとア
クセスに際して外部のアクセス装置から供給されるアク
セスアドレスつまりＸアドレス信号ＡＸ０〜ＡＸｉすな
わち内部Ｘアドレス信号Ｘ０＊〜Ｘｉ＊とを比較照合し
て、両アドレスが全ビット一致するときその出力信号た
る冗長ワード線選択信号Ｘｒを選択的にハイレベルとす
る。なお、Ｘ系冗長回路ＸＲの具体的構成及び動作等に
ついては、後で詳細に説明する。

【００１３】一方、ＸアドレスデコーダＸＤは、内部制
御信号ＸＧのハイレベルを受けて選択的に動作状態とさ
れ、ＸアドレスバッファＸＢから供給される内部Ｘアド
レス信号Ｘ０＊〜Ｘｉ＊をデコードして、メモリアレイ
ＭＡＲＹの対応するワード線Ｗ０〜Ｗｍを択一的に所定
の選択レベルとする。また、Ｘ系冗長回路ＸＲから供給
される冗長ワード線選択信号Ｘｒがハイレベルとされる
ときには、内部Ｘアドレス信号Ｘ０＊〜Ｘｉ＊のデコー
ド動作を停止して、メモリアレイＭＡＲＹの冗長ワード
線Ｗｒを択一的に所定の選択レベルとする。

【００１４】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊ならびに冗長ビット線Ｂｒ＊
は、センスアンプＳＡに結合され、これを介して択一的
に相補共通データ線ＣＤ＊に接続される。センスアンプ
ＳＡには、ＹアドレスデコーダＹＤから図示されない合
計ｎ＋２ビットのビット線選択信号ＹＳ０〜ＹＳｎなら
びにＹＳｒが供給されるとともに、タイミング発生回路
ＴＧから内部制御信号ＰＡが供給される。また、Ｙアド
レスデコーダＹＤには、ＹアドレスバッファＹＢからそ
れぞれ非反転及び反転信号からなるｉ＋１ビットの内部
Ｙアドレス信号Ｙ０＊〜Ｙｉ＊が供給されるとともに、
Ｙ系冗長回路ＹＲから１ビットの冗長ビット線選択信号
Ｙｒが供給され、タイミング発生回路ＴＧから内部制御
信号ＹＧが供給される。さらに、Ｙ系冗長回路ＹＲに
は、ＹアドレスバッファＹＢから内部Ｙアドレス信号Ｙ
０＊〜Ｙｉ＊が供給され、タイミング発生回路ＴＧから
内部制御信号ＰＣＢ，ＴＲ，ＰＧＥ，ＰＧＣならびにヒ
ューズセット信号ＦＳＥＴが供給される。加えて、Ｙア
ドレスバッファＹＢには、外部のアクセス装置からアド
レス入力端子Ａ０〜Ａｉを介してＹアドレス信号ＡＹ０
〜ＡＹｉが時分割的に供給され、タイミング発生回路Ｔ
Ｇから内部制御信号ＹＬが供給される。

【００１５】ＹアドレスバッファＹＢは、外部のアクセ
ス装置からアドレス入力端子Ａ０〜Ａｉを介して供給さ
れるＹアドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＹＬ
に従って取り込み、保持するとともに、これらのＹアド
レス信号をもとに内部Ｙアドレス信号Ｙ０＊〜Ｙｉ＊を
形成し、ＹアドレスデコーダＹＤ及びＹ系冗長回路ＹＲ
に供給する。また、Ｙ系冗長回路ＹＲは、メモリアレイ
ＭＡＲＹの冗長ビット線Ｂｒ＊と置き換えられた欠陥ビ
ット線の救済アドレスを保持するとともに、この救済ア
ドレスとアクセスに際して外部のアクセス装置から供給
されるアクセスアドレスつまりＹアドレス信号ＡＹ０〜
ＡＹｉすなわち内部Ｙアドレス信号Ｙ０＊〜Ｙｉ＊とを
比較照合して、両アドレスが全ビット一致するときその
出力信号たる冗長ビット線選択信号Ｙｒを選択的にハイ
レベルとする。なお、Ｙ系冗長回路ＹＲの具体的構成及
び動作等については、Ｘ系冗長回路ＸＲとほぼ同じであ
るため、後のＸ系冗長回路ＸＲの具体的説明から類推さ
れたい。

【００１６】ＹアドレスデコーダＹＤは、内部制御信号
ＹＧのハイレベルを受けて選択的に動作状態とされ、Ｙ
アドレスバッファＹＢから供給される内部Ｙアドレス信
号Ｙ０＊〜Ｙｉ＊をデコードして、センスアンプＳＡに
対するビット線選択信号ＹＳ０〜ＹＳｎを択一的にハイ
レベルとする。ＹアドレスデコーダＹＤは、Ｙ系冗長回
路ＹＲから供給される冗長ビット線選択信号Ｙｒがハイ
レベルとされるとき、内部Ｙアドレス信号Ｙ０＊〜Ｙｉ
＊のデコード動作を停止して、センスアンプＳＡに対す
るビット線選択信号ＹＳｒを択一的にハイレベルとす
る。

【００１７】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの相補ビット線Ｂ０＊〜Ｂｎ＊ならびに冗長ビット線
Ｂｒ＊に対応して設けられるｎ＋２個の単位回路を含
み、これらの単位回路のそれぞれは、一対のＣＭＯＳ
（相補型ＭＯＳ）インバータが交差結合されてなる単位
増幅回路と、Ｎチャンネル型の３個のプリチャージＭＯ
ＳＦＥＴが直並列結合されてなるビット線プリチャージ
回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴ
とをそれぞれ含む。このうち、各単位回路の単位増幅回
路は、ダイナミック型ＲＡＭが選択状態とされ内部制御
信号ＰＡがハイレベルとされることで選択的にかつ一斉
に動作状態とされ、メモリアレイＭＡＲＹの選択ワード
線に結合されるｎ＋２個のメモリセルから対応する相補
ビット線Ｂ０＊〜Ｂｎ＊あるいは冗長ビット線Ｂｒ＊を
介して出力される微小読み出し信号増幅して、ハイレベ
ル又はロウレベルの２値読み出し信号とする。

【００１８】一方、各単位回路のビット線プリチャージ
回路を構成するプリチャージＭＯＳＦＥＴは、図示され
ない内部制御信号ＰＣのハイレベルを受けて一斉にオン
状態となり、メモリアレイＭＡＲＹの対応する相補ビッ
ト線Ｂ０＊〜Ｂｎ＊ならびに相補ビット線Ｂｒ＊の非反
転及び反転信号線を所定の中間電位にプリチャージす
る。また、各スイッチＭＯＳＦＥＴ対は、ビット線選択
信号ＹＳ０〜ＹＳｎあるいはＹＳｒのハイレベルを受け
て１組ずつ選択的にオン状態となり、メモリアレイＭＡ
ＲＹの対応する１組の相補ビット線Ｂ０＊〜Ｂｎ＊ある
いは冗長ビット線Ｂｒ＊と相補共通データ線ＣＤ＊との
間を選択的に接続する。

【００１９】相補共通データ線ＣＤ＊は、データ入出力
回路ＩＯに結合される。データ入出力回路ＩＯは、それ
ぞれ１個のライトアンプ及びメインアンプならびにデー
タ入力バッファ及びデータ出力バッファを含む。このう
ち、ライトアンプの出力端子及びメインアンプの入力端
子は、相補共通データ線ＣＤ＊に共通結合される。ま
た、ライトアンプの入力端子は、データ入力バッファの
出力端子に結合され、メインアンプの出力端子は、デー
タ出力バッファの入力端子に結合される。データ入力バ
ッファの入力端子は、データ入力端子Ｄｉｎに結合さ
れ、データ出力バッファの出力端子は、データ出力端子
Ｄｏｕｔに結合される。ライトアンプには、タイミング
発生回路ＴＧから図示されない内部制御信号ＷＰが供給
され、データ出力バッファには、図示されない内部制御
信号ＯＣが供給される。

【００２０】データ入出力回路ＩＯのデータ入力バッフ
ァは、ダイナミック型ＲＡＭが書き込みモードで選択状
態とされるとき、データ入力端子Ｄｉｎを介して供給さ
れる書き込みデータを取り込み、ライトアンプに伝達す
る。このとき、データ入出力回路ＩＯのライトアンプ
は、内部制御信号ＷＰのハイレベルを受けて選択的に動
作状態となり、データ入力バッファから伝達される書き
込みデータを所定の相補書き込み信号とした後、相補共
通データ線ＣＤ＊からセンスアンプＳＡを介してメモリ
アレイＭＡＲＹの選択された１個のメモリセルに書き込
む。

【００２１】一方、データ入出力回路ＩＯのメインアン
プは、ダイナミック型ＲＡＭが読み出しモードで選択状
態とされるとき、メモリアレイＭＡＲＹの選択された１
個のメモリセルから相補共通データ線ＣＤ＊を介して出
力される２値読み出し信号をさらに増幅して、データ出
力バッファに伝達する。このとき、データ入出力回路Ｉ
Ｏのデータ出力バッファは、内部制御信号ＯＣのハイレ
ベルを受けて選択的に動作状態となり、メインアンプか
ら伝達される読み出しデータをデータ出力端子Ｄｏｕｔ
を介して外部のアクセス装置に出力する。

【００２２】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号等を選択的に形成して、ダ
イナミック型ＲＡＭの各部に供給する。

【００２３】図２には、図１のダイナミック型ＲＡＭに
含まれるＸ系冗長回路ＸＲの一実施例のブロック図が示
されている。また、図３には、図２のＸ系冗長回路ＸＲ
に含まれる冗長イネーブル回路ＸＲＥＮの一実施例の回
路図が示され、図４には、図２のＸ系冗長回路ＸＲのＸ
系冗長アドレス比較回路ＸＲＡＣに含まれる単位アドレ
ス比較回路ＵＡＣ０の一実施例の回路図が示されてい
る。さらに、図５には、図２のＸ系冗長回路ＸＲの通常
動作モード時における一実施例の信号波形図が示され、
図６及び図７には、図２のＸ系冗長回路ＸＲに含まれる
冗長イネーブル回路ＸＲＥＮ及び単位アドレス比較回路
ＵＡＣ０のヒューズ疑似切断モード時における一実施例
の信号波形図がそれぞれ示され、図８には、図２のＸ系
冗長回路ＸＲの冗長テストモード時の一実施例の信号波
形図が示されている。これらの図をもとにこの実施例の
ダイナミック型ＲＡＭに含まれるＸ系冗長回路ＸＲの具
体的構成及び動作ならびにその特徴について説明する。

【００２４】なお、この実施例のダイナミック型ＲＡＭ
は、前述のように、Ｘ系冗長回路ＸＲと同様な構成とさ
れるＹ系冗長回路ＹＲを備えるが、このＹ系冗長回路の
具体的構成及び動作等については、Ｘ系冗長回路ＸＲに
関する以下の説明から類推されたい。また、図４では、
単位アドレス比較回路ＵＡＣ０をもって、Ｘ系冗長アド
レス比較回路ＸＲＡＣを構成する単位アドレス比較回路
ＵＡＣ０〜ＵＡＣｉを説明する。以下の図において、そ
のチャネル（バックゲート）部に矢印が付されるＭＯＳ
ＦＥＴはＰチャンネル型（第１導電型）であって、矢印
の付されないＮチャンネル型（第２導電型）のＭＯＳＦ
ＥＴと区別して示される。

【００２５】図２において、Ｘ系冗長回路ＸＲは、内部
Ｘアドレス信号Ｘ０＊〜Ｘｉ＊に対応して設けられるｉ
＋１個の単位アドレス比較回路ＵＡＣ０〜ＵＡＣｉと、
これらの単位アドレス比較回路ＵＡＣ０〜ＵＡＣｉに共
通に設けられる冗長イネーブル回路ＸＲＥＮとを備え
る。このうち、冗長イネーブル回路ＸＲＥＮには、タイ
ミング発生回路ＴＧから前記内部制御信号ＴＲ及びＰＧ
Ｅならびにヒューズセット信号ＦＳＥＴが供給されると
ともに、ＸアドレスバッファＸＢから最下位ビットの内
部Ｘアドレス信号Ｘ０＊の非反転信号つまり非反転内部
Ｘアドレス信号Ｘ０Ｔが供給される。また、単位アドレ
ス比較回路ＵＡＣ０〜ＵＡＣｉには、タイミング発生回
路ＴＧから内部制御信号ＴＲ及びＰＧＣが共通に供給さ
れるとともに、ＸアドレスバッファＸＢから対応する内
部Ｘアドレス信号Ｘ０＊〜Ｘｉ＊の非反転及び反転信号
がそれぞれ供給される。

【００２６】なお、内部制御信号ＴＲは、ダイナミック
型ＲＡＭが通常の動作モードとされるとき、接地電位Ｖ
ＳＳ（第２の電源電圧）のようなロウレベル（以下、ロ
ウレベルとは接地電位ＶＳＳのような電位を示す）に固
定され、ダイナミック型ＲＡＭがヒューズ疑似切断モー
ド又は冗長テストモードとされるときは、電源電圧ＶＤ
Ｄ（第１の電源電圧）のようなハイレベル（以下、ハイ
レベルとは電源電圧ＶＤＤのような電位を示す）とされ
る。また、内部制御信号ＰＧＥは、ダイナミック型ＲＡ
Ｍが通常の動作モード，冗長テストモードならびにＸ系
冗長アドレス比較回路のためのヒューズ疑似切断モード
とされるときロウレベルに固定され、冗長イネーブル回
路のためのヒューズ疑似切断モードとされるときには所
定のタイミングで所定期間だけ一時的にハイレベルとさ
れる。

【００２７】一方、ヒューズセット信号ＦＳＥＴは、ダ
イナミック型ＲＡＭの電源投入時に一時的にハイレベル
とされ、その後はダイナミック型ＲＡＭの動作モードに
関係なく定常的にロウレベルとされる。また、内部制御
信号ＰＧＣは、ダイナミック型ＲＡＭが通常の動作モー
ド，冗長テストモードならびに冗長イネーブル回路のた
めのヒューズ疑似切断モードとされるときはロウレベル
に固定され、ダイナミック型ＲＡＭがＸ系冗長アドレス
比較回路のためのヒューズ疑似切断モードで選択状態と
されるとき所定のタイミングで所定期間だけ一時的にハ
イレベルとされる。なお、各内部制御信号のレベル及び
時間関係と、各動作モードにおけるＸ系冗長回路ＸＲの
具体的動作等については、後で詳細に説明する。

【００２８】Ｘ系冗長回路ＸＲを構成する単位アドレス
比較回路ＵＡＣ０〜ＵＡＣｉの出力端子は、内部ノード
ｎ１に共通結合される。この内部ノードｎ１は、Ｐチャ
ンネル型のプリチャージＭＯＳＦＥＴＰ１を介して電源
電圧ＶＤＤに結合されるとともに、ＮチャンネルＭＯＳ
ＦＥＴＮ１を介して接地電位ＶＳＳに結合される。プリ
チャージＭＯＳＦＥＴＰ１のゲートには、オア（ＯＲ）
ゲートＯＧ１の出力信号が供給され、ＭＯＳＦＥＴＮ１
のゲートには、冗長イネーブル回路ＸＲＥＮの出力信号
たる冗長イネーブル信号ＲＥＮＸのインバータＶ１によ
る反転信号が供給される。オアゲートＯＧ１の一方の入
力端子には、タイミング発生回路ＴＧから前記内部制御
信号ＰＣＢが供給され、その他方の入力端子には、冗長
イネーブル信号ＲＥＮＸのインバータＶ１による反転信
号が供給される。内部ノードｎ１における電位は、Ｘ系
冗長回路ＸＲの出力信号つまり前記冗長ワード線選択信
号Ｘｒとして、ＸアドレスデコーダＸＤに供給される。

【００２９】なお、内部制御信号ＰＣＢは、ダイナミッ
ク型ＲＡＭが非選択状態とされあるいはヒューズ疑似切
断モードで選択状態とされるときロウレベルに固定さ
れ、ダイナミック型ＲＡＭが通常の動作モード又は冗長
テストモードで選択状態とされるとき比較的早い所定の
タイミングでハイレベルとされる。

【００３０】ここで、Ｘ系冗長回路ＸＲの冗長イネーブ
ル回路ＸＲＥＮは、図３に示されるように、ヒューズ回
路の中心たるヒューズ手段つまりヒューズＦ１１と、ヒ
ューズＦ１１の下部端子側に直列形態に設けられる第１
のＭＯＳＦＥＴつまりＰチャンネルＭＯＳＦＥＴＰ１１
（第１のスイッチ手段）とを含む。ヒューズＦ１１の上
部端子は、電源電圧ＶＤＤに結合され、ＭＯＳＦＥＴＰ
１１のドレインは、内部ノードｎ１１（第１の内部ノー
ド）に結合される。この内部ノードｎ１１は、Ｎチャン
ネルＭＯＳＦＥＴＮ１１及びＰチャンネルＭＯＳＦＥＴ
Ｐ１１が並列結合されてなるトランスファゲート（第２
のスイッチ手段）を介して非反転内部Ｘアドレス信号Ｘ
０Ｔの信号経路つまり内部Ｘアドレス信号供給点Ｘ０Ｔ
に結合されるとともに、直列形態の２個のＮチャンネル
ＭＯＳＦＥＴＮ１２及びＮ１３（第２のＭＯＳＦＥＴ）
を介して接地電位ＶＳＳに結合され、さらにインバータ
Ｖ１２（第１のインバータ）の入力端子に結合される。

【００３１】ＭＯＳＦＥＴＰ１２のゲートには、タイミ
ング発生回路ＴＧから内部制御信号ＴＲが供給される。
また、トランスファゲートを構成するＭＯＳＦＥＴＮ１
１のゲートには内部制御信号ＰＧＥが供給され、ＭＯＳ
ＦＥＴＰ１１のゲートには、そのインバータＶ１１によ
る反転信号が供給される。さらに、ＭＯＳＦＥＴＮ１２
のゲートは、電源電圧ＶＤＤに結合され、ＭＯＳＦＥＴ
Ｎ１３のゲートには、ヒューズセット信号ＦＳＥＴが供
給される。

【００３２】冗長イネーブル回路ＸＲＥＮは、さらに、
電源電圧ＶＤＤとインバータＶ１２の入力端子つまり内
部ノードｎ１１との間に直列形態に設けられる２個のＰ
チャンネルＭＯＳＦＥＴＰ１３（第３のＭＯＳＦＥＴ）
及びＰ１４（第４のＭＯＳＦＥＴ）と、インバータＶ１
３の入力端子と接地電位ＶＳＳとの間に設けられるＮチ
ャンネルＭＯＳＦＥＴＮ１４（第５のＭＯＳＦＥＴ）と
を含む。このうち、ＭＯＳＦＥＴＰ１４のゲートには、
タイミング発生回路ＴＧから上記ヒューズセット信号Ｆ
ＳＥＴが供給され、ＭＯＳＦＥＴＰ１３及びＮ１４のゲ
ートは、インバータＶ１２の出力端子に共通結合され
る。インバータＶ１２の出力信号は、冗長イネーブル回
路ＸＲＥＮの出力信号、つまり冗長イネーブル信号ＲＥ
ＮＸとして前記ＭＯＳＦＥＴＮ１のゲートに供給され
る。これにより、インバータＶ１２とＭＯＳＦＥＴＰ１
３，Ｐ１４ならびにＮ１４は、ＭＯＳＦＥＴＰ１４がオ
ン状態とされることを条件に、すなわちヒューズセット
信号ＦＳＥＴがロウレベルとされることを条件に選択的
にラッチ回路ＬＴＥとして作用する。

【００３３】この実施例において、冗長イネーブル回路
ＸＲＥＮを構成するヒューズＦ１１は、メモリアレイＭ
ＡＲＹを構成するワード線Ｗ０〜Ｗｍのいずれかに何ら
かの障害が検出され、この欠陥ワード線が冗長ワード線
Ｗｒと置き換えられたとき、つまり冗長ワード線Ｗｒに
よる欠陥救済が行われるとき選択的に切断状態とされ
る。また、この実施例のダイナミック型ＲＡＭは、通常
の動作モードに加えて、ヒューズＦ１１を疑似的に切断
状態とするための『冗長イネーブル回路のためのヒュー
ズ疑似切断モード』と、ヒューズＦ１１を疑似的に切断
状態としたまま通常の機能試験を実施しうる『冗長テス
トモード』とを有する。さらに、冗長イネーブル回路の
ためのヒューズ疑似切断モードでは、内部Ｘアドレス信
号Ｘ０＊〜Ｘｉ＊の最下位ビットつまり非反転内部Ｘア
ドレス信号Ｘ０Ｔとして、ヒューズＦ１１を疑似的に切
断状態とするための疑似切断情報が入力され、ラッチ回
路ＬＴＥは、この疑似切断情報を保持する記憶手段とし
て作用する。

【００３４】次に、Ｘ系冗長回路ＸＲのヒューズ回路と
なる単位アドレス比較回路ＵＡＣ０〜ＵＡＣｉは、図４
の単位アドレス比較回路ＵＡＣ０に代表されるように、
内部Ｘアドレス信号Ｘ０＊の反転又は非反転信号に対応
して設けられ単位アドレス比較回路ＵＡＣ０の中心とな
る一対のヒューズＦ２１及びＦ２２と、これらのヒュー
ズＦ２１及びＦ２２にそれぞれ直列形態に設けられる一
対のＮチャンネルＭＯＳＦＥＴＮ２１及びＮ２３（第１
のスイッチ手段）とを含む。ＭＯＳＦＥＴＮ２１及びＮ
２３のゲートには、タイミング発生回路ＴＧから内部制
御信号ＴＲのインバータＶ２３による反転信号が共通に
供給される。

【００３５】単位アドレス比較回路ＵＡＣ０のヒューズ
Ｆ２１及びＦ２２の上部端子は、単位アドレス比較回路
ＵＡＣ０の出力端子として前記内部ノードｎ１（第２の
内部ノード）に共通結合される。また、ＭＯＳＦＥＴＮ
２１及びＮ２３には、ＮチャンネルＭＯＳＦＥＴＮ２２
及びＮ２４（第３のスイッチ手段）がそれぞれ並列形態
に設けられる。ＭＯＳＦＥＴＮ２１及びＮ２２の共通結
合されたソースは、そのゲートに反転内部Ｘアドレス信
号Ｘ０Ｂを受けるＮチャンネルＭＯＳＦＥＴＮ２５（第
４のスイッチ手段）を介して接地電位ＶＳＳに結合さ
れ、ＭＯＳＦＥＴＮ２３及びＮ２４の共通結合されたソ
ースは、そのゲートに非反転内部Ｘアドレス信号Ｘ０Ｔ
を受けるＮチャンネルＭＯＳＦＥＴＮ２６（第４のスイ
ッチ手段）を介して接地電位ＶＳＳに結合される。

【００３６】単位アドレス比較回路ＵＡＣ０は、さら
に、一対のインバータＶ２１及びＶ２２が交差結合され
てなるラッチ回路ＬＴＸ０を含む。このラッチ回路ＬＴ
Ｘ０の非反転入出力ノードつまり内部ノードｎ２１は、
ＭＯＳＦＥＴＮ２２のゲートに結合されるとともに、Ｎ
チャンネルＭＯＳＦＥＴＮ２７及びＰチャンネルＭＯＳ
ＦＥＴＰ２１が並列結合されてなるトランスファゲート
（第２のスイッチ手段）を介して対応する非反転内部Ｘ
アドレス信号Ｘ０Ｔの信号経路つまり内部Ｘアドレス信
号供給点Ｘ０Ｔに結合される。ラッチ回路ＬＴＸ０の反
転入出力ノードつまり内部ノードｎ２２は、ＭＯＳＦＥ
ＴＮ２４のゲートに結合される。また、トランスファゲ
ートを構成するＭＯＳＦＥＴＮ２７のゲートには、タイ
ミング発生回路ＴＧから内部制御信号ＰＧＣが供給さ
れ、ＭＯＳＦＥＴＰ２１のゲートにはそのインバータＶ
２４による反転信号が供給される。

【００３７】この実施例において、単位アドレス比較回
路ＵＡＣ０を構成するヒューズＦ２１は、メモリアレイ
ＭＡＲＹの冗長ワード線Ｗｒと置き換えられた欠陥ワー
ド線の救済アドレスの対応するビットつまり最下位ビッ
トが論理“０”とされるとき選択的に切断状態とされ、
ヒューズＦ２２は、救済アドレスの最下位ビットが論理
“１”とされるとき選択的に切断状態とされる。また、
この実施例のダイナミック型ＲＡＭは、上記通常の動作
モード，冗長イネーブル回路のためのヒューズ疑似切断
モードならびに冗長テストモードに加えて、ヒューズＦ
２１又はＦ２２を疑似的に切断状態するための『Ｘ系冗
長アドレス比較回路のためのヒューズ疑似切断モード』
を備え、上記冗長テストモードでは、ヒューズＦ２１又
はＦ２２を疑似的に切断状態としたまま通常の機能試験
を実施できる。

【００３８】さらに、Ｘ系冗長アドレス比較回路のため
のヒューズ疑似切断モードでは、内部Ｘアドレス信号Ｘ
０＊〜Ｘｉ＊の各ビットの非反転信号つまり非反転内部
Ｘアドレス信号Ｘ０Ｔ〜ＸｉＴとして、単位アドレス比
較回路ＵＡＣ０〜ＵＡＣｉのヒューズＦ２１又はＦ２２
を切断状態とするための疑似切断情報がそれぞれ入力さ
れ、インバータＶ２１及びＶ２２からなるラッチ回路Ｌ
ＴＸ０は、疑似切断情報を保持するための記憶手段とし
て作用する。言うまでもなく、内部ノードｎ１には、図
２で示したように、Ｘ系冗長回路ＸＲのＸ系冗長アドレ
ス比較回路ＸＲＡＣを構成するｉ＋１個の単位アドレス
比較回路ＵＡＣ０〜ＵＡＣｉの出力端子つまりヒューズ
Ｆ２１及びＦ２２の上部端子が共通結合される。

【００３９】これらのことから、例えば単位アドレス比
較回路ＵＡＣ０の出力端子たる内部ノードｎ１は、ヒュ
ーズＦ２１が非切断状態とされ、かつ対応する内部Ｘア
ドレス信号Ｘ０＊が論理“０”とされてその反転内部Ｘ
アドレス信号Ｘ０Ｂがハイレベルとされるとき、言い換
えるならば単位アドレス比較回路ＵＡＣ０により保持さ
れる救済アドレスの最下位ビットが論理“１”とされ、
対応する内部Ｘアドレス信号Ｘ０＊が論理“０”とされ
て不一致のとき、そのハイレベルのプリチャージレベル
がＭＯＳＦＥＴＮ２１及びＮ２５を介してディスチャー
ジされてロウレベルとされる。しかし、対応する内部Ｘ
アドレス信号Ｘ０＊が論理“１”とされ反転内部Ｘアド
レス信号Ｘ０Ｂがロウレベルとされると、つまり単位ア
ドレス比較回路ＵＡＣ０により保持される救済アドレス
の最下位ビットと内部Ｘアドレス信号Ｘ０＊がともに論
理“１”で一致するときは、そのプリチャージレベルが
ディスチャージされることなく保持され、ハイレベルの
ままとされる。

【００４０】一方、ヒューズＦ２２に着目した場合、単
位アドレス比較回路ＵＡＣ０の出力端子たる内部ノード
ｎ１は、ヒューズＦ２２が非選択状態とされ、かつ対応
する内部Ｘアドレス信号Ｘ０＊が論理“１”とされてそ
の非反転内部Ｘアドレス信号Ｘ０Ｔがハイレベルとされ
るとき、言い換えるならば単位アドレス比較回路ＵＡＣ
０により保持される救済アドレスの最下位ビットが論理
“０”とされ、かつ対応する内部Ｘアドレス信号Ｘ０＊
が論理“１”とされて不一致のとき、そのプリチャージ
レベルがＭＯＳＦＥＴＮ２３及びＮ２６を介してディス
チャージされてロウレベルとされる。しかし、内部Ｘア
ドレス信号Ｘ０＊が論理“０”とされ非反転内部Ｘアド
レス信号Ｘ０Ｔがロウレベルとされると、つまり単位ア
ドレス比較回路ＵＡＣ０により保持される救済アドレス
の最下位ビットと内部Ｘアドレス信号Ｘ０＊がともに論
理“０”で一致するときは、そのプリチャージレベルが
ディスチャージされることなく保持され、ハイレベルの
ままとされる。

【００４１】ダイナミック型ＲＡＭが通常の動作モード
とされるとき、内部制御信号ＴＲ及びＰＧＥならびにＰ
ＧＣは、図５に示されるように、ロウレベルに固定され
る。また、ダイナミック型ＲＡＭは、ロウアドレススト
ローブ信号ＲＡＳＢがハイレベルとされる間非選択状態
とされ、この非選択時、内部制御信号ＸＬ，ＰＣＢなら
びにＸＧはすべてロウレベルとされる。ヒューズセット
信号ＦＳＥＴは、ダイナミック型ＲＡＭの電源投入時に
一時的にハイレベルとされた後、定常的にロウレベルと
される。内部Ｘアドレス信号Ｘ０＊〜Ｘｉ＊の非反転及
び反転信号は、内部制御信号ＸＬのロウレベルを受けて
すべてロウレベルとされる。

【００４２】Ｘ系冗長回路ＸＲの冗長イネーブル回路Ｘ
ＲＥＮでは、ＭＯＳＦＥＴＰ１２が内部制御信号ＴＲの
ロウレベルを受けてオン状態とされ、ＭＯＳＦＥＴＮ１
１及びＰ１１からなるトランスファゲートは内部制御信
号ＰＧＥのロウレベルを受けてオフ状態とされる。ま
た、電源投入直後にヒューズセット信号ＦＳＥＴがロウ
レベルに戻されたのを受けてＭＯＳＦＥＴＮ１３はオフ
状態にあり、ＭＯＳＦＥＴＰ１４はオン状態にある。こ
のため、ＭＯＳＦＥＴＰ１４は、ＭＯＳＦＥＴＰ１３及
びＮ１４ならびにインバータＶ１２とともにラッチ回路
ＬＴＥとして作用し、ヒューズＦ１１の切断又は非切断
情報を保持している。

【００４３】すなわち、ヒューズＦ１１が非切断状態と
されるとき、冗長イネーブル回路ＸＲＥＮの内部ノード
ｎ１１は、電源投入直後、ヒューズセット信号ＦＳＥＴ
がハイレベルとされた時点で電源電圧ＶＤＤ及び接地電
位ＶＳＳ間の中間電圧より高くなる。このため、インバ
ータＶ１３の出力信号つまり冗長イネーブル信号ＲＥＮ
Ｘは、図５に太い実線で示されるように、ロウレベルと
なり、ラッチ回路ＬＴＥは、ヒューズセット信号ＦＳＥ
Ｔがロウレベルに戻された時点でこのロウレベルを取り
込み、内部ノードｎ１１の電位はハイレベル固定され
る。

【００４４】一方、ヒューズＦ１１が切断状態にある場
合、内部ノードｎ１１は、ヒューズセット信号ＦＳＥＴ
がハイレベルとされた時点で接地電位ＶＳＳのようなロ
ウレベルとなる。このため、冗長イネーブル信号ＲＥＮ
Ｘは、図５に太い点線で示されるように、ハイレベルと
なり、ラッチ回路ＬＴＥは、ヒューズセット信号ＦＳＥ
Ｔがロウレベルに戻された時点でこのハイレベルを保持
するものとなって、内部ノードｎ１１の電位はロウレベ
ル固定される。このようなラッチ回路ＬＴＥの保持状態
は、ヒューズセット信号ＦＳＥＴが次にハイレベルとさ
れるまでの間、つまり電源が一旦切断されて再投入され
るまでの間、保持される。

【００４５】図２のＸ系冗長アドレス比較回路ＸＲＡＣ
では、内部制御信号ＰＣＢのロウレベルを受けて、オア
ゲートＯＧ１の出力信号が、冗長イネーブル回路ＸＲＥ
Ｎの出力信号たる冗長イネーブル信号ＲＥＮＸがハイレ
ベルであることを条件に、言い換えるならばメモリアレ
イＭＡＲＹの冗長ワード線Ｗｒによる欠陥救済が行われ
ていることを条件に選択的にロウレベルとなり、これを
受けてプリチャージＭＯＳＦＥＴＰ１がオン状態とされ
る。このとき、ＭＯＳＦＥＴＮ１は、冗長イネーブル信
号ＲＥＮＸのインバータＶ１による反転信号のロウレベ
ルを受けてオフ状態となり、これによって内部ノードｎ
１つまりＸ系冗長回路ＸＲの出力端子における冗長ワー
ド線選択信号Ｘｒはハイレベルとされる。

【００４６】なお、冗長ワード線Ｗｒによる欠陥救済が
行われず冗長イネーブル信号ＲＥＮＸがロウレベルとさ
れるとき、Ｘ系冗長アドレス比較回路ＸＲＡＣでは、イ
ンバータＶ１の出力信号がハイレベルとなり、オアゲー
トＯＧ１の出力信号がハイレベルとなってプリチャージ
ＭＯＳＦＥＴＰ１による内部ノードｎ１のプリチャージ
動作が停止されるとともに、ＭＯＳＦＥＴＮ１がオン状
態となり、内部ノードｎ１つまり冗長ワード線選択信号
Ｘｒはロウレベルに固定される。

【００４７】一方、ダイナミック型ＲＡＭが非選択状態
とされるとき、Ｘ系冗長アドレス比較回路ＸＲＡＣの単
位アドレス比較回路ＵＡＣ０では、内部制御信号ＴＲの
ロウレベルつまりそのインバータＶ２３による反転信号
のハイレベルを受けてＭＯＳＦＥＴＮ２１及びＮ２３が
オン状態とされ、内部制御信号ＰＧＣのロウレベルを受
けてＭＯＳＦＥＴＮ２７及びＰ２１からなるトランスフ
ァゲートがオフ状態とされる。また、ＭＯＳＦＥＴＮ２
５及びＮ２６は、対応する内部Ｘアドレス信号Ｘ０＊の
非反転及び反転信号のロウレベルを受けてともにオフ状
態とされる。このとき、インバータＶ２１及びＶ２２か
らなるラッチ回路ＬＴＸ０は、セット又はリセット状態
のいずれにあるか確定されないが、ＭＯＳＦＥＴＮ２１
及びＮ２３がオン状態にあることで、ＭＯＳＦＥＴＮ２
５及びＮ２６のドレインはラッチ回路ＬＴＸ０の保持状
態に関係なくヒューズＦ２１又はＦ２２の下部端子に接
続される。しかし、ＭＯＳＦＥＴＮ２５及びＮ２６がと
もにオフ状態とされることで、内部ノードｎ１のプリチ
ャージレベルはディスチャージされることなく保持さ
れ、冗長ワード線選択信号Ｘｒはハイレベルとされる。

【００４８】次に、ロウアドレスストローブ信号ＲＡＳ
Ｂがハイレベルからロウレベルに変化されると、ダイナ
ミック型ＲＡＭは選択状態とされ、このロウアドレスス
トローブ信号ＲＡＳＢの立ち下がりにおける他の起動制
御信号の論理レベルの組み合わせに応じてその動作モー
ドは通常モードとされる。アドレス入力端子Ａ０〜Ａｉ
には、ロウアドレスストローブ信号ＲＡＳＢの立ち下が
りに同期してｉ＋１ビットからなるＸアドレス信号ＡＸ
ａが供給され、図示されないカラムアドレスストローブ
信号ＣＡＳＢの立ち下がりに同期してＹアドレス信号Ａ
Ｙａが供給される。タイミング発生回路ＴＧは、ロウア
ドレスストローブ信号ＲＡＳＢの立ち下がりを受けて内
部制御信号ＸＬ及びＰＣＢをハイレベルとし、さらに所
定の時間が経過した時点で内部制御信号ＸＧをハイレベ
ルとする。

【００４９】ダイナミック型ＲＡＭでは、内部制御信号
ＸＬのハイレベルを受けてアドレス入力端子Ａ０〜Ａｉ
のＸアドレス信号ＡＸａがＸアドレスバッファＸＢに取
り込まれ、所定時間後に内部Ｘアドレス信号Ｘ０＊〜Ｘ
ｉ＊の非反転及び反転信号の論理レベルが対応する組み
合わせでハイレベル又はロウレベルに確定される。ま
た、内部制御信号ＰＣＢのハイレベルを受けてＸ系冗長
アドレス比較回路ＸＲＡＣのオアゲートＯＧ１の出力信
号がハイレベルとされ、プリチャージＭＯＳＦＥＴＰ１
による内部ノードｎ１のプリチャージ動作が停止され
る。冗長イネーブル回路ＸＲＥＮの出力信号たる冗長イ
ネーブル信号ＲＥＮＸは、前述のように、メモリアレイ
ＭＡＲＹの冗長ワード線Ｗｒによる欠陥救済が行われず
ヒューズＦ１１が非切断状態にある場合はロウレベルと
され、冗長ワード線Ｗｒによる欠陥救済が行われヒュー
ズＦ１１が切断状態にある場合はハイレベルとされる。

【００５０】メモリアレイＭＡＲＹの冗長ワード線Ｗｒ
による欠陥救済が行われず、冗長イネーブル信号ＲＥＮ
Ｘがロウレベルとされるとき、Ｘ系冗長アドレス比較回
路ＸＲＡＣでは、前述のように、ＭＯＳＦＥＴＮ１がオ
ン状態とされ、内部ノードｎ１つまり冗長ワード線選択
信号Ｘｒは、図５に実線で示されるように、ロウレベル
に固定される。このため、内部制御信号ＸＧがハイレベ
ルとされた時点で、メモリアレイＭＡＲＹの指定された
ワード線Ｗａが択一的に選択レベルとされ、このワード
線ＷａとＹアドレス信号ＡＹａにより指定されるビット
線の交点に配置された１個のメモリセルに対するアクセ
スが実行される。

【００５１】一方、メモリアレイＭＡＲＹの冗長ワード
線Ｗｒによる欠陥救済が行われ、冗長イネーブル信号Ｒ
ＥＮＸがハイレベルとされるとき、Ｘ系冗長アドレス比
較回路ＸＲＡＣでは、前述のように、ダイナミック型Ｒ
ＡＭが非選択状態とされる間に内部ノードｎ１のプリチ
ャージ動作が行われ、冗長ワード線選択信号Ｘｒは、図
５に太い点線で示されるように、ダイナミック型ＲＡＭ
が選択状態とされる当初ハイレベルにある。この内部ノ
ードｎ１のプリチャージレベルは、内部Ｘアドレス信号
Ｘ０＊〜Ｘｉ＊の非反転及び反転信号の論理レベルが確
定した時点で、選択的にディスチャージされ、ロウレベ
ルに変化する。

【００５２】すなわち、Ｘ系冗長アドレス比較回路ＸＲ
ＡＣの単位アドレス比較回路ＵＡＣ０〜ＵＡＣｉのいず
れかで救済アドレスの各ビットとアクセスアドレスつま
り内部Ｘアドレス信号Ｘ０＊〜Ｘｉ＊の対応するビット
が不一致となった場合、内部ノードｎ１のハイレベルは
ディスチャージされ、ロウレベルとされる。また、この
冗長ワード線選択信号Ｘｒのロウレベルと内部制御信号
ＸＧのハイレベルを受けてメモリアレイＭＡＲＹの指定
されたワード線Ｗａが択一的に選択レベルとされ、この
ワード線ＷａとＹアドレス信号ＡＹａにより指定される
ビット線の交点に配置された１個のメモリセルに対する
アクセスが実行される。

【００５３】一方、Ｘ系冗長アドレス比較回路ＸＲＡＣ
の単位アドレス比較回路ＵＡＣ０〜ＵＡＣｉのすべてに
おいて救済アドレスの各ビットと内部Ｘアドレス信号Ｘ
０＊〜Ｘｉ＊の対応するビットが全ビット一致した場
合、内部ノードｎ１つまり冗長ワード線選択信号Ｘｒ
は、ディスチャージされることなくハイレベルのままと
される。このため、内部制御信号ＸＧがハイレベルとさ
れた時点で、メモリアレイＭＡＲＹの冗長ワード線Ｗｒ
が択一的に選択レベルとされる。これにより、メモリア
レイＭＡＲＹの障害が検出された欠陥ワード線は、メモ
リアレイＭＡＲＹの冗長ワード線Ｗｒと置き換えられ、
救済される。

【００５４】次に、ロウアドレスストローブ信号ＲＡＳ
Ｂの立ち下がり時点における起動制御信号の組み合わせ
によりダイナミック型ＲＡＭが冗長イネーブル回路のた
めのヒューズ疑似切断モードとされるとき、タイミング
発生回路ＴＧは、図６に示されるように、ロウアドレス
ストローブ信号ＲＡＳＢの立ち下がりを受けて内部制御
信号ＸＬ及びＴＲをハイレベルとした後、カラムアドレ
スストローブ信号ＣＡＳＢがロウレベルとされてから所
定時間が経過した時点で内部制御信号ＰＧＥを所定期間
だけ一時的にハイレベルとする。内部制御信号ＰＣＢは
ロウレベルに固定され、内部制御信号ＸＧもロウレベル
固定される。

【００５５】この実施例において、ダイナミック型ＲＡ
Ｍが冗長イネーブル回路のためのヒューズ疑似切断モー
ドとされるとき、アドレス入力端子Ａ０〜Ａｉには、Ｘ
アドレス信号ＡＸｂの最下位ビットつまり内部Ｘアドレ
ス信号Ｘ０＊として冗長イネーブル回路ＸＲＥＮのヒュ
ーズＦ１１の疑似切断情報が入力される。すなわち、ヒ
ューズ疑似切断モードによって冗長イネーブル回路ＸＲ
ＥＮのヒューズＦ１１を疑似切断状態としたいとき、Ｘ
アドレス信号の最下位ビットは論理“０”とされ、内部
Ｘアドレス信号Ｘ０＊の非反転信号つまり非反転内部Ｘ
アドレス信号Ｘ０Ｔは、図６に太い実線で示されるよう
に、ロウレベルとされる。また、ヒューズ疑似切断モー
ドによりヒューズＦ１１を疑似切断状態から解放したい
とき、Ｘアドレス信号の最下位ビットは論理“１”とさ
れ、非反転内部Ｘアドレス信号Ｘ０Ｔは、図６に太い点
線で示されるように、ハイレベルとされる。

【００５６】Ｘ系冗長回路ＸＲの冗長イネーブル回路Ｘ
ＲＥＮでは、内部制御信号ＰＧＥの一時的なハイレベル
を受けてＭＯＳＦＥＴＮ１１及びＰ１１からなるトラン
スファゲートがオン状態となり、非反転内部Ｘアドレス
信号供給点Ｘ０Ｔにおけるハイレベル又はロウレベル
が、ラッチ回路ＬＴＥの非反転入出力ノードつまり内部
ノードｎ１１に伝達され、書き込まれる。このため、内
部ノードｎ１１は、疑似切断情報が論理“０”つまり非
反転内部Ｘアドレス信号Ｘ０Ｔがロウレベルである場
合、図６に太い実線で示されるように、ロウレベルとな
り、これを受けて冗長イネーブル信号ＲＥＮＸがハイレ
ベルとされる。また、疑似切断情報が論理“０”つまり
非反転内部Ｘアドレス信号Ｘ０Ｔがハイレベルである場
合、図６に太い点線で示されるように、内部ノードｎ１
１はロウレベルとなり、これを受けて冗長イネーブル信
号ＲＥＮＸがロウレベルとされる。

【００５７】前記のように、ラッチ回路ＬＴＥの保持状
態は、内部制御信号ＰＧＥが次にハイレベルとされるま
での間、保持される。したがって、内部ノードｎ１１を
ロウレベルとしたまま、内部制御信号ＴＲをハイレベル
とする、つまりＭＯＳＦＥＴＰ１１をオフ状態とする冗
長テストモードを実行することで、ヒューズＦ１１が切
断された状態を疑似的につくり出し、冗長イネーブル信
号ＲＥＮＸを無条件にハイレベルとして、メモリアレイ
ＭＡＲＹの冗長ワード線Ｗｒに対するテストアクセスを
強制的に実行することができるものとなる。

【００５８】一方、ロウアドレスストローブ信号ＲＡＳ
Ｂの立ち下がり時点における起動制御信号の組み合わせ
によりダイナミック型ＲＡＭがＸ系冗長アドレス比較回
路のためのヒューズ疑似切断モードとされるとき、タイ
ミング発生回路ＴＧは、図７に示されるように、内部制
御信号ＰＣＢ及びＸＧをロウレベルに固定するととも
に、ロウアドレスストローブ信号ＲＡＳＢの立ち下がり
を受けて内部制御信号ＸＬ及びＴＲをハイレベルとした
後、図示されないカラムアドレスストローブ信号ＣＡＳ
Ｂがロウレベルとされてから所定時間が経過した時点で
内部制御信号ＰＧＣを所定期間だけ一時的にハイレベル
とする。

【００５９】この実施例において、ダイナミック型ＲＡ
ＭがＸ系冗長アドレス比較回路のためのヒューズ疑似切
断モードとされるとき、アドレス入力端子Ａ０〜Ａｉに
は、Ｘアドレス信号ＡＸｃの各ビットつまり内部Ｘアド
レス信号Ｘ０＊〜Ｘｉ＊として、単位アドレス比較回路
ＵＡＣ０〜ＵＡＣｉのヒューズＦ２１及びＦ２２に関す
る疑似切断情報が入力される。すなわち、Ｘ系冗長アド
レス比較回路のためのヒューズ疑似切断モードにより単
位アドレス比較回路ＵＡＣ０〜ＵＡＣｉのヒューズＦ２
２を疑似切断状態とし対応するヒューズＦ２１を疑似選
択状態から解放したいとき、Ｘアドレス信号の対応する
ビットはそれぞれ論理“１”とされ、非反転内部Ｘアド
レス信号Ｘ０Ｔ等は、図７に太い実線で示されるよう
に、ハイレベルとされる。また、Ｘ系冗長アドレス比較
回路のためのヒューズ疑似切断モードにより単位アドレ
ス比較回路ＵＡＣ０〜ＵＡＣｉのヒューズＦ２１を疑似
切断状態とし対応するヒューズＦ２２を疑似選択状態か
ら解除したいときには、Ｘアドレス信号の対応するビッ
トは論理“０”とされ、非反転内部Ｘアドレス信号Ｘ０
Ｔ等は、図７に太い点線で示されるように、ロウレベル
とされる。

【００６０】Ｘ系冗長アドレス比較回路ＸＲＡＣの例え
ば単位アドレス比較回路ＵＡＣ０では、内部制御信号Ｐ
ＧＣのハイレベルを受けてＭＯＳＦＥＴＮ２７及びＰ２
１からなるトランスファゲートがオン状態となり、非反
転内部Ｘアドレス信号供給点Ｘ０Ｔにおけるハイレベル
又はロウレベルがインバータＶ２１及びＶ２２からなる
ラッチ回路ＬＴＸ０の非反転入出力ノードつまり内部ノ
ードｎ２１に伝達され書き込まれる。このため、疑似切
断情報が論理“１”つまり非反転内部Ｘアドレス信号Ｘ
０Ｔがハイレベルである場合、内部ノードｎ２１は、図
７に太い実線で示されるように、ハイレベルとなってＭ
ＯＳＦＥＴＮ２２がオン状態となり、内部ノードｎ２２
はロウレベルとなってＭＯＳＦＥＴＮ２４はオフ状態と
なる。また、疑似切断情報が論理“０”つまり非反転内
部Ｘアドレス信号Ｘ０Ｔがロウレベルである場合、内部
ノードｎ２１は、図７に太い点線で示されるように、ロ
ウレベルとなってＭＯＳＦＥＴＮ２２はオフ状態とな
り、内部ノードｎ２２はハイレベルとなってＭＯＳＦＥ
ＴＮ２４がオン状態となる。

【００６１】言うまでもなく、ラッチ回路ＬＴＸ０の保
持状態は、Ｘ系冗長アドレス比較回路のためのヒューズ
疑似切断モードが再度実行され、内部制御信号ＰＧＣが
次にハイレベルとされるまでの間、保持される。したが
って、単位アドレス比較回路ＵＡＣ０〜ＵＡＣｉのラッ
チ回路ＬＴＸ０に試験的な救済アドレスの各ビットに対
応する論理値を保持させたまま、内部制御信号ＴＲをハ
イレベルとする、つまりはＭＯＳＦＥＴＮ２１及びＮ２
３をオフ状態とする冗長テストモードを実行すること
で、ＭＯＳＦＥＴＮ２２又はＮ２４を意図的にオフ状態
としてヒューズＦ２１又はＦ２２が切断された状態を疑
似的につくり出し、冗長ワード線Ｗｒに任意の救済アド
レスを割り当てることができるものとなる。

【００６２】次に、ロウアドレスストローブ信号ＲＡＳ
Ｂの立ち下がり時点における起動制御信号の組み合わせ
によりダイナミック型ＲＡＭが冗長テストモードとされ
るとき、タイミング発生回路ＴＧは、図８に示されるよ
うに、ロウアドレスストローブ信号ＲＡＳＢの立ち下が
りを受けて内部制御信号ＸＬ，ＰＣＢならびにＴＲをハ
イレベルとするとともに、所定の時間が経過した時点で
内部制御信号ＸＧをハイレベルとする。内部制御信号Ｐ
ＧＥ及びＰＧＣは、ロウレベルに固定される。このと
き、冗長イネーブル回路ＸＲＥＮの内部ノードｎ１１に
は、ヒューズＦ１１を疑似切断状態とするため直前に実
行された冗長イネーブル回路のためのヒューズ疑似切断
モードによってロウレベルが書き込まれ、冗長イネーブ
ル信号ＲＥＮＸはハイレベルに固定されている。また、
Ｘ系冗長アドレス比較回路ＸＲＡＣの例えば単位アドレ
ス比較回路ＵＡＣ０の内部ノードｎ２１には、やはり直
前に実行されたＸ系冗長アドレス比較回路のためのヒュ
ーズ疑似切断モードにより例えばハイレベルが書き込ま
れたことで、ヒューズＦ２２が疑似切断状態にあり、対
をなすヒューズＦ２１は疑似的にも非切断状態にある。

【００６３】ダイナミック型ＲＡＭでは、内部制御信号
ＸＬのハイレベルを受けてアドレス入力端子Ａ０〜Ａｉ
のＸアドレス信号ＡＸｄがＸアドレスバッファＸＢに取
り込まれ、所定時間が経過した時点で内部Ｘアドレス信
号Ｘ０＊〜Ｘｉ＊の非反転及び反転信号の論理レベルが
対応する組み合わせでハイレベル又はロウレベルに確定
される。また、Ｘ系冗長アドレス比較回路ＸＲＡＣで
は、ダイナミック型ＲＡＭが非選択状態とされる間に、
冗長イネーブル信号ＲＥＮＸのハイレベルを受けて内部
ノードｎ１のプリチャージが行われるが、この内部ノー
ドｎ１のハイレベルは、内部Ｘアドレス信号Ｘ０＊〜Ｘ
ｉ＊の非反転及び反転信号の論理レベルが確定した時点
で選択的にディスチャージされ、ロウレベルに変化され
る。

【００６４】すなわち、Ｘ系冗長アドレス比較回路ＸＲ
ＡＣの単位アドレス比較回路ＵＡＣ０〜ＵＡＣｉのすべ
てにおいて疑似的に与えられた救済アドレスの対応する
ビットとアクセスアドレスつまり内部Ｘアドレス信号Ｘ
０＊〜Ｘｉ＊の対応するビットとが全ビット一致した場
合、内部ノードｎ１つまり冗長ワード線選択信号Ｘｒ
は、図８に太い実線で示されるように、ディスチャージ
されることなくハイレベルのままとされ、この冗長ワー
ド線選択信号Ｘｒのハイレベルと内部制御信号ＸＧのハ
イレベルとを受けてメモリアレイＭＡＲＹの冗長ワード
線Ｗｒが択一的に選択レベルとされる。この結果、メモ
リアレイＭＡＲＹの疑似的な救済アドレスにより指定さ
れたワード線は、実際には何ら障害を持たず正常である
にもかかわらず、冗長ワード線Ｗｒと強制的に置き換え
られ、これによって冗長ワード線Ｗｒ及びＸ系冗長回路
ＸＲの正常性を確認することができる。

【００６５】なお、単位アドレス比較回路ＵＡＣ０〜Ｕ
ＡＣｉのいずれかで、疑似的に与えられた救済アドレス
の各ビットと内部Ｘアドレス信号Ｘ０＊〜Ｘｉ＊の対応
するビットとが不一致となった場合、Ｘ系冗長アドレス
比較回路ＸＲＡＣの内部ノードｎ１つまり冗長ワード線
選択信号Ｘｒは、図８に太い点線で示されるように、ロ
ウレベルとされる。このため、内部制御信号ＸＧがハイ
レベルとされた時点でメモリアレイＭＡＲＹの指定され
たワード線Ｗｄが択一的に選択レベルとされ、このワー
ド線ＷｄとＹアドレス信号ＡＹｄにより指定されるビッ
ト線の交点に配置された１個のメモリセルに対する通常
のアクセスが行われる。

【００６６】以上のように、この実施例のダイナミック
型ＲＡＭは、冗長ワード線Ｗｒ及び冗長ビット線Ｂｒ＊
を含むメモリアレイを備え、これらの冗長ワード線Ｗｒ
及び冗長ビット線Ｂｒ＊に対応して設けられるＸ系冗長
回路ＸＲ及びＹ系冗長回路ＹＲを備える。また、Ｘ系冗
長回路ＸＲ及びＹ系冗長回路ＹＲは、Ｘ系冗長回路ＸＲ
に代表されるように、ヒューズＦ１１を含む冗長イネー
ブル回路ＸＲＥＮと、同様にヒューズＦ２１及びＦ２２
をそれぞれ含む単位アドレス比較回路ＵＡＣ０〜ＵＡＣ
ｉとを備え、これらの冗長イネーブル回路ＸＲＥＮなら
びに単位アドレス比較回路ＵＡＣ０〜ＵＡＣｉのそれぞ
れは、さらに、ヒューズＦ１１あるいはＦ２１及びＦ２
２と直列形態に設けられ通常動作モード時はオン状態と
され冗長テストモード時にはオフ状態とされるスイッチ
ＭＯＳＦＥＴＰ１１あるいはＮ２１及びＮ２３と、対応
するヒューズＦ１１あるいはＦ２１及びＦ２２の疑似切
断情報を保持するラッチ回路ＬＴＥ又はＬＴＸ０等とを
含む。

【００６７】これにより、この実施例のダイナミック型
ＲＡＭでは、各部の基本的な機能を確認するためのプロ
ーバテストにおいて、冗長イネーブル回路ＸＲＥＮなら
びに単位アドレス比較回路ＵＡＣ０〜ＵＡＣｉ等に設け
られるヒューズＦ１１あるいはＦ２１及びＦ２２を疑似
的に切断状態とし、Ｘ系冗長回路ＸＲ及びＹ系冗長回路
ＹＲの正常性を確認することができるため、ダイナミッ
ク型ＲＡＭのプローバテストを単一化し、その製造工程
を簡素化することができる。また、特にウエハ上に形成
された複数のチップを同時に試験対象とする多数取りプ
ローバテストの場合、試験対象となるチップごとに異な
る疑似切断情報を与え、個別の確認試験を実施すること
ができるため、ダイナミック型ＲＡＭの機能試験を効率
良く実施することができる。さらに、プローバテストに
おいて冗長ワード線Ｗｒ又は冗長ビット線Ｂｒ＊自体に
異常が検出され、しかもメモリアレイＭＡＲＹに複数の
冗長ワード線及び冗長ビット線が設けられる場合には、
欠陥救済に供される冗長ワード線又は冗長ビット線をヒ
ューズ切断前に取り替え、確実に欠陥救済を実現するこ
とができる。これらの結果、ダイナミック型ＲＡＭの製
造工程を簡素化し、その機能試験を効率化して、ダイナ
ミック型ＲＡＭの低コスト化を図ることができるととも
に、その製品歩留りを高めることができるものである。

【００６８】なお、以上の実施例では、本発明をダイナ
ミック型ＲＡＭのＸ系冗長回路ＸＲ及びＹ系冗長回路Ｙ
Ｒに適用した場合について説明してきたが、ダイナミッ
ク型ＲＡＭが外部から供給される電源電圧ＶＤＤをもと
に基板電圧等の内部電圧を生成する内部電圧発生回路を
搭載し、内部電圧の電位調整のためのトリミング回路を
備える場合、トリミング回路に設けられるヒューズ回路
に対して本発明による同様な機能を持たせ、電位調整に
関し同様な効果を得ることができる。

【００６９】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ヒューズを含む欠陥救済用の冗長回路又は電位調
整用のトリミング回路を備えるダイナミック型ＲＡＭ等
において、冗長回路又はトリミング回路の各ヒューズと
直列形態に、通常動作時オン状態とされ、所定の試験動
作時はオフ状態とされる第１のスイッチ手段をそれぞれ
設けるとともに、各ヒューズに対応して、各ヒューズを
実際には切断状態としないまま疑似的に切断された状態
とするための疑似切断情報を保持するラッチ回路を設
け、各ラッチ回路の非反転又は反転入出力ノードと所定
の信号経路との間に、Ｐチャンネル及びＮチャンネルＭ
ＯＳＦＥＴが並列結合されてなり、ヒューズ疑似切断モ
ード時選択的にオン状態とされる第２のスイッチ手段を
それぞれ設けることで、各ラッチ回路に疑似切断情報を
任意の組み合わせで書き込み、所望のヒューズを疑似的
に切断した状態で、ダイナミック型ＲＡＭ等の欠陥救済
後又は電位調整後の機能試験をヒューズ切断前に仮想的
に実施し、冗長素子を含む冗長回路ならびにトリミング
回路自体の正常性を容易に確認することができるという
効果が得られる。

【００７０】（２）上記（１）項により、ダイナミック
型ＲＡＭ等のプローバテストを単一化することができる
という効果が得られる。 （３）上記（１）項により、特にウエハ上に形成された
複数のチップを同時に試験対象とする多数取りプローバ
テストの場合、試験対象となるチップごとに異なる疑似
切断情報を与え、個別の試験を実施できるという効果が
得られる。 （４）上記（１）項により、冗長素子自体に障害が検出
され、しかもダイナミック型ＲＡＭ等に複数の冗長素子
が設けられる場合には、冗長素子を正常なものと取り替
え、確実に欠陥救済を実現できるという効果が得られ
る。 （５）上記（１）項〜（４）項により、ダイナミック型
ＲＡＭ等の製造工程を簡素化し、その機能試験を効率化
することができるという効果が得られる。 （６）上記（１）項〜（５）項により、ダイナミック型
ＲＡＭ等の低コスト化を図り、その製品歩留りを高める
ことができるという効果が得られる。

【００７１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹに設けられる冗長ワード線及び冗長ビット線
の数は、任意に設定することができる。また、メモリア
レイＭＡＲＹは、その直接周辺回路を含めて任意数のメ
モリマットに分割することができるし、例えばシェアド
センス方式をとることもできる。ダイナミック型ＲＡＭ
は、任意のビット構成をとることができるし、アドレス
マルチプレクスをとることを必須条件ともしない。さら
に、ダイナミック型ＲＡＭは任意のブロック構成をとり
うるし、起動制御信号及び内部制御信号等の名称及び有
効レベルならびに電源電圧及び各内部電圧の極性及び絶
対値等も、種々の実施形態をとりうる。

【００７２】図２において、Ｘ系冗長回路ＸＲのブロッ
ク構成は、この実施例による制約を受けない。また、疑
似切断情報の入力経路は、アドレス信号経路に限定され
ないし、その方法も任意である。図３及び図４におい
て、Ｘ系冗長回路ＸＲの冗長イネーブル回路ＸＲＥＮな
らびにＸ系冗長アドレス比較回路ＸＲＡＣの単位アドレ
ス比較回路ＵＡＣ０〜ＵＡＣｉに設けられるヒューズＦ
１１ならびにＦ２１及びＦ２２の切断条件は、任意に設
定できる。また、冗長イネーブル回路ＸＲＥＮならびに
Ｘ系冗長アドレス比較回路ＸＲＡＣの単位アドレス比較
回路ＵＡＣ０〜ＵＡＣｉの具体的構成及びＭＯＳＦＥＴ
の導電型等は、基本的論理条件が変わらない限りにおい
て種々の実施形態をとりうる。図５ないし図８におい
て、各信号の具体的なレベル及び時間関係は、本発明の
主旨に制約を与えない。

【００７３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭの冗長回路及びトリミング回路に適用
した場合について説明したが、それに限定されるもので
はなく、例えば、同様な冗長回路及びトリミング回路を
含むスタティック型ＲＡＭ等の各種メモリ集積回路装置
やこのようなメモリ集積回路装置を含むシングルチップ
マイクロコンピュータ等の論理集積回路装置にも適用で
きる。また、本発明の対象となるヒューズは、冗長回路
又はトリミング回路に設けられるものに限らず、例えば
モード切り換えや仕様切り換えのためのヒューズにも同
様に適用できる。この発明は、少なくともヒューズを含
む半導体集積回路装置ならびにこのような半導体集積回
路装置を含む装置又はシステムに広く適用できる。

【００７４】

【発明の効果】本願において開示される発明のうち代表
的なものにより得られる効果を簡単に説明すれば、下記
の通りである。すなわち、ヒューズを含む欠陥救済用の
冗長回路又は電位調整用のトリミング回路を備えるダイ
ナミック型ＲＡＭ等において、冗長回路又はトリミング
回路の各ヒューズと直列形態に、通常動作時オン状態と
され、所定の試験動作時はオフ状態とされる第１のスイ
ッチ手段をそれぞれ設けるとともに、各ヒューズに対応
して、各ヒューズを実際には切断状態としないまま疑似
的に切断された状態とするための疑似切断情報を保持す
るラッチ回路を設け、各ラッチ回路の非反転又は反転入
出力ノードと所定の信号経路との間に、Ｐチャンネル及
びＮチャンネルＭＯＳＦＥＴが並列結合されてなり、ヒ
ューズ疑似切断モード時選択的にオン状態とされる第２
のスイッチ手段をそれぞれ設けることで、各ラッチ回路
に疑似切断情報を任意の組み合わせで書き込み、所望の
ヒューズを疑似的に切断状態とした状態で、ダイナミッ
ク型ＲＡＭ等の欠陥救済後又は電位調整後の機能試験を
ヒューズ切断前に仮想的に実施し、冗長回路や冗長素子
ならびにトリミング回路自体の正常性を確認できるた
め、プローバテストを単一化することができる。また、
特にウエハ上に形成された複数のチップを同時に試験対
象とするいわゆる多数取りプローバテストの場合、試験
対象となるチップごとに異なる疑似切断情報を与え、個
別の確認試験を実施できるとともに、冗長素子自体に障
害が検出された場合、冗長素子を正常なものと取り替え
て確実に欠陥救済を実現することができる。この結果、
ダイナミック型ＲＡＭ等の製造工程を簡素化し、その機
能試験を効率化して、ダイナミック型ＲＡＭ等の低コス
ト化を図ることができるとともに、その製品歩留りを高
めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるＸ系冗
長回路の一実施例を示すブロック図である。

【図３】図２のＸ系冗長回路に含まれる冗長イネーブル
回路の一実施例を示す回路図である。

【図４】図２のＸ系冗長回路のＸ系冗長アドレス比較回
路に含まれる単位アドレス比較回路の一実施例を示す回
路図である。

【図５】図２のＸ系冗長回路の通常動作時の一実施例を
示す信号波形図である。

【図６】図３の冗長イネーブル回路のヒューズ疑似切断
時の一実施例を示す信号波形図である。

【図７】図４の単位アドレス比較回路のヒューズ疑似切
断時の一実施例を示す信号波形図である。

【図８】図２のＸ系冗長回路の冗長テスト時の一実施例
を示す信号波形図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、Ｗ０〜Ｗｍ……ワード線、
Ｗｒ………冗長ワード線、Ｂ０＊〜Ｂｎ＊……相補ビッ
ト線、Ｂｒ＊……冗長ビット線、ＸＤ……Ｘアドレスデ
コーダ、ＸＲ……Ｘ系冗長回路、Ｘｒ……冗長ワード線
選択信号、ＸＢ……Ｘアドレスバッファ、Ｘ０＊〜Ｘｉ
＊……内部Ｘアドレス信号、ＳＡ……センスアンプ、Ｙ
Ｄ……Ｙアドレスデコーダ、ＹＲ……Ｙ系冗長回路、Ｙ
ｒ……冗長ビット線選択信号、ＹＢ……Ｙアドレスバッ
ファ、Ｙ０＊〜Ｙｉ＊……内部Ｙアドレス信号、ＣＤ＊
……相補共通データ線、ＩＯ……データ入出力回路、Ｔ
Ｇ……タイミング発生回路、ＰＣＢ，ＴＲ，ＰＧＥ，Ｐ
ＧＣ，ＸＬ，ＹＬ，ＸＧ，ＹＧ，ＰＡ……内部制御信
号、ＦＳＥＴ……ヒューズセット信号、Ｄｉｎ……入力
データ又はその入力端子、Ｄｏｕｔ……出力データ又は
その出力端子、ＲＡＳＢ……ロウアドレスストローブ信
号又はその入力端子、ＣＡＳＢ……カラムアドレススト
ローブ信号又はその入力端子、ＷＥＢ……ライトイネー
ブル信号又はその入力端子、Ａ０〜Ａｉ……アドレス信
号又はその入力端子。ＸＲＥＮ……冗長イネーブル回
路、ＲＥＮＸ……冗長イネーブル信号、ＸＲＡＣ……Ｘ
系冗長アドレス比較回路、ＵＡＣ０〜ＵＡＣｉ……単位
アドレス比較回路、ｎ１……内部ノード。ＬＴＥ，ＬＴ
Ｘ０……ラッチ回路。Ｆ１１，Ｆ２１〜Ｆ２２……ヒュ
ーズ、Ｐ１，Ｐ１１〜Ｐ１４，Ｐ２１……Ｐチャンネル
ＭＯＳＦＥＴ、Ｎ１，Ｎ１１〜Ｎ１４，Ｎ２１〜Ｎ２７
……ＮチャンネルＭＯＳＦＥＴ、Ｖ１，Ｖ１１〜Ｖ１
２，Ｖ２１〜Ｖ２４……インバータ、ＯＧ１……オアゲ
ート、ｎ１１，ｎ２１〜ｎ２２……内部ノード。ＡＸａ
〜ＡＸｄ……Ｘアドレス信号、ＡＹａ〜ＡＹｄ……Ｙア
ドレス信号、Ｗａ，Ｗｄ……ワード線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｆターム(参考） 5B024 AA15 BA29 CA07 EA02 EA09 5F064 BB14 CC12 FF02 FF27 FF36 5F083 AD00 GA28 ZA10 ZA30 5L106 AA01 CC04 CC12 CC13 EE07 EE08 GG07

Claims (8)

【特許請求の範囲】
1. 【請求項１】 所定の条件で選択的に切断状態とされる
   ヒューズ手段と、 上記ヒューズ手段と直列形態に設けられ、通常動作時オ
   ン状態とされ、所定の試験動作時はオフ状態とされる第
   １のスイッチ手段と、 上記ヒューズ手段を実際には切断状態としないまま疑似
   的に切断された状態を作りだすための疑似切断情報を保
   持するラッチ回路とを含むヒューズ回路を具備すること
   を特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記疑似切断情報は、所定のヒューズ疑似切断モード
   時、所定の信号経路を介して外部から供給されるもので
   あって、 上記ヒューズ回路は、さらに、上記信号経路と上記ラッ
   チ回路の非反転又は反転入出力ノードとの間に設けら
   れ、上記疑似切断情報書き込み動作時、所定のタイミン
   グで選択的にオン状態とされる第２のスイッチ手段を含
   むものであることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項２において、 上記第２のスイッチ手段は、並列形態とされる第１及び
   第２導電型のＭＯＳＦＥＴからなるものであることを特
   徴とする半導体集積回路装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記第１のスイッチ手段は、第１導電型の第１のＭＯＳ
   ＦＥＴからなるものであり、 上記ヒューズ手段及び第１のＭＯＳＦＥＴは、第１の電
   源電圧と第１の内部ノードとの間に直列形態に設けられ
   るものであって、 上記ヒューズ回路は、 上記第１の内部ノードと第２の電源電圧との間に設けら
   れ、電源投入時に一時的にオン状態とされる第２導電型
   の第２のＭＯＳＦＥＴと、 その入力端子が上記第１の内部ノードに結合される第１
   のインバータと、 そのソースが第１の電源電圧に結合され、そのゲートが
   上記第１のインバータの出力端子に結合される第１導電
   型の第３のＭＯＳＦＥＴと、 上記第２のＭＯＳＦＥＴのドレインと第１の内部ノード
   との間に設けられ、上記第２のＭＯＳＦＥＴと相補的な
   条件で選択的にオン状態とされる第１導電型の第４のＭ
   ＯＳＦＥＴと、 上記第１の内部ノードと第２の電源電圧との間に設けら
   れそのゲートが上記第１のインバータの出力端子に結合
   される第２導電型の第５のＭＯＳＦＥＴとを含むもので
   あって、 上記ラッチ回路は、上記第１のインバータならびに上記
   第３ないし第５のＭＯＳＦＥＴからなり、かつ上記第１
   の内部ノードをその反転入出力ノードとするものである
   ことを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項４において、 上記半導体集積回路装置は、 何らかの障害が検出された欠陥素子と選択的に置き換え
   られる欠陥救済用の冗長素子と、 上記冗長素子が欠陥素子と置き換えられたことを記憶す
   る冗長イネーブル回路とを具備するものであって、 上記ヒューズ回路は、上記冗長イネーブル回路に含まれ
   るものであることを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項１，請求項２又は請求項３におい
   て、 上記半導体集積回路装置は、 何らかの障害が検出された欠陥素子と選択的に置き換え
   られる欠陥救済用の冗長素子と、 上記冗長素子と置き換えられた欠陥素子の救済アドレス
   を保持し、この救済アドレスとアクセスに際して外部か
   ら供給されるアクセスアドレスと比較照合して、対応す
   る上記冗長素子を選択的に選択状態とする冗長アドレス
   比較回路とを具備するものであって、 上記ヒューズ回路は、上記冗長アドレス比較回路に含ま
   れ、かつ、 上記救済アドレスの各ビットの非反転及び反転信号に対
   応して設けられその一方が第２の内部ノードに共通結合
   される一対の上記ヒューズ手段と、 上記一対のヒューズ手段の他方にそれぞれ直列形態に設
   けられる一対の上記第１のスイッチ手段と、 上記一対のヒューズ手段に共通に設けられる上記ラッチ
   回路及び上記第２のスイッチ手段と、 上記第１のスイッチ手段のそれぞれに並列形態に設けら
   れ、上記ラッチ回路に保持される疑似切断情報に従って
   選択的にオン状態とされる一対の第３のスイッチ手段
   と、 上記一対の第１及び第３のスイッチ手段のそれぞれに直
   列形態に設けられ、上記アクセスアドレス信号の対応す
   るビットの非反転又は反転信号に従ってそれぞれ選択的
   にオン状態とされる一対の第４のスイッチ手段とを含む
   ものであることを特徴とする半導体集積回路装置。
7. 【請求項７】 請求項１，請求項２，請求項３，請求項
   ４，請求項５又は請求項６において、 上記半導体集積回路装置は、ダイナミック型ＲＡＭであ
   って、 上記冗長素子は、上記ダイナミック型ＲＡＭのメモリア
   レイに設けられる冗長ワード線又は冗長ビット線である
   ことを特徴とする半導体集積回路装置。
8. 【請求項８】 請求項１，請求項２又は請求項３におい
   て、 上記半導体集積回路装置は、 外部から供給される電源電圧をもとに所定の内部電圧を
   生成する内部電圧発生回路と、 上記内部電圧の電位を調整するためのトリミング回路と
   を具備するものであって、 上記ヒューズ回路は、上記トリミング回路に含まれるも
   のであることを特徴とする半導体集積回路装置。